DE10315248A1

DE10315248A1 - Eingebaute Selbsttestschaltung

Info

Publication number: DE10315248A1
Application number: DE10315248A
Authority: DE
Inventors: Yoshiyuki Nakamura
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2002-04-03
Filing date: 2003-04-03
Publication date: 2003-11-20
Also published as: US20030191998A1; JP3795822B2; JP2003294813A; US7360116B2

Abstract

Eine eingebaute Selbsttestschaltung (BIST-Schaltung) in einem LSI weist einen Überprüfungstestmustergenerator (31) zum Erzeugen eines Überprüfungstestmusters, das zum Überprüfen der Verbindungen im LSI, einschließlich der BIST-Schaltung (12), in dessen Designphase verwendet wird, und einen weiteren Testmustergenerator (32, 33) auf, der zum Testen der Funktion des LSI verwendet wird.

Description

HINTERGRUND DER ERFINDUNG

(a) Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine eingebaute Selbsttestschaltung (BIST-Schaltung, d. h. "Build-In Self Test Circuit"), insbesondere eine BIST-Schaltung, die ein Testmuster, einschließlich einer Folge von Testeingangssignalen und Testausgangssignalen erzeugen kann.

(b) Beschreibung des Standes der Technik

Eine BIST-Schaltung ist in einen LSI zum Testen der Funktion des LSI eingebaut. Der LSI wird von der BIST- Schaltung hinsichtlich einer Defektfreiheit seiner Funktion nach Fertigstellung des Produktes bewertet. Fig. 10 zeigt eine herkömmliche BIST-Schaltung, die in ein LSI- System (logische Schaltung) eingebaut ist, beschrieben in der Patentveröffentlichung JP-A-8-15382.

Es sind mehrere Abtastpfade 62 gebildet, die jeweils die in der internen Schaltung des LSI 61 angeordneten Flip- Flops gruppieren, wenn ein Testmodus für den LSI ausgewählt ist. Jeder Abtastpfad 62 verbindet die Gruppe an Flip-Flops in einer Kaskaden-Verbindung (seriellen Verbindung) und gehört zu einem entsprechenden Abtasteingangsanschluß 65, der eine Folge von Abtasteingangssignalen empfängt, d. h. das Abtasteingangssignalmuster. Das empfangene Abtasteingangssignalmuster wird entlang des Abtastpfades 62 durch die Flip-Flops nach vorne verschoben, die mit einem Taktsignal arbeiten, das vom Abtastpfad 62 ausgegeben werden soll.

Jedes durch den Abtastpfad 62 weitergeleitete Abtasteingangssignal wird an ein entsprechendes Logikgatter 66 geliefert, und unter Anwendung einer logischen Operation im Logikgatter 66 mit dem Abtasteingangssignal verglichen, das direkt in das Logikgatter 66 eingegeben wird. Die Vergleichsergebnisse werden der Datenkomprimierungseinheit 64 von den Logikgattern 66 geliefert. Bei der logischen Operation für den Vergleich wird ein externer Anschluß 67 zum Empfangen eines spezifizierten Signals verwendet, das einige Signale maskiert, die zum Einnehmen unstabiler logischer Zustände nach Durchlaufen des Abtastpfades verantwortlich sind. Die Datenausgabe von der Datenkomprimierungseinheit 64 wird einem externen LSI- Tester über die Abtastausgangsstifte (nicht gezeigt) geliefert. Durch Untersuchen der Daten von der Datenkomprimierungseinheit 64 kann das Vorliegen oder Ausbleiben eines Defektes in der internen Schaltung des LSI entschieden werden. Der die obigen Abtastpfade verwendende Schaltungstest benötigt eine große Zeitdauer aufgrund der Konfiguration, bei der seriell verbundene Flip-Flops nacheinander das Abtasteingangssignal in Antwort auf das Taktsignal verschieben.

Die BIST-Schaltung wird auch zum Untersuchen der Defektfreiheit von Speicherzellen in einem Halbleiterspeicherbauteil, wie einem DRAM verwendet. Bei der Bewertung von Speicherzellen werden im allgemeinen eine Vielzahl an Testmustern, einschließlich eines Laufmusters und eines Schachbrettmusters, verwendet. Die BIST-Schaltung weist einen Testmustergeneratorblock zum Erzeugen von Testmustern, einschließlich einer Folge von Datenmustern und einer Vielzahl an Adressenmustern auf, wobei die letzteren die Speicherzellen von der ersten Adresse bis zur letzten Adresse angeben. Die BIST-Schaltung schreibt und liest Daten "1" oder "0", die von den Datenmustern angegeben werden, in/aus Speicherzellen der durch das Adressenmuster angegebenen Adressen, und vergleicht die gelesenen Daten mit den zuvor geschriebenen Daten, um die Defektfreiheit der Speicherzellen und entsprechenden Zwischenverbindungen zu untersuchen. Die im DRAM eingebaute BIST-Schaltung weist im allgemeinen einen Testmustergeneratorblock auf, der einen größeren Schaltungsumfang aufgrund der großen Anzahl an Testmustern hat, die zum Untersuchen der Funktion des DRAMs benötigt werden.

Die Patentveröffentlichung JP-A-2000-76894 beschreibt eine BIST-Schaltung mit einem Testmustergenerator, der ein anderes Testmuster während Verwendung eines Zählers erzeugt, nachdem ein Test beendet wurde, der ein vorhergehendes Testmuster verwendet hat. Diese BIST-Schaltung kann eine große Anzahl an Testmustern unter Verwendung eines einzelnen Mustergenerators erzeugen, während der Anstieg des Schaltungsumfangs unterdrückt wird.

Wie aus der obigen Beschreibung verständlich wird, werden die BIST-Schaltungen zum Testen des Vorliegens oder Ausbleibens von Defekten in den LSIs nach deren Fertigungsprozessen entwickelt, wobei die LSIs eine Logikschaltung und/oder Speicherbauteile einschließen. Es sei bemerkt, daß die BIST-Schaltung zum Erzielen ihrer Funktion ebenfalls korrekt entworfen werden sollte, da die BIST- Schaltung ihrerseits auch eine der elektrischen Schaltungen im LSI ist. Die Funktionen des LSI, der die BIST- Schaltung enthält, werden basierend auf den Operationen und den Testergebnissen durch die BIST-Schaltung verifiziert und untersucht, die das Testmuster während der Testoperation erzeugt.

Es ist effektiv, die Fehlerfreiheit der Schaltungen im LSI durch Untersuchen der Zwischenverbindungen darin während der Designphase zu verifizieren, um eine Reduktion der Kosten und der Durchlaufzeit des LSI zu erzielen, indem das Auftreten von Defekten in nachfolgenden Phasen verhindert wird. In solch einem Fall muß die Überprüfung auf Richtigkeit sowohl in der internen Schaltung als auch der BIST-Schaltung des LSI erzielt werden. Es sei bemerkt, daß für die Überprüfung der Zwischenverbindungen in der Schaltung während des Designs die vom Testmustergenerator in der BIST-Schaltung erzeugten Testmuster in wirksamer Weise verwendet werden können.

Da jedoch die gewöhnlichen vom Testmustergenerator erzeugten Testmuster dazu bestimmt sind, physikalische Defekte im LSI aufzufinden, ist die Anzahl an Testmustern groß. Wenn daher die gewöhnlichen Testmuster zum Überprüfen des LSI in dessen Designphase verwendet werden, erfordert die Überprüfung eine längere Testzeit. Falls die Überprüfungstestmuster für die Verwendung bei der Überprüfung des Designs manuell erzeugt werden, getrennt von den gewöhnlichen Testmustern, die von der BIST-Schaltung erzeugt werden sollen, kostet dies zusätzlich erhebliche Mann-Stunden, wodurch die Herstellungskosten des LSI ansteigen.

Angesichts der obigen Ausführung ist es ein Ziel der vorliegenden Erfindung, eine BIST-Schaltung bereitzustellen, die die Überprüfung des Designs eines LSI vereinfachen kann, der die BIST-Schaltung enthält, die Testmuster zum Testen der internen Schaltung der LSI erzeugt.

Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zum Überprüfen des Designs eines LSI bereitzustellen, der eine BIST-Schaltung enthält, unter Verwendung der Testmuster, die von der BIST-Schaltung ihrerseits erzeugt werden sollen.

Die vorliegende Erfindung stellt eine eingebaute Selbsttestschaltung (BIST-Schaltung) zum Testen einer internen Schaltung eines LSI bereit, der einen Überprüfungstestmustergenerator zum Erzeugen eines Überprüfungstestmusters aufweist, wobei das Überprüfungstestmuster für eine Überprüfung der elektrischen Verbindungen im LSI bestimmt ist.

Die vorliegende Erfindung stellt auch ein Verfahren zum Testen des LSI unter Verwendung der BIST-Schaltung gemäß der vorliegenden Erfindung bereit.

Gemäß der BIST-Schaltung und dem Verfahren der vorliegenden Erfindung können, da die vom Überprüfungstestmustergenerator in der BIST-Schaltung zu erzeugenden Testmuster für die Überprüfung von Designverbindungen im LSI während dessen Designphase verwendet werden, Mann-Stunden zum Erzeugen der Überprüfungstestmuster vermindert werden. Da zusätzlich die Anzahl an Testmustern, die vom Überprüfungstestmustergenerator erzeugt werden sollen, sehr viel geringer als die Anzahl an Testmustern sein kann, die vom herkömmlichen Testmustergenerator erzeugt werden sollen, wegen dessen eingeschränkter Verwendung, kann die zum Überprüfen der Designverbindungen im LSI benötigte Zeitdauer ausreichend kurz sein.

Die obigen und weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung werden aus der nachfolgenden Beschreibung deutlich, in Bezug auf die beigefügten Zeichnungen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockdiagramm eines LSI, der eine BIST- Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung enthält.
Fig. 2 ist ein Blockdiagramm der in Fig. 1 gezeigten BIST-Schaltung.
Fig. 3A bis 3C sind schematische Diagramme von Daten, die in den Speicherzellen während eines Laufmustertestes gespeichert werden.
Fig. 4A und 4B sind schematischen Diagramme von Daten, die in den Speicherzellen während eines Schachbrettmustertestes gespeichert sind.
Fig. 5A bis 5C sind Blockdiagramme des Überprüfungstestmustergenerators, Laufmustergenerators bzw. Schachbrettmustergenerators, die in Fig. 2 gezeigt sind.
Fig. 6A und 6B sind schematische Diagramme von Adressenübergängen im Überprüfungstestmustergenerator bzw. Laufmustergenerator.
Fig. 7 ist ein Blockdiagramm eines anderen Beispiels des Testmustergenerators.
Fig. 8 ist ein Blockdiagramm eines LSI-Systems, das BIST- Schaltungen gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung aufweist.
Fig. 9 ist ein Blockdiagramm von einer der in Fig. 8 gezeigten BIST-Schaltungen.
Fig. 10 ist ein Blockdiagramm eines LSI, der eine herkömmliche BIST-Schaltung enthält.

BEVORZUGTE AUSFÜHRUNGSBEISPIELE DER ERFINDUNG

Die BIST-Schaltung gemäß der vorliegenden Erfindung ist vorzugsweise in einem LSI eingebaut, der eine Logikschalter und/oder ein Speicherbauteil, wie ein LSI-System, eine LSI-Logik und ein DRAN einschließt.
Falls die BIST-Schaltung gemäß der vorliegenden Erfindung in einer LSI-Logik oder einem Logikkernblock eingebaut ist, ist beispielsweise eine andere BIST-Schaltung vorzugsweise darin eingebaut, die einen Testmustergenerator aufweist, der ein Abtasteingangstestmuster und ein Erwartungsmuster für die Abtastausgangsdaten zum Durchführen eines Abtastpfadtestes erzeugt. Der Abtastpfadtest wird im allgemeinen zum Untersuchen des Vorliegens oder Ausbleibens eines physikalischen Defektes im LSI während eines Produkttestes verwendet. Der physikalische Defekt kann aufgrund eines unvollständigen Herstellungsschrittes, wie in einem Diffusionsschritt oder einem Ätzschritt im Herstellungsprozeß des LSI auftreten. Zum Erfassen des physikalischen Defektes kann das Überprüfungstestmuster beim Produkttest verwendet werden, während es den Abtastpfadtest unterstützt.
Das Designüberprüfungstestmuster ist vorzugsweise in einer Verhaltenssprachebene beschrieben, damit ein Defekt während einer frühen Phase des Designs des LSI gefunden werden kann.
Nunmehr wird die vorliegende Erfindung mit Bezug auf die beigefügten Zeichnungen genauer beschrieben, wobei gleiche Bauelemente mit gleichen Bezugszeichen bezeichnet sind.
Bezugnehmend auf Fig. 1 ist ein LSI, der eine BIST- Schaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung aufweist, als ein dynamisches Direktzugriffsspeicherbauteil (DRAM-Bauteil) 10 implementiert. Das DRAN-Bauteil 10 weist einen RAM-Block 11, die BIST- Schaltung 12 zum Testen des RAM-Blockes 11, einen Adressenauswähler 13 zum Schalten der Adresseneingänge des RAM-Blockes 15 in Abhängigkeit von einem Normalmodus oder einem Testmodus, und einen Datenauswähler 14 zum Schalten der Dateneingänge des RAM-Blockes 15 in Abhängigkeit vom Normalmodus oder vom Testmodus auf. Diese Schaltungselemente sind auf einem einzelnen Halbleiterchip ausgebildet.
Der RAM-Block 11 weist einen Speicherzellen-Array 15 auf, der mehrere Speicherzellen aufweist, die in einem Array angeordnet sind, einen Adressenpuffer 16 zum Empfangen eines Eingangsadressensignals, um das selbe an den Speicherzellen-Array 15 zu liefern, Reihen- und Spalten- Dekodierer 17 und 18 zum Dekodieren des Eingangsadressensignals, das über den Adressenpuffer 16 geliefert wird, und einen Datenpuffer 19 zum Übertragen von Daten zwischen dem Speicherzellen-Array 15 und einer externen Schaltung.
Der Reihen-Dekodierer 17 dekodiert die Reihenadresse des Adressensignals, während der Spalten-Adressendekodierer 18 die Spaltenadresse des Adressensignals dekodiert und die Daten zwischen dem Datenpuffer 19 und der Spalte des Speicherzellen-Arrays 15, die durch die Spaltenadresse angegeben ist, überträgt.
Der Adressenauswähler 13 hat Adresseneingangsanschlüsse, die mit den Normalmodus-Adressenanschlüssen 21 und Adressenausgangsanschlüssen der BIST-Schaltung 12 verbunden sind, und Adressenausgangsanschlüsse, die mit dem Adressenpuffer 16 verbunden sind. Der Adressenauswähler 13 hat einen Steueranschluß, der mit einem Testmodussignal- Eingangsanschluß 27 verbunden ist, zum Empfangen eines Testmodussignals von außerhalb des Chips, zum Auswählen des Eingangsadressensignals, das von außerhalb des Chips im Normalmodus empfangen wird, und des Adressensignals, das von der BIST-Schaltung 12 im Testmodus geliefert wird. Der Datenauswähler 14 weist einen Steueranschluß auf, der mit dem Testmoduseingangsanschluß 27 verbunden ist, der die Normalmodus-Dateneingangs/Ausgangsanschlüsse 38 mit dem Datenpuffer 19 im Normalmodus verbindet, während er die Datenausgangsanschlüsse der BIST-Schaltung 12 mit dem Datenpuffer 19 im Testmodus verbindet.
Die BIST-Schaltung 12 weist Anschlüsse auf, die mit dem Testmodussignal-Eingangsanschluß 27, Testergebnisausgangsanschlüssen 28, einem Takteingangsanschluß 29 und den Eingangsanschlüssen des Adressenauswählers 13 und des Datenauswählers 14 verbunden sind. Die BIST-Schaltung 12 wird durch den aktiven Pegel des Testmodussignals aktiviert, um den Testmodus des DRAM-Bauteils auszuwählen, darin ein Überprüfungstestmuster zu erzeugen, das Adressenmuster, ein Lese- oder Schreiboperationen angebendes Befehlsmuster und Schreibdaten und Erwartungsdaten für den Testmodus einschließt, ohne ein zusätzliches Eingangssignal.
Die BIST-Schaltung 12 vergleicht die Lesedaten, die aus den Speicherzellen-Array 15 gelesen sind, mit den Erwartungsdaten, die in der BIST-Schaltung 12 während des Testmodus erzeugt werden, liefert daraus die Vergleichsergebnisse nach außen aus dem DRAM-Bauteil 10 über den Testergebnisausgangsanschluß 28 heraus. Die BIST- Schaltung 12 wird durch den inaktiven Pegel des Testmodussignals zum Auswählen des Normalmodus deaktiviert, während der RAM-Block 11 normale Schreib- und Leseoperationen zwischen diesem und der externen Schaltung über die Dateneingangs/Ausgangsanschlüsse 25 durchführt.
Bezugnehmend auf Fig. 2 weist die BIST-Schaltung 12 einen Testmustergeneratorblock 30, der einen Überprüfungstestmustergenerator 31 aufweist, einen Laufmustergenerator 32 und einen Schachbrettmustergenerator 33, einen Adressensignalgenerator 34, einen Testeingangsdatengenerator 35, einen Erwartungsdatengenerator 36 und einen Komparator 37 auf.
Jeder Mustergenerator 31, 32 oder 33 im Testmustergeneratorblock erzeugt ein entsprechendes spezifiziertes Muster, und liefert ein Adressenmuster 301 im spezifizierten Muster an den Adressensignalgenerator 34 als ein Seriell-Datensignal. Der Adressensignalgenerator 34 liefert ein Adressensignal 302, das Zeilen- und Spaltenadressen aufweist, an den RAM-Block 11 über den Adressenauswähler 13 und die Adresseneingänge des RAM-Blocks 11. Das Schreibdatensignal 303 im spezifizierten Muster, das von jedem Mustergenerator 31, 32 oder 33 erzeugt wird, wird dem Testeingangsdatengenerator 35 zugeführt. Der Testeingangsdatengenerator 35 erzeugt Testschreibdaten 304, basierend auf dem Eingangsschreibdatensignal 303, liefert die Testschreibdaten 304 an den RAM-Block 11 über den Datenauswähler 14 und die Dateneingänge des RAM-Blocks 11.
Der Testeingangsdatengenerator 35 ist als eine Zeitablaufsteuerung implementiert, die beispielsweise den Zeitablauf des Dateneingangs an den RAM-Block 11 synchron mit dem Eingang des Adressensignals an den RAM-Block 11 steuert. Das Lesedatensignal 305, das von jedem Mustergenerator 31, 32 oder 33 erzeugt wird, wird dem Erwartungsdatengenerator 36 zugeführt, der Erwartungsdaten für jede Speicherzelle erzeugt und diese dem Komparator 37 zuführt. Der Erwartungsdatengenerator 36 ist als eine Zeitablaufsteuerung implementiert, ähnlich dem Eingangsdatengenerator. Der Komparator 37 vergleicht die Lesedaten 307, die von jeder Speicherzelle gelesen werden, mit den Erwartungsdaten 306, liefert die Vergleichsergebnisse als ein Testergebnissignal 308 nach außen aus dem DRAM- Bauteil 10 über den Testergebnisausgangsanschluß 28 heraus.
Sowohl der RAM-Block 11 als auch die Bauteilelemente 31 bis 37 der BIST-Schaltung 12 werden einer getrennten Designüberprüfung auf ihrer Schaltungsebene in der Designphase des CAD unterzogen. Der Überprüfungstestmustergenerator 31 ist hier zum Überprüfen der Fehlerfreiheit der Zwischenverbindungen zwischen der BIST-Schaltung 12 und dem RAM-Block 11 vorgesehen. Bei Betrieb des Produkttestmodus nimmt ein "START"-Signal erst einen aktiven Pegel an, um die BIST-Schaltung 12 zu aktivieren, nachdem das Testmodussignal aktiviert ist.
Im Mustergeneratorblock 30 beginnt der Überprüfungstestmustergenerator 31 zuerst mit dem Test der Verbindungen, in Antwort auf den aktiven Pegel des START-Signals. Nachdem der Test beendet ist, starten, basierend auf dem vom Überprüfungstestmustergenerator 31 erzeugten Überprüfungstestmuster, der Laufmustergenerator 32 und dann der Schachbrettmustergenerator 33 zum Betriebstest des RAM- Blocks 11. Falls die Überprüfung lediglich auf dem Überprüfungstestmuster während der Designphase des RAM- Bauteils basierend durchgeführt werden soll, wird dann die Bereitstellung des Taktsignals an die BIST-Schaltung 12 nach Abschluß des Design-Überprüfungstests, basierend auf dem vom Mustergenerator 31 erzeugten Überprüfungstestmuster, gestoppt.
Bezugnehmend auf Fig. 3A bis 3C sind nacheinander Listen von Daten gezeigt, die in den Speicherzellen während des Laufmustertests des Produkttests gespeichert sind, der, basierend auf dem vom Laufmustergenerator 32 erzeugten Muster, durchgeführt wird. Zuerst werden alle N Speicherzellen der ersten bis N-ten Adresse (oder Adresse Null bis Adresse N-1) im Speicherzellen-Array initialisiert, um darin den Datenwert "0" zu speichern, indem nacheinander der Datenwert "0" in aufsteigender Reihenfolge der Adressen geschrieben werden. Diese Situation ist in Fig. 3A gezeigt.
Nachfolgend wird der Datenwert "0" aus der Speicherzelle der 1-ten Adresse (die hier nachfolgend einfach als "1-te Adresse" bezeichnet ist) in der ersten Reihe und der ersten Spalte gelesen und anschließend mit dem Erwartungsdatenwert verglichen, gefolgt von einem Schreiben des Datenwertes "1" in die 1-te Adresse, Lesen des Datenwertes "1" aus der 1-ten Adresse und Vergleichen des gelesenen Datenwertes mit dem Erwartungsdatenwert, womit der Test für die 1-te Adresse beendet ist.
Danach wird der Test für die nächste 2-te Adresse (Adresse "1") in der zweiten Reihe und der ersten Spalte durchgeführt, wobei eine ähnliche Prozedur für die 2-te Adresse durchgeführt wird. Der Test wird nacheinander für die Adressen in den darauffolgenden Reihen in aufsteigender Reihenfolge der Adressen entlang der ersten Spalte durchgeführt. Fig. 3B zeigt die gespeicherten Daten, nachdem der Test für die 3-te Adresse abgeschlossen ist, wobei die 1-te bis 3-te Adresse darin den Datenwert "1" gespeichert haben, während die verbleibenden Adressen darin den Datenwert "0" gespeichert haben. Nachdem der Test für die erste Spalte abgeschlossen ist, wird der Test für die nächste Spalte auf gleiche Weise wie für die erste Spalte in aufsteigender Reihenfolge der Adressen durchgeführt und bis zur N-ten Adresse in der letzten Reihe und der letzten Spalte fortgeführt, womit die erste Stufe des Laufmustertests beendet ist. Die in den Speicherzellen am Ende der ersten Stufe gespeicherten Daten sind in Fig. 3C gezeigt.
Danach wird die zweite Stufe des Laufmustertests durchgeführt, beginnend mit der N-ten Adresse in Richtung der ersten Adresse in absteigender Reihenfolge. Der Test in der zweiten Stufe des Laufmustertests wird durch Lesen des gespeicherten Datenwertes "1" aus der ausgewählten Adresse, durch Vergleichen des gelesenen Datenwertes mit dem Erwartungsdatenwert, und anschließend durch Speichern des Datenwertes "0" in der ausgewählten Adresse, Lesen des Datenwertes "0" aus der ausgewählten Adresse und Vergleichen des gelesenen Datenwertes mit dem Erwartungsdatenwert durchgeführt. Die in all den Speicherzellen gespeicherten Daten schieben sich vom in Fig. 3C gezeigten Zustand über den in Fig. 3B gezeigten Zustand zum abschließenden, in Fig. 3A gezeigten Zustand.
Der Laufmustertest wird zum Erfassen eines Degenerationsdefektes, bei dem die Daten in einer Speicherzelle entweder auf "1" oder auf "0" festgelegt sind, eines Kopplungsdefektes, bei dem ein Datenwert fehlerhaft in eine Speicherzelle beim Schreiben des Datenwertes in eine benachbarte Speicherzelle geschrieben werden, und eines Defekts im Adressendekodierer durchgeführt.
Bezugnehmend auf Fig. 4A und 4B sind Listen von Daten während der Prozedur im Schachbrettmustertest gezeigt. Zuerst wird eine Initialisierung durchgeführt, um Datenwerte "0" und "1" in all die Speicherzellen zu speichern, so daß die so gespeicherten Datenwerte "0" und "1" - von der ersten Adresse bis zur N-ten Adresse gesehen - abwechselnd auftreten. Diese Situation ist in Fig. 4A gezeigt. Danach werden die Datenwerte "0" und "1" nacheinander aus der ersten Adresse bis zur N-ten Adresse gelesen und mit den Erwartungsdaten verglichen.
Danach werden Datenwerte "1" und "0" in all den Speicherzellen gespeichert, so daß die so gespeicherten Datenwerte "1" und "0" - von der ersten Adresse bis zur N-ten Adresse gesehen - abwechselnd auftreten. Diese Situation ist in Fig. 4B gezeigt. Die gespeicherten Daten werden dann nacheinander aus der ersten Adresse bis zur N-ten Adresse gelesen, und die gelesenen Daten werden mit den Erwartungsdaten verglichen. Beim Schachbrettmustertest werden sowohl die Lese- als auch die Schreiboperationen in aufsteigender Reihenfolge der Adressen durchgeführt. Der Schachbrettmustertest wird zum Erfassen eines Degenerationsdefektes und eines musterempfindlichen Defektes durchgeführt.
Der Überprüfungstestmustergenerator 31 erzeugt ein Überprüfungstestmuster, wobei die für Schreib- und Leseoperationen verwendeten Daten ähnlich der im Laufmustertest verwendeten Daten sind. Die Anzahl an ausgewählten Adressen im Überprüfungstestmustergenerator 31 ist jedoch unterschiedlich von der des Laufmustertests.
Genauer gesagt, entsprechen die Adressen, die für Schreib- und Leseoperationen beim Designüberprüfungstest ausgewählt werden, den 2ⁿ-ten Adressen, wobei n eine ganze Zahl ist, während die anderen Adressen übersprungen werden. Dies ist so, weil es ausreicht, daß der Designüberprüfungsmustertest zum Erfassen eines Verbindungsdefekts der Zwischenverbindungen im RAM-Bauteil verwendet wird. Dieser Verbindungsdefekt kann erfaßt werden, indem die Zeilenadressenleitungen und die Spaltenadressenleitungen lediglich einmal für jede Zeilenadressenleitung und jede Spaltenadressenleitung angegeben werden.
Somit wird der Designüberprüfungsmustertest durch Angeben einer der 2ⁿ-ten Adressen, Lesen des Datenwertes "0" aus der angegebenen Adresse, Vergleichen des gelesenen Datenwertes mit dem Erwartungsdatenwert, Schreiben des Datenwertes "1" in die angegebene Adresse, Lesen des Datenwertes "1" aus der angegebenen Adresse und Vergleichen des gelesenen Datenwertes mit dem Erwartungsdatenwert durchgeführt. Nachdem der Test für die angegebene Adresse beendet ist, wird eine andere 2ⁿ-te Adresse in aufsteigender Reihenfolge angegeben und gleichen Lese- und Schreiboperationen unterzogen. Die 2ⁿ-ten Adressen werden sowohl in aufsteigender Reihenfolge als auch in absteigender Reihenfolge der Adressen ausgewählt.
Die Prozedur zum Überspringen der Auswahl der Adressen wird nachstehend beschrieben. Zum Auswählen der Adressen in aufsteigender Reihenfolge, wird die zweite Adresse, d. h. Adresse "1", zuerst als die Startadresse ausgewählt, dann wird die nächste Adresse durch Multiplizieren der Zahl "1" der Startadresse mit zwei erhalten, und die nachfolgenden Adressen werden nacheinander durch Multiplizieren der Zahlen der zuvor angegebenen Adressen mit zwei erhalten, bis die multiplizierte Zahl N-1 überschreitet. Das heißt, da die ausgewählten Adressen gleich 1, 2, 4, 8,. . . sind.
Zum Auswählen der Adressen in absteigender Reihenfolge wird angenommen, daß der erste Wert für den Parameter A gleich "1" ist, die Startadresse durch die Zahl (d. h. N-1) der letzten Adresse minus A angegeben ist. Danach wird, während der vorhergehende Wert für A durch den nächsten Wert für A ersetzt wird, der über A = A×2 erhalten wird, die nächste Adresse durch die Zahl (N-1) der letzten Adresse minus A erhalten. Diese Prozedur wird so lange wiederholt, bis der Wert des Parameters A die Zahl der letzten Adresse überschreitet. Die praktische Schaltung, die die Berechnung dieser Adressen durchführt, kann über einen Zähler zum Zählen der Zahl an Taktpulsen in einem Taktsignal und eine zugehörige logische Schaltung zum Durchführen einer Berechnung, basierend auf dem Zählwert im Zähler, implementiert werden. In einer Alternative kann die Schaltung unter Verwendung eines Schieberegisters implementiert sein.
Fig. 5A bis 5C zeigen Beispiele der Mustergeneratoren 31, 32 bzw. 33. Der in Fig. 5A gezeigte Überprüfungstestmustergenerator 301 weist ein Schieberegister 41 zum Erzeugen eines Adressenmusters 301 und einen Überprüfungsdatengenerator 42 zum Erzeugen eines Schreibdatenmusters 303 und eines Erwartungsdatenmusters 305 auf. Das Schieberegister 41 empfängt ein Eingangstestmodus-Taktsignal CLK, um dabei das Adressenmuster 301 zu erzeugen, und liefert das Adressenmuster 301 an den in Fig. 2 gezeigten Adressengenerator 34.
Bei der Initialisierung werden die Schreibdaten "0" iterativ als das Schreibdatenmuster 303 vom Überprüfungsdatengenerator 42 ausgegeben, jedesmal wenn sich die Ausgaben 301 des Schieberegisters 41 ändern. Nach der Initialisierung schaltet der Überprüfungstestmustergenerator 31 in einen Lauftestmodus, wobei die Ausgaben des Schieberegisters 41 auf einmal auf "0" zurückgesetzt werden, wie in der oberen Figur in Fig. 6A gezeigt ist, die ein Beispiel einer 4-Bit-Konfiguration des Schieberegisters 41zeigt. Dann werden die Adressen in aufsteigender Reihenfolge angegeben, wobei das niedrigstwertigste Bit der Ausgaben zuerst auf "1" gesetzt wird, und der Datenwert "1" in Richtung des höchstwertigsten Bits bei jedem Taktpuls verschoben werden, wie in den verbleibenden Figuren in Fig. 6A gezeigt.
Der Überprüfungsdatengenerator 42 liefert die Erwartungsdaten für jede vom Schieberegister 41 gelieferte Adresse als das Erwartungsdatenmuster 305. Der Überprüfungsdatengenerator 42 liefert "0" für den ersten Erwartungsdatenwert, liefert dann "1" für den nächsten Erwartungsdatenwert, und wechselt dann die Erwartungsdatenwerte "0" und "1" jedesmal, wenn das Schieberegister 41 seine Ausgaben 301 ändert. Zum Angeben der Adressen in der absteigenden Reihenfolge werden alle Ausgaben des Schieberegisters 41 auf "1" für die Initialisierung gesetzt, dann wird der Datenwert "0" beim höchstwertigsten Bit gesetzt und in Richtung des niedrigstwertigsten Bits verschoben.
Der Laufmustergenerator 32, wie in Fig. 5B gezeigt, weist einen Auf/Abzähler 43 zum Zählen der Testmodustaktpulse auf, um ein Adressenmuster zu erzeugen, und einen Laufdatengenerator 44 zum Erzeugen von Schreibdaten und Erwartungsdaten ähnlich denjenigen, die vom Überprüfungstestmustergenerator 31 erzeugt werden. Fig. 6B zeigt ein Beispiel der Verschiebung der Ausgaben des Auf/Abzählers 43 im Falle einer 4-Bit-Adressenkonfiguration.
Der Schachbrettmustergenerator 33, wie in Fig. 5C gezeigt, weist einen Zähler 45 zum Zählen der Testmodustaktpulse und einen Schachbrettdatengenerator 46 zum abwechselnden Liefern von "0" und "1" auf, jedesmal wenn der Zähler 45 seine Ausgabe ändert, bis der Zählwert im Zähler 45 die Zahl (N-1) der letzten Adresse überschreitet. Der Zähler 45 zählt nach oben bis zum Zählwert N-1 und wiederholt das Liefern all der Adressen zweimal.
Bezugnehmend auf Fig. 7 weist ein anderes Beispiel des Testmustergeneratorblocks 30 ein Register 47 zum Speichern von Adressenmustern für all die unterschiedlichen Testmodi und einen Einzelmustergenerator 48 auf. Der Einzelmustergenerator 48 empfängt ein Signal eines Überprüfungsmustermodussignals 401, eines Laufmustermodussignals 402 und eines Schachbrettmustermodussignals 403, um in einem entsprechenden Testmodus zu arbeiten. Der Einzelmustergenerator 48 arbeitet mit dem Eingangstestmodustaktsignal CLK, um Schreibdaten und Erwartungsdaten für jeden Testmodus zu erzeugen.
Bezugnehmend auf Fig. 8 weist ein LSI-System, das im allgemeinen mit dem Bezugszeichen 20 bezeichnet ist, einen Logikkernblock 21, einen Benutzerlogikblock 23, eine erste BIST-Schaltung 25 zum Testen des Logikkernblocks 21, mehrere RAM-Blöcke 22, mehrere zweite BIST-Schaltungen 26, die jeweils entsprechend einem der RAM-Blöcke 22 angeordnet sind, und eine Teststeuerung 24 zum Steuern der BIST-Schaltungen 25 und 26 auf.
Der Logikkernblock 21 arbeitet zum Ausführen gewünschter Aufgaben, der Benutzerlogikblock 23 wandelt die vom Logikkernblock 21 gelieferten Daten in ein Datenformat um, das die Benutzerschnittstelle erkennen kann, die mehreren RAM-Blöcke 22 speichern vorübergehend darin Daten für den Logikkernblock 21, und die Teststeuerung 24 steuert das LSI-System 20, damit es in einem Testmodus arbeitet. Die BIST-Schaltungen 25 und 26 werden zum Testen des LSI- Systems 20 sowohl in der physikalischen Konfiguration während des Produkttests des LSI 20 als auch im Designüberprüfungstest während der Designphase des LSI- Systems 20 verwendet.
Die Teststeuerung 24 nimmt einen aktiven Pegel bei Eingang des Testbefehlsignals an und liefert dabei das Testmodustaktsignal und ein Teststartsignal an die BIST- Schaltungen 25 und 26. Jede der BIST-Schaltungen 25 und 26 wird durch diese Signale aktiviert, um einen Test des LSI-Systems 20 durchzuführen. Nachdem die BIST-Schaltungen 25 und 26 die Testergebnissignale an die Teststeuerung 24 geliefert haben, werden die Testergebnisse aus der Teststeuerung 24 ausgegeben. Jede der BIST-Schaltungen 26, die den RAM-Blöcken 22 zugehören, hat eine Konfiguration, die ähnlich zu der im ersten Ausführungsbeispiel beschriebenen Konfiguration ist, weshalb deren detaillierte Beschreibung hier weggelassen wird.
Bezugnehmend auf Fig. 9 weist die BIST-Schaltung 25, die dem Logikkernblock 21 zugehört, einen Überprüfungstestmustergenerator 51, einen Abtasttestmustergenerator 52, einen Eingangsdatengenerator 53, eine Ausgangsdatenkomprimierungseinheit 54, einen Abtasteingangsdatengenerator 55, eine Abtastausgangskomprimierungseinheit 56 auf, die zum Testen des Logikkernblocks 21 zusammenarbeiten.
Der Überprüfungstestmustergenerator 51 wird bei Empfang des Teststartsignals 201 und des Testmodustasktsignals 202 von der Teststeuerung 24 aktiviert, wodurch ein Überprüfungstestmuster 203 erzeugt wird, das serielle Daten aufweisen kann, um diese an den Eingangsdatengenerator 53 und die Ausgangsdatenkomprimierungseinheit 54 zu liefern. Der Eingangsdatengenerator 53 erzeugt ein Eingangssignalmuster 204, das parallele Daten aufweisen kann, basierend auf dem Überprüfungstestmuster 203, um dabei diese an den Logikkernblock 21 an dessen Eingangsanschlüsse zu liefern.
Die Ausgangsdatenkomprimierungseinheit 54 erzeugt ein Erwartungsdatenmuster der Ausgangsanschlüsse des Logikkernblocks 21, basierend auf dem Überprüfungstestmuster 203, das vom Überprüfungstestmustergenerator 51 geliefert wird, vergleicht die Ausgaben 205 vom Logikkernblock 21 mit dem Erwartungsmuster, um die Vergleichsergebnisse als das Testergebnissignal 206 an die Teststeuerung 24 nach deren Komprimierung zu liefern.
Der Abtasttestmustergenerator 52 wird nach einer angegebenen Zeitdauer aktiviert, die seit Erzeugung des Teststartsignals 201 abgelaufen ist, und somit wird der Designüberprüfungstest abgeschlossen, wodurch ein Abtasttestmuster 207 zum Testen des Logikkernblocks 21, den Abtastpfaden folgend, erzeugt wird. Zusätzlich liefert der Abtasttestmustergenerator 52 ein Abtastmodustestsignal an den Logikkernblock 21 über dessen Abtastmodusanschluß, wodurch den Flip-Flops in der internen Schaltung des Logikkernblocks 21 ermöglicht wird, in mehrere Abtastpfade geschaltet zu werden.
Der Abtasteingangsdatengenerator 55 empfängt das Abtasttestmuster, das serielle Daten enthalten kann, vom Abtasttestmustergenerator 52, und erzeugt dabei Abtasttestdaten 209, basierend auf dem Abtasttestmuster, um diese an den Logikkernblock 21 über die Abtasteingangsanschlüsse zu liefern. Die Abtastausgangsdatenkomprimierungseinheit 56 erzeugt Abtastausgangserwartungsdaten, basierend auf dem Abtasttestmuster 207, vergleicht die Ausgaben des Logikkernblocks 21 über die Abtastausgangsanschlüsse mit den Abtastausgangserwartungsdaten, um die Vergleichsergebnisse als ein Testergebnissignal 206 an die Teststeuerung 24 nach deren Komprimierung zu liefern.
Nachdem das LSI-Systemprodukt hergestellt ist, wird ein Produkttest durch Eingabe eines Testbefehlsignals durchgeführt. Das Testbefehlsignal löst einen Designverbindungstest unter Verwendung des Überprüfungstestmusters aus, wobei Verbindungen im Logikkernblock 21 untersucht werden. Nachdem der Designverbindungstest abgeschlossen ist, wird ein Abtastpfadtest gestartet, während das vom Abtasttestmustergenerator 52 erzeugte Abtasttestmuster verwendet wird. Die Ergebnisse beider Teste werden an die Teststeuerung 24 geliefert, die die Testergebnisse nach außen aus dem LSI-System heraus ausgibt.
Die BIST-Schaltungen 12, 25 und 26 werden auch beim Designüberprüfungstest während der Designphase des LSI verwendet, wie nachfolgend beschrieben wird. Wenn das Schaltungsdesign zum Bestimmen der Schaltungsverbindungen im LSI in der Designphase des LSI abgeschlossen ist, werden die BIST-Schaltungen für eine Designüberprüfung verwendet. In dieser Phase der Überprüfung wird eine Simulation zum Überprüfen der Schaltungsverbindungen durch ein CAD- System unter Verwendung der Testmuster, die von den Mustergeneratoren 31 und 51 erzeugt werden sollen, durchgeführt. Bei der Designüberprüfung vermindert der Designverbindungstest des Logikkernblocks 21, der unter Verwendung des vom Mustergenerator 51 erzeugten Überprüfungstestmusters durchgeführt wird, die Zeitdauer für den Überprüfungstest, im Vergleich zur Zeitdauer des Abtastpfadtests, während der Test der DRAM-Blöcke, der unter Verwendung einer geringeren Anzahl an Testmustern durchgeführt wird, die Zeitdauer des Tests vermindert, im Vergleich zum Produkttest für die DRAMs. Die Designüberprüfung der internen Schaltung, einschließlich der BIST- Schaltungen, während der Designphase läßt einen etwaigen Defekt in einer frühen Produktionsphase auffinden und vermeidet ein späteres Umdesignen des LSI.
Die Testbank, auf der basierend das Überprüfungstestmuster zum Überprüfen des Gatterebenedesigns erzeugt wird, kann so sein, wie sie im allgemeinen von den Designern in der Registerübertragungsebene (RTL) in der anfänglichen Designphase des LSI verwendet wird. Eine solche Simulation benötigt im allgemeinen eine längere Zeitdauer, im Vergleich zum aktuellen Produkttest; diese Zeitdauer kann jedoch vermindert werden, indem die Anzahl an Testmustern auf ein solches Ausmaß beschränkt wird, das zum Erfassen lediglich der Genauigkeit der Schaltungsverbindungen benötigt wird. In der Designphase wird, nachdem der Überprüfungstest unter Verwendung des vom Mustergenerator 51 erzeugten Überprüfungstestmusters beendet ist, die Simulation ohne Durchführen des Abtastpfadtests unter Verwendung des vom Abtasttestmustergenerator 52 erzeugten Musters beendet.
Auch wenn ein einzelnes Testbefehlsignal im obigen Ausführungsbeispiel für sowohl den Überprüfungs- als auch Abtastpfadtest verwendet wird, die die Verbindungen und die Funktionen des LSI testen, kann der Verbindungstest und der Funktionstest über getrennte Testbefehlsignale gestartet werden.
Da die obigen Ausführungsbeispiele lediglich als Beispiele beschrieben sind, ist die vorliegende Erfindung nicht auf die obigen Ausführungsbeispiele beschränkt, und zahlreiche Modifikationen oder Änderungen können hieraus vom Durchschnittsfachmann leicht durchgeführt werden, ohne den Bereich der vorliegenden Erfindung zu verlassen.

Claims

1. Eingebaute Selbsttestschaltung (BIST-Schaltung) zum Testen einer internen Schaltung eines LSI, die einen Überprüfungstestmustergenerator (31, 51) zum Erzeugen eines Überprüfungstestmusters umfaßt, wobei das Überprüfungstestmuster für eine Überprüfung elektrischer Verbindungen im LSI (10, 20) geeignet ist.

2. BIST-Schaltung nach Anspruch 1, bei der das Überprüfungsmuster zum Testen von Verbindungen in der BIST- Schaltung (12, 25, 26) und der internen Schaltung (11, 21, 22) sowie von Verbindungen zwischen der BIST- Schaltung (12, 25, 26) und der internen Schaltung (11, 21, 22) verwendet wird.

3. BIST-Schaltung nach Anspruch 1, bei der die interne Schaltung (21) eine Logikschaltung ist.

4. BIST-Schaltung nach Anspruch 1, bei der die BIST- Schaltung (25) ferner einen Abtasttestmustergenerator (52) zum Erzeugen eines Abtastmusters aufweist, wobei das Abtasttestmuster zum Testen der internen Schaltung (21) in einem Abtastpfadtest geeignet ist.

5. BIST-Schaltung nach Anspruch 1, bei der die interne Schaltung (11, 22) ein Speicherblock ist.

6. BIST-Schaltung nach Anspruch 5, bei der das Überprüfungstestmuster ein Adressenmuster aufweist, das 2ⁿ-te Adressen angibt, während andere Adressen im Speicherblock (11, 22) übersprungen werden.

7. BIST-Schaltung nach Anspruch 6, bei der der Überprüfungstestmustergenerator (31) ein Schieberegister (41) aufweist.

8. BIST-Schaltung nach Anspruch 6, bei der das Überprüfungstestmuster ein Datenmuster, das einen Datenwert "1" oder "0" als Schreibdatenwert angibt, und ein Befehlsmuster aufweist, das eine Schreib- oder Leseoperation angibt.

9. BIST-Schaltung nach Anspruch 6, die ferner einen weiteren Testmustergenerator (32, 33) zum Erzeugen eines weiteren Testmusters umfaßt, das all die Adressen im Speicherblock (11, 22) angibt.

10. BIST-Schaltung nach Anspruch 1, bei der das Überprüfungstestmuster in einer Verhaltenssprachenebene beschrieben ist.

11. Verfahren zum Testen des LSI in einer Designphase des LSI (10, 20) unter Verwendung der BIST-Schaltung (12, 25, 26) nach Anspruch 10.

12. Verfahren zum Testen des LSI in einer Designphase des LSI (10, 20) unter Verwendung der BIST-Schaltung (12, 25, 26) nach Anspruch 1.