JP6920836B2

JP6920836B2 - 半導体装置

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Publication number: JP6920836B2
Application number: JP2017048803A
Authority: JP
Inventors: 標沈
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Current assignee: Ablic Inc
Priority date: 2017-03-14
Filing date: 2017-03-14
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Description

本発明は、半導体装置に関する。

従来、ＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ）のテスト方法としてビルトインセルフテスト（組込自己テスト）が知られている（例えば、特許文献１）。
また、従来、ビルトインセルフテストを行う半導体装置において、ビルトインセルフテスト制御回路自身が、外部装置によってテストされる技術が知られている（例えば、非特許文献１）。

米国特許５５４６４０６号

ＤｅｓｉｇｎＦｏｒＴｅｓｔｉｎＥｎｃｏｕｎｔｅｒＲＴＬＣｏｍｐｉｌｅｒＰｒｏｄｕｃｔＶｅｒｓｉｏｎ１４．２Ａｕｇｕｓｔ２０１５第１８章ＩｎｓｅｒｔｉｎｇＬｏｇｉｃＢｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−ＴｅｓｔＬｏｇｉｃ

ここで、ビルトインセルフテスト制御回路自身の検査は、外部装置の設定や接続等の手間を低減するため、外部装置を使用しない方が好ましい。
本発明は、上記問題に鑑みて為されたものであり、ビルトインセルフテストを行う半導体装置において、簡便にビルトインセルフテスト制御回路自身を検査できる半導体装置を提供するものである。

本発明の一態様に係る半導体装置は、複数の試験される回路に対して所定の試験をするテストモードとして第１のテストモード及び第２のテストモードを有する半導体装置であって、前記テストモードに応じたテストパターンを発生させるテストパターン発生部と、前記テストパターン発生部によって発生された前記テストパターンが前記試験される回路に供給された結果得られる当該試験される回路のテスト結果と期待値とを照合するテスト結果照合部と、前記テストパターン発生部と前記テスト結果照合部との間に直列に接続されるとともに、互いに並列に接続され、前記テストパターン発生部及び前記テスト結果照合部をそれぞれ制御する複数のテスト制御回路と、前記テストパターン発生部と前記テスト結果照合部との間に直列に接続されるとともに、複数の前記テスト制御回路の各々と並列に接続され、前記テストパターン発生部から入力される前記テストパターンに応じたテスト結果を出力する被試験回路と、を備え、複数の前記テスト制御回路は、前記第１のテストモードにおいて、自テスト制御回路以外のテスト制御回路及び前記被試験回路を、複数の前記試験される回路としてテストさせる第１のテスト制御回路と、前記第２のテストモードにおいて、前記第１のテスト制御回路及び前記被試験回路を、複数の前記試験される回路としてテストさせる第１のテスト制御回路以外のテスト制御回路と、を有することを特徴とする。

本発明によれば、ビルトインセルフテストを行う半導体装置において、簡便にビルトインセルフテスト制御回路自身を検査できる半導体装置を提供することができる。

第１実施形態に係る半導体装置の概要を示す第１の図である。第１実施形態に係る半導体装置の概要を示す第２の図である。第２実施形態に係る半導体装置の概要を示す図である。

［第１実施形態］
以下、図を参照して本発明の第１実施形態について説明する。

図１は、第１実施形態に係る半導体装置１の概要を示す第１の図である。
ビルトインセルフテストを行う半導体装置１は、ＣｉｒｃｕｉｔＵｎｄｅｒＴｅｓｔ（以下、被試験回路ＣＵＴ）と、ＴｅｓｔＰａｔｔｅｒｎＧｅｎｅｒａｔｏｒ（以下、テストパターン発生部ＴＰＧ）と、ＯｕｔｐｕｔＲｅｓｐｏｎｓｅＡｎａｌｙｚｅｒ（以下、テスト結果照合部ＯＲＡ）と、複数のテスト制御回路Ｃとを備える。以降の説明において、ビルトインセルフテストを行う半導体装置１を、単に半導体装置１と記載する。

被試験回路ＣＵＴは、ビルトインセルフテストのテスト対象の回路である。被試験回路ＣＵＴとは、例えば、デジタル信号が入力されることに応じて、デジタル信号を出力するデジタル回路である。本実施形態の一例では、半導体装置１は、被試験回路ＣＵＴ１、被試験回路ＣＵＴ２、…、被試験回路ＣＵＴｎを備える。ｎは自然数である。以降の説明において、被試験回路ＣＵＴ１、被試験回路ＣＵＴ２、…、被試験回路ＣＵＴｎを区別しない場合には、総称して被試験回路ＣＵＴと記載する。

テストパターン発生部ＴＰＧは、テストパターンｔｐを発生（供給）させ、被試験回路ＣＵＴに入力する。テストパターンｔｐとは、例えば、疑似乱数である。テスト結果照合部ＯＲＡは、割り算回路（ＭＩＳＲ：Ｍｕｌｔｉ−Ｉｎｐｕｔ−Ｓｉｇｎａｔｕｒｅ−Ｒｅｇｉｓｔｅｒ）と、期待値照合回路とを備える。テスト結果照合部ＯＲＡは、出力信号ｏｓから算出した値と、期待値とを、期待値照合回路によって照合し、被試験回路ＣＵＴの動作の良否を判定する。出力信号ｏｓとは、被試験回路ＣＵＴがテストパターンｔｐを入力されることに応じて出力する信号である。期待値とは、被試験回路ＣＵＴが故障していない場合、テストパターンｔｐが入力されることに応じて被試験回路ＣＵＴが出力する出力信号ｏｓと、所定の値とを割り算回路によって割り算した剰余を示す値である。したがって、テスト結果照合部ＯＲＡは、被試験回路ＣＵＴが出力する出力信号ｏｓに基づいて算出する値（剰余）と、期待値とに差異が生じる場合、被試験回路ＣＵＴに故障していると判定する。

なお、テスト結果照合部ＯＲＡが、割り算回路を備える場合について説明したが、これに限られない。テスト結果照合部ＯＲＡは、割り算回路以外の演算回路を備える構成であってもよい。テスト結果照合部ＯＲＡは、例えば、割り算回路に代えて、加算回路を備える構成であってもよい。この場合、期待値とは、出力信号ｏｓを足し込んだ値である。

テスト制御回路Ｃは、テストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡとをそれぞれ制御する。テスト制御回路Ｃは、例えば、テストパターン発生部ＴＰＧに対してクロック信号ｃｌｋ、トリガ信号ｔｇなどの制御信号を出力し、テストパターン発生部ＴＰＧにテストパターンｔｐを発生（供給）させる。テスト制御回路Ｃは、例えば、テスト結果照合部ＯＲＡが被試験回路ＣＵＴの出力信号ｏｓと、所定の値（この一例では、テスト制御回路Ｃから供給したクロック信号ｃｌｋ）とに基づいて算出する値（剰余）と、期待値とを照合した照合結果ｃｒを取得する。
本実施形態の一例では、第１のテスト制御回路Ｃ１と、第２のテスト制御回路Ｃ２とを備える。以降の説明において、第１のテスト制御回路Ｃ１と、第２のテスト制御回路Ｃ２とを区別しない場合には、総称してテスト制御回路Ｃと記載する。

以下、第２のテスト制御回路Ｃ２が、試験される側の回路として第１のテスト制御回路Ｃ１によって試験される場合について説明する。第２のテスト制御回路Ｃ２は、テストパターン発生部ＴＰＧからテストパターンｔｐが入力され、当該テストパターンｔｐに応じた出力信号ｏｓをテスト結果照合部ＯＲＡに出力する。この場合、第２のテスト制御回路Ｃ２は、被試験回路ＣＵＴと同様の動作を行う。具体的には、第２のテスト制御回路Ｃ２は、デジタル信号が入力されることに応じて、出力信号ｏｓを出力する。テスト結果照合部ＯＲＡは、第２のテスト制御回路Ｃ２が出力する出力信号ｏｓに基づいて、第２のテスト制御回路Ｃ２の動作の良否を判定する。テスト結果照合部ＯＲＡは、例えば、テスト制御回路Ｃが出力する出力信号ｏｓと、第１のテスト制御回路Ｃ１から供給したクロック信号ｃｌｋとに基づいて算出する値（剰余）と、期待値とを照合し、第２のテスト制御回路Ｃ２の動作の良否を判定する。期待値とは、第２のテスト制御回路Ｃ２が故障していない場合、テストパターンｔｐが入力されることに応じて第２のテスト制御回路Ｃ２が出力する出力信号ｏｓと、クロック信号ｃｌｋとに基づいて算出される剰余である。

なお、第１のテスト制御回路Ｃ１が、試験される側の回路として第２のテスト制御回路Ｃ２によって試験される場合についても、上述した第１のテスト制御回路Ｃ１と、第２のテスト制御回路Ｃ２との機能が入れ替わり、同様の動作を行うため、説明を省略する。

ビルトインセルフテストは、第１のテストモードと、第２のテストモードとの２つのテストモードがある。具体的には、半導体装置１は、第１のテストモードにおいて、ビルトインセルフテストを行った後、第２のテストモードにおいて、ビルトインセルフテストを行う。

図１に示す通り、第１のテストモードでは、あるテスト制御回路Ｃ（この一例では、第１のテスト制御回路Ｃ１）が、テストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡとをそれぞれ制御する。
また、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（この一例では、第２のテスト制御回路Ｃ２）が、被試験回路ＣＵＴと同様の動作を行う。この場合、第２のテスト制御回路Ｃ２は、テストパターン発生部ＴＰＧからテストパターンｔｐが入力されることに応じて、出力信号ｏｓをテスト結果照合部ＯＲＡに出力する。

図２は、第１実施形態に係る半導体装置１の概要を示す第２の図である。
図２に示す通り、第２のテストモードでは、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（この一例では、第２のテスト制御回路Ｃ２）がテストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡとをそれぞれ制御し、あるテスト制御回路Ｃ（この一例では、第１のテスト制御回路Ｃ１）が、被試験回路ＣＵＴと同様の動作を行う。この場合、第１のテスト制御回路Ｃ１は、テストパターン発生部ＴＰＧからテストパターンｔｐが入力されることに応じて、出力信号ｏｓをテスト結果照合部ＯＲＡに出力する。

なお、上述では、半導体装置１がテスト制御回路Ｃを少なくとも２つ備える場合について説明したが、これに限られない。半導体装置１は、テスト制御回路Ｃを３つ以上備える構成であってもよい。この場合、半導体装置１は、テスト制御回路Ｃが、当該テスト制御回路Ｃ以外のテスト制御回路Ｃを少なくとも１回テストする構成を有する。
この場合、被試験回路ＣＵＴは、テスト制御回路Ｃのテストが行われる度にテストされる構成であってもよい。また、被試験回路ＣＵＴは、テスト制御回路Ｃのテストの回数に応じて分割してテストされる構成であってもよい。テストの回数に応じて分割してテストされるとは、例えば、テスト回数が２回である場合、１回目のテストにおいて、被試験回路ＣＵＴの一部がテストされ、２回目のテストにおいて、被試験回路ＣＵＴの他の一部がテストされる構成である。

なお、上述では、半導体装置１が第１のテストモードにおいてビルトインセルフテストを行った後、第２のテストモードにおいてビルトインセルフテストを行う場合について説明したが、これに限られない。半導体装置１は、第２のテストモードにおいてビルトインセルフテストを行った後、第１のテストモードにおいてビルトインセルフテストを行う構成であってもよい。

＜第１実施形態のまとめ＞
以上説明したように、本実施形態の半導体装置１は、複数のテスト制御回路Ｃを備える。また、本実施形態の半導体装置１は、あるテスト制御回路Ｃ（本実施形態の一例では、第１のテスト制御回路Ｃ１）がテストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡとをそれぞれ制御する場合、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（本実施形態の一例では、第２のテスト制御回路Ｃ２）が被試験回路ＣＵＴとして動作する。また、本実施形態の半導体装置１は、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（本実施形態の一例では、第２のテスト制御回路Ｃ２）がテストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡとをそれぞれ制御する場合、あるテスト制御回路Ｃ（本実施形態の一例では、第１のテスト制御回路Ｃ１）が被試験回路ＣＵＴとして動作する。

ここで、半導体装置１がテスト制御回路を１つしか備えない場合、当該テスト制御回路が正常に動作しているか否かを判定することが困難である場合があった。本実施形態の半導体装置１によれば、複数のテスト制御回路Ｃを備え、当該テスト制御回路Ｃは、被試験回路ＣＵＴとして動作の良否を照合される。半導体装置１は、例えば、第１のテスト制御回路Ｃ１が故障しているか否かを、第２のテスト制御回路Ｃ２がテストパターン発生部ＴＰＧ、及びテスト結果照合部ＯＲＡを制御することにより、判定することができる。また、半導体装置１は、例えば、第２のテスト制御回路Ｃ２が故障しているか否かを、第１のテスト制御回路Ｃ１がテストパターン発生部ＴＰＧ、及びテスト結果照合部ＯＲＡを制御することにより、判定することができる。
これにより、半導体装置１は、テスト制御回路Ｃの動作の良否を判定することができる。したがって、本実施形態の半導体装置１は、簡便な方法によって、テスト制御回路Ｃを検査することができる。

また、本実施形態の半導体装置１は、複数のテスト制御回路Ｃが制御するテストパターン発生部ＴＰＧ、及びテスト結果照合部ＯＲＡによって動作の良否が照合される被試験回路ＣＵＴを備える。これにより、本実施形態の半導体装置１は、テスト制御回路Ｃが正常に動作している状態において、被試験回路ＣＵＴの動作の良否を判定することができる。

［第２実施形態］
以下、図を参照して本発明の第２実施形態について説明する。
第１実施形態では、半導体装置１が被試験回路ＣＵＴの動作の良否を判定する場合について説明した。第２実施形態では、半導体装置２が被試験回路ＣＵＴ以外の回路の動作の良否を判定する場合について説明する。
なお、上述した実施形態と同様の構成については、同一の符号を付して説明を省略する。

図３は、第２実施形態に係る半導体装置２の概要を示す図である。
本実施形態の半導体装置２は、被試験回路ＣＵＴと、テストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡと、複数のテスト制御回路Ｃ（第１のテスト制御回路Ｃ１、及び第２のテスト制御回路Ｃ２）と、アナログ被試験回路ＡＣＵＴと、アナログテストパターン発生部ＡＴＰＧと、アナログテスト結果照合部ＡＯＲＡとを備える。

アナログ被試験回路ＡＣＵＴは、ビルトインセルフテストの対象の回路である。アナログ被試験回路ＡＣＵＴとは、入力信号、及び出力信号の少なくともいずれかによってアナログ信号が扱われる回路である。本実施形態の一例では、アナログ被試験回路ＡＣＵＴが、アナログ信号が入力されることに応じて、アナログ信号を出力するアナログ回路である場合について説明する。
また、本実施形態の一例では、半導体装置２は、アナログ被試験回路ＡＣＵＴ１、アナログ被試験回路ＡＣＵＴ２、…、アナログ被試験回路ＡＣＵＴｎを備える。ここで、ｎは、自然数である。以降の説明において、アナログ被試験回路ＡＣＵＴ１、アナログ被試験回路ＡＣＵＴ２、…、アナログ被試験回路ＡＣＵＴｎを区別しない場合には、総称してアナログ被試験回路ＡＣＵＴと記載する。

アナログテストパターン発生部ＡＴＰＧは、アナログテストパターンａｔｐを発生（供給）させ、アナログ被試験回路ＡＣＵＴに入力する。アナログテスト結果照合部ＡＯＲＡは、アナログ被試験回路ＡＣＵＴがアナログテストパターンａｔｐを入力されることに応じて出力するアナログ出力信号ａｏｓと、期待値とを照合し、アナログ被試験回路ＡＣＵＴの動作の良否を判定した結果を保持する。期待値とは、アナログ被試験回路ＡＣＵＴが故障していない場合、アナログテストパターンａｔｐが入力されることに応じてアナログ被試験回路ＡＣＵＴが出力するアナログ出力信号ａｏｓ、或いはその変形（アナログ入力、デジタル出力の場合など）である。したがって、アナログテスト結果照合部ＡＯＲＡは、アナログ被試験回路ＡＣＵＴが出力するアナログ出力信号ａｏｓと、期待値とに差異が生じる場合、アナログ被試験回路ＡＣＵＴが故障していると判定する。

テスト制御回路Ｃは、テストパターン発生部ＴＰＧ、及びアナログテストパターン発生部ＡＴＰＧと、テスト結果照合部ＯＲＡ、及びアナログテスト結果照合部ＡＯＲＡとをそれぞれ制御する。テスト制御回路Ｃは、例えば、アナログテストパターン発生部ＡＴＰＧに対してクロック信号ｃｌｋ、トリガ信号ｔｇなどの制御信号を出力し、アナログテストパターン発生部ＡＴＰＧにアナログテストパターンａｔｐを発生（供給）させる。テスト制御回路Ｃは、例えば、アナログテスト結果照合部ＡＯＲＡが保持するアナログ被試験回路ＡＣＵＴのアナログ出力信号ａｏｓと、期待値とを照合した照合結果ｃｒを取得する。

図３に示す通り、第１のテストモードでは、あるテスト制御回路Ｃ（この一例では、第１のテスト制御回路Ｃ１）が、テストパターン発生部ＴＰＧ、及びアナログテストパターン発生部ＡＴＰＧと、テスト結果照合部ＯＲＡ、及びアナログテスト結果照合部ＡＯＲＡとをそれぞれ制御する。
また、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（この一例では、第２のテスト制御回路Ｃ２）が、被試験回路ＣＵＴと同様の動作を行う。この場合、第２のテスト制御回路Ｃ２は、テストパターン発生部ＴＰＧからテストパターンｔｐが入力されることに応じて、出力信号ｏｓをテスト結果照合部ＯＲＡに出力する。

第２のテストモードでは、あるテスト制御回路Ｃ以外のテスト制御回路Ｃ（この一例では、第２のテスト制御回路Ｃ２）がテストパターン発生部ＴＰＧ、アナログテストパターン発生部ＡＴＰＧと、テスト結果照合部ＯＲＡ、及びアナログテスト結果照合部ＡＯＲＡとをそれぞれ制御し、あるテスト制御回路Ｃ（この一例では、第１のテスト制御回路Ｃ１）が、被試験回路ＣＵＴと同様の動作を行う。この場合、第１のテスト制御回路Ｃ１は、テストパターン発生部ＴＰＧからテストパターンｔｐが入力されることに応じて、出力信号ｏｓをテスト結果照合部ＯＲＡに出力する。

＜第２実施形態のまとめ＞
以上説明したように、本実施形態の半導体装置２は、複数のテスト制御回路Ｃ（本実施形態の一例では、第１のテスト制御回路Ｃ１、及び第２のテスト制御回路Ｃ２）と、テストパターン発生部ＴＰＧと、テスト結果照合部ＯＲＡと、アナログ被試験回路ＡＣＵＴとアナログテストパターン発生部ＡＴＰＧと、アナログテスト結果照合部ＡＯＲＡとを備える。
本実施形態の半導体装置２によれば、テストパターン発生部ＴＰＧ、及びテスト結果照合部ＯＲＡによって動作の良否を判定することができない回路（本実施形態の一例では、アナログ被試験回路ＡＣＵＴ）についても、動作の良否を判定することができる。

なお、上述した実施形態において、半導体装置１、及び半導体装置２とは、組込自己テスト回路の一例である。また、出力信号ｏｓ、及びアナログ出力信号ａｏｓとは、テスト結果の一例である。また、アナログ被試験回路ＡＣＵＴとは、第２の被試験回路の一例である。

１、２…半導体装置
Ｃ１…第１のテスト制御回路
Ｃ２…第２のテスト制御回路
ＴＰＧ…テストパターン発生部
ＯＲＡ…テスト結果照合部
ＣＵＴ、ＣＵＴ１、ＣＵＴ２、ＣＵＴｎ…被試験回路
ＡＴＰＧ…アナログテストパターン発生部
ＡＯＲＡ…アナログテスト結果照合部
ＡＣＵＴ、ＡＣＵＴ１、ＡＣＵＴ２、ＡＣＵＴｎ…アナログ被試験回路

Claims

複数の試験される回路に対して所定の試験をするテストモードとして第１のテストモード及び第２のテストモードを有する半導体装置であって、
前記テストモードに応じたテストパターンを発生させるテストパターン発生部と、
前記テストパターン発生部によって発生された前記テストパターンが前記試験される回路に供給された結果得られる当該試験される回路のテスト結果と期待値とを照合するテスト結果照合部と、
前記テストパターン発生部と前記テスト結果照合部との間に直列に接続されるとともに、互いに並列に接続され、前記テストパターン発生部及び前記テスト結果照合部をそれぞれ制御する複数のテスト制御回路と、
前記テストパターン発生部と前記テスト結果照合部との間に直列に接続されるとともに、複数の前記テスト制御回路の各々と並列に接続され、前記テストパターン発生部から入力される前記テストパターンに応じたテスト結果を出力する被試験回路と、
を備え、
複数の前記テスト制御回路は、前記第１のテストモードにおいて、自テスト制御回路以外のテスト制御回路及び前記被試験回路を、複数の前記試験される回路としてテストさせる第１のテスト制御回路と、
前記第２のテストモードにおいて、前記第１のテスト制御回路及び前記被試験回路を、複数の前記試験される回路としてテストさせる第１のテスト制御回路以外のテスト制御回路と、
を有する半導体装置。
第２の被試験回路と、
前記第２の被試験回路に供給する第２のテストパターンを発生させる第２のテストパターン発生部と、
前記第２のテストパターン発生部によって発生された前記第２のテストパターンが前記第２の被試験回路に供給された結果得られる前記第２の被試験回路のテスト結果と期待値とを照合する第２のテスト結果照合部と、をさらに備え、
前記第１のテスト制御回路は、前記第１のテストモードにおいて、前記第２のテストパターン発生部及び前記第２のテスト結果照合部を制御することにより、前記第２の被試験回路に対して前記第２のテストパターンを供給させてテストを行い、
前記第１のテスト制御回路以外のテスト制御回路は、前記第２のテストモードにおいて、前記第２のテストパターン発生部及び前記第２のテスト結果照合部を制御することにより、前記第２の被試験回路に対して前記第２のテストパターンを供給させてテストを行う、
請求項１に記載の半導体装置。