JP2002107425A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2002107425A JP2002107425A JP2000298527A JP2000298527A JP2002107425A JP 2002107425 A JP2002107425 A JP 2002107425A JP 2000298527 A JP2000298527 A JP 2000298527A JP 2000298527 A JP2000298527 A JP 2000298527A JP 2002107425 A JP2002107425 A JP 2002107425A
- Authority
- JP
- Japan
- Prior art keywords
- test
- diagnostic system
- user logic
- logic circuit
- test mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 ＢＩＳＴ回路自身のテストの容易化を図る。
【解決手段】 ユーザ論理回路（１２）と第１診断系
（１００）とを第２診断系（２００）の診断対象とする
第１テストモードと、ユーザ論理回路と第２診断系とを
第１診断系の診断対象とする第２テストモードとを選択
的に実現するテストモード切り換え手段（１７、３１〜
３６）を設ける。これにより、上記第１テストモードに
おいては上記第１診断系のテストを行うことができ、上
記第２テストモードにおいては上記第２診断系のテスト
を行うことができる。このことが、ＢＩＳＴ回路自身の
テストの容易化を達成する。
（１００）とを第２診断系（２００）の診断対象とする
第１テストモードと、ユーザ論理回路と第２診断系とを
第１診断系の診断対象とする第２テストモードとを選択
的に実現するテストモード切り換え手段（１７、３１〜
３６）を設ける。これにより、上記第１テストモードに
おいては上記第１診断系のテストを行うことができ、上
記第２テストモードにおいては上記第２診断系のテスト
を行うことができる。このことが、ＢＩＳＴ回路自身の
テストの容易化を達成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
さらにはそれにおけるテスト技術に関する。
さらにはそれにおけるテスト技術に関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）の高集積化、
及び大規模化に伴い、論理回路の故障解析が困難になる
ため、半導体チップ内にテスト回路が設けられる。半導
体集積回路の故障原因を特定するには、良品の選別に用
いる診断データを使って、良品とは異なる動作を示す論
理的な位置を探して、物理的な位置を推定すればよい。
良品の選別に使用する診断データは、良品の回路の論理
的な接続関係に従って作成される。テスト回路は、テス
トのためのテストパターンを診断対象回路に供給し、当
該回路から出力されたテストパターンを期待値と比較す
ることによって可能とされる。
及び大規模化に伴い、論理回路の故障解析が困難になる
ため、半導体チップ内にテスト回路が設けられる。半導
体集積回路の故障原因を特定するには、良品の選別に用
いる診断データを使って、良品とは異なる動作を示す論
理的な位置を探して、物理的な位置を推定すればよい。
良品の選別に使用する診断データは、良品の回路の論理
的な接続関係に従って作成される。テスト回路は、テス
トのためのテストパターンを診断対象回路に供給し、当
該回路から出力されたテストパターンを期待値と比較す
ることによって可能とされる。
【０００３】尚、半導体集積回路の試験について記載さ
れた文献の例としては、昭和５０年１１月３０日に株式
会社オーム社から発行された「ＬＳＩハンドブック（第
６４９頁〜）」がある。
れた文献の例としては、昭和５０年１１月３０日に株式
会社オーム社から発行された「ＬＳＩハンドブック（第
６４９頁〜）」がある。
【０００４】
【発明が解決しようとする課題】半導体集積回路のテス
トを可能とする診断系を当該半導体集積回路に内蔵され
る場合があり、そのように内蔵されるテスト回路は、Ｂ
ＩＳＴ（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ−ｔｅｓｔ）回路
と称される。このＢＩＳＴ回路は、テスタの機能を半導
体集積回路内に埋め込んだものであり、所定のテストパ
ターンを発生するための擬似乱数発生器と、この擬似乱
数発生器で発生されたテストパターンをユーザ論理回路
に与えた場合の当該ユーザ論理回路の出力パターンを解
析するためのシグネチャ解析器とを含んで成る。ここ
で、ユーザ論理回路とは、半導体集積回路においてＢＩ
ＳＴ回路以外の回路部分を指す。このユーザ論理回路に
は、テストパターンのスキャンイン、スキャンアウトを
可能とするスキャンチェーンが形成される。半導体集積
回路のテストモードにおいて上記スキャンチェーンが活
性化されることにより、上記ＢＩＳＴ回路によるテスト
が可能とされる。上記シグネチャ解析器での比較におい
て、ユーザ論理回路の出力信号とそれの期待値とが一致
しない場合には、半導体集積回路の故障が疑われる。こ
のようにＢＩＳＴ回路を内蔵する半導体集積回路におい
ては、当該半導体集積回路の自己診断が可能とされるた
め、半導体集積回路のテスト時間の短縮を図ることがで
きる。
トを可能とする診断系を当該半導体集積回路に内蔵され
る場合があり、そのように内蔵されるテスト回路は、Ｂ
ＩＳＴ（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ−ｔｅｓｔ）回路
と称される。このＢＩＳＴ回路は、テスタの機能を半導
体集積回路内に埋め込んだものであり、所定のテストパ
ターンを発生するための擬似乱数発生器と、この擬似乱
数発生器で発生されたテストパターンをユーザ論理回路
に与えた場合の当該ユーザ論理回路の出力パターンを解
析するためのシグネチャ解析器とを含んで成る。ここ
で、ユーザ論理回路とは、半導体集積回路においてＢＩ
ＳＴ回路以外の回路部分を指す。このユーザ論理回路に
は、テストパターンのスキャンイン、スキャンアウトを
可能とするスキャンチェーンが形成される。半導体集積
回路のテストモードにおいて上記スキャンチェーンが活
性化されることにより、上記ＢＩＳＴ回路によるテスト
が可能とされる。上記シグネチャ解析器での比較におい
て、ユーザ論理回路の出力信号とそれの期待値とが一致
しない場合には、半導体集積回路の故障が疑われる。こ
のようにＢＩＳＴ回路を内蔵する半導体集積回路におい
ては、当該半導体集積回路の自己診断が可能とされるた
め、半導体集積回路のテスト時間の短縮を図ることがで
きる。
【０００５】従来のＢＩＳＴ回路においては、導体集積
回路におけるユーザ論理回路についてはＢＩＳＴ回路に
よってテストが可能とされるものの、ＢＩＳＴ回路自身
のテストを行うことはできない。このため、ＢＩＳＴ回
路のテストをも含めた完全なテストを行うには、半導体
集積回路の外部に配置されたテスタより、ＡＴＰＧ（ａ
ｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔｔｅｒｎ ｇｅｎ
ｅｒａｔｏｒ）によって発生されたテストパターンを半
導体集積回路に供給し、ＢＩＳＴと併用してテストする
必要がある。しかしながら、このＡＴＰＧを用いると、
テストパターン生成の工数やテスト時間の増加によるコ
スト上昇を避けることができない。
回路におけるユーザ論理回路についてはＢＩＳＴ回路に
よってテストが可能とされるものの、ＢＩＳＴ回路自身
のテストを行うことはできない。このため、ＢＩＳＴ回
路のテストをも含めた完全なテストを行うには、半導体
集積回路の外部に配置されたテスタより、ＡＴＰＧ（ａ
ｕｔｏｍａｔｉｃ ｔｅｓｔ ｐａｔｔｅｒｎ ｇｅｎ
ｅｒａｔｏｒ）によって発生されたテストパターンを半
導体集積回路に供給し、ＢＩＳＴと併用してテストする
必要がある。しかしながら、このＡＴＰＧを用いると、
テストパターン生成の工数やテスト時間の増加によるコ
スト上昇を避けることができない。
【０００６】本発明の目的は、ＢＩＳＴ回路自身のテス
トを容易に行うための技術を提供することにある。
トを容易に行うための技術を提供することにある。
【０００７】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】すなわち、ユーザ論理回路に所定のテスト
パターンを与えた場合の上記ユーザ論理回路からの出力
パターンを収集して上記ユーザ論理回路のテストを可能
とする第１診断系と、上記第１診断系とは別に上記ユー
ザ論理回路に所定のテストパターンを与えた場合の上記
ユーザ論理回路からの出力パターンを収集して上記ユー
ザ論理回路のテストを可能とする第２診断系と、上記ユ
ーザ論理回路と上記第１診断系とを上記第２診断系の診
断対象とする第１テストモードと、上記ユーザ論理回路
と上記第２診断系とを上記第１診断系の診断対象とする
第２テストモードとを選択的に実現するためのテストモ
ード切り換え手段とを設ける。
パターンを与えた場合の上記ユーザ論理回路からの出力
パターンを収集して上記ユーザ論理回路のテストを可能
とする第１診断系と、上記第１診断系とは別に上記ユー
ザ論理回路に所定のテストパターンを与えた場合の上記
ユーザ論理回路からの出力パターンを収集して上記ユー
ザ論理回路のテストを可能とする第２診断系と、上記ユ
ーザ論理回路と上記第１診断系とを上記第２診断系の診
断対象とする第１テストモードと、上記ユーザ論理回路
と上記第２診断系とを上記第１診断系の診断対象とする
第２テストモードとを選択的に実現するためのテストモ
ード切り換え手段とを設ける。
【００１０】上記の手段によれば、テストモード切り換
え手段は、上記ユーザ論理回路と上記第１診断系とを上
記第２診断系の診断対象とする第１テストモードと、上
記ユーザ論理回路と上記第２診断系とを上記第１診断系
の診断対象とする第２テストモードとを選択的に実現す
る。これにより、第１テストモードにおいては第１診断
系のテストが行われ、第２テストモードにおいては第２
診断系のテストが行われる。このことが、ＢＩＳＴ回路
のテストにおいてＡＴＰＧを不要とし、ＢＩＳＴ回路自
身のテストの容易化を達成する。
え手段は、上記ユーザ論理回路と上記第１診断系とを上
記第２診断系の診断対象とする第１テストモードと、上
記ユーザ論理回路と上記第２診断系とを上記第１診断系
の診断対象とする第２テストモードとを選択的に実現す
る。これにより、第１テストモードにおいては第１診断
系のテストが行われ、第２テストモードにおいては第２
診断系のテストが行われる。このことが、ＢＩＳＴ回路
のテストにおいてＡＴＰＧを不要とし、ＢＩＳＴ回路自
身のテストの容易化を達成する。
【００１１】
【発明の実施の形態】図１には本発明にかかる半導体集
積回路の構成例が示される。
積回路の構成例が示される。
【００１２】図１に示される半導体集積回路３００は、
特に制限されないが、公知の半導体集積回路製造技術に
より単結晶シリコン基板などの一つの半導体基板に形成
される。
特に制限されないが、公知の半導体集積回路製造技術に
より単結晶シリコン基板などの一つの半導体基板に形成
される。
【００１３】ユーザ論理回路１２は、特に制限されない
が、セルベースＩＣ方式によって所定の機能を実現する
ように構成された論理回路である。そしてこのユーザ論
理回路１２内には、テストを可能とするために、テスト
パターンのスキャンイン・スキャンアウトを可能とする
複数のフリップフロップ回路によるスキャンチェーンが
形成されている。このスキャンチェーンは半導体集積回
路３００のテストモードにおいて活性化される。さらに
ユーザ論理回路１２のテストを可能とするために、２系
統の診断系が設けられる。第１診断系１００は、擬似乱
数発生器（ＰＲＰＧ）１０１、シグネチャ解析器（ＭＩ
ＳＲ）１０２、ＢＩＳＴコントローラ１０３とを含んで
成り、第２診断系２００は、擬似乱数発生器（ＰＲＰ
Ｇ）２０１、シグネチャ解析器（ＭＩＳＲ）２０２、Ｂ
ＩＳＴコントローラ２０３とを含んで成る。いずれの診
断系１００，２００においても、それらのテストを可能
とするために、テストパターンのスキャンイン・スキャ
ンアウトを可能とするフリップフロップ回路によるスキ
ャンチェーンが形成されている。
が、セルベースＩＣ方式によって所定の機能を実現する
ように構成された論理回路である。そしてこのユーザ論
理回路１２内には、テストを可能とするために、テスト
パターンのスキャンイン・スキャンアウトを可能とする
複数のフリップフロップ回路によるスキャンチェーンが
形成されている。このスキャンチェーンは半導体集積回
路３００のテストモードにおいて活性化される。さらに
ユーザ論理回路１２のテストを可能とするために、２系
統の診断系が設けられる。第１診断系１００は、擬似乱
数発生器（ＰＲＰＧ）１０１、シグネチャ解析器（ＭＩ
ＳＲ）１０２、ＢＩＳＴコントローラ１０３とを含んで
成り、第２診断系２００は、擬似乱数発生器（ＰＲＰ
Ｇ）２０１、シグネチャ解析器（ＭＩＳＲ）２０２、Ｂ
ＩＳＴコントローラ２０３とを含んで成る。いずれの診
断系１００，２００においても、それらのテストを可能
とするために、テストパターンのスキャンイン・スキャ
ンアウトを可能とするフリップフロップ回路によるスキ
ャンチェーンが形成されている。
【００１４】擬似乱数発生器１０１，２０１は、ユーザ
論理回路１２のテストのための所定のテストパターンを
発生する。シグネチャ解析器１０２，２０２は、ユーザ
論理回路１２から出力されたテストパターンを圧縮し、
そのパターン解析を行う。ＢＩＳＴコントローラ１０
３，２０３は、インタフェース（ＴＡＰ）１６介して外
部から入力される制御信号に基づいて、それぞれ対応す
る擬似乱数発生器１０１，２０１、及びシグネチャ解析
器１０２，２０２の動作を制御し、また、上記シグネチ
ャ解析器１０２，２０２の解析結果をインタフェース１
６を介して外部出力する。
論理回路１２のテストのための所定のテストパターンを
発生する。シグネチャ解析器１０２，２０２は、ユーザ
論理回路１２から出力されたテストパターンを圧縮し、
そのパターン解析を行う。ＢＩＳＴコントローラ１０
３，２０３は、インタフェース（ＴＡＰ）１６介して外
部から入力される制御信号に基づいて、それぞれ対応す
る擬似乱数発生器１０１，２０１、及びシグネチャ解析
器１０２，２０２の動作を制御し、また、上記シグネチ
ャ解析器１０２，２０２の解析結果をインタフェース１
６を介して外部出力する。
【００１５】さらにこの半導体集積回路３００において
は、上記第１診断系１００と上記ユーザ論理１２とを第
２診断系２００の診断対象とする第１テストモードと、
上記第２診断系２００と上記ユーザ論理１２とを第１診
断系１００の診断対象とする第２テストモードとを選択
的に実現するためのテストモード切り換え手段を有す
る。このテストモード切り換え手段は、信号伝達経路の
切り換えのための経路切り換え部３１〜３６と、その切
り換え動作を制御するテストモード切り換え制御部１７
とを含んで成る。上記経路切り換え部３１は、テストモ
ード切り換え制御部１７の制御により、擬似乱数発生器
２０１で発生されたテストパターンを擬似乱数発生器１
０１へ供給する経路と、擬似乱数発生器１０１で発生さ
れたテストパターンを擬似乱数発生器２０１へ供給する
経路との切り換えを行う。経路切り換え部３２は、擬似
乱数発生器１０１から出力されたテストパターンをユー
ザ論理回路１２に伝達する経路と、擬似乱数発生器２０
１から出力されたテストパターンをユーザ論理回路１２
に伝達する経路との切り換えを行う。経路切り換え部３
３は、ユーザ論理回路１２から出力されたテストパター
ンをシグネチャ解析器１０２に伝達し、経路切り換え部
３６から出力されたテストパターンをシグネチャ解析器
２０２に伝達する経路と、ユーザ論理回路１２から出力
されたテストパターンをシグネチャ解析器２０２に伝達
し、経路切り換え部３６から出力されたテストパターン
をシグネチャ解析器１０２に伝達する経路との切り換え
を行う。経路切り換え部３４は、シグネチャ解析器１０
２から出力された解析結果をＢＩＳＴコントローラ１０
３に伝達する経路と、シグネチャ解析器１０２から出力
されたテストパターンをＢＩＳＴコントローラ１０３に
伝達する経路との切り換えを行う。経路切り換え部３５
は、シグネチャ解析器２０２から出力された解析結果を
ＢＩＳＴコントローラ２０３に伝達する経路と、シグネ
チャ解析器２０２から出力されたテストパターンをＢＩ
ＳＴコントローラ２０３に伝達する経路との切り換えを
行う。経路切り換え部３６は、ＢＩＳＴコントローラ１
０３から出力されたテストパターンを経路切り換え部３
３に伝達する経路と、ＢＩＳＴコントローラ２０３から
出力されたテストパターンを経路切り換え部３３に伝達
する経路との切り換えを行う。
は、上記第１診断系１００と上記ユーザ論理１２とを第
２診断系２００の診断対象とする第１テストモードと、
上記第２診断系２００と上記ユーザ論理１２とを第１診
断系１００の診断対象とする第２テストモードとを選択
的に実現するためのテストモード切り換え手段を有す
る。このテストモード切り換え手段は、信号伝達経路の
切り換えのための経路切り換え部３１〜３６と、その切
り換え動作を制御するテストモード切り換え制御部１７
とを含んで成る。上記経路切り換え部３１は、テストモ
ード切り換え制御部１７の制御により、擬似乱数発生器
２０１で発生されたテストパターンを擬似乱数発生器１
０１へ供給する経路と、擬似乱数発生器１０１で発生さ
れたテストパターンを擬似乱数発生器２０１へ供給する
経路との切り換えを行う。経路切り換え部３２は、擬似
乱数発生器１０１から出力されたテストパターンをユー
ザ論理回路１２に伝達する経路と、擬似乱数発生器２０
１から出力されたテストパターンをユーザ論理回路１２
に伝達する経路との切り換えを行う。経路切り換え部３
３は、ユーザ論理回路１２から出力されたテストパター
ンをシグネチャ解析器１０２に伝達し、経路切り換え部
３６から出力されたテストパターンをシグネチャ解析器
２０２に伝達する経路と、ユーザ論理回路１２から出力
されたテストパターンをシグネチャ解析器２０２に伝達
し、経路切り換え部３６から出力されたテストパターン
をシグネチャ解析器１０２に伝達する経路との切り換え
を行う。経路切り換え部３４は、シグネチャ解析器１０
２から出力された解析結果をＢＩＳＴコントローラ１０
３に伝達する経路と、シグネチャ解析器１０２から出力
されたテストパターンをＢＩＳＴコントローラ１０３に
伝達する経路との切り換えを行う。経路切り換え部３５
は、シグネチャ解析器２０２から出力された解析結果を
ＢＩＳＴコントローラ２０３に伝達する経路と、シグネ
チャ解析器２０２から出力されたテストパターンをＢＩ
ＳＴコントローラ２０３に伝達する経路との切り換えを
行う。経路切り換え部３６は、ＢＩＳＴコントローラ１
０３から出力されたテストパターンを経路切り換え部３
３に伝達する経路と、ＢＩＳＴコントローラ２０３から
出力されたテストパターンを経路切り換え部３３に伝達
する経路との切り換えを行う。
【００１６】テストモード切り換え制御部１７は、上記
インタフェース１６を介して外部から入力された制御信
号に基づいて上記経路切り換え部３１〜３６の動作制御
を行う。
インタフェース１６を介して外部から入力された制御信
号に基づいて上記経路切り換え部３１〜３６の動作制御
を行う。
【００１７】図２には、上記経路切り換え部３１〜３６
及びテストモード切り換え制御部１７によって実現され
る第１テストモードにおける信号の流れが示される。第
１テストモードでは、第１診断系１００と上記ユーザ論
理１２とが第２診断系２００の診断対象とされる。
及びテストモード切り換え制御部１７によって実現され
る第１テストモードにおける信号の流れが示される。第
１テストモードでは、第１診断系１００と上記ユーザ論
理１２とが第２診断系２００の診断対象とされる。
【００１８】テストモード切り換え制御部１７により各
部が制御されることによって次のようなパターン伝達経
路が形成される。すなわち、図２に示されるように擬似
乱数発生器２０１から出力されたテストパターンが擬似
乱数発生器１０１へ伝達され、擬似乱数発生器１０１内
のスキャンチェーンを介して出力されたテストパターン
がユーザ論理回路１２に伝達され、そして、このユーザ
論理回路１２内のスキャンチェーンを介して出力された
テストパターンがシグネチャ解析器１０２に伝達され、
このシグネチャ解析器１０２内のスキャンチェーンを介
して出力されたテストパターンがＢＩＳＴコントローラ
１０３に伝達され、このＢＩＳＴコントローラ１０３内
のスキャンチェーンを介して出力されたテストパターン
がシグネチャ解析器２０２に伝達される。シグネチャ解
析器２０２では、入力されたテストパターンを圧縮し、
それの解析を行う。この解析結果は、ＢＩＳＴコントロ
ーラ２０３に伝達され、インタフェース１６を介して外
部出力される。このように第１テストモードにおいて
は、第１診断系１００とユーザ論理１２とを含む回路が
第２診断系２００のテスト対象とされるため、ユーザ論
理回路１２とともに、第１診断系１００のテストをも行
い得る。これにより、もし擬似乱数発生器１０１や、シ
グネチャ解析器１０２、ＢＩＳＴコントローラ１０３に
故障があれば、それはシグネチャ解析器２０２での解析
結果によって把握することができる。
部が制御されることによって次のようなパターン伝達経
路が形成される。すなわち、図２に示されるように擬似
乱数発生器２０１から出力されたテストパターンが擬似
乱数発生器１０１へ伝達され、擬似乱数発生器１０１内
のスキャンチェーンを介して出力されたテストパターン
がユーザ論理回路１２に伝達され、そして、このユーザ
論理回路１２内のスキャンチェーンを介して出力された
テストパターンがシグネチャ解析器１０２に伝達され、
このシグネチャ解析器１０２内のスキャンチェーンを介
して出力されたテストパターンがＢＩＳＴコントローラ
１０３に伝達され、このＢＩＳＴコントローラ１０３内
のスキャンチェーンを介して出力されたテストパターン
がシグネチャ解析器２０２に伝達される。シグネチャ解
析器２０２では、入力されたテストパターンを圧縮し、
それの解析を行う。この解析結果は、ＢＩＳＴコントロ
ーラ２０３に伝達され、インタフェース１６を介して外
部出力される。このように第１テストモードにおいて
は、第１診断系１００とユーザ論理１２とを含む回路が
第２診断系２００のテスト対象とされるため、ユーザ論
理回路１２とともに、第１診断系１００のテストをも行
い得る。これにより、もし擬似乱数発生器１０１や、シ
グネチャ解析器１０２、ＢＩＳＴコントローラ１０３に
故障があれば、それはシグネチャ解析器２０２での解析
結果によって把握することができる。
【００１９】図３には、上記経路切り換え部３１〜３６
及びテストモード切り換え制御部１７によって実現され
る第２テストモードにおける信号の流れが示される。第
２テストモードでは、第２診断系２００と上記ユーザ論
理１２とが第１診断系１００の診断対象とされる。
及びテストモード切り換え制御部１７によって実現され
る第２テストモードにおける信号の流れが示される。第
２テストモードでは、第２診断系２００と上記ユーザ論
理１２とが第１診断系１００の診断対象とされる。
【００２０】テストモード切り換え制御部１７により各
部が制御されることによって次のようなテストパターン
伝達経路が形成される。すなわち、図３に示されるよう
に擬似乱数発生器１０１から出力されたテストパターン
が擬似乱数発生器２０１へ伝達され、擬似乱数発生器２
０１内のスキャンチェーンを介して出力されたテストパ
ターンがユーザ論理回路１２に伝達され、そして、この
ユーザ論理回路１２内のスキャンチェーンを介して出力
されたテストパターンがシグネチャ解析器２０２に伝達
され、このシグネチャ解析器２０２内のスキャンチェー
ンを介して出力されたテストパターンがＢＩＳＴコント
ローラ２０３に伝達され、このＢＩＳＴコントローラ２
０３内のスキャンチェーンを介して出力されたテストパ
ターンがシグネチャ解析器１０２に伝達される。シグネ
チャ解析器１０２では、入力されたテストパターンを圧
縮し、それの解析を行う。この解析結果は、ＢＩＳＴコ
ントローラ１０３に伝達され、インタフェース１６を介
して外部出力される。このように第２テストモードにお
いては、第２診断系２００とユーザ論理１２とを含む回
路が第１診断系１００のテスト対象とされるため、ユー
ザ論理回路１２とともに、第２診断系２００のテストを
も行い得る。これにより、もし擬似乱数発生器２０１
や、シグネチャ解析器２０２、ＢＩＳＴコントローラ２
０３に故障があれば、それはシグネチャ解析器１０２で
の解析結果によって把握することができる。
部が制御されることによって次のようなテストパターン
伝達経路が形成される。すなわち、図３に示されるよう
に擬似乱数発生器１０１から出力されたテストパターン
が擬似乱数発生器２０１へ伝達され、擬似乱数発生器２
０１内のスキャンチェーンを介して出力されたテストパ
ターンがユーザ論理回路１２に伝達され、そして、この
ユーザ論理回路１２内のスキャンチェーンを介して出力
されたテストパターンがシグネチャ解析器２０２に伝達
され、このシグネチャ解析器２０２内のスキャンチェー
ンを介して出力されたテストパターンがＢＩＳＴコント
ローラ２０３に伝達され、このＢＩＳＴコントローラ２
０３内のスキャンチェーンを介して出力されたテストパ
ターンがシグネチャ解析器１０２に伝達される。シグネ
チャ解析器１０２では、入力されたテストパターンを圧
縮し、それの解析を行う。この解析結果は、ＢＩＳＴコ
ントローラ１０３に伝達され、インタフェース１６を介
して外部出力される。このように第２テストモードにお
いては、第２診断系２００とユーザ論理１２とを含む回
路が第１診断系１００のテスト対象とされるため、ユー
ザ論理回路１２とともに、第２診断系２００のテストを
も行い得る。これにより、もし擬似乱数発生器２０１
や、シグネチャ解析器２０２、ＢＩＳＴコントローラ２
０３に故障があれば、それはシグネチャ解析器１０２で
の解析結果によって把握することができる。
【００２１】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００２２】（１）第１診断系１００とユーザ論理１２
とを含む第１スキャンチェーンのテストを可能とする第
１テストモードと、第２診断系２００とユーザ論理１２
とを含む第２スキャンチェーンのテストを可能とする第
２テストモードとを切り換えるための経路切り換え部３
１，３２，３３，３４，３５，３６及びテストモード切
り換え制御部１７とが設けられることにより、第１診断
系１００は、第１テストモードにおいてユーザ論理回路
１２と同時にテストすることができ、第２診断系２００
は、第２テストモードにおいてユーザ論理回路１２と同
時にテストすることができる。このように２系統の診断
系１００，２００を備えることにより、一方の診断系を
他方の診断系によりテストすることができるため、ＡＴ
ＰＧの手法を併用しなくても、ＢＩＳＴ回路自身のテス
トを容易に行うことができる。
とを含む第１スキャンチェーンのテストを可能とする第
１テストモードと、第２診断系２００とユーザ論理１２
とを含む第２スキャンチェーンのテストを可能とする第
２テストモードとを切り換えるための経路切り換え部３
１，３２，３３，３４，３５，３６及びテストモード切
り換え制御部１７とが設けられることにより、第１診断
系１００は、第１テストモードにおいてユーザ論理回路
１２と同時にテストすることができ、第２診断系２００
は、第２テストモードにおいてユーザ論理回路１２と同
時にテストすることができる。このように２系統の診断
系１００，２００を備えることにより、一方の診断系を
他方の診断系によりテストすることができるため、ＡＴ
ＰＧの手法を併用しなくても、ＢＩＳＴ回路自身のテス
トを容易に行うことができる。
【００２３】（２）ＡＴＰＧを併用して診断系のテスト
を行う場合には、テスト対象とされる半導体集積回路の
外部に配置されたテスタによって発生されたテストパタ
ーンを当該半導体集積回路に供給したり、このテストパ
ターンの供給により半導体集積回路から出力された信号
を上記テスタへ供給するための外部ピンを半導体集積回
路に設ける必要があるが、上記のように２系統の診断系
１００，２００を備え、一方の診断系を他方の診断系で
テストすることにより、ＡＴＰＧの手法を併用する必要
がないため、上記外部ピンは不要とされる。
を行う場合には、テスト対象とされる半導体集積回路の
外部に配置されたテスタによって発生されたテストパタ
ーンを当該半導体集積回路に供給したり、このテストパ
ターンの供給により半導体集積回路から出力された信号
を上記テスタへ供給するための外部ピンを半導体集積回
路に設ける必要があるが、上記のように２系統の診断系
１００，２００を備え、一方の診断系を他方の診断系で
テストすることにより、ＡＴＰＧの手法を併用する必要
がないため、上記外部ピンは不要とされる。
【００２４】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００２５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるセルベ
ースＩＣ方式による半導体集積回路に適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、各種半導体集積回路に広く適用することができる。
なされた発明をその背景となった利用分野であるセルベ
ースＩＣ方式による半導体集積回路に適用した場合につ
いて説明したが、本発明はそれに限定されるものではな
く、各種半導体集積回路に広く適用することができる。
【００２６】本発明は、少なくとも診断対象とされるユ
ーザ論理回路を含むことを条件に適用することができ
る。
ーザ論理回路を含むことを条件に適用することができ
る。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２８】すなわち、テストモード切り換え手段によ
って、ユーザ論理回路と第１診断系とを第２診断系の診
断対象とする第１テストモードと、ユーザ論理回路と第
２診断系とを上記第１診断系の診断対象とする第２テス
トモードとが選択的に実現されることにより、上記第１
テストモードにおいては上記第１診断系のテストが行わ
れ、上記第２テストモードにおいては上記第２診断系の
テストが行われるため、ＢＩＳＴ回路自身のテストにお
いてＡＴＰＧ手法を併用する必要が無くなるため、ＢＩ
ＳＴ回路自身のテストの容易化を図ることができる。
って、ユーザ論理回路と第１診断系とを第２診断系の診
断対象とする第１テストモードと、ユーザ論理回路と第
２診断系とを上記第１診断系の診断対象とする第２テス
トモードとが選択的に実現されることにより、上記第１
テストモードにおいては上記第１診断系のテストが行わ
れ、上記第２テストモードにおいては上記第２診断系の
テストが行われるため、ＢＩＳＴ回路自身のテストにお
いてＡＴＰＧ手法を併用する必要が無くなるため、ＢＩ
ＳＴ回路自身のテストの容易化を図ることができる。
【図１】本発明にかかる半導体集積回路の構成例ブロッ
ク図である。
ク図である。
【図２】上記半導体集積回路において実現される第１テ
ストモードにおける信号の流れの説明図である。
ストモードにおける信号の流れの説明図である。
【図３】上記半導体集積回路において実現される第２テ
ストモードにおける信号の流れの説明図である。
ストモードにおける信号の流れの説明図である。
１２ ユーザ論理回路 １６ インタフェース １７ テストモード切り換え制御部 ３１〜３６ 経路切り換え部 １００ 第１診断系 １０１，２０１ 擬似乱数発生器 １０２，２０２ シグネチャ解析器 １０３，２０３ ＢＩＳＴコントローラ ２００ 第２診断系 ３００ 半導体集積回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 11/22 ３２０ Ｇ０６Ｆ 11/22 ３６０Ｐ ３３０ Ｇ０１Ｒ 31/28 Ｗ Ｑ ３６０
Claims (1)
- 【請求項１】 ユーザ論理回路に所定のテストパターン
を与えた場合の上記ユーザ論理回路からの出力パターン
を収集して上記ユーザ論理回路のテストを可能とする第
１診断系と、 上記第１診断系とは別に上記ユーザ論理回路に所定のテ
ストパターンを与えた場合の上記ユーザ論理回路からの
出力パターンを収集して上記ユーザ論理回路のテストを
可能とする第２診断系と、 上記ユーザ論理回路と上記第１診断系とを上記第２診断
系の診断対象とする第１テストモードと、上記ユーザ論
理回路と上記第２診断系とを上記第１診断系の診断対象
とする第２テストモードとを選択的に実現するためのテ
ストモード切り換え手段と、を含むことを特徴とする半
導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298527A JP2002107425A (ja) | 2000-09-29 | 2000-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000298527A JP2002107425A (ja) | 2000-09-29 | 2000-09-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002107425A true JP2002107425A (ja) | 2002-04-10 |
Family
ID=18780472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000298527A Withdrawn JP2002107425A (ja) | 2000-09-29 | 2000-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002107425A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003775A (ja) * | 2007-06-22 | 2009-01-08 | Toshiba Corp | 制御装置 |
| JP2009156761A (ja) * | 2007-12-27 | 2009-07-16 | Hitachi Ltd | 半導体装置 |
| JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
| US9443611B2 (en) | 2013-02-26 | 2016-09-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with bist circuit |
| CN108572311A (zh) * | 2017-03-14 | 2018-09-25 | 艾普凌科有限公司 | 半导体装置 |
-
2000
- 2000-09-29 JP JP2000298527A patent/JP2002107425A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009003775A (ja) * | 2007-06-22 | 2009-01-08 | Toshiba Corp | 制御装置 |
| JP2009156761A (ja) * | 2007-12-27 | 2009-07-16 | Hitachi Ltd | 半導体装置 |
| JP2014109453A (ja) * | 2012-11-30 | 2014-06-12 | Renesas Electronics Corp | 半導体装置 |
| US9443611B2 (en) | 2013-02-26 | 2016-09-13 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with bist circuit |
| CN108572311A (zh) * | 2017-03-14 | 2018-09-25 | 艾普凌科有限公司 | 半导体装置 |
| TWI743329B (zh) * | 2017-03-14 | 2021-10-21 | 日商艾普凌科有限公司 | 半導體裝置 |
| CN108572311B (zh) * | 2017-03-14 | 2022-06-14 | 艾普凌科有限公司 | 半导体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7574644B2 (en) | Functional pattern logic diagnostic method | |
| US7774662B2 (en) | Method and structure for picosecond-imaging-circuit-analysis based built-in-self-test diagnostic | |
| US6308290B1 (en) | Look ahead scan chain diagnostic method | |
| US6345373B1 (en) | System and method for testing high speed VLSI devices using slower testers | |
| KR100623310B1 (ko) | 전자 회로의 최적화된 병렬 테스팅 및 액세스 방법 및 장치 | |
| JP3749541B2 (ja) | 集積回路試験装置及び試験法 | |
| US7908534B2 (en) | Diagnosable general purpose test registers scan chain design | |
| US7934134B2 (en) | Method and apparatus for performing logic built-in self-testing of an integrated circuit | |
| US6442720B1 (en) | Technique to decrease the exposure time of infrared imaging of semiconductor chips for failure analysis | |
| EP1393176B1 (en) | Method and apparatus for fault tolerant and flexible test signature generator | |
| US7761751B1 (en) | Test and diagnosis of semiconductors | |
| US5621740A (en) | Output pad circuit for detecting short faults in integrated circuits | |
| US20130076383A1 (en) | Method for testing an integrated circuit | |
| US20100115337A1 (en) | Verification of array built-in self-test (abist) design-for-test/design-for-diagnostics (dft/dfd) | |
| US6883115B2 (en) | LSI diagnostic system and method of diagnosing LSI | |
| EP0849678B1 (en) | A system and method for testing electronic devices | |
| US8458541B2 (en) | System and method for debugging scan chains | |
| US8423845B2 (en) | On-chip logic to log failures during production testing and enable debugging for failure diagnosis | |
| Wang et al. | A self-test and self-diagnosis architecture for boards using boundary scans | |
| KR20060019556A (ko) | 집적 회로 디바이스 테스트 방법 및 장치, 집적 회로디바이스 | |
| Lubaszewski et al. | On the design of self-checking boundary scannable boards | |
| JP2002107425A (ja) | 半導体集積回路 | |
| CN116741751A (zh) | 集成电路的单元、集成电路以及管芯的测试方法 | |
| JP2869314B2 (ja) | バウンダリースキャンセル回路，バウンダリースキャンテスト回路及びその使用方法 | |
| Landis | A test methodology for wafer scale system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071204 |