JP2009003775A - 制御装置 - Google Patents
制御装置 Download PDFInfo
- Publication number
- JP2009003775A JP2009003775A JP2007165288A JP2007165288A JP2009003775A JP 2009003775 A JP2009003775 A JP 2009003775A JP 2007165288 A JP2007165288 A JP 2007165288A JP 2007165288 A JP2007165288 A JP 2007165288A JP 2009003775 A JP2009003775 A JP 2009003775A
- Authority
- JP
- Japan
- Prior art keywords
- boundary scan
- circuit
- inspection
- processor
- internal circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318572—Input/Output interfaces
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
【解決手段】バウンダリスキャンバス12に接続される2つのプロセッサコア(2a、2b)を有する演算装置2を備える制御装置1であって、
前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。
【選択図】図1
Description
2 演算部
2a 第1の汎用プロセッサコア
2b 第2の汎用プロセッサコア
3 入出力部
4 第1の専用プロセッサコア
5 メモリ部
7 第2の専用プロセッサコア
11 バス
12 バウンダリスキャンバス
21a/21b 第1/第2のプロセッサ内部回路
21c 制御パターン設定部
22a/22b 第1/第2のJTAG検査回路
22a1/22b1 第1/第2の設計データ書き込み制御回路
31 第3のJTAG検査回路
32 集積回路
41 第4のプロセッサ内部回路
42 第4のJTAG検査回路
51a/51b/51c 第1/第2/第3のバウンダリスキャン制御プログラム
52a/52b/52c/52d 第1/第2/第3/第4の期待値データ
53 制御プログラム
54a/54b/54c/54d 修復プログラム
6a/6b 設計ツール
61 通信インタフェース
71 第5のプロセッサ内部回路
72 第5のJTAG検査回路
72b 第3の設計データ書き込み制御回路
73 JTAG制御回路
81 PC
82 JTAGコントローラ
83、84 JTAG検査回路
83a、84a 入出力端子
83b、84b バウンダリスキャンセル
83c 入出力ピン
85、86 被検査回路
87 専用線
88 バス
Claims (8)
- バウンダリスキャンバスに接続される2つのプロセッサコアによって相互に相手のプロセッサコアを診断する演算部と、前記演算部で実行するプログラム及びデータを記憶するメモリ部と、前記演算部で処理される入出力信号を処理する入出力部と、前記演算部、前記メモリ部、及び前記入出力部を接続するバスとを備える制御装置であって、
前記演算部は、前記バウンダリスキャンバスに接続された第1の汎用プロセッサコア及び第2の汎用プロセッサコアを備え、
前記メモリ部は、前記演算部がバウンダリスキャン検査を実行するための第1及び第2のバウンダリスキャン制御プログラムと、バウンダリスキャン検査の結果の良否を判定するための第1及び第2の期待値データと、前記演算部が制御を実行するための制御プログラムとを備え、
前記第1の汎用プロセッサコアは、第1のバウンダリスキャン検査回路と、前記第1のバウンダリスキャン検査回路によって検査される第1のプロセッサ内部回路と、前記演算部が実行する制御プログラム、または、第1及び第2のバウンダリスキャン制御プログラムのいずれかを選択し、前記制御装置の制御パターンを前記第1のプロセッサ内部回路に対して予め設定する制御パターン設定部とを備え、
前記第2の汎用プロセッサコアは、第2のバウンダリスキャン検査回路と、前記第2のバウンダリスキャン検査回路により検査される第2のプロセッサ内部回路とを備え、
前記制御パターンにしたがって、前記第1のプロセッサ内部回路は、前記第1のバウンダリスキャン制御プログラムを抽出して、前記ダウンダリスキャンテストバスを介して前記第2の汎用プロセッサコアに対してバウンダリスキャン検査を、または、前記第2のプロセッサ内部回路は、前記制御パターンの設定に基づく診断要求指令を前記第1のプロセッサ内部回路から前記バスを介して受信して、前記第2のバウンダリスキャン制御プログラムを抽出し、前記バウンダリスキャンバスを介して前記第1の汎用プロセッサコアに対してバウンダリスキャン検査を、時分割で相互に実行するようにしたことを特徴とする制御装置。 - 前記入出力部は、第3のバウンダリスキャン検査回路と、前記第3のバウンダリスキャン検査回路により検査される集積回路とを備え、前記第3のバウンダリスキャン検査回路を前記バウンダリスキャンバスに接続し、
前記第1のプロセッサ内部回路は、前記第1のバウンダリスキャン制御プログラムを抽出、または、前記第2のプロセッサ内部回路は、前記第2のバウンダリ制御プログラムを抽出して、前記第1のプロセッサ内部回路、または、前記第2のプロセッサ内部回路のいずれかによって、前記入出力部に対してバウンダリスキャン検査を実行するようにしたことを特徴とする請求項1に記載の制御装置。 - 前記演算部は、さらに、第4のバウンダリスキャン検査回路と、前記第4のバウンダリスキャン検査回路により検査される第4のプロセッサ内部回路とを備える第1の専用プロセッサコアを備え、該第1の専用プロセッサコアを前記バウンダリスキャンバスに接続し、
前記制御パターンの指定に基づき、前記第1のプロセッサ内部回路は、前記第1のバウンダリ制御プログラムを抽出して、または、前記第2のプロセッサ内部回路は、前記第2のバウンダリ制御プログラムを抽出して、
前記第1のプロセッサ内部回路、または、前記第2のプロセッサ内部回路のいずれかによって前記第1の専用プロセッサに対してバウンダリスキャン検査を実行するようにしたことを特徴とする請求項1に記載の制御装置。 - 前記バスに通信インタフェースを介して接続され、前記第1のプロセッサ内部回路及び前記第2のプロセッサ内部回路の第1の設計データ及び第1の修復データを記憶する設計ツールと、
前記第1のバウンダリスキャン検査回路には、一方を前記バウンダリスキャンバスに他方を前記第1のプロセッサ内部回路に接続される第1の設計データ書き込み制御回路を備え、
前記第2のバウンダリスキャン検査回路には、一方を前記バウンダリスキンバスに他方を前記第2のプロセッサ内部回路に接続される第2の設計データ書き込み制御回路を備え、
前記メモリ部には、前記バウンダリスキャン検査の結果と前記第1及び第2の期待値データとを備え、
前記第1のプロセッサ内部回路は、前記第2の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンバスを介して取得し、前記結果と前記第1の期待値データとを比較して、前記結果の良否を判定し、故障有りと判定された場合予め設定された前記第1の修復データを前記設計ツールより抽出し、前記第2の設計データ書き込み制御回路を介して、前記第2のプロセッサ内部回路の不揮発性メモリに記憶される設計データを抽出した前記修復データで書き換え、
前記第2のプロセッサ内部回路は、前記第1の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンチェーンを介して取得し、前記結果と前記第2の期待値データとを比較して、良否を前記判定プログラムで判定し、判定の結果異常と判定された場合予め設定される第1の修復データを前記設計ツールより抽出し、前記第1の設計データ書き込み制御回路を介して、前記第1のプロセッサ内部回路の不揮発性メモリに記憶される前記第1の設計データを、抽出した前記第2の修復データで書き換えるようにしたことを特徴とする請求項1に記載の制御装置。 - 前記制御パターンは、制御プログラムによる制御専用の「運転」と、前記第1及び前記第2のバウンダリスキャン制御プログラムによる「検査」と前記「運転」とを時分割で実行する「間欠検査」と、前記「検査」のみを実行する「検査」とから成ることを特徴とする請求項1に記載の制御装置。
- バウンダリスキャンバスに接続される2つのプロセッサコアによって相互に相手のプロセッサコアを診断する演算部と、前記演算部で実行するプログラム及びデータを記憶するメモリ部と、前記演算部で処理される入出力信号を処理する入出力部と、前記演算部、前記メモリ部、及び前記入出力部を接続するバスとを備える制御装置であって、
前記演算部は、前記バウンダリスキャンバスに接続された第1の汎用プロセッサコア及び第2の専用プロセッサコアを備え、
前記メモリ部は、前記演算部がバウンダリスキャン検査を実行するための第3のバウンダリスキャン制御プログラムと、前記バウンダリスキャン検査の良否を判定するための前記第3及び第4の期待値データと、前記演算部が制御を実行するための制御プログラムとを備え、
前記第1の汎用プロセッサコアは、第1のバウンダリ検査回路と、前記第1のバウンダリ検査回路により検査される第1のプロセッサ内部回路と、前記演算部が実行する制御プログラム、または、第3のバウンダリスキャン制御プログラムのいずれかを選択し、前記制御装置の制御パターンを前記第1のプロセッサ内部回路に対して予め設定する制御パターン設定部とを備え、
前記第2の専用プロセッサコアは、第5のバウンダリ検査回路と、前記第5のバウンダリ検査回路によって検査される第5のプロセッサ内部回路と、前記バウンダリスキャンバスに接続される前記第1の汎用プロセッサコアを検査するバウンダリスキャン制御回路とを備え、
前記制御パターンにしたがって、前記第1のプロセッサ内部回路は、前記第3のバウンダリ制御プログラムを抽出して、前記ダウンダリスキャンバスを介して前記第2の専用プロセッサコアに対してバウンダリスキャン検査を、もしくは、前記第5のプロセッサ内部回路は、前記制御パターンに基づく診断要求指令を前記第1のプロセッサ内部回路から前記バスを介して受信して、前記バウンダリスキャン制御回路を起動して、前記バウンダリスキャンバスを介して前記第1の汎用プロセッサコアに対してバウンダリスキャン検査を、時分割で相互に実行するようにしたことを特徴とする制御装置。 - 前記バスに通信インタフェースを介して接続され、前記第1のプロセッサコア内部回路及び前記専用第2のプロセッサコア内部回路の第2の設計データ及び第2の修復データを記憶する設計ツールと、
前記第1のバウンダリスキャン検査回路には、一方を前記バウンダリスキャンバスに他方を前記第1のプロセッサ内部回路に接続される第1の設計データ書き込み制御回路を備え、
前記第5のバウンダリスキャン検査回路には、一方を前記バウンダリスキンチェーンに他方を前記第5のプロセッサ内部回路に接続される第3の設計データ書き込み制御回路を備え、
前記第1のプロセッサ内部回路は、前記第2の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンチェーンを介して取得し、前記結果と前記第3の期待値データとを比較して、前記結果の良否を判定し、故障ありと判定された場合には、予め設定された前記第2の修復データを前記設計ツールより抽出し、前記第2の設計データ書き込み制御回路を介して、前記第2のプロセッサ内部回路の不揮発性メモリに記憶される設計データを抽出した前記第2の修復データに書き換え、
前記第5のプロセッサ内部回路は、前記第1の汎用プロセッサコアの前記バウンダリスキャン検査の結果を、前記バウンダリスキャンバスを介して取得し、前記結果と前記第4の期待値データとを比較して、良否を判定し、判定の結果故障ありと判定された場合、予め設定される第2の修復データを前記設計ツールより抽出し、前記第3の設計データ書き込み制御回路を介して、前記第1のプロセッサ内部回路の不揮発性メモリに記憶される前記第2の設計データを、抽出した前記第2の修復データで書き換えるようにしたことを特徴とする請求項6に記載の制御装置。 - バウンダリスキャンバスに接続される2つのプロセッサコアを有する演算装置を備える制御装置であって、
2つの前記プロセッサコアは、前記プロセッサコアの診断を、時分割で、相互にバウンダリスキャン検査によって診断することを特徴とする制御装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165288A JP5095273B2 (ja) | 2007-06-22 | 2007-06-22 | 制御装置 |
US12/141,365 US7870429B2 (en) | 2007-06-22 | 2008-06-18 | Control apparatus |
KR1020080057702A KR100989084B1 (ko) | 2007-06-22 | 2008-06-19 | 제어 장치 |
CN2008101253365A CN101329621B (zh) | 2007-06-22 | 2008-06-20 | 控制装置 |
DE602008000687T DE602008000687D1 (de) | 2007-06-22 | 2008-06-20 | Steuervorrichtung |
EP08011280A EP2006697B1 (en) | 2007-06-22 | 2008-06-20 | Control apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007165288A JP5095273B2 (ja) | 2007-06-22 | 2007-06-22 | 制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009003775A true JP2009003775A (ja) | 2009-01-08 |
JP5095273B2 JP5095273B2 (ja) | 2012-12-12 |
Family
ID=39737087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007165288A Expired - Fee Related JP5095273B2 (ja) | 2007-06-22 | 2007-06-22 | 制御装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7870429B2 (ja) |
EP (1) | EP2006697B1 (ja) |
JP (1) | JP5095273B2 (ja) |
KR (1) | KR100989084B1 (ja) |
CN (1) | CN101329621B (ja) |
DE (1) | DE602008000687D1 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102770778A (zh) * | 2010-03-01 | 2012-11-07 | 罗伯特·博世有限公司 | 用于测试集成电路的方法 |
JP2015106226A (ja) * | 2013-11-29 | 2015-06-08 | 三菱電機株式会社 | 二重化システム |
JP2015206785A (ja) * | 2014-04-11 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置、診断テスト方法及び診断テスト回路 |
JP2019515282A (ja) * | 2016-04-29 | 2019-06-06 | 日本テキサス・インスツルメンツ合同会社 | フルパッドカバレッジバウンダリスキャン |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7827515B2 (en) * | 2007-03-15 | 2010-11-02 | Oracle America, Inc. | Package designs for fully functional and partially functional chips |
CN101865976A (zh) * | 2009-04-14 | 2010-10-20 | 鸿富锦精密工业(深圳)有限公司 | 边界扫描测试系统及测试方法 |
KR20130031022A (ko) * | 2011-09-20 | 2013-03-28 | 삼성전자주식회사 | Dut 테스트 방법, dut 및 이에 의한 반도체 소자 테스트 시스템 |
US8538558B1 (en) * | 2012-03-01 | 2013-09-17 | Texas Instruments Incorporated | Systems and methods for control with a multi-chip module with multiple dies |
JP5873401B2 (ja) * | 2012-07-06 | 2016-03-01 | 株式会社ケーヒン | 電子制御装置及びデータ書換えシステム |
CN106918750A (zh) * | 2015-12-24 | 2017-07-04 | 英业达科技有限公司 | 适用于内存插槽的测试电路板 |
CN108363615B (zh) * | 2017-09-18 | 2019-05-14 | 清华大学 | 用于可重构处理系统的任务分配方法和系统 |
TWI831410B (zh) * | 2022-10-11 | 2024-02-01 | 鯨鏈科技股份有限公司 | 用於晶圓堆疊結構之嵌入式晶片測試裝置 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56149652A (en) * | 1980-04-21 | 1981-11-19 | Fujitsu Ltd | Diagnosing system |
JPH1011319A (ja) * | 1996-06-25 | 1998-01-16 | Hitachi Ltd | マルチプロセッサシステムの保守方法 |
JP2002107425A (ja) * | 2000-09-29 | 2002-04-10 | Hitachi Ltd | 半導体集積回路 |
US6587979B1 (en) * | 1999-10-18 | 2003-07-01 | Credence Systems Corporation | Partitionable embedded circuit test system for integrated circuit |
JP2004054892A (ja) * | 2002-07-23 | 2004-02-19 | Samsung Electronics Co Ltd | 単一チップシステム及びこのシステムのテスト/デバッグ方法 |
JP2004233084A (ja) * | 2003-01-28 | 2004-08-19 | Ricoh Co Ltd | 半導体集積回路およびスキャンテスト法 |
JP2005227276A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | コ−デバッギング機能を支援する半導体集積回路および半導体集積回路テストシステム |
US20060190789A1 (en) * | 2000-11-13 | 2006-08-24 | Omar Kebichi | Synchronization point across different memory BIST controllers |
WO2006102325A1 (en) * | 2005-03-22 | 2006-09-28 | Advanced Micro Devices, Inc. | Simultaneous core testing in multi-core integrated circuits |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2228114B (en) | 1989-02-13 | 1993-02-10 | Westinghouse Brake & Signal | A system comprising a processor |
JPH095400A (ja) | 1995-06-22 | 1997-01-10 | Matsushita Electric Ind Co Ltd | 電子機器 |
US6115763A (en) * | 1998-03-05 | 2000-09-05 | International Business Machines Corporation | Multi-core chip providing external core access with regular operation function interface and predetermined service operation services interface comprising core interface units and masters interface unit |
JP2000206202A (ja) | 1999-01-20 | 2000-07-28 | Pfu Ltd | 簡易型バウンダリスキャン制御装置 |
US6557096B1 (en) * | 1999-10-25 | 2003-04-29 | Intel Corporation | Processors with data typer and aligner selectively coupling data bits of data buses to adder and multiplier functional blocks to execute instructions with flexible data types |
JP2001306343A (ja) | 2000-04-21 | 2001-11-02 | Fujitsu I-Network Systems Ltd | Fpgaを有する装置のためのシステム |
US7139947B2 (en) * | 2000-12-22 | 2006-11-21 | Intel Corporation | Test access port |
KR20030027989A (ko) * | 2001-09-27 | 2003-04-08 | 삼성전자주식회사 | 칩 테스트 장치 |
KR100405595B1 (ko) | 2001-10-31 | 2003-11-14 | 엘지전자 주식회사 | 소자 퓨징 장치 |
US7080283B1 (en) * | 2002-10-15 | 2006-07-18 | Tensilica, Inc. | Simultaneous real-time trace and debug for multiple processing core systems on a chip |
US7536597B2 (en) * | 2005-04-27 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for controlling power, clock, and reset during test and debug procedures for a plurality of processor/cores |
US7475309B2 (en) * | 2005-06-30 | 2009-01-06 | Intel Corporation | Parallel test mode for multi-core processors |
JP4847734B2 (ja) * | 2005-10-31 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置、それのデバッグシステム及びデバッグ方法。 |
US7665002B1 (en) * | 2005-12-14 | 2010-02-16 | Advanced Micro Devices, Inc. | Multi-core integrated circuit with shared debug port |
US7627794B2 (en) * | 2006-05-25 | 2009-12-01 | Mips Technologies, Inc. | Apparatus and method for discrete test access control of multiple cores |
-
2007
- 2007-06-22 JP JP2007165288A patent/JP5095273B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-18 US US12/141,365 patent/US7870429B2/en not_active Expired - Fee Related
- 2008-06-19 KR KR1020080057702A patent/KR100989084B1/ko not_active IP Right Cessation
- 2008-06-20 CN CN2008101253365A patent/CN101329621B/zh not_active Expired - Fee Related
- 2008-06-20 DE DE602008000687T patent/DE602008000687D1/de active Active
- 2008-06-20 EP EP08011280A patent/EP2006697B1/en not_active Expired - Fee Related
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56149652A (en) * | 1980-04-21 | 1981-11-19 | Fujitsu Ltd | Diagnosing system |
JPH1011319A (ja) * | 1996-06-25 | 1998-01-16 | Hitachi Ltd | マルチプロセッサシステムの保守方法 |
US6587979B1 (en) * | 1999-10-18 | 2003-07-01 | Credence Systems Corporation | Partitionable embedded circuit test system for integrated circuit |
JP2002107425A (ja) * | 2000-09-29 | 2002-04-10 | Hitachi Ltd | 半導体集積回路 |
US20060190789A1 (en) * | 2000-11-13 | 2006-08-24 | Omar Kebichi | Synchronization point across different memory BIST controllers |
JP2004054892A (ja) * | 2002-07-23 | 2004-02-19 | Samsung Electronics Co Ltd | 単一チップシステム及びこのシステムのテスト/デバッグ方法 |
JP2004233084A (ja) * | 2003-01-28 | 2004-08-19 | Ricoh Co Ltd | 半導体集積回路およびスキャンテスト法 |
JP2005227276A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | コ−デバッギング機能を支援する半導体集積回路および半導体集積回路テストシステム |
WO2006102325A1 (en) * | 2005-03-22 | 2006-09-28 | Advanced Micro Devices, Inc. | Simultaneous core testing in multi-core integrated circuits |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102770778A (zh) * | 2010-03-01 | 2012-11-07 | 罗伯特·博世有限公司 | 用于测试集成电路的方法 |
JP2015106226A (ja) * | 2013-11-29 | 2015-06-08 | 三菱電機株式会社 | 二重化システム |
JP2015206785A (ja) * | 2014-04-11 | 2015-11-19 | ルネサスエレクトロニクス株式会社 | 半導体装置、診断テスト方法及び診断テスト回路 |
JP2019515282A (ja) * | 2016-04-29 | 2019-06-06 | 日本テキサス・インスツルメンツ合同会社 | フルパッドカバレッジバウンダリスキャン |
JP7004316B2 (ja) | 2016-04-29 | 2022-02-04 | テキサス インスツルメンツ インコーポレイテッド | フルパッドカバレッジバウンダリスキャン |
JP2022043194A (ja) * | 2016-04-29 | 2022-03-15 | テキサス インスツルメンツ インコーポレイテッド | フルパッドカバレッジバウンダリスキャン |
JP7239913B2 (ja) | 2016-04-29 | 2023-03-15 | テキサス インスツルメンツ インコーポレイテッド | フルパッドカバレッジバウンダリスキャン |
JP7505845B2 (ja) | 2016-04-29 | 2024-06-25 | テキサス インスツルメンツ インコーポレイテッド | フルパッドカバレッジバウンダリスキャン |
Also Published As
Publication number | Publication date |
---|---|
CN101329621B (zh) | 2010-09-08 |
KR20080112960A (ko) | 2008-12-26 |
EP2006697A1 (en) | 2008-12-24 |
EP2006697B1 (en) | 2010-02-24 |
KR100989084B1 (ko) | 2010-10-25 |
DE602008000687D1 (de) | 2010-04-08 |
US7870429B2 (en) | 2011-01-11 |
CN101329621A (zh) | 2008-12-24 |
JP5095273B2 (ja) | 2012-12-12 |
US20080320331A1 (en) | 2008-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5095273B2 (ja) | 制御装置 | |
US5708773A (en) | JTAG interface system for communicating with compliant and non-compliant JTAG devices | |
TWI343482B (en) | Wireless no-touch testing of integrated circuits | |
US6983441B2 (en) | Embedding a JTAG host controller into an FPGA design | |
US7340658B2 (en) | Technique for combining scan test and memory built-in self test | |
US7559000B2 (en) | Integrated circuit device, diagnosis method and diagnosis circuit for the same | |
JP2004509425A (ja) | テストコントローラアクセスデータを用いて回路をテスト及び/または診断する方法及びシステム | |
US7496816B2 (en) | Isolating the location of defects in scan chains | |
US20170115343A1 (en) | Electronic system, system diagnostic circuit and operation method thereof | |
CN1230885C (zh) | 一种边界扫描芯片容错测试方法及系统 | |
JP4265934B2 (ja) | スキャンパス回路およびそれを備える論理回路ならびに集積回路のテスト方法 | |
US8667346B2 (en) | Semiconductor integrated circuit device, method of controlling the semiconductor integrated circuit device and information processing system | |
JP2007147363A (ja) | 部品実装確認機能を備えた電子装置及び部品実装確認方法 | |
CN114781304A (zh) | 一种芯片的引脚状态控制方法、系统、芯片以及上位机 | |
JP4176944B2 (ja) | 半導体集積回路及び記録媒体 | |
KR20070015984A (ko) | 하드웨어 자가 진단이 가능한 내장형 시스템 및 그시스템에서의 자가 진단 방법 | |
JP2005257366A (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
JP5157037B2 (ja) | Cpu内蔵lsi搭載ユニットおよびcpu内蔵lsiの実機試験方法 | |
US20090150112A1 (en) | Scan method and system of testing chip having multiple cores | |
JP2005190112A (ja) | マイクロコンピュータ及びそのデバッグ方法 | |
US20060069974A1 (en) | One-hot encoded instruction register for boundary scan test compliant devices | |
US11106848B2 (en) | Diagnostic resolution enhancement with reversible scan chains | |
US20240003972A1 (en) | Method and system for testing semiconductor circuits | |
JP2010244174A (ja) | Dspカード試験装置およびdspカード試験装置における故障異常情報のモニタ方法 | |
US20090066341A1 (en) | Medical device and test method for medical device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100415 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20111125 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20111205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120615 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120806 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120824 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120919 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150928 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |