CN101329621A - 控制装置 - Google Patents

Abstract

一种即使运行时也可进行边界扫描测试的控制装置，它包括位于操作器中的处理器核，能够自我修复有问题的部分，操作器(2)具有连接到边界扫描总线(12)的处理器核(2a，2b)，该处理器核适用于通过分时方式进行边界扫描测试来相互诊断相对处理器核的问题。

Description

控制装置

技术领域

本发明涉及一种控制装置，用来控制例如制钢厂或化工厂中的一个过程，具体地，涉及一种包括提供有处理器核的操作器并且要进行边界扫描测试的控制装置。

背景技术

由JTAG(联合测试行动组)提出的边界扫描测试(这里有时简称为“JTAG测试”)被标准化为IEEE标准1149.1-1990，作为一种测试利用集成电路实现的电子设备的方法，该电子设备难于进行探测板检测。

将参照图11说明JTAG测试。对于JTAG测试，举例来说，控制装置利用下述部件进行构造：一对JTAG测试器83和84作为测试电路，具有装在其上的用于它们的边界扫描的目标电路85和86；一组专用线87，用于JTAG测试器83和84的菊花链连接；JTAG控制器82，用来驱动JTAG测试器83和84执行扫描；PC(个人计算机)81，提供有边界扫描控制程序，用来控制该JTAG控制器82。

通常，该组专用线87包括一对串联的、分别为TDI(即连接到“测试数据输入”端的信号线)和TDO(即连接到“测试数据输出”端的信号线)的信号线，和并联的、分别为TMS(即连接到“测试模式选择”端的信号线)、TCK(即连接到“测试时钟”端的信号线)和TRST(即连接到“测试复位”端的信号线)的三条控制线。提供这样的一组线作为边界扫描总线。

如图11所示，用于待输入的数据的信号线TDI和用于待输出的数据的信号线TDO被链接，以便从JTAG控制器82开始串联经过JTAG测试器83、目标电路85、JTAG测试器84和目标电路86并结束在JTAG控制器82。控制线并联到目标电路，用于控制输入数据和输出数据经信号线TDI和TDO的传送。

JTAG测试器83具有：对应于待安装的目标电路85的I/O引脚83c的一组I/O(输入/输出)端子83a；一组边界扫描单元83b，用来扫描该组I/O端子83a和目标电路85之间的输入数据和输出数据。JTAG测试器83被配置为移位从JTAG控制器82串行输出的作为待经信号线TDI输入的数据以及来自相关边界扫描单元83b的全部输出数据的比特序列，作为待经信号线TDO输出的数据。

类似地，JTAG测试器84具有：对应于待安装的目标电路86的I/O引脚84c的一组I/O端子84a；一组边界扫描单元84b，用来扫描该组I/O端子84a和目标电路86之间的输入数据和输出数据。JTAG测试器84被配置为移位从JTAG控制器82串行输出的作为待经信号线TDI输入的数据以及来自相关边界扫描单元84b的全部输出数据的比特序列，作为待经信号线TDO输出的数据。

JTAG控制器82如预设的那样，遵循边界扫描控制程序来传送要经信号线TDI输入的串行数据、经信号线TDO接收来自目标电路85和86的输出数据、将那些输出数据与预设的参考值数据进行比较，以便确定输出数据是否相符。

I/O端子83a和84a连接到常规总线88，以便传输输入信号和输出信号以便经过其以常规控制模式被处理，该常规控制模式即目标电路85和86自身工作的模式。

对于提供有这种JTAG测试器的电子设备的集成度的改进，已经有人提出一些技术，其中电子装置自身起到这样的作用，即每当打开电源时，进行自动边界扫描来诊断其自身是否异常(见专利文件1)。

专利文件1：日本专利申请公开号No.9-5400

传统的边界扫描测试装置已经不能快速处理其上的突发问题，某些已经使用边界扫描控制设备来具有简单的边界扫描命令(还有其它命令)，执行这些命令来启动自身测试功能到印刷电路板上的边界扫描一致性IC，或者从这样的IC的特定寄存器读取(见专利文件2)。

专利文件2：日本专利申请公开号No.2000-206202

另一方面，在控制过程的控制装置的领域中，诸如制钢厂或化工厂，近年来，出现了包括多个处理器核(有时称为多核)的控制装置。

构成所述多核的处理器核包括一个通用的处理器核和一个专用处理器核，该通用处理器核用来处理通用命令，该命令能够例如由软件编程，该专用处理器核用来处理诸如音频或视频的特定操作。

前者适于执行通常的处理，而后者用来执行特定的高速率和低功耗的处理。这说明了构造有多个处理器(单纯的通用或专用，或者通用与专用处理器的混合体)的多核控制装置的比重增加的原因。

控制装置伴有可重构设备的升级应用，例如FGPA(现场编程门阵列)、PLD(可编程逻辑设备)等等，用作要在其上实施的处理器核的硬件。FGPA、PLD等等允许电路的任意重构，即使在基底上实施之后，这是它的一个优点。

对于要执行的协议数量的偶然增加或者要遵守的标准的修改，已经使用了电路可重构的FPGA和PLD用于特定处理专用的处理器核、传输的控制核等等。

提供有这样的FPGA或PLD的控制装置除了要经受其它控制之外，还要经受控制装置的问题解决、控制装置中由这样的设备构成的电路的更新，这就是为什么已经提出使用网络的有效技术(见专利文件3)。

专利文件3：日本专利申请公开号No.2001-306343

专利文件3公开一种带有FPGA的装置，它具有CPU、存储器、一组网络单元和FPGA，适于从一个端子重构FPGA的设计数据，该端子被允许经由网络链接的管理装置来访问带有FPGA的该装置。

随着近来的控制装置被提供多个处理器核的趋势，控制装置趋向于具有更大的电路规模，构成处理器核等等的集成电路的I/O引脚的数目增加。

集成电路引脚数目增加的同时，这样的集成电路中线路的微制造技术也在进步，以及集成电路要安装在其上的基底上的线路的微制造技术也在进步，由此控制装置的有保障的完整性变得很重要，以便提供以下功能：发现在基底上实施集成电路时的断路或接触故障的缺陷、集成电路本身的电路中的缺陷位置以及重构有问题的集成电路。

对于可能为偶然发生的问题，电路内测试器所做的检测不能进行快速处理，控制装置应该适于执行边界扫描测试，即使在其工作状态。

对于专利文件1中说明的电子装置，有可能执行对于实现电子装置的主要功能的集成电路的边界扫描测试，由此检查它们是否有异常。但是，没有提供检查这种测试设备(其被提供来执行边界扫描测试)自身的机制。

因此没有办法执行边界扫描测试设备中的异常的自我诊断，因此不可能辨别出问题是位于边界扫描测试设备还是作为测试目标的集成电路。

测试设备置于与集成电路相似的环境中，因此也会遭受集成电路类似的问题。于是提供测试设备就构成非可测试设备的附加，这妨碍了装置的集成性的加强。

对于专利文件2中说明的印刷电路板，也存在类似于专利文件1中的问题。即，虽然专利文件2包括简化类型的边界扫描控制器，用于诊断边界扫描一致性IC，但问题是印刷电路板不可能单独诊断简化的边界扫描控制器本身。

对于专利文件3中说明的带有FPGA的装置，允许接收经网络链接的管理设备给出的FPGA的设计数据，这就允许装置的FPGA的内部电路的更新。

但是对于FPGA电路的更新，带有FPGA的装置应具有更新处理器来执行其中的更新处理，但问题在于不能处理作为更新目标的更新处理器自身，这需要更新处理器自身的设计数据的更新，来向此更新处理器提供另外一个更新处理器。

发明内容

本发明是在考虑上述问题的基础上提出的。因此本发明的目的是提供一种控制装置，用于该控制装置的操作器的处理器核的自我诊断以及用于其自我诊断的设备，这种控制装置允许即使当运行时也能进行边界扫描测试并进行操作器的处理器核的缺陷位置的自我修复。

根据本发明的一个方面，一种控制装置，包括：操作器，包括一对处理器核，所述处理器核连接到边界扫描总线的，并且适于在相对的处理器核之间进行相互诊断；存储器，配置成在其中存储数据和要由所述操作器执行的程序；I/O接口，配置用来为所述操作器中的相关过程处理输入和输出信号；以及常规总线，用于所述操作器、存储器和I/O接口之间的常规连接，其中：所述操作器包括分别连接到所述边界扫描总线的第一通用处理器核和第二通用处理器核，所述存储器具有：用于所述操作器执行边界扫描测试的一组第一边界扫描控制程序和第二边界扫描控制程序，用于分别确定相关边界扫描测试的结果的相符性的第一期望值数据和第二期望值数据，以及用于所述操作器执行控制的控制程序，所述第一通用处理器核包括第一边界扫描测试器、要由所述第一边界扫描测试器测试的第一处理器内电路、和控制模式设定器，所述控制模式设定器用来选择要由所述操作器执行的控制程序或所述的一组第一和第二边界扫描控制程序，以便使控制装置的控制模式预设到所述第一处理器内电路，所述第二通用处理器核包括第二边界扫描测试器和要由所述第二边界扫描测试器测试的第二处理器内电路，并且对于以下两个边界扫描测试相互之间的分时实施遵循所述控制模式，所述两个边界扫描测试包括：由具有为其采样的第一边界扫描控制程序的第一处理器内电路从该第一处理器内电路开始经边界扫描总线执行到所述第二通用处理器核的边界扫描测试，以及由具有为其采样的第二边界扫描控制程序的第二处理器内电路从该第二处理器内电路开始经所述边界扫描总线执行到所述第一通用处理器核的边界扫描测试，这取决于根据控制模式的设定从第一处理器内电路经过常规总线接收的诊断请求命令。

根据本发明的另一方面，一种控制装置，包括：操作器，包括一对处理器核，所述处理器核连接到边界扫描总线，并且适于在相对的处理器核之间进行相互诊断；存储器，配置为在其中存储数据和待由所述操作器执行的程序；I/O接口，配置成为所述操作器中的相关过程处理输入和输出信号；常规总线，配置用于所述操作器、存储器和I/O接口之间的常规连接，其中：所述操作器包括分别连接到所述边界扫描总线的第一通用处理器核和第二专用处理器核，所述存储器具有用于所述操作器执行边界扫描测试的一组第三边界扫描控制程序和第四边界扫描控制程序、分别用来确定相关边界扫描测试的结果的相符性的第三期望值数据和第四期望值数据、以及用于所述操作器执行控制的控制程序，所述第一通用处理器核包括第一边界扫描测试器、待由所述第一边界扫描测试器测试的第一处理器内电路、和控制模式设定器，该控制模式设定器被配置用来选择要由操作器执行的控制程序或者第三边界扫描控制程序，以便使控制装置的控制模式预设到所述第一处理器内电路，所述第二专用处理器核包括第五边界扫描测试器、待由所述第五边界扫描测试器测试的第五处理器内电路、和边界扫描控制器，所述边界扫描控制器被配置用于测试连接到所述边界扫描总线的第一通用处理器核，以及对于以下两个边界扫描测试相互之间的分时实施遵循所述控制模式，所述两个边界扫描测试包括：由具有为其采样的第三边界扫描控制程序的第一处理器内电路从该第一处理器内电路开始、经边界扫描总线执行到所述第二专用处理器核的边界扫描测试，以及由第五处理器内电路驱动的边界扫描控制器从该边界扫描控制器开始、经边界扫描总线执行到所述第一通用处理器核的边界扫描测试，这是利用根据控制模式从第一处理器内电路经过常规总线接收的诊断请求命令执行的。

根据本发明的另一方面，控制装置包括含有连接到边界扫描总线的多个处理器核的操作器，并且以分时方式在多个处理器核彼此之间进行边界扫描测试来进行相互诊断。

根据任一方面，控制装置适用于控制装置的操作器的处理器核的自我诊断和用于其自我诊断的设备，使得即使在运行时也能进行边界扫描测试并且进行操作器的处理器核的缺陷位置的自我修复。

附图说明

图1是根据本发明的第一实施例的控制装置的方框图。

图2是说明根据本发明的测试结构的方框图。

图3是列出根据本发明的控制模式的示例性模式的表格。

图4是根据本发明的第一实施例的JTAG测试的控制动作的流程图。

图5是根据本发明的第二实施例的控制装置的方框图。

图6是根据本发明的第二实施例的JTAG测试的控制动作的流程图。

图7是根据本发明的第三实施例的控制装置的方框图。

图8是根据本发明的第四实施例的控制装置的方框图。

图9是根据本发明的第四实施例的JTAG测试的控制动作的流程图。

图10是根据本发明的第四实施例的控制装置中的一组测试历史数据的结构的示意图。

图11是传统的边界扫描测试器的方框图。

具体实施方式

下面将参照附图说明本发明的实施例。

(第一实施例)

下面将参照附图1到4说明本发明的第一实施例。现在参照图2，该图说明了根据本发明的用于自我诊断测试的JTAG测试设备的结构。相对于图11中的JTAG测试设备，类似的元件在图2中由类似的标记表示，以便消除冗余的说明。

图2中的JTAG测试设备不同于图11中的JTAG测试设备。在后者中，连接到边界扫描总线的目标电路85和86上的边界扫描从JTAG控制器82进行控制，这是遵照PC81中提供的边界扫描控制程序进行的。相反，在前者中，安装在目标电路85上的处理器内电路85a用来测试由JTAG测试器84和另一目标电路86构成的处理器核200，安装在这个目标电路86上的另一处理器内电路86a用于测试由另一个JTAG测试器83和该目标电路85a构成的处理器核100。

换句话说，成对的处理器核100和200分别构造有边界扫描测试器和待由边界扫描测试器测试的处理器内电路，并且处理器核100和200协同工作来进行相互诊断，以便一侧的处理器内电路85a诊断另一侧的处理器核200，而这一侧的处理器内电路86a诊断那一侧的处理器核100。

处理器核100和处理器核200由边界扫描总线相互连接以便它们进行边界扫描测试，边界扫描总线由5条线的专用线组87构成，这5条线由串联的信号线TDI和TDO及并联的控制线TMS、TSK和TRST组合而成，由此一侧的处理器内电路85a适用于驱动另一侧的边界扫描测试器84，使得通常均安装在基底上的这个边界扫描测试器84及其处理器内电路86a立刻被测试。

类似地，这一侧的处理器内电路86a适用于驱动那一侧的JTAG测试器83，使得通常均安装在基底上的这个JTAG测试器83及其处理器内电路85a立刻被测试。这样，两个处理器核适用于以分时方式相互诊断相对处理器核的整体性。

处理器内电路85a和86a二者都具有连接到常规总线88的I/O端子83a和84a，因此它们能够经总线88执行它们的常规控制动作，而边界扫描测试经边界扫描总线来执行。在此结构中，控制和测试是以分时方式执行的。

下面参考附图1说明根据第一实施例的控制装置1，其中适用前述的JTAG测试设备的概念。控制装置1被构造用于自我诊断功能，具有：操作器2，它包括进行相互诊断的第一和第二通用处理器核2a和2b以及第一专用处理器核4的组合；存储器5，用来在其中存储待由操作器2执行的程序；I/O接口3，适用于处理要在操作器2中控制的输入和输出信号；常规总线11，用于操作器2、存储器5和I/O接口3内部及它们之间的常规连接和控制。

第一通用处理器核2a、第二通用处理器核2b和第一专用处理器核4由边界扫描总线12互联以便进行JTAG测试。

下面说明元件结构。操作器2利用第一通用处理器核2a、第二通用处理器核2b和第一专用处理器核4实施，这些处理器核组合地形成在一个公共基底上或者作为单独的单元形成在分开的基底上。

这些处理器核可以形成在由芯片间导线连接的单独的半导体芯片上，或者形成在一个半导体芯片的分开的模(die)上，这些模是由芯片内导线连接的。在上述任何情况下，方框图中的结构都等同于图1。

对于第一通用处理器核2a、第二通用处理器核2b和第一专用处理器核4中的每一个，其信号线TDI都串联到另一核的信号线TDO，而未示出的控制线并联。这样的信号线和控制线构成边界扫描总线12。

虽然在该实施例中安装了3个处理器核，但是要实现的处理器核的数量是不受限的，只要所安装的两个或更多个处理器核允许由边界扫描总线进行必要的连接。

第一通用处理器核2a、第二通用处理器核2b和第一专用处理器核4中具有连接到控制装置1的常规总线11的I/O信号线，这使得当执行相关的控制程序需要时，操作器2能向存储器5和I/O接口3给出控制数据和从其接收控制数据。

第一通用处理器核2a包括：连接到边界扫描总线12的第一JTAG测试器22a；一端连接到第一JTAG测试器22a而另一端连接到常规总线11的、待由第一JTAG测试器22a测试的第一处理器内电路21a；连接到第一处理器内电路21a的控制模式设定器21c，用来选择要由操作器2执行的控制程序53或者第一边界扫描控制程序51a，并且使控制装置1的控制模式预设到第一处理器内电路21a。

下面参考图3说明待由控制模式设定器21c设定的控制模式。控制模式设定为3个控制模式中所选的一个：“运行”模式，即控制装置1简单地在常规控制之下运行；“间歇测试”模式，即保持常规控制，同时在不影响常规控制前提下以预定周期性间隔执行边界扫描测试；“测试”模式，即单纯地执行边界扫描测试。

第一处理器内电路21a，以及后述的第二处理器内电路21b，按预定周期执行边界扫描测试，控制模式由控制模式设定器21c预设，由该第一处理器内电路21a读出，再从那里经常规总线11传送到第二处理器内电路21b，在第二处理器内电路21b中设定该模式。

第二通用处理器核2b包括：连接到边界扫描总线12的第二JTAG测试器22b；上述的第二处理器内电路21b，它在其一端连接到第二JTAG测试器22b而在另一端连接到常规总线11，以待由第二JTAG测试器22b测试。

第一专用处理器核4包括：连接到边界扫描总线12的第四JTAG测试器42；其一端连接到第四JTAG测试器42而另一端连接到常规总线11的第四处理器内电路41，以待由第四JTAG测试器42测试。

I/O接口3包括：连接到边界扫描总线12的第三JTAG测试器31；连接到第三JTAG测试器31并由其测试的集成电路32。I/O接口3连接到常规总线11用来传送输入和输出信号。

存储器5中存储有：一组第一边界扫描控制程序51a和第二边界扫描控制程序51b，用于操作器2执行边界扫描测试；一组第一期望值数据52a和第二期望值数据52b，第一期望值数据52a和第二期望值数据52b分别用来确定相关边界扫描测试结果的相符性(conformity)；控制程序53，用于操作器2执行常规控制。

第一处理器内电路21a对第一边界扫描控制程序51a和第一期望值数据52a采样，以便在对第二通用处理器核2b进行边界扫描测试时使用。第二处理器内电路21b对第二边界扫描控制程序51b和第二期望值数据52b采样，以便在对第一通用处理器核2a进行边界扫描测试时使用。

第一边界扫描控制程序51a和第二边界扫描控制程序51b，以及第一期望值数据52a和第二期望值数据52b，应当分别对应于第一处理器内电路21a和第二处理器内电路21b的构造。因此，除非所述处理器内电路是相同的，否则所述边界扫描控制程序和所述期望值数据应互不相同。但是，如果所述处理器内电路是相同的，那么所述边界扫描控制程序和所述期望值数据也将相同，并且利用某一种类的一组控制程序和某一种类的一组期望值数据即可实现。

下面参照附图4说明控制装置1的控制动作。首先，控制模式设定器21c预设的控制模式(可能为“间歇测试”或“测试”模式)由第一处理器内电路21a读取(步骤S1)，第一边界扫描控制程序51a作为相应的程序被第一处理器内电路21a自身从存储器5中采样出来，这里该程序在寄存器中被读取(步骤S2)。

执行读出的第一边界扫描控制程序，由此测试第二处理器核2b(步骤S3)。

即，根据第一边界扫描控制程序51a，测试信号从第一处理器内电路21a经边界扫描总线12发送到第二JTAG测试器22b，这里测试信号被送到第二处理器内电路21b，在第二处理器内电路21b中进行JTAG测试。

更具体地，第一处理器内电路21a完成：经边界扫描总线12的信号线TDI发送作为输入信号的用于测试第二处理器核2b的测试信号到第二JTAG测试器22b；经第二JTAG测试器22b的信号线TDO接收输出信号；比较接收的信号和为第二处理器核2b预设的第一期望值数据52a，以确定是否存在问题(步骤S4)。

当确定问题存在时，执行第一边界扫描控制程序51a中的未示出的预设的问题解决(trouble shooting)程序，由此执行包括控制中断、通知等的问题解决过程(步骤S9)。

类似地，第一处理器内电路21a顺序地执行：对于I/O接口3，执行测试(步骤S5)，确定是否存在问题(步骤S6)；对于第一专用处理器核4，执行测试(步骤S7)，确定是否存在问题(步骤S8)。

一旦完成连接到边界扫描总线12的各目标上的所有测试，第一处理器内电路21a经常规总线11给出一个命令使第二处理器内电路21b开始JTAG测试。

于是，第二处理器内电路21b完成：从存储器5采样第二边界扫描控制程序51b和第二期望值数据52b；以预定顺序执行连接到边界扫描总线12的各目标上的测试，即第一通用处理器核2a、第一专用处理器核4和I/O接口3上的测试；确定每个目标上是否存在问题；如果存在任何问题，执行问题解决过程。

对于第二处理器内电路21b，控制动作类似于图4中的流程图的步骤S1-S9。

应注意，第一处理器内电路21a和第二处理器内电路21b分别地可以在第二处理器核2b和第一处理器核2a上很好地执行相互测试。其它的目标可以由它们中的任一个或二者来测试。

当通过JTAG测试确定存在或不存在问题时(步骤S8)，判定可以取决于例如输入数据和输出数据间的相符性来判断直到处理器内电路和JTAG测试器的I/O引脚的连接的状态。

处理器内电路中的缺陷可以从处理器内电路的功能测试中确定。

对于由上述确定过程识别出的问题，如果它们例如是电路问题，那么问题解决过程(步骤S9)可以包括预定故障安全数据的强制输出，或者外部问题通知的强制输出。

根据上述的实施例，控制装置1包括一对通用处理器核，每个处理器核构造有执行边界扫描测试的测试装置和待进行边界扫描测试的目标装置，这样使得边界扫描测试可以相互进行。

过去的结构没有测试测试设备自身的装置(该测试设备用来执行边界扫描测试)，因此不能够自我诊断测试设备是否有问题。但是，根据本实施例，处理器核可以相互地进行边界扫描测试，其控制装置1可以不包括不能进行自我诊断的集成电路，这使得控制装置1整体上集成度加强。

此外，可以以自我诊断的方式发现问题，而不需提供额外的测试设备，因此不会增加部件的数量。这样使得控制装置具有更高的工作速率和集成度。

再有，控制装置可在内部进行边界扫描测试，而不中断其固有进程的控制，由此可在运行的同时检测问题，这使得通过自我诊断可以更早发现问题，即使控制装置的操作有十分严格的限制(如响应时间)。

(第二实施例)

下面参考附图5和6说明根据本发明第二实施例的控制装置1。相对于第一实施例中的控制装置，图5中类似的部件由类似的标记表示，以消除冗余的说明。

第二实施例不同于第一实施例之处在于：后者中，在通用处理器核上执行了相互边界扫描测试之后，它们的结果在流程图4的步骤S8中进行检验，如果在那里发现任何问题，控制流程走到步骤S9来执行问题解决过程。相反在前者中，提供了处理器内电路的设计数据和修补数据，如果在图6的流程图的步骤S8中在任何的处理器内电路中发现了任何问题，那么控制流程走到步骤S9来执行问题解决过程，并且还走到步骤S11来执行用于修补处理器内电路的修补过程。

根据第二实施例，控制装置1实施了：第一JTAG测试器22a中的第一设计数据写控制器22a1；第二JTAG测试器22b中的第二设计数据写控制器22b1。

再有，第二实施例具有：设计工具6a，用来在其中存储第一处理器内电路21a和第二处理器内电路21b的第一设计数据和第一修补数据，并且经通信接口61连接到常规总线11；第一处理器内电路21a的修补程序54a和第二处理器内电路21b的修补程序54b的组合，这些修补程序均存储在存储器5中。

第一处理器内电路21a和第二处理器内电路21b通常提供有FPGA或PLD，并且可进行受控地重写。

第一处理器内电路21a完成：在包括第二处理器内电路21b的第二处理器核2b上执行边界扫描测试；如果有问题的话，从测试结果中找到问题的位置；如图5中的断线箭头所示，从设计工具6a采样关于这样的问题的修补数据并经边界扫描总线12发送，由此第二设计数据写控制器21b1被驱动以便重写存储在相关的非易失性存储器(FROM)内的第二处理器内电路21b的设计数据，

类似地，第二处理器内电路21b找到包括第一处理器内电路21a的第一处理器核2a中有问题的位置和电路(如果有的话)，并驱动第一设计数据写控制器22a1来重写存储在相关的非易失性存储器(FROM)内的第一处理器内电路21a的相应的设计数据。

在第二实施例中，控制装置1经通信装置与设计工具6a连接来获取修补数据，并且可重构(可重写)的处理器核的JTAG测试器被提供有写控制器，该写控制器适于处理器内电路的问题位置的设计数据由修补数据进行重写。

因此，处理器内电路是可自动更改的。此外，利用这种在工作的同时可重构的设备，处理器内电路可以在即使控制装置正在运行的情况下被修补。

(第三实施例)

下面参考附图7说明根据本发明第三实施例的控制装置1。相对于第二实施例的控制装置1，类似的部件在图7中以类似的标记表示，以消除冗余的说明。

第三实施例不同于第二实施例之处在于：在后者中，在一对通用处理器核之间执行相互边界扫描测试，每个处理器核构造有可由软件编程的操作内容。相反，在前者中，相互边界扫描测试是在第一通用处理器核2a和第二专用处理器核7之间执行的，该专用处理器核7针对固定操作内容以硬件构造。

在第三实施例中，第二专用处理器核7构造有：第五处理器内电路71；提供有第三设计数据写控制器72b的第五JTAG测试器72；JTAG控制器73，用来经边界扫描总线12命令第一通用处理器核2a上的一个测试的边界扫描控制。

存储器5中具有：用于第二专用处理器核7上的测试的第三边界扫描控制程序51c；作为确定第三边界扫描控制程序51c的测试结果是否有问题的参考数据的第三期望值数据52c；作为确定JTAG控制器73的测试结果是否有问题的参考数据的第四期望值数据52d；用于修补第一通用处理器核2a的修补程序54c；用于修补第二专用处理器核7的修补程序54d。

此外，设计工具6b在其中存储有第一处理器内电路21a和第五处理器内电路71的第二设计数据和第二修补数据的组。

对于根据第三实施例说明的控制装置1，下面说明第二专用处理器核7，经常规总线11从第一处理器内电路21a向该处理器核7给出一个测试命令。

经常规总线11从第一处理器内电路21a给出一个测试命令后，第五处理器内电路71命令JTAG控制器73开始测试。

于是，JTAG控制器73完成：经边界扫描总线12执行第一处理器核2a上的测试；比较测试的结果和第四期望值数据52d；对于识别的任何问题，驱动修补程序54d以采样第二修补数据，并控制第三设计数据写控制器22a1来在第一处理器内电路21a的非易失性存储器(FROM)中写修补数据。

在第三实施例中，第一处理器内电路21a在第二专用处理器核7上执行边界扫描测试，相关动作等同于第一实施例，只要前者中第二专用处理器核7替代后者中的第二通用处理器核2b，冗余的说明省去。

根据上述第三实施例，通用处理器核和专用处理器核成对使用，每个均构造有执行边界扫描测试的测试装置和待进行边界扫描测试的目标装置，于是使得边界扫描测试即使在包括专用处理器核的成对处理器情况下也能相互进行。

(第四实施例)

下面参考附图8-10说明根据本发明第四实施例的控制装置1。相对于图1所示的第一实施例的控制装置1，前者的不同之处在于存储器5在其中存储了一定行数的测试数据作为一组测试历史数据54e，在图8中类似的部件以类似的标记表示，以省去冗余说明。

第四实施例包括一个用于检验发生在间歇测试模式中的瞬间误差的结构，以便在发生瞬间误差时延续此模式。更具体地，如图9的流程图所示，在对应于图4所示的第一实施例的流程图中的间歇测试模式的那些步骤的步骤序列S1-S10之后，第四实施例具有额外的步骤S12，以便当前的测试数据串54f存储在存储器5的测试历史数据54e的区域中，如图10所示，这里存储有过去的测试数据串作为要由列A，B，C，ZZZ检验的行的阵列，这些列逐个地对应于作为测试目标的处理器核2a和2b的测试位置。测试历史数据54e的存储区域具有限定的最大尺寸，所以当当前的测试数据串54f作为新的一行被加入时最早的测试数据54g的行被移出去。

新的一行测试数据54f中的每列与相应的已经存在的测试数据54e(例如最后一行测试数据54h的数据)做比较，以检验二者之间的不一致以便作为该列上的误差记录。每次当新的一行测试数据54f加入时，这样的列检验被重复。并且在第一次记录误差之后的预定时间段之内，检验中如果具有记录的误差的任何列被恢复得一致了，那么此情况被识别为发生了瞬间误差(步骤S13中的YES)，此情况作为整组测试历史数据54e的一部分以及发生瞬间误差的测试位置的标记被录入(步骤S14)。只要任何相关的不一致被检验为瞬时的，或者在预定时间段之内的检验过程中，以及当未记录不一致时，间歇测试模式保持不中断从而继续。注意每次当加入新的一行测试数据54f时，其数据可以按列顺序与所有已经存在的数据54e做比较，从最早的54g到最新的54h，用于检验瞬间误差。

还要注意，前述的边界扫描测试是在处理器上进行的，但是也可以利用边界扫描总线为例如闪存的存储器的检测而实施。

虽然利用特定的术语说明了本发明的优选实施例，但是这些说明仅用于说明的目的，应理解在不脱离后附权利要求的精神和范围的前提下可以做出改变和变化。

Claims (9)

1、一种控制装置，包括：

操作器，包括一对处理器核，所述处理器核连接到边界扫描总线，并且适于在相对的处理器核之间进行相互诊断；

存储器，配置成在其中存储数据和要由所述操作器执行的程序；

I/O接口，配置用来为所述操作器中的相关过程处理输入和输出信号；以及

常规总线，配置用于所述操作器、存储器和I/O接口之间的常规连接，其中：

所述操作器包括分别连接到所述边界扫描总线的第一通用处理器核和第二通用处理器核，

所述存储器具有：用于所述操作器执行边界扫描测试的一组第一边界扫描控制程序和第二边界扫描控制程序，用于分别确定相关边界扫描测试的结果的相符性的第一期望值数据和第二期望值数据，以及用于所述操作器执行控制的控制程序，

所述第一通用处理器核包括第一边界扫描测试器、要由所述第一边界扫描测试器测试的第一处理器内电路、和控制模式设定器，所述控制模式设定器配置用来选择要由所述操作器执行的控制程序或所述的一组第一和第二边界扫描控制程序，以便使控制装置的控制模式预设到所述第一处理器内电路，

所述第二通用处理器核包括第二边界扫描测试器和要由所述第二边界扫描测试器测试的第二处理器内电路，并且

对于以下两个边界扫描测试相互之间的分时实施遵循所述控制模式，所述的两个边界扫描测试包括：

由具有为其采样的第一边界扫描控制程序的第一处理器内电路从该第一处理器内电路开始经边界扫描总线执行到所述第二通用处理器核的边界扫描测试，以及

由具有为其采样的第二边界扫描控制程序的第二处理器内电路从该第二处理器内电路开始经所述边界扫描总线执行到所述第一通用处理器核的边界扫描测试，这取决于根据控制模式的设定从所述第一处理器内电路经过所述常规总线接收的诊断请求命令。

2、根据权利要求1的控制装置，其中：

所述I/O接口包括第三边界扫描测试器和待由所述第三边界扫描测试器测试的集成电路，

所述第三边界扫描测试器连接到所述边界扫描总线，并且

由以下电路之一并且从其开始对所述I/O接口执行边界扫描测试：

具有采样的所述第一边界扫描控制程序的第一处理器内电路，和

具有采样的所述第二边界扫描控制程序的第二处理器内电路。

3、根据权利要求1的控制装置，其中：

所述操作器包括第一专用处理器核，所述第一专用处理器核包括第四边界扫描测试器和待由所述第四边界扫描测试器测试的第四处理器内电路，

所述第一专用处理器核连接到所述边界扫描总线，并且

根据控制模式的指令，由以下处理器内电路之一并且从其开始对所述第一专用处理器核执行边界扫描测试：

具有为其采样的所述第一边界扫描控制程序的所述第一处理器内电路，以及

具有为其采样的所述第二边界扫描控制程序的所述第二处理器内电路。

4、根据权利要求1的控制装置，其中：

设计工具经通信接口连接到所述常规总线，并配置成在其中存储用于所述第一处理器内电路和所述第二处理器内电路的一组设计数据和一组修补数据，

所述第一边界扫描测试器包括第一设计数据写控制器，其一端连接到所述边界扫描总线，其另一端连接到所述第一处理器内电路，

所述第二边界扫描测试器包括第二设计数据写控制器，其一端连接到所述边界扫描总线，其另一端连接到所述第二处理器内电路，

所述存储器中具有一组边界扫描测试的结果和第一期望值数据及第二期望值数据，

所述第一处理器内电路被配置为经所述边界扫描总线获取所述第二通用处理器核的边界扫描测试的第一结果，比较所述第一结果和所述第一期望值数据以便做出关于所述第一结果的相符性的第一决定，并且对于在所述第一决定之后确定是否存在问题，从所述设计工具采样预设的第一修补数据，并经所述第二设计数据写控制器用采样的第一修补数据重写存储在所述第二处理器内电路的非易失性存储器中的第一设计数据，并且

所述第二处理器内电路被配置为经所述边界扫描总线获取所述第一通用处理器核的边界扫描测试的第二结果，比较所述第二结果和第二期望值数据以便做出关于所述第二结果的相符性的第二决定，并且对于在所述第二决定之后确定是否存在异常，从所述设计工具采样预设的第二修补数据，并经所述第二设计数据写控制器用采样的第二修补数据重写存储在所述第一处理器内电路的非易失性存储器中的第二设计数据。

5、根据权利要求1的控制装置，其中：

所述控制模式包括专用于在所述控制程序控制之下运行的运行模式、用于在所述运行和在所述第一和第二边界扫描控制程序控制之下的测试之间的分时实施的间歇测试模式，和用于简单实施所述测试的测试模式。

6、根据权利要求5的控制装置，其中所述间歇测试模式包括：

存储边界扫描测试的测试数据；

比较当前的测试数据和先前的测试数据，准备二者之间的差异存在或不存在的历史；

确定所述历史是否具有代表瞬时误差的模式；以及

继续所述间歇测试模式以便确定瞬时误差。

7、一种控制装置，包括：

操作器，包括一对处理器核，所述处理器核连接到边界扫描总线，并且适于在相对的处理器核之间进行相互诊断；

存储器，配置为在其中存储数据和待由所述操作器执行的程序；

I/O接口，配置用来为所述操作器中的相关过程处理输入和输出信号；以及

常规总线，配置用于所述操作器、存储器和I/O接口之间的常规连接，其中：

所述操作器包括分别连接到所述边界扫描总线的第一通用处理器核和第二专用处理器核，

所述存储器具有用于所述操作器执行边界扫描测试的一组第三边界扫描控制程序和第四边界扫描控制程序、分别用来确定相关边界扫描测试的结果的相符性的第三期望值数据和第四期望值数据、以及用于所述操作器执行控制的控制程序，

所述第一通用处理器核包括第一边界扫描测试器、待由所述第一边界扫描测试器测试的第一处理器内电路、和控制模式设定器，该控制模式设定器被配置用来选择要由操作器执行的控制程序或者第三边界扫描控制程序，以便使控制装置的控制模式预设到所述第一处理器内电路，

所述第二专用处理器核包括第五边界扫描测试器、待由所述第五边界扫描测试器测试的第五处理器内电路、和边界扫描控制器，所述边界扫描控制器被配置用于测试连接到所述边界扫描总线的第一通用处理器核，并且

对于以下两个边界扫描测试相互之间的分时实施遵循所述控制模式，所述两个边界扫描测试包括：

由具有为其采样的第三边界扫描控制程序的第一处理器内电路从该第一处理器内电路开始、经边界扫描总线执行到所述第二专用处理器核的边界扫描测试，以及

由第五处理器内电路驱动的边界扫描控制器从该边界扫描控制器开始、经边界扫描总线执行到所述第一通用处理器核的边界扫描测试，这是利用根据所述控制模式从所述第一处理器内电路经过所述常规总线接收的诊断请求命令执行的。

8、根据权利要求7的控制装置，其中：

设计工具经通信接口连接到常规总线，并且配置为在其中存储用于所述第一处理器内电路和第五处理器内电路的一组设计数据和一组修补数据，

所述第一边界扫描测试器包括第一设计数据写控制器，其一端连接到所述边界扫描总线，其另一端连接到所述第一处理器内电路，

所述第五边界扫描测试器包括第三设计数据写控制器，其一端连接到所述边界扫描总线，其另一端连接到所述第五处理器内电路，

所述第一处理器内电路被配置为经所述边界扫描总线获取所述第二专用处理器核的边界扫描测试的第一结果，比较所述第一结果和所述第一期望值数据，以便做出关于所述第一结果的相符性的第一决定，并且对于在所述第一决定之后确定是否存在问题，从所述设计工具中采样预设的第一修补数据，并经所述第二设计数据写控制器用采样的第一修补数据重写存储在第五处理器内电路的非易失性存储器中的第一设计数据，

所述第五处理器内电路被配置为经所述边界扫描总线获取所述第一通用处理器核的边界扫描测试的第二结果，比较所述第二结果和所述第四期望值数据以便做出关于所述第二结果的相符性的第二决定，并且对于在所述第二决定之后确定是否有问题，从所述设计工具采样预设的第二修补数据，并经所述第三设计数据写控制器用采样的第二修补数据重写存储在所述第一处理器内电路的非易失性存储器中的第二设计数据。

9、一种控制装置，包括操作器，所述操作器包括多个处理器核，所述多个处理器核连接到边界扫描总线，并且以分时方式在所述多个处理器核彼此之间进行边界扫描测试来进行相互诊断。

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