JPH0618635A

JPH0618635A - モデルのパターンマッチングに基づくプリント回路基板のための機能テストの生成方法

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Publication number: JPH0618635A
Application number: JP5009854A
Authority: JP
Inventors: Iii Robert E Marker; ロバート・エドワード・マーカー・ザ・サード; Darrell B Johnsrud; ダーレル・ベネット・ジョンスラッド
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1992-01-23
Filing date: 1993-01-25
Publication date: 1994-01-28
Anticipated expiration: 2016-06-11
Also published as: EP0552532A3; EP0552532B1; JP3174182B2; DE69226937T2; US5323108A; EP0552532A2; DE69226937D1

Abstract

(57)【要約】【目的】テ゛ハ゛イスのクラスタとして一緒にテストされ得る電子
回路内の複数のテ゛ハ゛イスヲ自動的に識別し、各クラスタ毎に、ラ
イフ゛ラリから、予め定義されたテストハ゜ターンを取り出すことに
よって、回路内テストの生成を促進させる。【構成】ライフ゛ラリ中に含まれる予め定義されたクラスタ・モテ゛
ルとハ゜ターン・マッチンク゛する事により、一機能単位として共にテ
ストする事ができる素子クラスタのテストを自動的に生成する方
法であり、次のステッフ゜から構成される。第１に、フ゜リント回
路基板の電気的記述を解析し(ステッフ゜302)、予め定義され
ているクラスタ・モテ゛ルの何れかとマッチする素子のあらゆるクラスタ
を識別する(ステッフ゜304)。マッチンク゛を見い出すと、モテ゛ルから
包括的テスト・ルーチンを取り出し(ステッフ゜306)、これを使いフ゜リン
ト回路基板上の素子クラスタに関する機能テストを生成する(ステッ
フ゜324)。クラスタ化されないテ゛ハ゛イスに関するテストも同様に生
成される(ステッフ゜324)。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、部品を組み込んだプリ
ント回路基板の機能テストの分野に関する。更に詳しく
は、本発明は、デバイスの集まり（クラスタ）として一
緒にテストされ得る電子回路内の複数のデバイスを自動
的に識別し、さらに、クラスタ毎に、ライブラリから、
予め定義されたテストパターンを取り出すことによっ
て、回路内テストの生成を促進させるための方法に関す
る。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来、
部品を組み込んだプリント回路基板（以下、PCBと称
す）の自動テストは、機能テストを含んでいた。当該機
能テストにおいて、入力信号は、PCBの外部入力から取
り込まれ、出力信号は、当該PCBの外部出力によって観
察された。しかしながら、このタイプの機能テストは、
複雑な回路に対して極めて煩雑化する恐れがあり、且つ
限定された診断しか提供できない。最近のテストは、効
率的で柔軟性に富んだ回路内テストによって、この従来
の機能テストを、だんだん補足してきている。回路内テ
ストは、PCB上の各デバイス（例えば、デジタル集積回
路）の性能を、機能単位として独立的にテストする機能
テストの一種である。

【０００３】米国特許No.5,004,978号「METHOD FOR REG
ENERATING IN-CIRCUIT TEST SEQUENCES FOR CIRCUIT BO
ARD COMPONENTS（回路基板コンポーネントのための回路
内テストシーケンスを再生成するための方法）」におい
て、回路内テストが詳細に説明されているので、当該米
国特許を、参考資料として本願の明細書に組入れる。

【０００４】回路内テストを実施するために、テスタ
は、テストを受けているデバイス（以下、DUTと言う）
の入力に直接入力信号を利用する必要があり、更に当該
DUTの出力にアクセスしてその出力応答を観察する必要
がある。PCB上の要求されたノードへのアクセスを行う
ために、「釘の寝床("bed-of-nails")」（即ち、当該PC
B表面上のパッドからのデバイス入出力ピンと直接的に
接触するプローブ）設備が使用される。そのため、各デ
バイスは、あたかも回路から電気的に絶縁されているか
の如く、テストすることができる。

【０００５】回路内テストの第１の利点は、多数の共通
IC（集積回路）用テストを一度、前もってプログラミン
グしておき、これをライブラリに記憶しておけることで
ある。そして、当該テストを、必要な時に、呼び出すこ
とができる。この前もってプログラミングされたテスト
は繰り返し繰り返し使用できるので、テストの生成を大
いに単純化する。

【０００６】回路内テストは、通常、自動テスト装置
（以下、ATEと称す）システム上で実施される。ATEシス
テム（テスタ）100を、図１に示す。ATEシステム100
は、テスト・ジェネレータ102とテスト・コントローラ1
04を含む。テスト・ジェネレータ102は、テスト中のPCB
上の各デバイス用に回路内テストを生成する。包括的テ
ストプラン106は、テスト全般にわたる監視制御を行
う。これには、テストの順序付け、結果の記録、PCBと
設備とのインターフェースの制御、テスト電源の制御、
及びユーザ・インターフェースの提供が含まれる。

【０００７】個々の回路内テストとテストプラン106の
組合わせが、PCBテスト仕様を形成する。個々の回路内
テストを生成するためにテスト・ジェネレータ102が必
要とするデータを、デバイス・モデル・ライブラリ10
8、物理データベース110、及び電気データベース112が
提供する。電気データベース112は、PCB上の電気デバイ
スのリスト、各デバイスの電気的記述、電気的相互接続
情報、テストされるデバイスのリスト及び各デバイスに
対するテスト要件（例えば、必要な電源電圧や、テスト
プローブの要件）を含む。HP3070テスタ（以下に説明す
る）の場合、電気データは、BOARDファイルに蓄積され
る。物理データベース110は、PCBの接続形態記述を含
む。当該接続形態記述は、各DUT116を捜し出してテスト
するために、テスト・コントローラ104が使用する。物
理データベース110も、ノード・アクセス状況のような
ユーザ定義情報を含む。

【０００８】一般的に、物理データベース110と電気デ
ータベース112は、PCB設計時に、CAD/CAM（計算機援用
設計／計算機援用製造）システムによって生成される。

【０００９】デバイス・モデル・ライブラリ108は、共
用されるデジタル集積回路チップ(IC)用の複数の前もっ
て生成される包括的なモデルを含む。本質的には、各モ
デルはテスト・ルーチンである。当該テスト・ルーチン
は、PCBテスト仕様に挿入（即ち、編集）できる。各デ
バイス・モデルは、特定のデバイスに対して：ピン・ア
ウト情報（即ち、どのピンが、入力であり、出力であ
り、双方向性であり、又は未使用であるのかと言う情
報）と；トレース・データ（即ち、各デバイス出力を当
該デバイス出力に影響を及ぼすデバイス入力に関係付け
る情報）と；テスト・ルーチンと；デバイスの各出力の
前提条件付けのための方法と；そしてテスト・パターン
率と要求信号レベルを含むデバイス仕様情報を提供す
る。デバイス・モデル・ライブラリ108に存在しないデ
バイスを見つけた時には、モデルをマニュアルでテスタ
に入れたり、必要あれば、当該モデル・ライブラリに入
れることができる。

【００１０】テスト・コントローラ104は、テスト・ジ
ェネレータ102によって生成される回路内テストを実行
する。ドライバ・モジュール114は、テスト信号をDUT11
6に印加するために使用する。そして、センサ（受信
器）モジュール118は、当該テスト信号に対するDUT116
の応答を受信するために使用する。ドライバ・モジュー
ル114とセンサ・モジュール118の組合わせは、テスタ・
チャネルとして知られている。

【００１１】HP3070プログラム可能回路内テスタは、AT
Eシステムの一例である。当該HP3070テスタは、カリフ
ォルニア州パロアルト所在のヒューレット・パッカード
社によって製造される。HP3070用の詳細な操作情報は、
HPパーツ・ナンバ44930Aにてヒューレット・パッカード
社から入手可能な「HP3070基板テスト・システム利用者
ドキュメント一式(1989)」の中に含まれる。

【００１２】回路内テストは、通しテスト機構を提供す
るが、各コンポーネントが独立的にテストされるため
に、当該テストは冗長になってしまう。加えて、若干の
デバイスは、ノード・アクセス状況問題や、特殊信号要
求や、またはデバイスの複雑性が原因で、独立的にテス
トされない場合がある。上記のノード・アクセス状況の
問題は、回路の微細化及び複雑化（即ち、表面取付けデ
バイスや、マルチチップ・モジュールや、ASICなど）が
益々進むことによって悪化する一方である。

【００１３】これらの問題を示すサンプル回路200を、
図２に示す。当該回路200は、発振器U1と、NANDゲートU
2と、インバータU3と、そしてバッファU4とを含む。発
振器U1の出力（ピンU1の1)は、NANDゲートU2の入力（ピ
ンU2の2)につながる。NANDゲートU2のもう一方の入力
（ピンU2の1)は、抵抗器R1を介して論理電源電圧Vccに
接続している。NANDゲートU2の出力（ピンU2の3)は、イ
ンバータU3の入力（ピンU3の1)に接続している。インバ
ータU3の出力（ピンU3の2)は、バッファU4の入力（ピン
U4の1)に接続している。

【００１４】回路200のテストを試みる際に、いくつも
の問題が生ずる。例えば、発振器U1からの発振器信号
は、下流のデバイスU2、U3、U4のテストに干渉する可能
性がある。従来の回路内テスト方法は、ピンU2の1及びU
2の2を駆動し、さらに適当な応答のためにピンU2の3を
検査することによってU2をテストしていた。しかしなが
ら、ピンU2の2を駆動することは、U1の出力（ピンU1の
1)の逆駆動を必要とする。当該U1の1は、発振器出力で
あって、確実に逆駆動させることはできない。それ故、
U2はテストすることができない。更に、U1からの発振器
信号は、下流側に、U2からU3及びU4を介して（これを超
えて）伝搬し、これらの下流側デバイスのテストに干渉
する。従って、U1を不能状態にすることが望ましい。し
かしながら、当該U1は不能となる機能を有さない。

【００１５】この問題の一般的な解決方法は、U1とU2を
「グループ化」、即ち「クラスタ化」させて、当該対を
１つの機能単位すなわちクラスタ202としてテストする
ことである。当該クラスタ202は、不能となる機能を備
えた発振器を表す。即ち、仮りにピンU2の1が、テスタ
のプローブによって「LOW」に引張られると、ピンU2の3は
常に「HIGH」に位置する（U2のNANDの論理により）。これ
はU1からの発振器信号がU2を介して伝搬することを防止
し、それによって、U1がU3及びU4に対して不能になった
ことは明らかである。このことは、全ての下流側コンポ
ーネントのテストに利点をもたらす。更に、U1とU2の双
方ならびに、これらの間の相互接続を、同時にテストす
る事ができる。

【００１６】回路200のテスト時に生ずるもう一つの問
題は、アクセス不能ピンの問題である。例えば、ピンU3
の2とU4の1がPCBの表面でアクセス不能であれば、それ
によってU3とU4の双方ともテストが実施できない。しか
し、２つのデバイスをクラスタ化してクラスタ204にす
れば、双方のデバイスを単一の機能ブロックとして一緒
にテストすることが可能になる。このことは、ピンU3の
2とU4の1へのアクセス要求を不要にする。

【００１７】テスト・アクセス問題の解決に加えて、ク
ラスタ化は、複雑な回路を比較的少数のテスト可能なク
ラスタに分割することによって、回路内テストの単純化
と迅速化を計るために使用され得る。次いで、各クラス
タは、デバイス性能の合格／不合格表示のためにテスト
され得る。このことは実際に、コンポーネント間の相互
関係もテストされるので、１個１個のデバイスに基づい
た回路内テストよりも更に良好な、デバイス機能の表示
を可能にする。更に、多数のコンポーネントが別々にで
はなくて一緒にテストされるので、回路内テストが短縮
化される。

【００１８】従来は、上述の問題のうちの１つが原因で
デバイスのテストができない場合に限り、クラスタ・テ
ストを実施して、できるだけ多数のコンポーネントをテ
ストするために回路内テストを実施するのが常だった。
回路内テストを生成するための従来の方法を、図３に示
す。ステップ302において、電気データベース112からの
PCBの電気的記述が解析されて、どのデバイスがテスト
を要求しているのかが決定される。ステップ３１４にお
いて、各DUA（解析中のデバイス）に対する包括的デバ
イス・モデルが、デバイス・モデル・ライブラリ108か
ら取り出される。上述の通り、各デバイス・モデルは、
特定のデバイスに対する完成されたテスト・ルーチンを
含む。これは、テスト・コントローラ104にDUAのテスト
方法を指令する上で必要な詳細を含む。

【００１９】もし、ステップ316において、DUAに対する
デバイス・モデルが、デバイス・モデル・ライブラリ10
8に存在しないと判定された場合には、ステップ318にお
いて当該DUAに対するデバイス・モデルの書込みが行わ
れる。テスト・プログラマはデバイス・モデルをマニュ
アルで書込む。ひとたびデバイス・モデルが書込まれる
と、それはデバイス・モデル・ライブラリ108に加えら
れる。

【００２０】できるだけ多数のデバイスに対するデバイ
ス・モデルが取り出された後ステップ320において、テ
スト・プログラマは、PCBを解析してクラスタ化を必要
とする全てのデバイスを識別し、クラスタを定義する。
次いで、プログラマがクラスタ・モデル（即ち、テスト
・ルーチン）の書込みを行い、マニュアルでATEシステ
ムに加える。実際は、被テスト回路の複雑性や問題予測
の困難性のため、このテスト方法においてこのように早
期にクラスタが定義されることは、（あるとしても）ほ
とんどない。しばしば、クラスタは、回路内テスト（ス
テップ332）の実行中に定義されて、特定デバイスのテ
ストにおいて生じる問題を除去する。

【００２１】ステップ322において、テスト中のPCBに関
する特定テストの電気的記述が作られる。即ち、ステッ
プ314において取り出されたデバイス・モデル、ステッ
プ314において書込まれたデバイス・モデル、及びステ
ップ320において書込まれた全てのクラスタ・モデルと
を使用して、特定のテストを生成するためのPCBの電気
的記述を個別化する。２つの同じPCBに対する特定テス
トに対する電気的記述も、クラスタ化の方法および使用
されるテスト設備のタイプなどの要因によって左右され
互いに異なる。

【００２２】ステップ324において、ステップ322からの
テスト中のPCBに対する特定テストの電気的記述と、物
理データベース110からの物理データを一緒に使用し
て、テスト設備の記述326とテスト・ソース・データ328
を生成する。当該テスト設備の記述326は、テスト中のP
CBとATEシステム間のインターフェースをとるテスト設
備を生成するために必要なデータである。テスト・ソー
ス・データ328は、デバイスからのデジタル・テスト・
パターンとテスト中の特定のPCBに適合するクラスタ・
モデルとを含む。この適合（あるいは、編集）とは、矛
盾するテスト・パターンを取り除くこと、調整を加える
こと、ステートメントを不能にすること等である。

【００２３】最後に、ステップ330において、テスト・
ソース・データ328と、設備の記述326のデバッグを行
い、テスト生成時に予見できなかった全ての問題に対処
して修正して、回路内テスト332が完成する。一般に、
大多数のクラスタ化は、このデバッグステップにおいて
行われる。あいにく、この時には既に、テスト設備が完
成している場合が多いので、クラスタのテストに適用さ
せるために、修正が必要になるかもしれない。テスト設
備に対する修正は、コストが嵩み、生産に対する時間の
損失（即ち、生産時間の損失）を増大させる。これは、
製造における重大な収益性要素である。

【００２４】この従来の方法は、付加的な弱点を有す
る。当該弱点とは、クラスタの識別および定義を、テス
ト・プログラマが行わなければならないという点であ
り、当該テスト・プログラマが自己の工学的判断と経験
とに基づいて回路の構成図も解析しなければならないと
いう点である。この方法は、多大の時間を要し、エラー
を招き易く、その上、工業全般を通して容易に得ること
ができない経験を必要とする。

【００２５】必要な事は、クラスタとして一緒にテスト
され得る、及びされなければならない電子回路内の複数
のデバイスを自動的に識別し、次いで、各クラスタ毎
に、ライブラリから、既に定義されているテスト・パタ
ーンを自動的に取り出す方法である。

【００２６】

【課題を解決するための手段】本発明は、部品を組み込
んだプリント回路基板の回路内機能テストを生成するた
めの方法である。当該方法は、単一の機能単位としてテ
ストされることが望まれるデバイスのグループ即ちクラ
スタのためのテストを自動的に生成する。これはプリン
ト回路基板上のデバイスのクラスタを、クラスタ・モデ
ル・ライブラリからの前もって定義されたモデルとパタ
ーン・マッチングさせることによって実施される。

【００２７】当該方法は、下記ステップから構成され
る。第一に、プリント回路基板の電気的記述を解析し
て、クラスタ・モデルのいずれかとマッチする素子のあ
らゆるクラスタを識別する。マッチングを見出すと、当
該クラスタに対する包括的テスト・ルーチンを、モデル
から取り出す。クラスタ化されないデバイスに対するテ
ストも同様に生成する。即ち、各デバイスを、デバイス
・モデル・ライブラリに含まれる包括的デバイス・モデ
ルとマッチングさせる。各デバイス・モデルは、対応す
るデバイスに関するテスト・ルーチンを含む。

【００２８】本発明の核心にある方法とは、包括的クラ
スタ・モデルを、テスト中の回路内素子のクラスタとマ
ッチングさせるための方法である。この方法は、下記の
通り実施される。先ず始めに、解析のために基板の電気
的記述からデバイスを選択する。次に、この選択された
デバイスに対するデバイス・モデルを、デバイス・モデ
ル・ライブラリから取り出す。当該デバイス・モデル
は、選択されたデバイスの任意に定義された機能的素子
のリストを含む。

【００２９】選択されたデバイスの単一の素子（例え
ば、多ゲート・チップ上の単一ゲート）を、解析のため
に選択する。選択された当該素子と、その相互接続され
た回路素子は共に、単一のユニットとしてテストされ得
る素子クラスタを形成する。インデックスをチェックし
て、どのクラスタ・モデルが当該選択された素子を含む
のかを決定する。次いで、素子を含む各クラスタ・モデ
ルの相互接続を、素子クラスタと比較する。マッチする
クラスタ・モデルは、解析中の回路のサブセットにな
る。マッチするモデルを一旦見出すと、包括的テスト・
ルーチンをそこから取り出すことができる。

【００３０】

【実施例】本発明は、相互接続される複数のデバイス
（例えば、デジタル及び線形集積回路）を含むPCBに対
する回路内テストを生成するための方法である。本発明
は、下記に説明され且つ添付図に示される通り、デバイ
スのクラスタを、予め定義されたテスト・ルーチンを含
む包括的なモデルに自動的にマッチさせるための方法を
提供する。この方法によって、クラスタを単一の機能単
位としてテストしたり、不能にしたりすることが可能に
なる。クラスタ・モデルは、ライブラリに蓄積されるた
め、繰り返し使用する事ができる。この方法は、テスト
・プログラマの知識を取り込むことによるテストの生成
を大いに迅速化する。

【００３１】引用を明確化且つ容易化するために下記の
用語を定義する。「デバイス」とは電気的コンポーネン
ト（例えば、デジタルICや、線形ICや、個々の半導体素
子や、抵抗器や、インダクタなど）であり、解析中のPC
B上にある。「素子」とはデバイス内の予め定義された
機能的に異なる回路のグループである。例えば、74LS00
は、４個のNANDゲートを含むデバイスである。各々のNA
NDゲートは素子である。個々の抵抗器は単一の素子デバ
イスである。以下に更に詳細を説明する。「素子クラス
タ」とは、相互接続され、一単位として一緒に機能的に
テストすることが求められる素子のグループである。
「クラスタ・モデル」とは、素子クラスタをデジタル的
に蓄積し示したものであり、当該素子クラスタは、自己
に関する回路内機能テストを生成する上で必要なデータ
を含む。

【００３２】回路内テストを生成するための本発明の方
法は、上記ATEシステム100を使用する。テスト生成に必
要なデータは、電気データベース112、デバイス・モデ
ル・ライブラリ108、及びクラスタ・モデル・ライブラ
リ308（図４に示す）に含まれる。

【００３３】クラスタ・モデル・ライブラリ308は、予
め生成された複数の包括的クラスタ・モデルを含む。幾
つかの異なるクラスタ・モデル・ライブラリが構成さ
れ、各々が異なる目的を有している。あるライブラリ
は、共通問題の解決を目的としているかもしれない。例
えば、図２の回路200中のクラスタ202は、テスト中に問
題がしばしば発生する共通の発振器回路であって、モデ
ル化されて問題型クラスタ・モデル・ライブラリに蓄積
される。PCB上に要求されるテスト・ポイントの数を減
少させる目的で、別のライブラリが構成される。更に別
のライブラリは、回路中の大きなブロックをテストする
ことにより、スループットをさらに大きくするために使
用される。当該ライブラリは、テスト・プログラマが自
分の必要に応じてテスト前に選択することのできるライ
ブラリである。

【００３４】本質的に、各クラスタ・モデルはテスト・
ルーチンであり、当該テスト・ルーチンは、PCBのテス
ト仕様の中に直接挿入されるべきものであり、それによ
ってクラスタを単一のデバイスとしてテストする事がで
きる。従って、各クラスタ・モデルの内容は、デバイス
・モデル・ライブラリ108の各デバイス・モデルの内容
と似ている。即ち、各クラスタ・モデルは：ピンアウト
情報（即ち、どのピンが入力で、どのピンが出力で、ど
のピンが双方向性であり、又はどのピンが未使用である
のかと言う情報）と；トレース・データ（即ち、各クラ
スタ出力を、当該クラスタ出力に影響を及ぼすクラスタ
入力に関係付ける情報）と、テスト・ルーチンと；当該
クラスタの各出力の前提条件付けのための方法と；そし
て、テスト・パターン率と必要な信号レベルを含むクラ
スタ特定情報と；を含む。加えて、各クラスタ・モデル
は、パターン・マッチング（即ち、クラスタの識別）を
可能にする情報を含む。これらのクラスタ・モデル及び
パターン・マッチングについては以下において更に詳細
を説明する。

【００３５】次に、図４を参照し、本発明の実施例を説
明する。ステップ302において、電気データ・ベース112
からのPCBの電気的記述を解析して、どのデバイスがテ
スト要求しているのかを判定する。次いでステップ304
において、テスト要求しているPCBを解析して、クラス
タ・モデルにマッチする相互接続されたデバイス又は素
子クラスタを識別する。これは、回路の接続形態(Topol
ogy)を、クラスタ・モデル・ライブラリ308内の予め定
義されたクラスタ・モデルと比較する（即ち、パターン
・マッチングさせる）ことによって実施する。この比較
の実施機構を、図５を参照し、後ほど詳細に説明する。
マッチすることを見出すと、ステップ306において、当
該素子クラスタに対するテスト・ルーチンをマッチする
クラスタ・モデルから取り出す。

【００３６】ステップ310において、必要があれば、ク
ラスタ・モデルを追加する機会がテスト・プログラマに
与えられる。クラスタ・モデルの追加が必要な場合に
は、追加するクラスタ・モデルを、ステップ312におい
てテスト・プログラマが書込む。ステップ312において
書込まれたあらゆる新しいモデルは、繰り返し使用する
ため、クラスタ・モデル・ライブラリ308に追加するこ
とができる。

【００３７】全ての素子クラスタを識別し且つテスト・
パターンを生成（あるいは、取り出）した後、PCB上の
デバイスは三つのカテゴリの中のいずれか一つに該当す
ることになる。これらのカテゴリは以下のデバイスを含
む。(1)素子クラスタ内に含まれる素子を持たないも
の；(2)素子クラスタに含まれる素子を少なくとも１つ
と、素子クラスタ内に含まれない素子を少なくとも１つ
持つもの、(3)素子クラスタ内に含まれる全素子を持つ
もの。タイプ(1)のデバイスは、クラスタ・テストの生
成による影響を受けない。それ故、これらのデバイス
は、下記に説明するデバイス・レベルにおいて生成され
るテスト・パターンを持たなければならない。タイプ
(2)のデバイスは、クラスタ・テストの生成によって部
分的な影響を受ける。このデバイスの中でクラスタ化さ
れない素子だけは未だ、それら素子のために生成するテ
スト・パターンが必要である。これらの素子のみに対す
るテストは、クラスタ化された入・出力ピンをマークし
て、デバイス・レベル（後述）でテスト生成を実施する
ことによって、生成され得るので、テスト生成が重複す
ることはない。しかしながら、望ましい方法は、タイプ
(2)のデバイスに対する全デバイス・テストを生成する
ことにより、クラスタ化された素子を２回テストするこ
とである。タイプ(3)のデバイスは、クラスタ・テスト
によりテストが完全実施され、更なるテストの生成は不
必要になる。当該タイプ(3)のデバイスは、デバイス・
レベル・テスト生成時には、スキップすることができ
る。

【００３８】デバイス・レベル・テストの生成は、図３
にて説明したものと実質同様に進行する。即ち、ステッ
プ314において、素子クラスタに含まれない各DUA毎に、
デバイス・モデル・ライブラリ108から包括的デバイス
・モデルを取り出す。ステップ316において、DUAに対す
るデバイス・モデルがデバイス・モデル・ライブラリ10
8中に存在しないと判定された場合には、ステップ318に
おいて当該DUAに対するデバイス・モデルの書込みが行
われる。当該デバイス・モデルは、テスト・プログラマ
がマニュアルで書込む。ひとたびデバイス・モデルが書
込まれると、当該デバイス・モデルはデバイス・モデル
・ライブラリ108に加えられる。

【００３９】ステップ322において、テスト下のPCBに対
する特定テストの電気的記述を作成する。即ち、ステッ
プ306において取り出したクラスタ・モデルとステップ3
12において書込んだクラスタ・モデルと、ステップ314
において取り出したデバイス・モデルとステップ318に
おいて書込んだデバイス・モデルとを使用して、特定の
テストを生成するためにPCBの電気的記述の個別化を行
う。２つの同じPCBに対する特定テストの電気的記述
も、クラスタ化の方法や使用されるテスト設備のタイプ
などの要因によって異なることがある。

【００４０】ステップ324において、ステップ322からの
特定テストの電気的記述と、物理データ・ベース110か
らの物理データを共に使用して、テスト設備の記述326
とテスト・ソース・データ328とを生成する。テスト設
備の記述は、テスト中のPCBとATEシステム間のインタフ
ェースをとるテスト設備を生成するために必要なデータ
である。テスト・ソース・データ328は、デバイスから
のデジタル・テスト・パターンとテスト中の特定のPCB
に対して編集したクラスタ・モデルとを含む。編集に
は、矛盾するパターンを除去すること、調整を加えるこ
と、ステートメントを不能にすること等が含まれる。

【００４１】最後に、ステップ330において、テスト・
ソース・データ328と設備の記述326のデバッグを行い、
テスト生成時に予見できなかった全ての問題に対処して
修正を施し、最終的な回路内テスト332を生成する。

【００４２】次に、図５を参照して、テスト中の回路内
のクラスタを識別するステップ（上述のステップ304）
を更に詳細に説明する。ステップ3041において、クラス
タ化を可能にするため、デバイス又はDUAを、電気デー
タ・ベース112から選択する。ステップ3042において、
当該DUAに対するデバイス・モデルを、デバイス・モデ
ル・ライブラリ3043から取り出す。このデバイス・モデ
ル・ライブラリ3043は、デバイス・モデル・ライブラリ
108と同一ではない。しかし、ライブラリ108は、ライブ
ラリ3043からの追加情報を含むように修正する事ができ
る。

【００４３】ライブラリ3043は、各デバイス毎の機能的
素子とピンアウト情報を含むデバイス構造モデルから構
成される。例えば、74LS00は、NANDゲートICの４つのう
ちの１つであり、74LS00に対するモデルは、下記の通り
に表示される（注：「！」はソース・コード中の注釈を示
し；「DC」は「どちらでも良い」ことを意味する）：

【００４４】

【表１】

【００４５】同様に、下記は、それぞれ、発振器と抵抗
器に対するモデルの例である：

【００４６】

【表２】

【００４７】各素子がライブラリ3043において名前を与
えられていることに留意されたい。

【００４８】デバイス・モデルに加えて、デバイス・モ
デル・ライブラリ3043は別名素子も含む。「別名素子」
とは、予め定義され関係付けられた素子のグループある
いはセットであって、クラスタ・モデル内の単一の素子
を表すために使用する。即ち、別名素子は、どの素子タ
イプがクラスタ・モデル中の素子とマッチするのかとい
う汎用仕様を提供する。下記は、別名素子の例である：

【００４９】

【表３】

【００５０】モデル内の別名素子の使用方法を、下記に
例示する。別名素子"R＞5K"は、5KΩより大きな値を持
つあらゆる抵抗器を、クラスタ・モデル内に表示するこ
とを可能にする。クラスタ・モデルが素子"R＞5K"を条
件として明記し且つ素子のクラスタがr47Kと表示した素
子を含んでいる場合には、r47Kは"R＞5K"という条件を
満たし別名セットのメンバになるので、クラスタはマッ
チする。

【００５１】ここで、理解しておくべきことは、「素
子」の定義が、クラスタ・モデル・ライブラリ308にお
けるクラスタ・モデルと、デバイス・モデル・ライブラ
リ3043におけるデバイス・モデルとの間で一貫性を有し
ている限り、所望のコンポーネントのあらゆる組合わせ
を表すように「素子」の定義を行うことができ、任意の
名前を当該「素子」に付与することができると言うこと
である。各デバイスの「リソース」も又、上記と同じ一
貫性の要件を満足していれば、任意に命名され得る。
「リソース」とは、素子の入力または出力結合である。
例えば、上記の抵抗器と表示されたクラスタ・モデル
は、「r2K」と任意に命名された素子を含み、当該「r2K」
は、各々任意に「ピン」と命名された２つのリソースを
有する。

【００５２】素子及びリソースのこのような任意の命名
が可能な理由は、クラスタのマッチングが純粋に記号の
みに基づいて（即ち、全く機能に基づくことなく）行わ
れるからである。素子（又はリソース）の機能を知る必
要はない。なぜならば、本発明の方法は、ラベル付けさ
れたリソースを持つ「ブラック・ボックス」体のよう
な、各素子を取扱うからである。

【００５３】ステップ3044において、選択されたデバイ
スに対するモデル内の単一の素子をクラスタ解析の目的
で選択する。選択された当該素子は、「解析中素子」即
ちEUAと称される。ステップ3045において、クラスタ・
モデルのインデックス3046をチェックして、どのクラス
タ・モデルがEUAを含むかを決定する。当該クラスタ・
モデルのインデックス3046は、素子と、当該素子を使用
するクラスタ・モデルとの間の相互参照用のものであ
る。マッチする可能性のあるクラスタモデルのリスト30
47は、ステップ3045の結果作成される。次に、ステップ
3048において、電気データ・ベース112を使用して、テ
スト中回路内のどの素子がEUAに接続されているのかを
決定する。このステップから、当該EUAに対する、接続
される素子と入・出力ピンの使用に関するテーブル3049
が作成される。

【００５４】次いで、接続される素子の当該テーブル30
49を、ステップ3050において使用して、マッチする可能
性のあるクラスタ・モデルのリスト3047を改善する。即
ち、テスト中回路内のEUAの相互接続を、マッチする可
能性のあるクラスタ・モデル各々のEUAの相互接続と比
較する。これは、EUAに直接接続されたデバイスに対し
てのみ実施する。マッチする可能性のあるクラスタ・モ
デルの補正されたリスト3051は、当該ステップ3050に基
づき作成される。

【００５５】最後に、ステップ3052において、（EUA及
びそれに接続された素子の）各々の素子を１つずつ、上
記のマッチする可能性のあるクラスタ・モデルの補正さ
れたリスト3051中のクラスタ・モデルの各々と比較する
ことによって、マッチするクラスタ・モデルを突き止め
る。当該素子の１つずつの比較には、マッチする可能性
のあるクラスタの補正されたリスト3051から、解析中の
クラスタ・モデル(CMUA)を選択することも含む。次い
で、EUAから開始して回路を全方向にわたって調査する
ことにより、当該CMUAの各ノード（内部及び外部の両
方）の接続と、テスト中回路の対応する各ノードの接続
を比較する。これは、結果的に新しいEUAを、（テスト
中の回路からよりはむしろ）CMUAの素子から選択し、次
いでその相互接続を、テスト中の回路のそれと比較する
ことと同等である。これは、CMUAの全ての素子に対して
実施される。

【００５６】マッチングが見出されると、マッチするク
ラスタ・モデル3053を識別する。次いで、当該クラスタ
・モデル3053が、クラスタ・モデル・ライブラリ308
（図４のステップ306）から取り出し可能となる。さら
に、素子クラスタ（即ち、EUAとその接続され且つ当該
クラスタ・モデルにマッチする素子）の、当該クラスタ
・モデルに含まれるテスト・ルーチンに従った、機能単
位テストが可能になる。

【００５７】上記検討の如く、クラスタ・モデル・ライ
ブラリ308は、共通に使用する素子クラスタの予め生成
された包括的なモデルを複数含む。図６は、図２に示す
素子クラスタ202のモデル化に使用することができるク
ラスタ・モデルのサンプル602を示す。パターン・マッ
チングに使用するクラスタ・モデル602は、下記の如く
表示される：

【００５８】

【表４】

【００５９】次に、図５、７及び８を参照して、素子ク
ラスタをクラスタ・モデルとマッチングする（ステップ
304）一例を示す。図7Aに示す回路700は、直列接続の４
つのゲートを含む簡単な回路である。ゲートU5は、ノー
ド701と同702の間に接続される。ゲートU6は、ノード70
2と同703の間に接続される。ゲートU7は、ノード703と
同704の間に接続される。ゲートU8は、ノード704と同70
5の間に接続される。U5は、タイプ「A」の素子である。U6
は、タイプ「B」の素子である。U7は、タイプ「C」の素子で
ある。U8は、タイプ「D」の素子である。「I」は、入力を表
示する。「O」は、出力を表示する。

【００６０】ゲートU6をEUAとして選択する（ステップ3
044）。次いで、U6はタイプ「B」の素子であることが識別
される（ステップ3044）。４個のサンプルのクラスタ・
モデル710、720、730及び740を、図7B〜図7Eに示す。ク
ラスタ・モデル・インデックス3046のサーチによって、
タイプ「B」の素子がクラスタ・モデル710、720及び740に
おいて使用されていることが明らかになる（ステップ30
45）。クラスタ・モデル730は、タイプ「B」の素子を含ま
ないので、更なる検討の必要がないため選択されない。

【００６１】次に、回路700におけるEUAの直接相互接続
を、クラスタ・モデル710、720及び740各々におけるEUA
の相互接続と比較することによって、マッチする可能性
のあるクラスタのリストを改善する。これを完成させる
ために、EUAに対する接続テーブル3049を作成する（ス
テップ3048）。当該テーブル3049を、図8に示す。当該
テーブルにおいて、EUAの各入・出力ピンを、他の素子
との接続に関して解析する。これは、それぞれ：回路70
0については、第２項目及び第３項目において；回路710
については、第４項目において；回路720については、
第５項目において；そして回路740については、第６項
目において；実施される。解析中のEUAのタイプ及びピ
ンを、第１項目に表示している。例えば、テーブル3049
の第１行において、素子「B」の入力ピン「I」は（「B.I」と
して表示）、回路700における素子「A」の出力ピン「O」
（「A.O」として表示）に接続しているものとしてリスト
される。

【００６２】図8の検討から明らかな様に、クラスタ・
モデル720及び740だけが回路700のU6と同じ様に接続さ
れている。従って、この時点（ステップ3050）で、マッ
チする可能性のあるクラスタ・モデルのリスト(3047)か
らクラスタ・モデル710を除去することができる。次い
で、第２接続テーブル（即ち、マッチする可能性のある
クラスタ・モデルの補正されたリスト）3051を用い、残
りのクラスタ・モデル720及び740は回路700と素子毎に
厳密な比較が行われる（ステップ3052）。当該第２テー
ブル3051を、図9に示す。

【００６３】当該テーブル3051から明らかな様に、クラ
スタ・モデル720及び740の各素子（及び各ノード）を、
回路700と比較する。モデル720は、２つの素子「B」と「C」
を含む。素子「B」は既にステップ3050において解析され
ているので、素子「C」を次のEUAとして選択する。素子
「C」の相互接続は、回路700のそれとマッチし、素子「C」
は、外部ノードと接続している。それ故、モデル720
は、マッチするクラスタ・モデルであり、テスト時に素
子クラスタU6、U7をエミュレートするために使用するこ
とができる。

【００６４】モデル740は、３つの素子「B」、「C」及び「H」
を含む。素子「B」の相互接続は、前記の通りステップ305
0にて、既に解析されている。故に、素子「C」をEUAとし
て選択する。回路700において素子「C」は素子Ｄと接続し
ており、その一方でこのモデルにおいて素子「C」の出力
は素子「H」と接続している。従って、クラスタ・モデル7
40は、回路700にマッチしない。このことは、テーブル3
051に示される。

【００６５】注目すべきことは、３つのノード即ちノー
ドB.Iと、ノードB.Oと、そしてノードC.Oとがテーブル3
051にリストされていることである。ノードC.Oだけが当
該テーブルにおいて必要になる。ノードB.I及びB.Oは、
上記の如く、ステップ3050（テーブル3049）の素子「B」
において既に解析されている。ノードB.O及びB.Iについ
ての解析は、単に引例のために、テーブル3051に繰り返
し記述したものである。

【００６６】本発明者が期待したのは、少数のより複雑
なクラスタ・モデルを使用するよりもむしろ、多数の比
較的単純なクラスタ・モデルを使用することにより、本
発明を最適化できるのではないかということである。単
純なクラスタ・モデルは、応用範囲もより広くなるだろ
う。更に、単純なクラスタ・モデルを組合わせれば、よ
り複雑なモデルを形成することもできる。このことは、
図７の例を続けることによって明かである。

【００６７】テスト・モデル900を、図10Aに示す。当該
モデル900は、回路700の素子U6及びU7を、クラスタ・モ
デル720で置き換えたものである。必要であれば（上記
に概要を示したが）このステップを繰り返すことによっ
て、当該テスト・モデル900に関する、更なるクラスタ
化を実施することができる。例えば、クラスタ・モデル
910を図10Bに示す。当該クラスタ・モデル910は、素子U
5とクラスタ720を含み、テスト・モデル900のU5及びク
ラスタ720を置き換えて、図10Cに示すテスト・モデルを
作ったものである。

【００６８】テスト・プログラマが回路全体にわたって
実施することができるクラスタ化操作の回数に制限はな
い。当該プログラマは、テスト要件を考慮しながら自己
が必要と思われるだけ多く又は少なくクラスタ化を行う
ことができる。

【００６９】上記の如く、クラスタをマッチングするこ
とは、記号的処理であり、各素子の機能は考慮されてい
ない。別の実施例において、クラスタ・モデルによって
は、各クラスタモデルに割り当てられた転送機能を有す
ることもできる。このことは、高次のクラスタ・モデル
の転送機能の組合わせによる（繰り込み操作(convoluti
on)を経由して）、総括的なクラスタ転送機能を生成す
ることを可能にする。これは、特にアナログ回路に対し
て有用である。ある一定のパラメータ（例えば、抵抗器
の値）は、回路をモデル化した後に、テスト・プログラ
マによって入力され得る。

【００７０】以上、望ましい実施例を参照して本発明を
示し説明してきたが、当業者にとってご理解頂きたいの
は、本発明の精神と領域から逸脱することなしに種々の
変更が形態や詳細において実施され得ると言うことであ
る。

【００７１】

【発明の効果】本発明は上述のように、相互接続される
複数のデバイスを含むPCBに対する回路内テストを生成
するための方法であり、予め定義されたクラスタ・モデ
ルとテスト・ルーチンを含む包括的なモデルにデバイス
のクラスタを自動的にマッチングすることにより、クラ
スタとして一緒にテストされ得る、及びされなければな
らない電子回路内の複数のデバイスを自動的に識別し、
各クラスタ毎にライブラリから既に定義されているテス
ト・パターンを自動的に取り出す事が可能になる。さら
に、クラスタを単一の機能単位としてテストしたり、不
能にしたりすることも可能になる。又、クラスタ・モデ
ルは、ライブラリに蓄積されるため、それを繰り返し使
用する事ができる。以上の効果として、回路内テストの
生成が大いに迅速化され、テスト実施者の負担が軽減す
る。

【図面の簡単な説明】

【図１】図１は、一般的なATEシステムのブロック図で
ある。

【図２】図２は、本発明が解決しようとする問題を表現
するためのサンプル回路の概略図である。

【図３】図３は、部品を組み込んだPCBに対する回路内
テストを生成する一般的方法を表現するフローチャート
である。

【図４】図４は、部品を組み込んだPCBに対する回路内
テストを生成する本発明のステップを表現するフローチ
ャートである。

【図５】図５は、図４ステップ304の望ましい実施例を
詳しく表現するフローチャートである。

【図６】図６は、図２のクラスタ202を置き換えたクラ
スタモデルの概略図である。

【図７】図７Ａは、クラスタのパターンマッチングを表
現するために用いるサンプル回路700の簡単な概略図で
ある。図７Ｂ−Ｅは、サンプル回路700に関するクラス
タのパターンマッチングを表現するために用いるクラス
タモデルの概略図である。

【図８】図８は、図７に例示のクラスタのパターンマッ
チングを表現するために用いるテーブルを示している。

【図９】図９は、図７に例示のクラスタのパターンマッ
チングを表現するために用いるテーブルを示している。

【図１０】図１０Ａは、回路700内をクラスタ720で置き
換えたテストモデル900の概略図である。図１０Ｂは、
テストモデル900に関するクラスタのパターンマッチン
グを表現するために用いるサンプルクラスタモデル910
の概略図である。図１０Ｃは、テストモデル900内をク
ラスタ910で置き換えたテストモデル920の概略図であ
る。これら図中では、参照数字が素子やステップを示し
ている。

【符号の説明】

100 ATEシステム 102 テスト・ジェネレータ 104 テスト・コントローラ 106 包括的テスト・プラン 108 デバイス・モデル・ライブラリ 110 物理データ・ベース 112 電気データ・ベース 114 ドライバ・モジュール 116 DUT 118 センサ・モジュール 200 サンプル回路 202 クラスタ 204 クラスタ U1 発振器 U2 NANDゲート U3 インバータ U4 バッファ R1 抵抗器 Vcc 論理電源電圧 602 クラスタ・モデル R 抵抗器 700 サンプル回路 701 ノード 702 ノード 703 ノード 704 ノード 705 ノード 710 クラスタ・モデル 720 クラスタ・モデル 730 クラスタ・モデル 740 クラスタ・モデル U5 ゲート（素子） U6 ゲート（素子） U7 ゲート（素子） U8 ゲート（素子） 900 テスト・モデル 910 クラスタ・モデル 920 クラスタ・モデル

Claims

【特許請求の範囲】

【請求項１】複数の相互接続されたデバイスを含むと共
にその各デバイスが少なくとも一つの素子を備えている
回路基板をテストするための自動テスト装置システムに
おいて、機能テストを生成するための方法であって、こ
の方法が、 (a)前記プリント回路基板の電気的記述を解析して、予
め定義されたクラスタ・モデルとマッチする素子クラス
タを識別し、前記素子クラスタが複数の相互接続された
素子を含み、前記予め定義されたクラスタ・モデルが前
記素子クラスタについてのテスト・ルーチンを含み、 (b)前記テスト・ルーチンを前記予め定義されたクラス
タ・モデルから取り出し、 (c)前記テスト・ルーチンに基づいて前記素子クラスタ
についての機能テストを自動的に生成する、というステ
ップからなることを特徴とする、モデルのパターンマッ
チングに基づくプリント回路基板のための機能テストの
生成方法。