JP2000315222A - 集積回路装置の設計用データベース及び集積回路装置の設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 データをフレキシブルに利用しうる状態で格
納した集積回路装置の設計用データベース及びこれを利
用した集積回路装置の設計方法を提供する。 【解決手段】 設計データの格納層であるＶＣＤＢ１０
０（ＶＣデータベース）と、制御システムであるＶＣＤ
ＢＭＳ２００（ＶＣＤＢマネージメントシステム）とを
備えている。ＶＣＤＢ１００には、ＶＣクラスタ３００
と、テストベクタクラスタ３０４と、目的別機能検証モ
デル３２０とが含まれている。ＶＣＤＢ１００内には、
共用テストクラスタ４１０と周辺モデルクラスタ４２０
とを含むシステム検証用データベース４０２が配置され
ている。ＶＣＤＢＭＳ２００内には、テストシナリオ，
目的別機能検証モデル，システム検証モデルなどの生成
を行なう機能検証支援手段５００や、ＶＣインターフェ
ース合成手段７００などが配設されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路装置の設
計に用いられるデータベース及びそれを利用した設計方
法に係り、特に、システムオンチップ化に対応するため
の設計技術に関するものである。

【０００２】

【従来の技術】従来より、電子機器内の半導体装置は、
例えばメモリ，プロセッサなどの種類ごとの個別のＬＳ
Ｉとして半導体チップ上に形成された後、各チップをプ
リント配線基板などの母基板上に実装することにより製
造されてきた。

【０００３】ところが、最近、電子機器のより広範な利
用を図るべく、電子機器に用いられる半導体装置は小型
化，軽量化，省電力化及びコストの削減を要求されてお
り、特に、デジタル情報家電分野はその傾向が強い。そ
して、このような電子機器産業界の要請に応じて、半導
体産業はその重心をメモリからシステムＬＳＩに移行さ
せることを余儀なくされている。

【０００４】かかるシステムＬＳＩは、具体的には、メ
モリや各種の論理回路を１つのチップ上に設けることに
より実現される。システムオンチップ化のためには、異
なる構造を有するトランジスタ等の素子を共通の基板上
に形成するためのプロセス上の技術が必要であることは
いうまでもないが、設計技術においても大きな変革が要
求される。

【０００５】そこで、このようなシステムオンチップ化
に対応した設計技術として、ある機能を実現する多くの
セルからなる１つのブロック（例えば機能ブロックと呼
ばれるもの）を設計するためのデータを予め用意してお
いて、このデータを利用して、各ブロックを組み合わせ
た所望のシステムＬＳＩを設計することが提案されてい
る。その場合、各機能ブロックごとに機能を実現するた
めの構造が定められているので、半導体装置全体の設計
においては、各機能ブロック間の配線や周辺回路の設計
を行なうだけで済む。このようにして、設計効率の大幅
な向上を図ろうとするものである。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来の設計手法では、論理設計，レイアウト設計などの下
位側の設計において設計されたブロックのうち何を利用
し、それらをどのように配置，配線するなどの設計を行
なうだけなので、各ブロック内の一部の要素のみを利用
するなど、ブロックをフレキシブルに活用することがで
きない。そのために、システムＬＳＩに対する小型化な
どの多彩な要求を十分満たすことができないおそれがあ
る。

【０００７】本発明は、上記従来の設計手法の問題点に
鑑み、上記従来のようなブロックを用いた設計手法に変
わる新たな設計システムを構築することを目的として成
されたものであり、特に、１つのまとまったコアとして
把握される要素のデータをフレキシブルに利用しうる状
態で格納した集積回路装置の設計用データベース及びこ
れを利用した集積回路装置の設計方法を提供することを
目的とする。

【０００８】

【課題を解決するための手段】本発明の第１の集積回路
装置の設計用データベースは、集積回路装置を設計する
ために必要なデータを格納する複数のＶＣ（バーチャル
・コア）からなるＶＣクラスタを備え、該ＶＣクラスタ
を抽象化の度合いに応じて上位から下位まで複数の層に
階層化してなる集積回路装置の設計用データベースであ
って、上記ＶＣクラスタは、上記ＶＣクラスタの階層化
された各層に応じた同数の層に階層化され、上記ＶＣの
機能及び上記ＶＣを用いて構成されるシステムの機能を
検証するために必要なデータを格納するテストクラスタ
を備えている。

【０００９】これにより、集積回路装置の検証を行なう
際に、階層化されたＶＣクラスタの各層毎に仕様，動
作，機能などの検証が可能となる。

【００１０】上記テストクラスタは、テストベンチ，テ
ストシナリオ，タスク及びモデルのうち少なくともいず
れか１つを含むことが好ましい。

【００１１】本発明の第２の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のＶＣ（バーチャル・コア）クラスタ
を備え、各ＶＣクラスタを抽象化の度合いに応じて上位
から下位まで複数の層に階層化してなる集積回路装置の
設計用データベースであって、上記ＶＣクラスタの階層
化された各層に応じた同数の層に階層化され、上記各Ｖ
Ｃを組み合わせて上記集積回路装置を構築したときのシ
ステムの検証を行なうためのシステム検証用データベー
スを備えている。

【００１２】これにより、集積回路装置のある部分だけ
ではなくシステム全体としての仕様，動作，機能などの
検証が可能となる。

【００１３】上記第２の集積回路装置の設計用データベ
ースにおいて、上記システム検証用データベースには、
上記ＶＣクラスタの階層化された各層に応じた同数の層
に階層化された上記ＶＣの機能及びＶＣを用いて構成さ
れるシステムの機能を検証するために必要なデータを格
納するテストクラスタが配設されていることが好まし
い。

【００１４】上記第２の集積回路装置の設計用データベ
ースにおいて、上記システム検証用データベースには、
上記ＶＣクラスタの階層化された各層に応じた同数の層
に階層化され、ＶＣの周辺に接続されシステムの検証に
用いられる周辺モデルクラスタが配設されていることが
好ましい。

【００１５】本発明の第３の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のＶＣ（バーチャル・コア）クラスタ
を備え、上記ＶＣクラスタに、集積回路装置を構成する
ために必要な仕様・動作レベルのデータを格納する仕様
・動作ＶＣと、上記各仕様・動作ＶＣが格納しているデ
ータが示す仕様・動作を満たすために必要なＲＴレベル
（レジスター・トランスファレベル）のデータを格納す
るＲＴ−ＶＣとを配置してなる集積回路装置の設計用デ
ータベースであって、上記集積回路装置の機能を検証す
るために用いられる検証目的別に分けられた目的別機能
検証モデルを、上記ＲＴ−ＶＣとリンクさせて備えてい
る。

【００１６】これにより、集積回路装置の機能検証をそ
の目的に応じて迅速に行なうことが可能となる。

【００１７】目的別機能検証モデルには、機能検証時に
おける信号をクロックの半周期の倍数に変更してなる同
期化モデルや、記述最適化モデルがある。

【００１８】記述最適化モデルには、集積回路装置の実
動作で使用される処理のうち機能検証時において使用さ
れない処理を削除してなるモデル、上記ＶＣクラスタ内
の各層に対応した回路データにおいて、互いに階層が異
なる複数の層同士に亘る信号線を単一化してなるモデ
ル、集積回路装置の回路記述の形式を機能検証に用いる
シミュレータの処理速度が最も高い形式に統一してなる
モデル、機能検証を行なう集積回路装置のうち機能検証
時に動作しない部分の記述を削除してなるモデル、異常
動作などを警告する手段を備えたモデルなどがある。

【００１９】本発明の第４の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のＶＣ（バーチャル・コア）からなる
ＶＣクラスタを備え、該ＶＣクラスタを抽象化の度合い
に応じて上位から下位まで複数の層に階層化してなる集
積回路装置の設計用データベースであって、ＶＣ本体内
の故障検査を最適化するための手法に関する情報を備え
ている。

【００２０】これにより、テストコストを最小化するた
めの故障検査などに利用できる情報の提供を図ることが
できる。

【００２１】本発明の第５の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のＶＣ（バーチャル・コア）からなる
ＶＣクラスタを備え、該ＶＣクラスタを抽象化の度合い
に応じて上位から下位まで複数の層に階層化してなる集
積回路装置の設計用データベースであって、ＶＣ本体内
の動作回数を解析するためのモデルを備えている。

【００２２】これにより、動作回数の少ないあるいは均
一化された低消費型で信頼性の高い集積回路装置の設計
に利用できるモデルの提供を図ることができる。

【００２３】本発明の第５の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のＶＣ（バーチャル・コア）からなる
複数のＶＣクラスタを備え、該ＶＣクラスタを抽象化の
度合いに応じて上位から下位まで複数の層に階層化して
なる集積回路装置の設計用データベースであって、上記
複数のＶＣクラスタを組み合わせてシステムＬＳＩを構
築するために利用可能なモデルであって、各ＶＣクラス
タにおける相異なる層のＶＣを組み合わせるためのつな
ぎのモデルとなるＶＣインターフェースモデルを備えて
いるこ。

【００２４】これにより、複数のＶＣクラスタの設計レ
ベルが一致していない状態でも、円滑なシミュレーショ
ンを行なうことが可能になる。

【００２５】本発明の集積回路装置の設計方法は、集積
回路装置を設計するために必要なデータを格納する複数
のＶＣ（バーチャル・コア）クラスタを備え、各ＶＣク
ラスタを抽象化の度合いに応じて上位から下位まで複数
の層に階層化してなるＶＣデータベースを用いた集積回
路装置の設計方法であって、上記上記集積回路装置の検
証要求に応じて、上記ＶＣデータベースのＶＣクラスタ
に関する情報を入力し、集積回路装置の検証のためのテ
ストクラスタを生成するステップを含んでいる。

【００２６】この方法により、検証に必要なデータや検
証の手順に関する記述，タスクなどを自動的に生成する
ことが可能になる。

【００２７】本発明の第２の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のＶＣ（バーチャル・コア）クラスタを備え、
各ＶＣクラスタを抽象化の度合いに応じて上位から下位
まで複数の層に階層化してなるＶＣデータベースを用い
た集積回路装置の設計方法であって、上記上記集積回路
装置の検証要求に応じて、上記ＶＣクラスタの機能レベ
ルのＶＣにリンクさせて、上記集積回路装置の機能を検
証するために用いられる検証目的別に分けられた目的別
機能検証モデルを生成するステップを含んでいる。

【００２８】この方法により、集積回路装置の機能検証
をその目的に応じて迅速に行なうことができる。

【００２９】この目的別機能検証モデルには、上述のも
のがある。

【００３０】本発明の第３の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のＶＣ（バーチャル・コア）クラスタを備え、
各ＶＣクラスタを抽象化の度合いに応じて上位から下位
まで複数の層に階層化してなるＶＣデータベースを用い
た集積回路装置の設計方法であって、上記ＶＣクラスタ
の階層化された各層に応じた同数の層に階層化され、上
記各ＶＣを組み合わせて上記集積回路装置を構築したと
きのシステムの検証を行なうためのシステム検証用モデ
ルを生成するステップを含んでいる。

【００３１】この方法により、システム全体の検証の容
易性や迅速性を図ることができる。

【００３２】本発明の第４の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のＶＣ（バーチャル・コア）クラスタを備え、
各ＶＣクラスタを抽象化の度合いに応じて上位から下位
まで複数の層に階層化してなるＶＣデータベースと検証
のためのＣＰＵとを用いた集積回路装置の設計方法であ
って、シミュレーションの結果に応じて上記ＶＣデータ
ベースからＶＣを取り出す一方、シミュレーションの結
果から使用するＣＰＵに関するパラメータを抜き出し
て、使用するＣＰＵのパラメータに適合したインターフ
ェースを選択又は生成して上記ＶＣ内に格納するステッ
プを含んでいる。

【００３３】この方法により、シミュレーション時にイ
ンターフェースを使用するＣＰＵに適合させるための処
理を逐一行なう必要がなくなり、迅速なシミュレーショ
ンを行なうことが可能になる。

【００３４】上記第４の集積回路装置の設計方法におい
て、例えば、上記インターフェースが上記ＣＰＵのバス
との間で信号を授受するためのバスインターフェースで
ある場合には、上記バスインターフェースを上記ＶＣ内
においてＶＣの機能本体部と分離して格納し使用するＣ
ＰＵのプロトコルに合わせて生成することにより、迅速
なシミュレーションが可能になる。

【００３５】本発明の第５の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のＶＣ（バーチャル・コア）クラスタを備え、
各ＶＣクラスタを抽象化の度合いに応じて上位から下位
まで複数の層に階層化してなるＶＣデータベースを用い
た集積回路装置の設計方法であって、上記ＶＣ本体内の
動作回数を解析するステップを含んでいる。

【００３６】この方法により、低消費型で信頼性の高い
集積回路装置を設計することが可能となる。

【００３７】本発明の第６の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のＶＣ（バーチャル・コア）クラスタを備え、
各ＶＣクラスタを抽象化の度合いに応じて上位から下位
まで複数の層に階層化してなるＶＣデータベースを用い
た集積回路装置の設計方法であって、上記ＶＣ本体内の
故障検査を最適化するためのステップを含んでいる。

【００３８】この方法により、故障検査のためのテスト
コストや制約条件を考慮した集積回路装置の設計が可能
になる。

【００３９】

【発明の実施の形態】以下、本発明の実施形態につい
て、ＶＣ，ＶＣＤＳ，ＶＣＤＢ等の概念の定義と、ＶＣ
ＤＳの概略構成と、各部の詳細な内容とに分けて説明す
る。

【００４０】［ＶＣ，ＶＣＤＳ，ＶＣＤＢの概念］ま
ず、本発明におけるＶＣ及びＶＣＤＳの概念について説
明する。

【００４１】本発明におけるＶＣ（バーチャル・コア）
とは、ＩＰ（機能ブロック）としばしば同義に使用され
るバーチャルコンポーネントとしての”ＶＣ”とは異な
る概念であって、１つのまとまったブロックで構成され
るシステムＬＳＩの設計を対象としており、その中で
も、再利用が可能なハードウェア，ソフトウェアを含む
データを指すものとする。そして、ＶＣＤＳ（バーチャ
ル・コア・デザイン・システム）とは、このＶＣを利用
してシステムＬＳＩのハード，ソフトを最適化するため
のシステム全体を指すものとする。また、ＶＣＤＢ（バ
ーチャル・コア・データベース）とは、ＶＣを利用した
設計のために用いられるデータベースを指すものとす
る。

【００４２】［ＶＣＤＳの概略構成］図１は、本発明の
実施形態に係るシステムＬＳＩ設計のためのデザインシ
ステム（ＶＣＤＳ）の構成を概念的に示す図である。

【００４３】図１に示すように、本実施形態に係るデザ
インシステムは、システムの設計のためのデータの格納
層であるＶＣＤＢ１００（ＶＣデータベース）と、ＶＣ
ＤＢ１００の最適化などを行うための制御システムであ
るＶＣＤＢＭＳ２００（ＶＣＤＢマネージメントシステ
ム）とにより構成されている。

【００４４】ＶＣＤＢ１００には、ＶＣの集合体として
捉えられるＶＣクラスタ３００と、このＶＣクラスタ３
００中のＶＣの構造を決定するためのアーキテクチャ情
報４０１と、システム検証データ４０２とが含まれてい
る。

【００４５】ＶＣクラスタ３００には、仕様で記述され
るデータを格納するバーチャル・コアである仕様層（仕
様ＶＣ３０１）と、動作で記述されるデータを格納する
動作層（動作ＶＣ３０２）と、ＲＴレベル（レジスター
・トランスファレベル）で記述されるデータを格納する
バーチャル・コアである機能層（ＲＴ−ＶＣ３０３）と
からなる本体部がある。また、ＶＣクラスタ３００に
は、パラメタライズされたテストパターンを有すると共
に回路のシミュレーションを行なうためのテストクラス
タ３０４と、シミュレーションなどを行なって各ＶＣの
性能を評価するための性能情報３０５とが存在する。

【００４６】性能情報３０５には、例えば面積，スピー
ドなどのパラメータである性能指標が組み込まれてお
り、例えばＲＴレベルでは、ある値をかなり正確に算出
することができる。また、実際にあるＲＴレベルでハー
ドを実現したことがあれば、その結果も性能指標に組み
込んでおくことができる。

【００４７】また、ＶＣクラスタ３００内には、各々Ｖ
Ｃクラスタ本体の１つ又は複数のＶＣにリンクして、以
下の要素が組み込まれている。まず、仕様ＶＣ３０１
（仕様層），動作ＶＣ３０２（動作層），ＲＴ−ＶＣ３
０３（機能層）にリンクした動作回数を解析するモデル
３１０が組み込まれている。また、ＲＴ−ＶＣ３０３
（機能層）にリンクした目的別機能検証モデル３２０が
組み込まれている。さらに、ＲＴ−ＶＣ３０３（機能
層）にリンクした，スキャン，ＢＩＳＴなどＶＣにどの
テストを行なうことができるかなどの情報に関する故障
検査手法情報３３０が組み込まれている。

【００４８】アーキテクチャ情報４０１には、実際にそ
れぞれのＶＣをどう使用するかということの情報が含ま
れている。例えばあるタスクをソフトウェアで実現する
場合には、「それを実行するプロセッサはなにを使用す
るのか」、「バス（インターフェイス）はなにを使用す
るのか」、「電源，クロック供給方式はどうするか」、
「論理合成する際のテスト方式はなにを用いるか」、
「命名規則の制約（ツールの制約や重複防止のための規
則）はどうか」など、そのシステムＬＳＩに必要な種々
の情報が含まれている。

【００４９】システム検証データベース４０２は、ＶＣ
を組み合わせた１つのＬＳＩを構成する場合に、それを
機能検証するためのデータベースとなるものである。こ
のシステム検証データ４０２には、共用テストクラスタ
４１０と、周辺モデルクラスタ４２０と、ＶＣインター
フェースモデルとが組み込まれている。

【００５０】共用テストクラスタ４１０やＶＣクラスタ
３００内のテストクラスタ３０４は、テストベンチ，テ
ストシナリオ，タスク，モデルを含む。テストベンチと
は、テスト用システム構造及び機能モデルからなってい
る。テストシナリオとは、システムレベルの検証の流
れ、システム動作シーケンスをいう。タスクとは、ＶＣ
を初期化するタスクあるいは特定機能を実行させるタス
クをいう。モデルとは、テストベンチの構成で使用され
るシミュレーションモデル，ＶＣモデルあるいは周辺シ
ミュレーションモデルへのリンクをいう。これらのテス
トクラスタの具体的な構成例については後述する。

【００５１】周辺モデルクラスタ４２０は、システム検
証を行なうときに使用するＶＣの周辺のモデルであっ
て、例えば外部メディア，外部メモリ，通信用ＬＳＩに
おける伝送路，センサーなどを記述したモデルなどがあ
る。ＶＣだけでなくこのような周辺モデルを組み合わせ
ることにより、全体のシステム検証を円滑に行なうこと
が可能になる。ＶＣインターフェースモデルは、システ
ムシミュレーションを行なう際に各ＶＣを係合させてシ
ミュレーションを行なうためのつなぎのモデルとなる部
分である。

【００５２】また、ＶＣＤＢＭＳ２００は、ＶＣＤＢ１
００に対する登録や、ＶＣＤＢ１００の外方からの検
索，インスタンスの生成，その他下記に説明する各種の
処理を行なう。登録には、新たなコアとして登録するほ
か、既存ＶＣを参照して新たなＶＣを生成し、そのＶＣ
の機能を改変したり、ＶＣ内のデータの追加登録を行な
ったり，差分管理情報を格納したりすることが含まれ
る。検索とは、どのレベルのＶＣでどういう種類の情報
が欲しいかということの検索である。

【００５３】そして、ＶＣＤＢＭＳ２００内には、テス
トシナリオ生成，目的別検証用モデル（シミュレーショ
ンモデル）の生成，システム検証モデル（システムシミ
ュレーションモデル）の生成などを行なう機能検証支援
手段５００と、動作回数解析及び回路最適化手段６００
と、ＶＣインターフェース合成手段７００と、ＶＣ故障
検査方式の選択・最適化や故障検査スケジュールの立案
を行なうための故障検査戦略最適化手段８００とが設け
られている。

【００５４】図２は、本実施形態のＶＣＤＳにおける設
計の基本的な流れを示す図である。同図に示すように、
仕様レベル，動作レベル及びＲＴレベルのいずれにおい
ても、記述，検証，評価，合成の手順によりＶＣの生
成，改変などが行なわれる。例えば、仕様レベルにおい
ては、仕様ＶＣであるＳ１，Ｓ２が選び出されたり、新
たなＶＣであるＳ３が生成されたりする。その際、図中
矢印に示す方向に沿ってデータが流れて、データの記
述，検証，評価が行なわれ、評価はフィードバックされ
る。動作レベルでは、各仕様ＶＣであるＳ１，Ｓ２，Ｓ
３に対応した動作ＶＣであるＤ１，Ｄ２，Ｄ３が生成さ
れるが、各ＶＣはハードウェア，ソフトウェアに機能分
割される。また、ＲＴレベルでは、各動作ＶＣであるＤ
１，Ｄ２，Ｄ３に対応するＲＴ−ＶＣであるＲ１，Ｒ
２，Ｒ３が生成されるとともに、これらを接続するバ
ス，ＣＰＵ，メモリ等が生成される。つまり、より具体
化されることになる。

【００５５】各々のタスクは、外部入出力部及び仕様Ｖ
Ｃと状態遷移などで記述されている。仕様ＶＣは、状態
遷移，論理，真理値表などを表現できる言語あるいは図
形で記述されている。

【００５６】このように、各階層にＶＣを配置してこれ
らを総合的に管理することにより、従来の機能ブロック
とは異なり、フレキシブルに利用できるデータベースの
提供を図ることができる。

【００５７】図３は、図１に示すシステムの機能部分を
抜き出して示すブロック回路図である。同図において、
ＶＣクラスタを格納しているデータベース格納層に情報
を入力するための入力部と、データベース格納層からの
出力情報を受ける出力部と、データベース格納層，入力
部及び出力部を制御する制御部とを有する。ＶＣクラス
タには、仕様ＶＣを生成する仕様層と動作ＶＣを生成す
る動作層とを含む仕様動作層と、ＲＴ−ＶＣを生成する
ＲＴ層という機能が存在する。このうち、仕様層と動作
層とは必ずしも明確に区分できない場合があるので、仕
様動作層と一括して示されている。ここで、動作とは１
つの仕様に対してソフトウェア，ハードウェアの割り当
てを定めたものであって、一般的には１つの仕様に対し
て複数の動作がある。ＲＴ（レジスター・トランスフ
ァ）とは、動作に対してハードウェア的に実現できるも
のであって、一般的には１つの動作に対して、重視する
パラメータの相違などに応じた何種類かの実現方法があ
る。すなわち、後に詳しく説明するように、１つの仕様
ＶＣに対して複数の動作ＶＣを、１つの動作ＶＣに対し
て複数のＲＴ−ＶＣをそれぞれ階層的に有しているのが
一般的である。ただし、仕様と動作とはいずれも機能的
な概念を表すものともいえるので、その区別が困難な場
合もあり、その場合には、仕様・動作ＶＣとしてデータ
ベースを持っておくことも可能である。

【００５８】［ＶＣクラスタの構成］次に、図１に示す
ＶＣＤＳの各部の詳細な構造や機能などについて、それ
ぞれ各部に分けて説明する。

【００５９】（ＶＣクラスタ本体部の構成）図４は、Ｖ
Ｃクラスタ本体部の機能を詳細に説明する図である。同
図に示すように、仕様層においてある機能を表現する仕
様ＶＣがあると、その下流側の動作層においてはそれを
実現するための複数の動作ＶＣ１，動作ＶＣ２が一般的
には存在し、さらに下流側のＲＴ層においては各動作Ｖ
Ｃ１，動作ＶＣ２を実現するためのそれぞれ複数のＲＴ
−ＶＣ１ａ，ＲＴ−ＶＣ１ｂ，ＲＴ−ＶＣ２ａ，ＲＴ−
ＶＣ２ｂが一般的には存在する。例えば、”乗算”とい
う１つの仕様に対し、”乗算”を実現するための動作は
複数の足し算とシフトなどの動作の組み合わせからなる
ので、複数通りの動作が存在するのが一般的である。も
ちろん、下流側に１つのＶＣしか存在しないこともあり
得る。図４に示す例では、例えば”乗算”という１つの
仕様ＶＣに対し、遅延を重視した実現方法が動作層ＶＣ
１であり、（占有）面積を重視した実現方法が動作層Ｖ
Ｃ２である。そして、各層ごとにインスタンスＶＣを生
成して付加する機能が備わっており、図４には、例とし
てＲＴ−ＶＣ１ａ，ＲＴ−ＶＣ１ｂ，ＲＴ−ＶＣ２ａ，
ＲＴ−ＶＣ２ｂにおいて、それぞれ１又は複数のインス
タンスＶＣを生成する機能が表わされている。

【００６０】図５は、本実施形態における各ＶＣの構造
を示す図である。仕様層，動作層，ＲＴ層などの各階層
のＶＣには、後述する設計データ（図）と、テストベク
タなどの検証データと、面積，遅延（，消費電力）など
の性能情報と、対象ＶＣの上位概念を持つ上位層ＶＣ，
下位概念を持つ下位層ＶＣなどに関するリンク情報とな
る上下層（親子）情報と、ＶＣ作成時に参照した同一層
のＶＣや参照されたＶＣなどに関する派生情報と、同一
層（動作層など）に属するＶＣ間で共有する情報があれ
ばその共有情報と、追加や修正があった場合にはその改
変内容と、例えばパラレル又はシリアル又はＰＣＩパス
などのバスを生成するためのインターフェイス情報とが
備えられている。

【００６１】図６は、各層のＶＣのデータ及び性能情報
の関係を示す図であって、同図の右側には、（占有）面
積と遅延とを性能評価のパラメータとして採用したとき
の各層の性能情報の例が示されているが、同図の左側に
は、後述する図７〜図９に例示するような各層の設計デ
ータや検証データが存在するが、図６においては説明を
簡単にするために図示を省略する。以下、各層の内容に
ついて説明する。

【００６２】−仕様層− 仕様層は機能とでもいうべき基本的な入出力関係を規定
する部分であるので、仕様層内の設計データには、入出
力信号の種別や、テキストベースのデータ，プロトコル
などの規格、ある規格に合わせるための目標性能などの
性能、ドキュメントとして与えられている機能仕様があ
る。仕様検証モデルは、ＦＳＭ（状態遷移），ＣＦＧ
（コントロールフローグラフ），ＤＦＧ（データフロー
グラフ）などで表現されている仕様記述（言語又は図）
である。具体的なフォーマットの例としては、例えばＶ
ＨＤＬ，ＳＤＬ，ＬＯＴＯＳ，Ｃ／Ｃ＋＋などというも
のである。図７は、ＳＤＬというフォーマットで記述さ
れたある設計データの例である。

【００６３】−動作層− 動作層は、アーキテクチャ情報と、ハードウェア部と、
ソフトウェア部とに分かれている。アーキテクチャ情報
は、対象プロセッサ名、ＯＳ名、ハードウェア，ソフト
ウェアの通信方法などを含んでいる。例えば、プロセッ
サとＯＳとシミュレーションとを組み合わせる場合に
は、使用するプロセッサはＳｐａｒｃ，Ｐｅｎｔｉｕｍ
などで、使用するＯＳはＵＮＩＸ，Ｗｉｎｄｏｗｓなど
で、使用するハードウェア，ソフトウェアの通信方法は
ＩＰＣ，ＰＬＩなどであって、これらの適当な組み合わ
せを記述すると共に、必要な前提条件などを記述してお
く。ただし、ＣＰＵはなくてもよい場合がある。また、
ハードウェア部には、仕様層に対して具体化した機能が
ドキュメントとして残されており、具体的には、仕様に
なかった詳細な動作モードが記述されている。図８は、
ハードウェア部に格納されているデータの例を示す図で
ある。ＶｅｒｉｌｏｇＨＤＬ，ＶＨＤＬなどのハードウ
ェア記述言語で記述されている。ソフトウェア部の内容
は、ソースコード（例えばＣ／Ｃ＋＋）により記述され
る。図９は、ソフトウェア部に格納されたデータの例を
示す図である。

【００６４】図１０は、動作層の検証の際に使用される
環境を示す図である。ハードウェア部（ＨＷ）と、ソフ
トウェア部（ＳＷ）と、ＣＰＵが存在する場合にはＣＰ
Ｕと、これらを接続する通信手段（Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎ）とが存在している。場合によっては、通信手
段とソフトウェア部との間にＯＳが介在していることも
ある。つまり、この状態では、バスの接続は未定であ
る。

【００６５】−ＲＴ層− 次に、ＲＴ層も基本的には、上述の動作層と同様に、ア
ーキテクチャ情報と、ハードウェア部と、ソフトウェア
部とを備えている。ただし、図１１に示すように、ＲＴ
層においては、ハードウェア部（ＨＷ）と、ＣＰＵと、
メモリ（ＭＥＭ）と、ソフトウェア部（ＳＷ），ＯＳと
を接続するバスが形成されている。つまり、通信方法に
ついても、どのように接続するのかというレベルまで具
体化され、ハードウェアに確実に具現化できる，つまり
論理合成できるものになっている。そして、ハードウェ
ア部及びソフトウェア部の双方に、メタ層とインスタン
ス層とが存在する。ただし、インスタンス層とは、変数
をパラメータとして記述されているメタ層の変数を定数
で置き換えたものである。図１２は、ＲＴ層におけるメ
タとインスタンスとの例を示す図である。

【００６６】ＲＴ層内のアーキテクチャ情報としては、
以下のような情報がある。

【００６７】まず、プロセッサ（ＣＰＵ）情報として、
動作層及びＲＴ層で使用する協調検証モデルがある。こ
れはプロセッサごとに存在する。

【００６８】次に、バス（ＩＦ）情報として、バスの信
号の種別や幅などの情報や、バスのプロトコル（タイミ
ング）がある。これらは、プロセッサを各ハードウェア
を接続するための内容が含まれている。

【００６９】テスト方式に関する情報として、テスト方
式と必要な機能・仕様（専用端子），付加回路）があ
る。例えばＦｕｌｌ Ｓｃａｎの方式であれば、Ｓｉｎ
（スキャンイン），Ｓｏｕｔ（スキャンアウト），Ｓｃ
ｌｋ（スキャンクロック），ＴＥの信号などの情報が必
要である。バウンダリースキャンテスト方式の１つであ
るＪＴＡＧを採用するのであれば、制御端子やＴＡＰコ
ントローラ回路などの情報が必要である。外部から直接
それぞれのコアをテストする分離テストを行なうのであ
れば、テストモード端子，セレクタ回路などの情報が必
要である。命名規則としては、例えば「モジュール名は
英数字の小文字１６字以下であること」などいう，生成
したインスタンスＶＣを処理するＥＤＡツールごとの制
約や、「モジュール名の先頭に、”Ａ９８１００５ Ｎ
を付加すること」などという，同じ名称で異なるインス
タンスＶＣを生成しないための制約などがある。

【００７０】−各層における性能情報− 仕様層において、図４に示す仕様ＶＣがある場合、この
仕様ＶＣの性能を面積と遅延で表すと図６の右上部に示
す範囲（ハッチング部）である。そして、この仕様ＶＣ
に対して、図４に示すような遅延を重視した実現方法で
ある動作ＶＣ１と、面積を重視した実現方法である動作
ＶＣ２とがあった。図６の右中央部に示すように、動作
ＶＣ１，動作ＶＣ２の範囲は、それぞれハッチングが施
された遅延の小さい領域及び面積の小さい領域である。
さらに、ＲＴ層には、図４に示すように、動作ＶＣ１に
対するＲＴ−ＶＣ１ａ，ＲＴ−ＶＣ１ｂと、動作ＶＣ２
に対するＲＴ−ＶＣ２ａ及びＲＴ−ＶＣ２ｂとがあっ
た。図６の右下部に示すように、各ＶＣの面積及び遅延
は具体的な曲線状のある点として定まる。

【００７１】ここで、性能情報には多数のパラメータが
あることから、各層の性能情報は実際には図６のような
平面座標系ではなく、多次元座標系で表されることにな
る。したがって、性能情報は、ＲＴ層においては多次元
空間内のある範囲又は点として、仕様層又は動作層にお
いては多次元空間内のある範囲として、それぞれ表され
ることになる。

【００７２】（ＶＣクラスタの外部の構成） −動作回数解析モデル− 図１３は、図１中の動作回数解析及び回路最適化手段の
処理を概念的に示すブロック図である。ブロック内のネ
ット長に比べてブロック間のネット長は長くなるので、
動作回数の多い配線がブロック間にある場合にはその配
線をブロック内に組み込む。これにより、配線容量が低
減し消費電力が削減される。また、例えば回路を並列化
して回路動作を分散させることにより、モジュール内の
動作回数を低減する。入力情報を交換しても出力結果が
異ならない複数のピンがある場合には、ピンに接続する
ネットを交換することにより内部動作回数を低減でき、
ネットの信号の遷移を均等化させることにより回路の劣
化を抑制することができる。さらに、フロアプラン時に
は合計の長さしか考慮されていなかったネット配線に関
して、動作回数を考慮したネット配線を行なうことによ
り、遅延制約に反しない範囲で動作回数の低減を図るこ
とができる。そして、このような処理を行なうためのモ
デルをＶＣＤＢ１００内に組み込むことにより、低消費
電力で信頼性の高いＬＳＩを設計することが可能にな
る。

【００７３】−目的別検証モデル− 図１４は、目的別機能検証モデル３２０の内容の例を示
す図である。同図に示すように、ＶＣクラスタ本体部の
ＲＴ−ＶＣ３０３には、実際の回路として表されるよう
なＲＴレベルの設計記述であるＲＴ−ＶＣ１，ＲＴ−Ｖ
Ｃ２，…が組み込まれている。これに加えて、機能検証
システムにおいても、ある特定の目的に応じて検証がで
きるような検証モデル（シミュレーションモデル）であ
る目的別機能検証モデル３２０が、各ＲＴ−ＶＣ１，Ｒ
Ｔ−ＶＣ２，…毎に組み込まれている。１つの目的別機
能検証モデル３２０には、例えば、同期化モデル３２
１、記述最適化モデル３２２、動作チェッカー組込モデ
ル３２４などが並列に配設されている。

【００７４】同期化モデル３２１は、通常単位時間で動
作するようなモデルに対し、同期クロック信号のサイク
ル毎にしか検証しないというものである。これは、実動
作ほどの正確さが不要な検証においては、細かい動作や
遅延などを省略してシミュレーションの高速化を図ろう
とするものである。

【００７５】記述最適化モデル３２２は、以下の目的で
設けられている。実際に回路化するには論理合成できる
ような記述が必要であるが、そのような記述を用いて検
証用のシミュレーションを行なうと遅くなりすぎる場合
がある。そこで、記述をシミュレーション向きに変換し
て、回路合成上はよくないがシミュレーション上は最適
になるようなモデル高速化するために記述最適化モデル
３２２と、この記述最適化モデル３２２とＶＣクラスタ
本体部のＲＴ−ＶＣ中の本来の回路記述との対応付けを
行なうためのリファレンス３２３とを備えている。

【００７６】動作チェッカー組込みモデル３２４は、後
述するように、ＶＣの使用上あるＶＣはどのような測り
方をすればよいかを示すモデルである。例えば、入力信
号にはある信号パターンを入れてはいけないとか、内部
状態においてもあるシーケンスで内部状態が遷移しては
いけないなどという禁止事項をシミュレーションモデル
に組み込んであり、そのような禁止事項がシミュレーシ
ョンの実行中に生じた場合には、エラー情報を返してく
るような仕組みが組み込んであるモデルである。この動
作チェッカー組込みモデルには、エラーがあったときエ
ラーの意味を解析するためのチェック結果解析情報３２
５が付設されている。つまり、ＶＣクラスタ本体部の各
ＶＣに入っている実際の回路に関する設計データそのも
のを用いて検証を行なうのではなく、目的に応じた最適
な検証を行なうためのモデルを備えている。

【００７７】図１５は、目的別機能検証モデル３２０内
の各モデルのうち特に同期化モデル３２１の使用方法を
示す図である。本実施形態における同期化モデル３２１
は、上述のようにクロックのサイクルだけに同期して検
証を行なわせるためのモデルである。しかし、ＶＣクラ
スタ本体部に同期化モデル３２１があるというだけで
は、高速の検証を行なわせるための同期化が困難である
ことが多い。そこで、共用テストクラスタ４１０中の各
ＲＴ−ＶＣや周辺モデルクラスタ４２０にも、ＶＣクラ
スタ本体部中の同期化モデルと同じ精度を有する同期化
テストクラスタ４１１，同期化モデル４２１がそれぞれ
組み込まれている。これらの同期化モデルの作り方につ
いては、後述する。

【００７８】−システム検証データベース− 図１６は、システム検証用データベース内において共用
テストクラスタ４１０，周辺モデルクラスタ４２０を用
いたテストの流れ（テストシナリオ）を示す図である。
同図に示すように、共用テストクラスタ４１０は、アプ
リケーション層４１１（仕様レベル）と、アーキテクチ
ャ層４１２（動作レベル）と、機能層４１３（機能レベ
ル）とに階層化されている。周辺モデルクラスタ４２０
は、アプリケーション層４２１（仕様レベル）と、アー
キテクチャ層４２２（動作レベル）と、機能層４２３
（ＲＴレベル）とに階層化されている。そして、システ
ム検証データベース４０２には、共用テストクラスタ４
１０と周辺モデルクラスタ４２０との間で、ＶＣクラス
タ本体部の各ＶＣ３０１，３０２，３０３と共通の階層
においてシミュレーションを行なうための仕様レベルシ
ステム検証モデルと、動作レベルシステム検証モデル
と、ＲＴレベルシステム検証モデルとが備えられてい
る。

【００７９】−故障検査戦略最適化手段− 図１７は、故障検査戦略最適化手段８００による故障検
査戦略を最適化する方法を示すブロック図である。同図
に示すように、設計要求がなされると、故障検査戦略最
適化手段８００により、ＶＣＤＢ１００からＲＴ層のＶ
Ｃ（ＲＴ−ＶＣ）と、故障検査方式とが選択される。設
計要求には、システムＬＳＩの要求仕様（面積，ピン
数，テスト時間，優先制約重み情報など）や、ＶＣ情報
がある。故障検査戦略最適化手段８００は、故障検査戦
略知識ベースを参照して、各種のパラメータを考慮した
最適化の演算を行ない、最適な故障検査戦略と、１チッ
プ故障検査制御回路とを生成する。

【００８０】ここで、上記ＶＣＤＢ１００には、複数の
機能が同じでテスト手法が互いに異なる複数のＶＣクラ
スタが格納されている。また、ＶＣＤＢ１００には、Ｖ
Ｃクラスタの１つについて、機能が同じでテストパター
ンが互いに異なる複数のテスト手法が格納されている。
さらに、ＶＣＤＢ１００には、複数のテスト手法につい
てのテストコストに関連する情報が格納されており、例
えば、集積回路装置の使用するピン数，テストパターン
長，集積回路装置の面積，故障検出率，テスト時間，設
計工数及び集積回路装置の歩留まりなどがある。また、
ＶＣＤＢ１００内には、テスト制約に関連する情報も格
納されており、例えば、ピンの状態，ダイナミック又は
スタティックであることの制限及びテストパターンの分
割に関する情報がある。

【００８１】次に、テストコストを最小化するための対
策について説明する。

【００８２】例えば、テストコストを面積とテスト時間
と設計工数の３つのパラメータによって評価するとす
る。この場合、総テストコストＣtotlは、面積コストＣ
sizeとテスト時間コストＣtimeと設計工数コストＣproc
の和として表される。

【００８３】Ｃtotl＝Ｃsize＋Ｃtime＋Ｃproc ところが、上述のように禁止事項やトレードオフになる
関係があるので、ユーザの重視度合いに応じて、面積コ
スト，テスト時間コスト，設計工数コストに対して、そ
れぞれ重み付けα，β，γをつけることにより、制約条
件を考慮したコストの評価を行なうことができる。

【００８４】その結果、テストコストを最小化するため
の評価関数は、下記式で表されることになる。

【００８５】 Ｃtotl＝α・Ｃsize＋β・Ｃtime＋γ・Ｃproc そして、上式に基づいてテストコストを最小化するため
のテスト手法を選択することが可能になる。ただし、評
価関数を構築するに際しては、上述の３つのパラメータ
だけでなく他のパラメータを組み込むことができる。

【００８６】このような故障検査最適化手段８００を設
けることにより、禁止されるテスト種類の組み合わせや
トレードオフ関係にあるテスト種類を選択するという制
約条件下において、テストコストを最小化することが可
能になる。

【００８７】−ＶＣ合成インターフェースモデル− ＶＣインターフェースモデルとは、ＶＣクラスタのうち
相異なる層（例えば仕様層とＲＴ層）のＶＣモデルを組
み合わせ、ＶＣベースのシステムＬＳＩシステムシミュ
レーション（ミックスレベル）を行なうためのシミュレ
ーションモデルである。

【００８８】一般に、シミュレーションは、抽象度の高
い層から順に，つまり仕様層，動作層，ＲＴ層の順にト
ップダウンで行なわれる。ところが、設計の進め方によ
っては、あるＶＣにおいてはどのＲＴ−ＶＣを用いるか
まで具体的に決まっているが、別のＶＣではまだ仕様Ｖ
Ｃまでしか決まっていない状態で、回路全体のシミュレ
ーションを行ないたいときがある。ところが、共通の層
でしかシミュレーションを行なうことができないと、シ
ステムＬＳＩのシミュレーションにおいて、仕様・動作
層の設計を行なう段階で部分的にＲＴ層のＶＣを組み込
んだシミュレーションや、ＲＴ層のＶＣにおけるシミュ
レーションで一部に仕様層のＶＣを組み込んだシミュレ
ーションを容易に実施することができず、設計の効率化
を図ることができない。

【００８９】一般に、シミュレーションは抽象度の高い
層から順に，つまり仕様層，動作層，ＲＴ層の順にトッ
プダウンで行なわれる。ところが、設計の進め方によっ
ては、あるＶＣにおいてはどのＲＴ−ＶＣを用いるかま
で具体的に決まっているが、別のＶＣではまだ仕様ＶＣ
までしか決まっていない状態で、回路全体のシミュレー
ションを行ないたいときがある。また、シミュレーショ
ンの際にＶＣによって求められる精度が異なる場合に
は、可能な限り抽象的なレベルでシミュレーションを行
なったほうが高速化を図ることができる。

【００９０】そこで、例えばアーキテクチャ層ＶＣイン
ターフェースにより、ＶＣ−Ａ，Ｂ，ＣについてはＲＴ
レベルを、ＶＣ−Ｘについては動作レベルを、ＶＣ−Ｙ
については仕様レベルを用いることにより、レベルの異
なるモデルを組み合わせてシミュレーションを行なうこ
とができる。ＶＣインターフェースモデルとは、このよ
うにレベルの異なるモデルを組み合わせてシミュレーシ
ョンを行なう際に用いられるつなぎのモデルである。Ｖ
Ｃインターフェースモデルは、アプリケーション層やア
ーキテクチャ層から見ると、マイコン制御における状態
遷移図のようなレベルのモデルである。

【００９１】図５３は、ＶＣインターフェースモデルの
構成を示すブロック図である。同図に示すように、ＶＣ
インターフェースモデルは、ＶＣクラスタの仕様層，動
作層，ＲＴ層のデータをそれぞれ入力する仕様層入力
部，動作層入力部，ＲＴ層入力部と、該各入力部からの
入力データを出力先のデータ転送レートに応じて転送レ
ートを変換する転送レート変換手段と、出力先のデータ
精度に応じて各データの精度を変換するデータ精度変換
手段と、出力先のプロトコルに応じて各データのプロト
コルを変換するプロトコル変換手段と、これらの各変換
手段で変換されたデータをＶＣクラスタの仕様層，動作
層，ＲＴ層にそれぞれ出力する仕様層出力部，動作層出
力部，ＲＴ層出力部とを備えている。例えば、仕様層の
入出力はデータファイル形式，実数で取り扱われ、動作
層の入出力は同期転送，整数で取り扱われ、ＲＴ層の入
出力は同期転送，有限ビット列，同期信号，イネーブル
信号制御で取り扱われる。

【００９２】図５４は、ＶＣインターフェースモデルを
組み込んだＶＣＤＢ１００を利用してシステムのシミュ
レーションを行なう際に（例えば機能検証支援手段５０
０により）生成されるシステムシミュレーションモデル
の一例を説明するためのブロック図である。ＶＣＤＢ１
００内には、ＶＣインターフェースモデルと、コントロ
ールＶＣクラスタ，信号圧縮ＶＣクラスタ，メモリＶＣ
クラスタなどのＶＣクラスタとが組み込まれている。そ
して、機能検証支援手段５００により、システムシミュ
レーションモデルとして例えば以下の要素が生成され
る。例えばＶＣＤＢ１００内のコントローラＶＣクラス
タの動作ＶＣを利用してコントローラ動作ＶＣが生成さ
れる。ＶＣＤＢ１００内の信号圧縮ＶＣクラスタの仕様
ＶＣを利用して信号圧縮仕様ＶＣが生成される。ＶＣＤ
Ｂ１００内のメモリＶＣクラスタのＲＴ−ＶＣを利用し
てメモリＲＴ−ＶＣが生成される。そして、ＶＣＤＢ１
００内のインターフェースＶＣモデルを利用して、シス
テムシミュレーションモデル内に生成されたコントロー
ラ動作ＶＣと信号圧縮仕様ＶＣという互いに異なる層の
２つのＶＣ同士をつなぐための第１ＶＣインターフェー
スモデルが生成される。また、システムシミュレーショ
ンモデル内に生成されたコントローラ動作ＶＣ，信号圧
縮仕様ＶＣ及びメモリＲＴ−ＶＣというそれぞれ異なる
層の３つのＶＣ間をつなぐための第２ＶＣインターフェ
ースが生成される。

【００９３】図５５は、システムシミュレーションモデ
ル内における第２ＶＣインターフェースモデルの役割を
説明するためのブロック図である。上述のように、仕様
層の入出力はデータファイル形式，実数で取り扱われ、
動作層の入出力は同期転送，整数で取り扱われ、ＲＴ層
の入出力は同期転送，有限ビット列，同期信号，イネー
ブル信号制御で取り扱われる。そして、第２ＶＣインタ
ーフェースモデルは、例えば信号圧縮仕様ＶＣとメモリ
ＲＴ−ＶＣとの間をつなぐために、パラレル／シリアル
転送変換，同期読み出し，有限ビット幅への丸め込みな
どの機能を備えている。そして、第２ＶＣインターフェ
ースモデルは、信号圧縮仕様ＶＣに対してはデータファ
イル，遅延時間０，実数でデータを授受する一方、メモ
リＲＴ−ＶＣに対しては有限ビット幅（例えば１６ビッ
ト幅）での同期転送，バスプロトコルありなどによって
データを授受するような構成となっている。

【００９４】このようなＶＣインターフェースモデルを
備えることにより、トップダウンにシステムＬＳＩを設
計する際に、異なる層のＶＣモデルを組み合わせたシミ
ュレーションモデルを容易かつ柔軟に構築することがで
き、設計の効率化を図ることができる。

【００９５】［機能検証のための各種手段と生成された
モデル］ここでは、図１に示すＶＣＤＢＭＳ２００内の
各手段によるマネージメント方法と、その結果生成され
る検証のための各種モデルとについて説明する。生成さ
れたモデルは、図１に示すＶＣＢＤ１００内のいずれか
に組み込まれているのが原則であるが、必ずしもＶＣＢ
Ｄ１００内に組み込まれなくてもよい。

【００９６】（機能検証支援手段） −概略構成− 図１８は、機能検証支援手段５００の動作を説明するた
めのブロック図である。まず、どのような検証（シミュ
レーション）を行ないたいかについての検証要求（パラ
メータ）が入力される。すなわち、検証要求として、検
証するのにどのＶＣを使用するのか、ＶＣのレベルはど
の階層を使用するのか、同期モデルや記述最適化モデ
ル，動作チェッカー組込みモデルなどのうちどのモデル
を使用するのか（モデル指定）、どのようなテストシナ
リオを使用するのか、どのようなテストベンチを準備す
るのかというパラメータが入力される。機能検証支援手
段５００は、このような検証要求に対応したＶＣクラス
タに関する情報や、共用テストクラスタ，周辺モデルに
関する情報などをＶＣＤＢ１００から取り出して、シミ
ュレーションするためのテストベンチ，テストシナリ
オ，タスクや、シミュレーションモデル（目的別機能検
証用モデル，システム検証モデルなど）を生成する。ま
た、この生成したモデルをＶＣＤＢ１００に格納するこ
とも可能である。

【００９７】図１９は、仕様レベル，動作レベル，機能
レベルを含む一般的なシミュレーションの手順を概略的
に示す図である。シミュレーション回路条件がデータベ
ースに入力されると、すでに作成されたシミュレーショ
ン用回路を用いて、あるいは一部不足しているものがあ
れば新規に設計した回路を用いて、論理シミュレータに
よりシミュレーションを行なって、シミュレーション結
果を出力する。

【００９８】−同期化モデルの作成例− 図２０は、機能検証支援手段５００の一部である同期化
モデル生成手段５１０によるモデル生成方法を示す図で
ある。同期化モデル生成手段５１０は、使用する回路，
メモリ，テストクラスタの指定及びそれらで定義されて
いるパラメータの指定などに関するシミュレーション回
路条件の入力に応じ、ＶＣＤＢ１００内のＲＴ−ＶＣ，
メモリモデル，テストクラスタ（機能層）などに関する
シミュレーションモデルの記述を参照して同期化モデル
を生成する。同期化モデル生成手段５１０には、タイミ
ング解析手段５１１と回路変更手段５１２とが含まれて
おり、このタイミング解析手段５１１と回路変更手段５
１２とにより、以下の手順で同期化モデルが生成され、
ＲＴレベル回路とメモリモデルとテストクラスタ（機能
層）とを含むシミュレーション用回路が生成される。

【００９９】図２１は、ＶＣＤＢ１００内のテストクラ
スタ，ＲＴレベル回路，メモリモデルに関するシミュレ
ーションモデルの記述を示すブロック図である。テスト
クラスタからＲＴレベル回路に入力される信号ｔｂ−ｏ
ｕｔは２２０ｎｓ後に出力“１”になり、４２０ｎｓ後
に出力“０”になるものとする。テストクラスタから５
０ｎｓ毎に反転するクロックｃｌｋが入力されるものと
する。このとき、ＲＴレベル回路内において、信号ｔｂ
−ｏｕｔを入力信号ｃｉｒ−ｉｎ１として受け、フリッ
プフロップをベースとする同期回路を経て、メモリモデ
ルにメモリ要求のための信号ｃｉｒ−ｏｕｔ１が出力さ
れる。また、メモリモデル内において、メモリ取り出し
要求信号ｍｅｍ−ｉｎが入力されてからメモリ出力信号
ｍｅｍ−ｏｕｔが出力されるまでの遅延時間が１２０ｎ
ｓであるものとする。その後、ＲＴレベル回路におい
て、信号ｍｅｍ−ｏｕｔを入力信号ｃｉｒ−ｉｎ２とし
て受け、ラッチをベースとする非同期回路を経て、信号
ｃｉｒ−ｏｕｔ２が出力される。そして、テストクラス
タにおいて、信号ｃｉｒ−ｏｕｔを入力信号ｔｂ−ｉｎ
として受ける。

【０１００】図２２（ａ），（ｂ）は、それぞれ同期化
モデル生成手段５１０によって同期化される前のシミュ
レーションモデルと同期化後のシミュレーションモデル
（機能レベルの）におけるタイミングチャートである。
例えば、元のシミュレーションモデルにおけるｔｂ−ｏ
ｕｔの立ち上がり，立ち下がりタイミングがそれぞれ２
２０ｎｓ，４２０ｎｓである場合に、このタイミングを
それぞれクロックの半周期５０ｎｓの倍数である２００
ｎｓ，４００ｓに修正する。また、元のシミュレーショ
ンモデルにおいてはメモリモデル内における遅延時間が
１２０ｎｓであったのを、５０ｎｓの倍数である１００
ｎｓに修正する。ただし、クロックのエッジを詳細に見
ると微妙にずれていてもよい。

【０１０１】通常、設計される回路は複雑なタイミング
制御によって動作する。その場合、従来のシミュレーシ
ョンモデルでは、実動作におけるタイミングに沿ったシ
ミュレーションモデルを作成する。しかし、機能検証の
ためのシミュレーションを行なう場合には、実動作とは
異なり、細かい遅延時間などは無視してクロックの半周
期長単位で処理しても実際上不都合を生じないことが多
い。これによって、シミュレーションの高速化を図るこ
とができる。

【０１０２】なお、この例では、シミュレーションのタ
イミングをクロックの半周期の倍数に同期させたが、ク
ロックの１／４周期などクロックと同期する半周期以外
の特定周期の倍数となるようにしてもよい。

【０１０３】−記述最適化モデルの作成例１− 図２３は、機能検証支援手段５００の一部である記述最
適化モデル生成手段５２０Ａによるモデル生成方法を示
す図である。記述最適化モデル生成手段５２０Ａは、使
用する回路，共用テストクラスタの指定などに関するシ
ミュレーション回路条件の入力に応じ、ＶＣＤＢ１００
内のＲＴ−ＶＣ，共用テストクラスタなどに関するシミ
ュレーションモデルの記述を参照して記述最適化モデル
を生成する。記述最適化モデル生成手段５２０Ａには、
回路検索手段５２１と回路変更手段５２２とが含まれて
おり、この回路検索手段５２１と回路変更手段５２２と
により、以下の手順で記述最適化モデルが生成され、Ｒ
Ｔレベル回路とテストクラスタとを含むシミュレーショ
ン用回路が生成される。

【０１０４】図２４は、このときの具体的な処理の例を
示す図である。まず、回路検索手段５２１により、ＶＣ
ＤＢ１００内の回路ＶＣの記述と、テストクラスタ内の
条件式信号線の値の設定に関する記述とを読み込む。そ
の結果、回路ＶＣの記述には、ｆｌｇ１が“１”のとき
には処理１ａを行ない、ｆｌｇ１が“１”でないときに
は処理１ｂを行なうという条件文があり、テストクラス
タＶＣ内の記述には、ｆｌｇ１の値は変化するがｆｌｇ
２の値は変化しないことがわかったとする（図中＃０，
＃１００は時刻を示す）。ところが、ｆｌｇ２は“０”
のままなのでこのシミュレーションでは処理２ａは実行
されず、常に処理２ｂが実行されることがわかる。そこ
で、回路変更手段５２２により、処理２ａ及び制御記述
２中の条件文を削除してシミュレーションモデルを生成
する。その結果、シミュレーション用回路記述における
制御記述２においては、ｆｌｇ２が“０”であるか否か
に拘わらず処理２ｂを行なうことように記述される。た
だし、このように記述を変更すると、元の回路記述との
対応がわからなくなるおそれがあるので、その対応関係
を検索するための情報としてリファレンスを設けてお
く。つまり、変更された回路記述においてはｆｌｇ２が
どのような値を持っているのかわからないが、このリフ
ァレンスを参照するとｆｌｇ２は常に“０”であること
がわかる。

【０１０５】このように、回路記述を変更することによ
り、シミュレーションの際には不要となる処理を行なう
ことによる時間の無駄をなくすことができ、シミュレー
ション用回路記述の最適化を行うことができる。

【０１０６】−記述最適化モデルの作成例２− 図２５は、機能検証支援手段５００の一部である記述最
適化モデル生成手段５２０Ｂによるモデル生成方法を示
す図である。記述最適化モデル生成手段５２０Ｂは、使
用する回路，テストクラスタの指定に関するシミュレー
ション回路条件の入力に応じ、ＶＣＤＢ１００内のＲＴ
−ＶＣ，テストクラスタなどに関するシミュレーション
モデルの記述を参照して記述最適化モデルを生成する。
記述最適化モデル生成手段５２０Ｂには、階層情報検索
手段５２３と階層展開手段５２４とが含まれており、こ
の階層情報検索手段５２３と階層展開手段５２４とによ
り、以下の手順で記述最適化モデルが生成され、ＲＴレ
ベル回路とテストクラスタとを含むシミュレーション用
回路と回路図変換情報とが生成される。

【０１０７】図２６は、このときの具体的な処理の例を
示す図である。ここでは、上位にモジュールＭＡがあ
り、その下位の階層にモジュールＭＢ，ＭＣがあり、さ
らにモジュールＭＣの下位の階層にモジュールＭＤがあ
るとする。ここで、階層情報検索手段５２３により、階
層展開前における回路データの階層と信号線の接続情報
とを抽出する。その結果、モジュールＭＢ中の素子から
モジュールＭＣ中の素子に入力される信号については、
モジュールＭＢ内における信号処理Ｂ１と、モジュール
ＭＡ内における信号処理Ａ１と、モジュールＭＣ内にお
ける信号処理Ｃ１とがあり、モジュールＭＣ中の素子か
らモジュールＭＢ中の素子に入力される信号について
は、モジュールＭＣ内における信号処理Ｃ２と、モジュ
ールＭＡ内における信号処理Ａ２と、モジュールＭＣ内
における信号処理Ｂ２とがある。また、モジュールＭＣ
中の素子からモジュールＭＤ中の素子に入力される信号
については、モジュールＭＣ内における信号処理Ｃ３
と、モジュールＭＤ内における信号処理Ｄ１とがあり、
モジュールＭＤ中の素子からモジュールＭＣ中の素子に
入力される信号については、モジュールＭＤ内における
信号処理Ｄ２と、モジュールＭＣ内における信号処理Ｃ
４とがある。また、信号線の接続情報として、上述のデ
ータに対応した記述が含まれている。

【０１０８】ここで、信号Ｂ１，Ａ１，Ｃ１は信号名が
異なっているが、本来１つの信号線を流れる１つの信号
にすぎない。このように、信号が流れるモジュール毎に
信号名を代えているのは、設計の容易さを考慮したから
である。ところが、シミュレーション時には、このよう
な区切りを明確にする必要はない。そこで、階層展開手
段５２４により、階層を展開して重複する信号線を共通
化したした回路を生成する。その際、異なる階層間で同
じ信号を扱う信号線名は、最も最上位の階層における信
号線名とする。その結果、階層展開前のシミュレーショ
ンモデルにおいては１０個あった信号線及び信号の名称
が、階層展開後のシミュレーションモデルにおいてはそ
れぞれ４個に低減される。これにより、シミュレーショ
ン速度を高めることができる。

【０１０９】なお、下層の信号線には先頭にモジュール
名をつけておく。階層展開前と展開後とにおける信号線
の対応関係を示すリストをリファレンスとして作成して
おくことにより、デバック時には信号線及び信号につい
て階層展開前と同様に名称を扱うことができる。

【０１１０】−記述最適化モデルの作成例３− 図２７は、機能検証支援手段５００の一部である記述最
適化モデル生成手段５２０Ｃによるモデル生成方法を示
す図である。記述最適化モデル生成手段５２０Ｃは、使
用する回路，シミュレータの指定に関するシミュレーシ
ョン回路条件の入力に応じ、ＶＣＤＢ１００内のＲＴ−
ＶＣに関するシミュレーションモデルの記述を参照して
記述最適化モデルを生成する。記述最適化モデル生成手
段５２０Ｃには、回路記述解析手段５２５と、回路変換
手段５２６と、シミュレータ個別情報と、回路変換ルー
ルとが含まれており、この回路記述解析手段５２５と回
路変換手段５２６とにより、以下の手順で記述最適化モ
デルが生成され、ＲＴレベル回路を含むシミュレーショ
ン用回路が生成される。

【０１１１】図２８は、このときの具体的な処理の例を
示す図である。ＶＣＤＢ１００内においては、回路変換
ルールにより変換可能な記述によりＲＴ−ＶＣが作成さ
れる。ＲＴ−ＶＣにおける改変前のシミュレーションモ
デルには、処理の種類によってｃａｓｅ文とｉｆ文とが
混ざり合って使用されているのが一般的である。ところ
が、あるシミュレータを使用する場合にはｉｆ文に従っ
て処理したほうがシミュレーション速度が速くなるが、
別のシミュレータを使用する場合にはｃａｓｅ文に従っ
て処理したほうがシミュレーション速度が速い場合があ
る。

【０１１２】ここでは、シミュレータ個別情報から、シ
ミュレータＡはｃａｓｅ文で処理したほうが処理速度が
速く、シミュレータＢはｉｆ文で処理したほうが処理速
度が速いという情報が得られるものとする。そこで、シ
ミュレータＢを使用する場合には、回路記述解析手段５
２５により、シミュレーションモデル中にｃａｓｅ文が
あるかどうかを解析して検索する。そして、回路変換手
段５２６により、シミュレータ個別情報と、ｃａｓｅ文
−ｉｆ文間の変換を行なう際に従うべき回路変換ルール
とを参照して、シミュレーションモデル中のｃａｓｅ文
をｉｆ文に変換する。

【０１１３】その結果、シミュレータＢを用いる場合に
より高速で処理を行なうことが可能なシミュレーション
用回路が生成される。

【０１１４】−記述最適化モデルの作成例４− 図２９は、機能検証支援手段５００の一部である記述最
適化モデル生成手段５２０Ｄによるモデル生成方法を示
す図である。記述最適化モデル生成手段５２０Ｃは、使
用する回路の指定に関するシミュレーション回路条件の
入力とシミュレーションに使用しない機能の入力とに応
じ、ＶＣＤＢ１００内のＲＴ−ＶＣに関するシミュレー
ションモデルの記述を参照して記述最適化モデルを生成
する。記述最適化モデル生成手段５２０Ｄには、機能解
析手段５２７と、回路変換手段５２８とが含まれてお
り、この機能解析手段５２７と回路変換手段５２８とに
より、以下の手順で記述最適化モデルが生成され、ＲＴ
レベル回路を含むシミュレーション用回路が生成され
る。

【０１１５】図３０は、このときの具体的な処理の例を
示す図である。シミュレーションにおいて回路の動作に
寄与しないものがある。図３０に示すＲＴ−ＶＣにおい
て、機能解析手段５２７により、ＲＴ−ＶＣの機能を解
析した結果、シミュレーションを行なう際に、モジュー
ルＭＡの下位層において、モジュールＭＢとモジュール
ＭＣとは動作して出力に影響を及ぼすが、モジュールＭ
Ｄは動作しないことがわかったとする。つまり、モジュ
ールＭＤは、データには含まれているが、シミュレーシ
ョンの結果には何ら影響を及ぼさないものである。そこ
で、回路変換手段５２８により、モジュールＭＤについ
ての回路記述を削除し、モジュールＭＤがアクセスされ
るとエラーを返す回路を組み込む。つまり、モジュール
ＭＤを切りはなしたシミュレーションモデルを自動的に
生成できるようなシミュレーション用回路を作成する。

【０１１６】これにより、ワークステーション等を用い
てシミュレーションを行なう場合に、モジュールＭＤの
分だけメモリを占有することによるシミュレーション速
度の低下を回避できる。また、モジュールＭＤが動作し
なくても、入力信号が変化するとシミュレーションは遅
くなるが、これを回避することができる。

【０１１７】ただし、モジュールＭＤが使用されること
もあり得るので、誤ってモジュールＭＤが使用された場
合にこれをチェックするアクセスチェック回路を生成す
る。これは、シミュレーション速度に影響を与えない程
度の小さな容量しか持っていない。

【０１１８】（検証におけるチェックモデル）ここで
は、検証においてＶＣ自体が正常に動作しているかどう
かということの検証や、ＶＣを組み込んだ検証において
各ＶＣが正常に使用されているかどうかということのチ
ェック機能について説明する。この手段は、図１４に示
される動作チェッカー組込モデル３２４として、目的別
機能検証モデル３２０内に組み込まれている。

【０１１９】図３１は、検証のチェック方法を示すブロ
ック図である。ＶＣＤＢ１００内には、時相チェックモ
デル４３１と内部状態チェックモデル３４２と入出力デ
ータチェックモデル３４３とを含むモデルが組み込まれ
ている。そして、変換プログラムによって、チェック内
容に応じて実際のシミュレーションモデルの中にチェッ
クする仕組みが組み込まれる。この変換プログラムに従
って、言語ツールと機能又は論理シミュレータとを用い
てシミュレーションを行なうことにより、以下のような
各種のチェックが可能となる。

【０１２０】入出力データチェックモデル３４３は、以
下のようなチェックを行なう記述を含んでいる。例えば
図３２に示すような入力Ａ１，Ａ２に応じて出力Ｏ１，
Ｏ２を生成する回路がある場合を例に採る。この場合
に、各ＶＣの入出力ピンの状態値に関する制約事項が守
られているかどうかをチェックするのが入出力データチ
ェックモデル３４３の機能である。例えば、ＶＣを利用
した設計におけるシミュレーション時に、ＶＣに禁止さ
れた組み合わせの入力が入ってこないか、逆に、禁止状
態の出力がないかなどをシミュレーション中に見張る記
述が含まれている。

【０１２１】内部状態チェックモデル３４２は、以下の
ようなチェックを行なう記述を含んでいる。例えば図３
３に示す内部状態Ｓ１，Ｓ２，Ｓ３を示す回路がある場
合、各ＶＣの内部の信号や設計におけるシミュレーショ
ン時に、ＶＣ内部で禁止されている内部状態が存在しな
いかをシミュレーション中に見張る記述が含まれてい
る。

【０１２２】時相チェックモデル３４１は、以下のよう
な入出力ピンや内部ピンの時相論理のチェックを行なう
記述を含んでいる。例えば、図３４（ａ）に示すような
入力信号Ａ１，Ａ２を受ける回路において、入力信号Ａ
１，Ａ２が図３４（ｂ）に示すような変化を示すとす
る。このとき、入力信号Ａ１がＨからＬに変化したとき
に、次にＨになるまでに入力信号Ａ２はＨにならなけれ
ばならないという制約があれば、その制約が守られてい
るかどうかを見張る記述が含まれている。

【０１２３】従来のテストパターンを用いたシミュレー
ションでは、内部の深い領域で異常状態が発生しても、
そのシミュレーションの実行中にそれが外部ピンまで伝
わってこない場合がある。それに対して、図３１に示す
ようなチェックモデル３４１，３４２，３４３をＶＣＤ
Ｂ１００内に備えておくことにより、異常現象をそれが
発生した時点，場所で即座に検出することができる。ま
た、エラーが発生したときに、そのエラーがどういうル
ールに違反しているかということもわかる。

【０１２４】従来、以上の３つのようなチェック項目
は、ＨＤＬ又はＣ言語で記述できるものもある。しか
し、このようなチェック項目を現実に記述すること自体
がかなり困難であり、かつ、記述量も多くなる。それに
対し、本例のようにＶＣＤＢ１００内にこのチェックモ
デルを組み込むことで、チェックの容易性とチェック精
度の向上とを図ることができる。

【０１２５】（ＶＣインターフェースの合成）従来の手
法をそのままＶＣＤＳに適用したのでは、ＬＳＩ設計者
がＶＣＤＢ内のＶＣをそのまま使用できない。すなわ
ち、ＶＣを組み合わせて回路を設計する際に各ＶＣがデ
ータを入出力するインターフェースとして異なる仕様な
いし手順（プロトコル）を有する場合に、そのまま並べ
て信号線を接続しただけでは正しい信号の授受を行なう
ことができない。たとえば、バスとＶＣとの間に配置さ
れるインターフェースであるバスＩ／Ｆインターフェー
スの場合、設計上ＶＣを使用するためには、使用するホ
スト（ＣＰＵなど）に合わせてバスＩ／Ｆを修正する必
要がある。その結果、流用するＶＣの数だけバスＩ／Ｆ
を修正することになるので、その間人手によるミスが発
生するおそれがある。

【０１２６】以下に説明するＶＣインターフェース合成
手段７００（図１参照）とは、異なる手続きを持ったイ
ンターフェース同士でも、自動的にそれらを合わせ込む
機能を持ったインターフェース回路というべきものを合
成するものである。

【０１２７】図３５は、ＶＣインターフェース合成手段
７００を用いた設計方法を示すブロック図である。設計
する回路のシミュレーションの結果、ＶＣＤＢ１００内
からＶＣ（ＲＴ層）が選び出される。このＶＣはＶＣＤ
Ｂ１００内に格納されているものである。また、シミュ
レーションにより、インターフェースのパラメータ（例
えばアクセスビット数，バッファサイズなど）もわか
る。そこで、インターフェース合成手段７００により、
パラメータを適正に合わせ込みながら適正なＶＣを選択
し，あるいは合成して最適なインターフェースを持った
ＶＣを決定するように構成されている。

【０１２８】例えば、各インターフェースのアクセスビ
ット数が異なっている場合には、信号の授受を行なうこ
とができない。各インターフェースにおけるバッファサ
イズが異なると、一定の速度で信号を流したいのに、こ
れが適正に流れなくなるという事態を招く。そこで、イ
ンターフェース合成手段７００によってこれらのパラメ
ータを合わせ込みつつ適正なＶＣを決定することによ
り、自動的に最適なインターフェースを持ったＶＣを利
用した設計が可能となる。

【０１２９】−バスＩ／Ｆへの適用− 図３６は、図３５に示すインターフェース合成手法を、
バスとＶＣとの間のインターフェースであるバスＩ／Ｆ
に適用した場合のインプリメンテーションフローを示す
図である。

【０１３０】まず、最適なＶＣ（ＲＴ層）を選択する。
そのときに、シミュレーションに使用したホスト（ＣＰ
Ｕなど）のバスプロトコルに応じ、ＶＣＤＢ１００から
ＶＣ（ＶＣ１，ＶＣ２，…）を選択する。また、ホスト
のバスプロトコルからアクセスビット数やバッファサイ
ズなどのパラメータもわかる。これらの情報を受けて、
バスインターフェース合成手段７００により、そのホス
トのバスプロトコルに合わせたバスインターフェース
を、ＶＣ１，ＶＣ２，…毎に自動的に決定する。インタ
ーフェース合成手段７００は、このときのパラメータな
どの条件を、全て動作レベル，仕様レベルなどのシミュ
レーションで出力されたものから受け取り、これらのパ
ラメータを、ホストが要求するバスプロトコルの仕様
と、ＶＣ自体が持っているインターフェースの仕様とが
適合するように、いわばインターフェース部分を吸収す
るように自動的に決定するのである。このとき、ＶＣＤ
Ｂ１００から取り出されたＶＣに適切なものがあればこ
れを選び、適切なＶＣがなければ適切なＶＣを生成す
る。これによって、そのインターフェースを合わせたＶ
Ｃ１Ａ，ＶＣ２Ａ，…などが生成される。そして、この
ＶＣ１Ａ，ＶＣ２Ａ，…などを１チップのインプリメン
テーションに使用する。

【０１３１】−バスＩ／Ｆに関する具体例− 図３７は、本具体例におけるＶＣＤＢ１００内のＶＣ
（ＲＴ層）の構造を示すブロック図である。同図に示す
ように、ＶＣの構成を機能本体部とバスＩ／Ｆ部とに分
離し、機能本体部は、バスＩ／Ｆ部のタイミング等に無
関係にしておく。バスＩ／Ｆ部としては、使用するホス
トのバスプロトコルに合わせた各種のバスＩ／Ｆ部を生
成しておく。図３７に示す例では、ＶＣＤＢ１００内の
ＶＣ１には３つのバスＩ／Ｆ部−Ａ，Ｂ，Ｃと機能本体
部とがあり、ＶＣ２には２つのバスＩ／Ｆ部−Ｘ，Ｙと
機能本体部とがある。

【０１３２】図３８は、図３７に示すバスＩ／Ｆ部−
Ａ，Ｂ，Ｃ，Ｘ，Ｙのビット幅と、リード／ライトサイ
クルと、最大ブロック周波数とを表にして示す図であ
る。このように、１つのＶＣに対して複数種のバスＩ／
Ｆ部を準備しておくことにより、インターフェース合成
の際のパラメータの合わせ込みをより迅速に行なうこと
ができる。

【０１３３】図３９は、インターフェース合成手順を示
すフローチャート図である。以下、図３９を参照しなが
ら、バスＩ／Ｆの自動生成手順について説明する。

【０１３４】まず、ステップＳＴ７０１において、ター
ゲット仕様（機能，動作周波数など）を決定し、ＣＰＵ
や周辺部のＶＣ＊を選択する。

【０１３５】次に、ステップＳＴ７０２において、仕様
／動作レベルのシミュレーションを行なってから、ステ
ップＳＴ７０３に進み、ステップＳＴ７０３において選
択したＶＣ＊がターゲット仕様を満足しているか否かを
判別する。

【０１３６】その結果、ＶＣ＊がターゲット仕様を満足
していなければ、ステップＳＴ７０４でステップＳＴ７
０２のシミュレーションを実行していないＶＣ＊がある
か否かを判別する。そして、判別結果がＹＥＳである間
はステップＳＴ７０１に戻り、ターゲット仕様を満足す
るＶＣ＊が見つかるまで、ＳＴ７０１，ＳＴ７０２，Ｓ
Ｔ７０３の処理を繰り返す。一方、選択したＶＣ＊がタ
ーゲット仕様を満足していないにも拘わらずＳＴ７０２
のシミュレーションを実行していないＶＣ＊がなくなっ
てしまった場合には、ＳＴ７０５においてターゲット仕
様を変更してからステップＳＴ７０１に戻る。

【０１３７】以上の制御をターゲット仕様を満足してい
るＶＣ＊が見つかるまで行なった後、ターゲット仕様を
満足しているＶＣ＊が現れると、ステップＳＴ７０６に
移行して、使用するＶＣと、このＶＣに用いられるバス
Ｉ／Ｆ部とを決定する。

【０１３８】また、シミュレーションにより、ＣＰＵと
しては図４０に示す３つのＣＰＵ−１，２，３のうちＣ
ＰＵ−２を選択したとする。この場合、機能層のＶＣ
（ＲＴ−ＶＣ）において用意されているＣＰＵ−２のバ
スプロトコルは図４０に示されるとおりである。そこ
で、図３８に示すＶＣ１，ＶＣ２の各種のうち、このＣ
ＰＵ−２のバスプロトコルに適合するものを選ぶと、Ｖ
Ｃ１に対してはバスＩ／Ｆ部−Ｂに、ＶＣ２に対しては
バスＩ／Ｆ部−Ｘがそれぞれ選択されることになる。

【０１３９】そして、図３９に示すように、ＶＣＤＢ１
００のＲＴ層において、ＣＰＵ−２と、バスＩ／Ｆ部−
Ｂ及び機能本体部によって構成されているＶＣ１’と、
バスＩ／Ｆ部−Ｘ及び機能本体部によって構成されてい
るＶＣ２’という３つのＲＴ−ＶＣが生成される。

【０１４０】図４１は、この選択されたＲＴ−ＶＣ間の
接続状態を示すブロック図である。同図に示すように、
ＶＣ１’及びＶＣ２’がＣＰＵ−２用の専用バスを介し
てＣＰＵ−２と接続されており、各ＶＣ１’，ＶＣ２’
とホスト（ＣＰＵ−２）との間のバスのパラメータ（ビ
ット数，動作周波数など）が合わせ込まれているので、
ＶＣ１’，ＶＣ２’，ＣＰＵ−２同士の間で信号を適正
に流通させることができ、自動的な設計が可能になる。

【０１４１】（システム検証のための構造）次に、シス
テム検証モデル中の階層テストクラスタについて説明す
る。上述のように、テストクラスタは、テストベンチ，
テストシナリオ，タスク，モデルを含む。テストベンチ
とは、テスト用システム構造及び機能モデルからなって
いる。テストシナリオとは、システムレベルの検証の流
れ、システム動作シーケンスをいう。タスクとは、ＶＣ
を初期化するタスクあるいは特定機能を実行させるタス
クをいう。モデルとは、テストベンチの構成で使用され
るシミュレーションモデル，ＶＣモデルあるいは周辺シ
ミュレーションモデルへのリンクをいう。

【０１４２】図１に示すように、ＶＣＤＢ１００内にお
いて、ＶＣクラスタ本体部は仕様ＶＣ３０１，動作ＶＣ
３０２，ＲＴ−ＶＣ３０３の各層に階層化されている。
ここでは、システム検証のために生成される階層化され
たテストクラスタについて説明する。

【０１４３】−テストクラスタの階層化− 図４２は、ＶＣクラスタに対応して階層化されたテスト
クラスタ全体の構造を示すブロック図である。図４３，
図４４，図４５は、それぞれ順に、仕様層及び動作層に
おけるテストクラスタの構造と、機能層におけるテスト
クラスタの構造と、プロトコル層におけるテストクラス
タの構造とを詳細に示すブロック図である。なお、図４
２において、略記によって示されているパラメータＰ−
１〜１０と、各種テストクラスタと、シーケンスのモデ
ルＳ１〜Ｓ４及び構成要素Ｓ３−１〜Ｓ３−６の具体的
な内容は、図４３〜図４５に示すとおりである。

【０１４４】ここで、これらのテストクラスタは、図１
に示すＶＣクラスタ３００内のテストクラスタ３０４を
利用してもよいし、あるいは、これらのテストクラスタ
は、すでに準備されているテストシナリオや周辺モデル
を含む共用テストクラスタ４１０を利用して生成するこ
ともできる。例えば、テストシナリオや周辺モデルは、
複数のＶＣクラスタに共通なものや、ＶＣクラスタ３０
０外のシステム検証用データベース４０２として備えて
いるものがある。

【０１４５】例えば、ある機器を有線（ワイヤ）で接続
したり、機器を無線で接続したりすることがある。その
データの媒体の例としては音声がある。図４２〜図４５
においては、音声のデータを有線又は無線によってある
機器Ａから機器Ｂに転送するシステムを例にとってお
り、このシステムをブロック化して示している。ここで
は、この無線データ転送のための回路を設計の対象とし
ている。

【０１４６】仕様層においては、例えば有線データによ
って転送したデータを無線データに変換し、さらにそれ
を音声に変換してアウトプットするなどのタスクが行な
われる。このようなアプリケーションが抽象的に表現さ
れたところで、検証が可能になる。この仕様レベルにお
ける検証とは、例えば音声のデータをインプットして、
それを単にデータを横に転送するというようなレベルで
の動作だけの検証を行なう段階になっている。

【０１４７】動作層においては、無線データ転送部のシ
ーケンス制御の内容が構成Ａ，構成Ｂ，構成Ｃ，…のＶ
Ｃクラスタとして詳細化される。例えば、構成ＡのＶＣ
クラスタ内には、そのシーケンスで動作するモデルの例
として、Ｔｉｍｅｒ（Ｓ１）と、ＣＰＵ（Ｓ２）と、Ｉ
ｒＤＡ（Ｓ３）（米国のInfrared data association
（規格化団体）で規格化された赤外線を用いた汎用イン
ターフェース名）と、ＤＭＡ（Ｓ４）とが含まれてい
る。

【０１４８】また、テストクラスタの動作層において
は、以下のように詳細化される。有線データ転送部がテ
ストクラスタ１（ＴＢ−１），テストクラスタ２（ＴＢ
−２）などとして詳細化される。例えば、転送の形態が
シリアルであり、転送速度が１Ｍｂｐｓであり、転送タ
イプがバルク転送であることなどをパラメータとして持
つテストクラスタ１が現れる。また、音声変換は、テス
トクラスタａ（ＴＢ−ａ），テストクラスタｂ（ＴＢ−
ｂ），…として詳細化される。例えば、変換速度が１０
０ｂｐｓであること、圧縮率が９０％であることなどを
パラメータとして持つテストクラスタａが詳細化され
る。各ＶＣクラスタの構成Ａ，Ｂ，Ｃには、それぞれ初
期化テストクラスタ（Ｉ−ＴＢ−Ａ，Ｂ，Ｃ，…）が準
備されている。すなわち、仕様層でパラメータＰ−１〜
３を与えることによって、無線データ通信の動作層にお
けるＶＣクラスタや、有線データ転送部及び音声変換部
のテストクラスタがテーブルから選択されて生成され
る。

【０１４９】ここで、動作層になると制御が複雑にな
り、互いにシーケンスを持つようになる。例えば、無線
側のテストクラスタａ（ＴＢ−ａ）から構成ＡのＶＣク
ラスタに対してデータがインプットされると、構成Ａの
ＶＣクラスタにおいては、モデルＳ１〜Ｓ４が、“デー
タの受け取り告知−転送の連絡−転送許可の返答に応じ
た転送”という手順で作動するように単なるシーケンス
レベルで表現されている。そして、実際に転送する場合
には、有線データ転送部のテストクラスタ１（ＴＢ−
１）にデータの転送をし始める。同様に、音声変換部の
テストクラスタｂからＶＣクラスタ内の構成Ｂにデータ
がインプットされると、構成Ｂ内の各モデルがシーケン
スで作動して、有線データ転送部のテストクラスタ２に
シーケンスの結果の信号が出力される。

【０１５０】次に、動作層から機能層に展開する場合に
ついて説明する。例えば、動作層における構成Ａ中のモ
デルの１つである赤外線通信ＩｒＤＡを展開すると、赤
外線通信ＩｒＤＡの構成要素である制御部（Ｓ３−
１），送受信フレーマ（Ｓ３−２），ＣＲＣ計算（Ｓ３
−３），ＤＭＡＩ／Ｆ（Ｓ３−４），１６ｂｉｔホスト
Ｉ／Ｆ（Ｓ３−５），シリアルＩ／Ｆ（Ｓ３−６）が現
れる。その際、ビットの幅，エラーの訂正の方法などの
機能的な面まで表現した機能層として詳細化されてい
る。また、Ｔｉｍｅｒ（Ｓ１），ＣＰＵ（Ｓ２），ＤＭ
Ａ（Ｓ４）についても、それぞれテストクラスタＴ−Ｔ
Ｂ，Ｈ−ＴＢ，Ｄ−ＴＢが準備されている。例えば、Ｔ
ｉｍｅｒに対しては、８ｂｉｔのＴｉｍｅｒテストクラ
スタ（Ｔ−ＴＢ１）と１６ｂｉｔのＴｉｍｅｒテストク
ラスタ（Ｔ−ＴＢ２）とが準備されている。ＣＰＵに対
しては、１６ｂｉｔホストＩ／Ｆテストクラスタ（Ｈ−
ＴＢ１）と３２ｂｉｔホストＩ／Ｆテストクラスタ（Ｈ
−ＴＢ２）とが準備されている。ＤＭＡに対しては、Ｄ
ｅｍａｎｄ ＤＭＡテストクラスタ（Ｄ−ＴＢ１）と、
シングルＤＭＡテストクラスタ（Ｄ−ＴＢ２）とが準備
されている。このような各テストクラスタは、パラメー
タＰ−４〜９を与えるとテーブルによって選択される。
テーブルで呼び出す際には、テストクラスタのモデルと
タスクとが格納されているデータベースから各テストク
ラスタを呼び出す。これによって、テストを行なうため
の環境のパーツが揃ったことになる。ここの段階では、
データベースとして各要素が準備できることが示されて
いる。

【０１５１】一方、機能層の音声変換部及び有線データ
転送部においては、動作層からさらに詳細化されたテス
トクラスタが準備されている。例えば、動作層における
音声変換部のテストクラスタａには変換速度と圧縮率し
か表現されていなかったのを、機能層におけるテストク
ラスタには、変換の手法としてＡＤＰＣＭ（Adaptivedi
fferential Pulse Code Modulationという規格の音声Ｃ
ＯＤＥＣ変換）を使用することがパラメータとして与え
られている。その結果、機能層における音声変換部のＡ
ＤＰＣＭテストクラスタには、ＡＤＰＣＭに相当するモ
デルとタスクが格納されているデータベースが準備され
ることになる。同様に、機能層における有線データ転送
部には、通信プロトコルとしてＵＳＢ（Universal Seri
al Busという規格の汎用インターフェース名）を使用す
ることや、ＩＥＥＥ１３９４（ＩＥＥＥ（米国電気電子
技術者協会）で規格化された汎用インターフェース名）
を使用することがパラメータとして与えられたＵＳＢテ
ストクラスタ，１３９４テストクラスタが準備されてい
る。以上の構成により、テストを行なうための準備がで
き、テスト環境が整ったことになる。

【０１５２】このように、システム検証用データベース
において、設計対象回路だけでなく、設計対象回路に信
号を入力する入力側回路と、設計対象回路の出力を受け
る出力側回路とにも階層化されたテストクラスタを備え
ることにより、設計対象回路，入力側回路及び出力側回
路の共通の階層において実際に流れる信号の授受とそれ
に応じたシーケンスなどの動作に対する検証を行なうこ
とができる。

【０１５３】例えば動作層におけるＶＣクラスタの構成
Ａ，Ｂにおいて、構成Ａ，Ｂの各モデルが存在するだけ
では構成Ａ，Ｂの各部分の検証を行なうことはできるも
ののシステム全体としての検証を行なうことができな
い。それに対し、この例のごとく、ＶＣクラスタの構成
Ａ，において、音声変換部のテストクラスタａ，ｂから
のデータのインプットと、有線データ転送側部テストク
ラスタ１，２へのアウトプットという信号の授受機能を
持たせることによって、システム全体の検証を行なうこ
とが可能になる。

【０１５４】構成Ａの１つのモデルにおいても、赤外線
通信ＩｒＤＡという部分だけを捉えて何かデータをイン
プットし、何らかのデータをアウトプットしたとしただ
けでは、その部分のみの設計の検証にはなっても、その
赤外線通信ＩｒＤＡという部分がシステム全体の中でど
のように作動するかという検証にはならない。この例の
ように階層化されたテストクラスタを利用することによ
り、各モデルが実際のシステムに適合した検証を行なう
ことができる。機能層のような下位の階層においても同
様である。

【０１５５】また、プロトコル層は、データの授受に関
する詳細なプロトコル及びタイミングの詳細化を検証す
るための層である。例えば、図４２，図図４５には、１
６ｂｉｔホストＩ／Ｆに関して、１６ｂｉｔＰＣＩ，３
２ＭＨｚをパラメータとしてプロトコル及びタイミング
に関する詳細化を行なって、１６ｂｉｔＰＣＩ−Ｉ／Ｆ
（３２ＭＨｚ）及びそのテストクラスタである１６ｂｉ
ｔＰＣＩ−Ｉ／Ｆテストクラスタを生成している。

【０１５６】−テストクラスタの生成方法− 図４６は、仕様層−動作層間のテストクラスタ生成方法
を説明するためのブロック図である。また、図４７及び
図４８は、それぞれ順に、図４６中のテストクラスタ生
成のためのパーツと、生成されたテストクラスタとを個
別に詳示する部分拡大図である。ここでは、図４２〜図
４５に示す階層化されたテストクラスタのシステムを前
提としている。

【０１５７】無線データ転送のテストクラスタには、無
線転送モデル，初期化，送信数設定，データ送信，デー
タ受信という要素がある。無線データ転送のテストシナ
リオには、送信側と受信側とに分かれて、それぞれ初期
化，送信（受信）数設定，データ送信（受信）というス
テップがある。また、動作層の無線データ転送のテスト
クラスタを生成するために、動作層の有線データ転送部
におけるテストクラスタ１，２と、構成Ａに付設されて
いる初期化テストクラスタと、動作層の音声変換部にお
けるテストクラスタａ，ｂとが使用される。

【０１５８】そして、動作層のテストクラスタは、無線
データ転送のテストクラスタと、上述の各テストクラス
タ１，２，ａ，ｂ及び構成Ａの初期化テストクラスタと
を組み合わせて生成される。すなわち、無線データ転送
のテストシナリオに沿って、動作層における有線データ
転送部のテストクラスタ１中のモデル１，動作層におけ
る音声変換部のテストクラスタａ中のモデルｂ，無線デ
ータ転送のＶＣクラスタ中の構成Ａに対し、それぞれ初
期化，送信（受信）数設定，データ送信（受信）の順に
タスクのモデルを生成する。例えば、モデル１の初期化
とモデルｂの初期化と構成Ａの初期化とを加えることに
より、仕様層における無線データ転送のテストシナリオ
における送信の初期化が詳細化されたコマンドになる。

【０１５９】この例の方法によると、仕様層におけるテ
ストクラスタを詳細化する際に、上位のテストクラスタ
から下位のテストクラスタを構築することが可能にな
る。すなわち、従来の手法を用いたのでは、各階層のテ
ストクラスタつまり各タスクを個別に生成する必要があ
る。それに対し、この例の方法では、設計対象回路の共
用テストクラスタ（テストクラスタ＋テストシナリオ）
だけでなく、設計対象回路に信号を与える入力側回路
と、設計対象回路からの出力を受ける出力側回路とにお
ける階層化されたテストクラスタを準備し、これと上位
のテストクラスタとを用いて下位のテストクラスタを生
成しているので、上位のテストクラスタを有効に活用す
ることができる。そして、このテストクラスタの生成を
上位層から階層に順次行なっていくことにより、システ
ム全体の検証に必要なテスト環境を整えることができ
る。

【０１６０】図４９は、動作層−機能層間のテストクラ
スタ生成方法を説明するためのブロック図である。ま
た、図５０及び図５１は、それぞれ順に、図４９中のテ
ストクラスタ生成のためのパーツと、生成されたテスト
クラスタとを個別に詳示する部分拡大図である。ここで
も、図４２〜図４５に示す階層化されたテストクラスタ
のシステムを前提としている。

【０１６１】ここでは、詳細な手順の説明は省略する
が、無線データ転送の動作層のテストクラスタに加え
て、機能層のＶＣクラスタ内における８ｂｉｔのＴｉｍ
ｅｒテストクラスタ（Ｔ−ＴＢ１）及び１６ｂｉｔのＴ
ｉｍｅｒテストクラスタ（Ｔ−ＴＢ２）と、１６ｂｉｔ
ホストＩ／Ｆテストクラスタ（Ｈ−ＴＢ１）及び３２ｂ
ｉｔホストＩ／Ｆテストクラスタ（Ｈ−ＴＢ２）と、Ｄ
ｅｍａｎｄ ＤＭＡテストクラスタ（Ｄ−ＴＢ１）及び
シングルＤＭＡテストクラスタ（Ｄ−ＴＢ２）と、機能
層の音声変換におけるＡＤＰＣＭテストクラスタと、機
能層の有線データ転送部におけるＵＳＢテストクラスタ
及び１３９４テストクラスタとを用いて、無線データ転
送の機能層テストクラスタが生成される。

【０１６２】図５２は、機能層−プロトコル層間のテス
トクラスタ生成方法を説明するためのブロック図であ
る。

【０１６３】ここでは、詳細な手順の説明は省略する
が、無線データ転送の機能層のテストクラスタに加え
て、機能層のＶＣクラスタ内における１６ｂｉｔのＰＣ
Ｉ−Ｉ／Ｆテストクラスタ及び１６ｂｉｔのＡＰＢ−Ｉ
／Ｆテストクラスタとを用いて、無線データ転送のプロ
トコル層テストクラスタが生成される。ここで、ＰＣＩ
とは、Peripheral Component Interconnect の略語であ
って高速なローカルバスの規格をいう。ＡＰＢとは、Ad
vanced Peripheral Bus の略語であってＡＲＭ社で使用
されているローカルバスの名称をいう。

【０１６４】なお、上述の手順で生成されたテストクラ
スタはＶＣＤＢ１００内に配設してもよいし、検証のと
きのみＶＣＤＢ１００とは別の場所に格納してもよい。

【０１６５】

【発明の効果】本発明の集積回路装置の設計用データベ
ースによると、テストベクタクラスタや、目的別機能検
証モデルや、システム検証用データベースを備えること
により、特に設計中における検証を行なう際における利
用性の高い設計用データベースを提供することができ
る。

【０１６６】本発明の集積回路装置の設計方法による
と、機能検証を支援するためのテストシナリオや検証用
モデルを作成し、検証の際にはＶＣインターフェースを
合成することにより、設計中における検証を自動的かつ
迅速に行なうことができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るシステムＬＳＩ設計の
ためのデザインシステム（ＶＣＤＳ）の構成を概念的に
示す図である。

【図２】本発明の実施形態のＶＣＤＳにおけるタスクの
基本的な流れを示す図である。

【図３】図１に示すシステムの機能部分を抜き出して示
すブロック回路図である。

【図４】本発明の実施形態のＶＣクラスタの機能を詳細
に説明する図である。

【図５】本発明の実施形態における各ＶＣの構造を示す
図である。

【図６】本発明の実施形態における各層のＶＣのデータ
及び性能情報の関係を示す図である。

【図７】本発明の実施形態におけるＳＤＬというフォー
マットで記述されたある設計データの例である。

【図８】本発明の実施形態におけるハードウェア部に生
成されたデータの例を示す図である。

【図９】本発明の実施形態におけるソフトウェア部に生
成されたデータの例を示す図である。

【図１０】本発明の実施形態における動作層の検証の際
に使用される環境を示す図である。

【図１１】本発明の実施形態におけるＲＴ層の検証の際
に使用される環境を示す図である。

【図１２】本発明の実施形態におけるＲＴ層内のメタと
インスタンスとの例を示す図である。

【図１３】図１中の動作回数解析及び回路最適化手段の
処理を概念的に示すブロック図である。

【図１４】本発明の実施形態における目的別機能検証モ
デルの内容の例を示す図である。

【図１５】本発明の実施形態における目的別機能検証モ
デル内の同期化モデルの使用方法を示す図である。

【図１６】本発明の実施形態におけるシステム検証用デ
ータベース内において共用テストクラスタ，周辺モデル
クラスタを用いたテストの流れ（テストシナリオ）を示
す図である。

【図１７】本発明の実施形態における故障検査戦略を最
適化する方法を示すブロック図である。

【図１８】本発明の実施形態における機能検証支援手段
の動作を説明するためのブロック図である。

【図１９】本発明の実施形態における仕様レベル，動作
レベル，機能レベルを含む一般的なシミュレーションの
手順を概略的に示す図である。

【図２０】本発明の実施形態における機能検証支援手段
の一部である同期化モデル生成手段によるモデル生成方
法を示す図である。

【図２１】本発明の実施形態におけるＶＣＤＢ内の共用
テストクラスタ，ＲＴレベル回路，メモリモデルに関す
るシミュレーションモデルの記述を示すブロック図であ
る。

【図２２】（ａ），（ｂ）は、それぞれ本発明の実施形
態における同期化モデル生成手段によって同期化される
前のシミュレーションモデルと同期化後のシミュレーシ
ョンモデル（機能レベルの）におけるタイミングチャー
トである。

【図２３】本発明の実施形態における機能検証支援手段
の一部である記述最適化モデル生成手段によるモデル生
成方法を示す図である。

【図２４】本発明の実施形態におけるシミュレーション
用回路を生成するときの具体的な処理の例を示す図であ
る。

【図２５】本発明の実施形態における機能検証支援手段
一部である記述最適化モデル生成手段によるモデル生成
方法を示す図である。

【図２６】本発明の実施形態におけるシミュレーション
用回路と回路図変換情報とを生成するときの具体的な処
理の例を示す図である。

【図２７】本発明の実施形態における機能検証支援手段
一部である記述最適化モデル生成手段によるモデル生成
方法を示す図である。

【図２８】本発明の実施形態におけるＲＴレベル回路を
含むシミュレーション用回路を生成するときの具体的な
処理の例を示す図である。

【図２９】本発明の実施形態における機能検証支援手段
の一部である記述最適化モデル生成手段によるモデル生
成方法を示す図である。

【図３０】本発明の実施形態におけるＲＴレベル回路を
含むシミュレーション用回路を生成するときの具体的な
処理の例を示す図である。

【図３１】本発明の実施形態における検証のチェック方
法を示すブロック図である。

【図３２】本発明の実施形態における検証のチェック対
象となる入出力ピンを含む回路の構成を概略的に示す図
である。

【図３３】本発明の実施形態における検証のチェック対
象となる内部状態を含む回路の構成を概略的に示す図で
ある。

【図３４】（ａ），（ｂ）は、それぞれ本発明の実施形
態における検証のチェック対象となる回路の構成を概略
的に示す図、及び信号のタイミングチャート図である。

【図３５】本発明の実施形態におけるＶＣインターフェ
ース合成手段を用いた設計方法を示すブロック図であ
る。

【図３６】図３５に示すインターフェース合成手法を、
バスとＶＣとの間のインターフェースであるバスＩ／Ｆ
に適用した場合のインプリメンテーションフローを示す
図である。

【図３７】本発明の実施形態におけるバスＩ／Ｆを備え
たＶＣＤＢ内のＶＣ（ＲＴ層）の構造を示すブロック図
である。

【図３８】図３７に示すバスＩ／Ｆ部−Ａ，Ｂ，Ｃ，
Ｘ，Ｙのビット幅と、リード／ライトサイクルと、最大
ブロック周波数とを表にして示す図である。

【図３９】本発明の実施形態におけるインターフェース
合成の手順を示すフローチャート図である。

【図４０】本発明の実施形態におけるインターフェース
合成における各種ＣＰＵの仕様を表にして示す図であ
る。

【図４１】本発明の実施形態におけるインターフェース
合成によって選択されたＲＴ−ＶＣ間の接続状態を示す
ブロック図である。

【図４２】本発明の実施形態におけるＶＣクラスタに対
応して階層化されたテストクラスタ全体の構造を示すブ
ロック図である。

【図４３】図４２中の仕様層及び動作層の構成を詳細に
示す部分拡大図である。

【図４４】図４２中の機能層の構成を詳示する部分拡大
図である。

【図４５】図４２中のプロトコル層の構成を詳示する部
分拡大図である。

【図４６】本発明の実施形態における仕様層−動作層間
のテストクラスタを生成する方法を概略的に示すブロッ
ク図である。

【図４７】図４６中のテストクラスタ生成のためのパー
ツを詳示する部分拡大図である。

【図４８】図４６中の生成されたテストクラスタ及びテ
ストシナリオを詳示する部分拡大図である。

【図４９】本発明の実施形態における動作層−機能層間
のテストクラスタを生成する方法を概略的に示すブロッ
ク図である。

【図５０】図４９中のテストクラスタ生成のためのパー
ツを詳示する部分拡大図である。

【図５１】図４９中の生成されたテストクラスタ及びテ
ストシナリオを詳示する部分拡大図である。

【図５２】本発明の実施形態における動作層−プロトコ
ル層間のテストクラスタを生成する方法を示すブロック
図である。

【図５３】本発明の実施形態におけるＶＣインターフェ
ースモデルの構成を示すブロック図である。

【図５４】本発明の実施形態におけるＶＣインターフェ
ースモデルを組み込んだＶＣＤＢを利用して生成される
システムシミュレーションモデルの一例を説明するため
のブロック図である。

【図５５】システムシミュレーションモデルにおける第
２ＶＣインターフェースモデルの役割を説明するための
ブロック図である。

【符号の説明】

１００ ＶＣＤＢ（ＶＣデータベース） ２００ ＶＣＤＢＭＳ（ＶＣデータベースマネージ
ャ） ３００ ＶＣクラスタ ３０１ 仕様ＶＣ ３０２ 動作ＶＣ ３０３ ＲＴ−ＶＣ ３０４ テストベクタクラスタ ３１０ 動作回数解析モデル ３２０ 目的別機能検証モデル ３３０ 故障検査手法情報 ４０１ アーキテクチャ情報 ４０２ システム検証用データベース ４１０ 共用テストクラスタ ４２０ 周辺モデルクラスタ ４３０ ＶＣインターフェースモデル ５００ 機能検証支援手段 ６００ 動作回数解析及び回路最適手段 ７００ ＶＣインターフェース合成手段 ８００ 故障検査戦略最適化手段

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｃ 27/04 Ｕ (72)発明者 浜口 加寿美 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 博 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 藤村 克也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 横山 敏之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 JA05 KA05 KA08 5F038 DF11 DT07 DT19 EZ09 EZ10 5F064 AA01 BB31 DD04 EE47 EE54 HH06 HH09 HH10 HH17

Claims (33)

【特許請求の範囲】
1. 【請求項１】 集積回路装置を設計するために必要なデ
   ータを格納する複数のＶＣ（バーチャル・コア）からな
   るＶＣクラスタを備え、該ＶＣクラスタを抽象化の度合
   いに応じて上位から下位まで複数の層に階層化してなる
   集積回路装置の設計用データベースであって、 上記ＶＣクラスタは、上記ＶＣクラスタの階層化された
   各層に応じた同数の層に階層化され、上記ＶＣの機能及
   び上記ＶＣを用いて構成されるシステムの機能を検証す
   るために必要なデータを格納するテストクラスタを備え
   ていることを特徴とする集積回路装置の設計用データベ
   ース。
2. 【請求項２】 請求項１に記載の集積回路装置の設計用
   データベースにおいて、 上記テストクラスタは、テストベンチ，テストシナリ
   オ，タスク及びモデルのうち少なくともいずれか１つを
   含むことを特徴とする集積回路装置の設計用データベー
   ス。
3. 【請求項３】 集積回路装置を設計するために必要なデ
   ータを格納する複数のＶＣ（バーチャル・コア）クラス
   タを備え、各ＶＣクラスタを抽象化の度合いに応じて上
   位から下位まで複数の層に階層化してなる集積回路装置
   の設計用データベースであって、 上記ＶＣクラスタの階層化された各層に応じた同数の層
   に階層化され、上記各ＶＣを組み合わせて上記集積回路
   装置を構築したときのシステムの検証を行なうためのシ
   ステム検証用データベースを備えていることを特徴とす
   る集積回路装置の設計用データベース。
4. 【請求項４】 請求項３に記載の集積回路装置の設計用
   データベースにおいて、 上記システム検証用データベースには、上記ＶＣクラス
   タの階層化された各層に応じた同数の層に階層化された
   上記ＶＣの機能及びＶＣを用いて構成されるシステムの
   機能を検証するために必要なデータを格納するテストク
   ラスタが配設されていることを特徴とする集積回路装置
   の設計用データベース。
5. 【請求項５】 請求項４に記載の集積回路装置の設計用
   データベースにおいて、 上記テストクラスタは、ＶＣを用いた異なるシステムＬ
   ＳＩ実現の検証で共有されるテストベンチ，テストシナ
   リオ，タスク及びタスクのうち少なくともいずれか１つ
   を含むことを特徴とする集積回路装置の設計用データベ
   ース。
6. 【請求項６】 請求項４に記載の集積回路装置の設計用
   データベースにおいて、 上記システム検証用データベースには、上記ＶＣクラス
   タの階層化された各層に応じた同数の層に階層化され、
   ＶＣの周辺に接続されシステムの検証に用いられる周辺
   モデルクラスタが配設されていることを特徴とする集積
   回路装置の設計用データベース。
7. 【請求項７】 集積回路装置を設計するために必要なデ
   ータを格納する複数のＶＣ（バーチャル・コア）クラス
   タを備え、 上記ＶＣクラスタに、集積回路装置を構成するために必
   要な仕様・動作レベルのデータを格納する仕様・動作Ｖ
   Ｃと、上記各仕様・動作ＶＣが格納しているデータが示
   す仕様・動作を満たすために必要なＲＴレベル（レジス
   ター・トランスファレベル）のデータを格納するＲＴ−
   ＶＣとを配置してなる集積回路装置の設計用データベー
   スであって、 上記集積回路装置の機能を検証するために用いられる検
   証目的別に分けられた目的別機能検証モデルを、上記Ｒ
   Ｔ−ＶＣとリンクさせて備えていることを特徴とする集
   積回路装置の設計用データベース。
8. 【請求項８】 請求項７に記載の集積回路装置の設計用
   データベースにおいて、 上記目的別機能検証モデルは、機能検証時における信号
   をクロックと同期する特定周期の倍数に変更してなる同
   期化モデルを含むことを特徴とする集積回路装置の設計
   用データベース。
9. 【請求項９】 請求項７に記載の集積回路装置の設計用
   データベースにおいて、 上記目的別機能検証モデルは、集積回路装置の実動作で
   使用される処理のうち機能検証時において使用されない
   処理を削除してなる記述最適化モデルを含むことを特徴
   とする集積回路装置の設計用データベース。
10. 【請求項１０】 請求項７に記載の集積回路装置の設計
    用データベースにおいて、 上記目的別機能検証モデルは、上記ＶＣクラスタ内の各
    層に対応した回路データにおいて、互いに階層が異なる
    複数の層同士に亘る信号線を単一化してなる記述最適化
    モデルを含むことを特徴とする集積回路装置の設計用デ
    ータベース。
11. 【請求項１１】 請求項７に記載の集積回路装置の設計
    用データベースにおいて、 上記目的別機能検証モデルは、集積回路装置の回路記述
    の形式を機能検証に用いるシミュレータの処理速度が最
    も高い形式に統一してなる記述最適化モデルを含むこと
    を特徴とする集積回路装置の設計用データベース。
12. 【請求項１２】 請求項７に記載の集積回路装置の設計
    用データベースにおいて、 上記目的別機能検証モデルは、機能検証を行なう集積回
    路装置のうち機能検証時に動作しない部分の記述を削除
    してなる記述最適化モデルを含むことを特徴とする集積
    回路装置の設計用データベース。
13. 【請求項１３】 請求項１２に記載の集積回路装置の設
    計用データベースにおいて、 上記目的別機能検証モデルは、上記記述最適化モデルを
    使用した検証において削除した記述を起動する動作を行
    なったときにこれを検出，警告するための手段を備えて
    いることを特徴とする集積回路装置の設計用データベー
    ス。
14. 【請求項１４】 請求項７に記載の集積回路装置の設計
    用データベースにおいて、 上記目的別機能検証モデルは、上記集積回路装置の検証
    時に回路動作が正常に行なわれていることをチェック
    し、異常な動作を検出し、警告する手段を備えているこ
    とを特徴とする集積回路装置の設計用データベース。
15. 【請求項１５】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）から
    なるＶＣクラスタを備え、該ＶＣクラスタを抽象化の度
    合いに応じて上位から下位まで複数の層に階層化してな
    る集積回路装置の設計用データベースであって、 ＶＣ本体内の故障検査を最適化するための手法に関する
    情報を備えていることを特徴とする集積回路装置の設計
    用データベース。
16. 【請求項１６】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）から
    なるＶＣクラスタを備え、該ＶＣクラスタを抽象化の度
    合いに応じて上位から下位まで複数の層に階層化してな
    る集積回路装置の設計用データベースであって、 ＶＣ本体内の動作回数を解析するためのモデルを備えて
    いることを特徴とする集積回路装置の設計用データベー
    ス。
17. 【請求項１７】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）から
    なる複数のＶＣクラスタを備え、該ＶＣクラスタを抽象
    化の度合いに応じて上位から下位まで複数の層に階層化
    してなる集積回路装置の設計用データベースであって、 上記複数のＶＣクラスタを組み合わせてシステムＬＳＩ
    を構築するために利用可能なモデルであって、各ＶＣク
    ラスタにおける相異なる層のＶＣを組み合わせるための
    つなぎのモデルとなるＶＣインターフェースモデルを備
    えていることを特徴とする集積回路装置の設計用データ
    ベース。
18. 【請求項１８】 請求項１７に記載の集積回路装置の設
    計用データベースにおいて、 上記ＶＣインターフェースモデルは、 上記ＶＣクラスタの階層化された各層に応じた同数の層
    に階層化されたデータの入力部及び出力部と、 上記入力部と出力部との間に介設され、上記ＶＣクラス
    タの各層毎に設定されているパラメータの変換を行う変
    換手段とを備えていることを特徴とする集積回路装置の
    設計用データベース。
19. 【請求項１９】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースを用いた集積回路装置の設計方法であって、 上記上記集積回路装置の検証要求に応じて、上記ＶＣデ
    ータベースのＶＣクラスタに関する情報を入力し、集積
    回路装置の検証のためのテストクラスタを生成するステ
    ップを含むことを特徴とする集積回路装置の設計方法。
20. 【請求項２０】 請求項１９に記載の集積回路装置の設
    計方法において、 上記テストクラスタとして、テストベンチ，シナリオ，
    タスク及びモデルのうち少なくともいずれか１つ生成す
    ることを特徴とする集積回路装置の設計方法。
21. 【請求項２１】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースを用いた集積回路装置の設計方法であって、 上記上記集積回路装置の検証要求に応じて、上記ＶＣク
    ラスタの機能レベルのＶＣにリンクさせて、上記集積回
    路装置の機能を検証するために用いられる検証目的別に
    分けられた目的別機能検証モデルを生成するステップを
    含むことを特徴とする集積回路装置の設計方法。
22. 【請求項２２】 請求項２１記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、機能検証時における
    信号をクロックと同期する特定周期の倍数に変更してな
    る同期化モデルを生成することを特徴とする集積回路装
    置の設計方法。
23. 【請求項２３】 請求項２１記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、集積回路装置の実動
    作で使用される処理のうち機能検証時において使用され
    ない処理を削除してなる記述最適化モデルを生成するこ
    とを特徴とする集積回路装置の設計方法。
24. 【請求項２４】 請求項２１記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、上記ＶＣクラスタ内
    の各層に対応した回路データにおいて、互いに階層が異
    なる複数の層同士に亘る信号線を単一化してなる記述最
    適化モデルを生成することを特徴とする集積回路装置の
    設計方法。
25. 【請求項２５】 請求項２１記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、集積回路装置の回路
    記述の形式を機能検証に用いるシミュレータの処理速度
    が最も高い形式に統一してなる記述最適化モデルを生成
    することを特徴とする集積回路装置の設計方法。
26. 【請求項２６】 請求項２１記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、機能検証を行なう集
    積回路装置のうち機能検証時に動作しない部分の記述を
    削除してなる記述最適化モデルを生成することを特徴と
    する集積回路装置の設計方法。
27. 【請求項２７】 請求項２６記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、上記記述最適化モデ
    ルを使用した検証において削除した記述を起動する動作
    を行なったときにこれを検出，警告する手段をさらに備
    えている記述最適化モデルを生成することを特徴とする
    集積回路装置の設計方法。
28. 【請求項２８】 請求項２６記載の集積回路装置の設計
    方法において、 上記目的別機能検証モデルとして、上記集積回路装置の
    検証時に回路動作が正常に行なわれていることをチェッ
    クし、異常な動作を検出し、警告する手段をさらに備え
    ている記述最適化モデルを生成することを特徴とする集
    積回路装置の設計方法。
29. 【請求項２９】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースを用いた集積回路装置の設計方法であって、 上記ＶＣクラスタの階層化された各層に応じた同数の層
    に階層化され、上記各ＶＣを組み合わせて上記集積回路
    装置を構築したときのシステムの検証を行なうためのシ
    ステム検証用モデルを生成するステップを含むことを特
    徴とする集積回路装置の設計方法。
30. 【請求項３０】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースと検証のためのＣＰＵとを用いた集積回路装置の
    設計方法であって、 シミュレーションの結果に応じて上記ＶＣデータベース
    からＶＣを取り出す一方、シミュレーションの結果から
    使用するＣＰＵに関するパラメータを抜き出して、使用
    するＣＰＵのパラメータに適合したインターフェースを
    選択又は生成して上記ＶＣ内に格納するステップを含む
    ことを特徴とする集積回路装置の設計方法。
31. 【請求項３１】 請求項３０記載の集積回路装置の設計
    方法において、 上記インターフェースは、上記ＣＰＵのバスとの間で信
    号を授受するためのバスインターフェースであり、 上記バスインターフェースは、上記ＶＣ内においてＶＣ
    の機能本体部と分離して格納され、使用するＣＰＵのプ
    ロトコルに合わせて生成されていることを特徴とする集
    積回路装置の設計方法。
32. 【請求項３２】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースを用いた集積回路装置の設計方法であって、 上記ＶＣ本体内の動作回数を解析するステップを含むこ
    とを特徴とする集積回路装置の設計方法。
33. 【請求項３３】 集積回路装置を設計するために必要な
    データを格納する複数のＶＣ（バーチャル・コア）クラ
    スタを備え、各ＶＣクラスタを抽象化の度合いに応じて
    上位から下位まで複数の層に階層化してなるＶＣデータ
    ベースを用いた集積回路装置の設計方法であって、 上記ＶＣ本体内の故障検査を最適化するためのステップ
    を含むことを特徴とする集積回路装置の設計方法。