JP2009524138A - モデル化およびシミュレーション方法 - Google Patents
モデル化およびシミュレーション方法 Download PDFInfo
- Publication number
- JP2009524138A JP2009524138A JP2008550846A JP2008550846A JP2009524138A JP 2009524138 A JP2009524138 A JP 2009524138A JP 2008550846 A JP2008550846 A JP 2008550846A JP 2008550846 A JP2008550846 A JP 2008550846A JP 2009524138 A JP2009524138 A JP 2009524138A
- Authority
- JP
- Japan
- Prior art keywords
- component
- computer program
- entity
- simulation
- computer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 146
- 238000004088 simulation Methods 0.000 title claims abstract description 143
- 238000004590 computer program Methods 0.000 claims description 105
- 230000006399 behavior Effects 0.000 claims description 52
- 238000012545 processing Methods 0.000 claims description 39
- 238000004891 communication Methods 0.000 claims description 34
- 230000002596 correlated effect Effects 0.000 claims description 34
- 230000008569 process Effects 0.000 claims description 28
- 230000004044 response Effects 0.000 claims description 23
- 230000001276 controlling effect Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000001419 dependent effect Effects 0.000 claims 5
- 238000005094 computer simulation Methods 0.000 abstract description 3
- 230000006870 function Effects 0.000 description 32
- 238000004422 calculation algorithm Methods 0.000 description 16
- 238000013461 design Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 230000003542 behavioural effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Stored Programmes (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Complex Calculations (AREA)
Abstract
【解決手段】第1(X)相関コンポーネントと第2(Y)相関コンポーネントとを含むシステムのモデル化およびシミュレーション方法。この方法は、第1(X)コンポーネントおよび第2(Y)コンポーネントの挙動を、第1仕様および第2仕様を使用してモデル化する工程を含む。第1仕様および第2仕様はそれぞれ、機能仕様と関連シミュレーション・エレメント82とを含む。この方法はさらに、第1コンポーネントおよび第2コンポーネントの挙動を第1仕様および第2仕様を使用してシミュレーションする工程を含む。シミュレーション・エレメント82は互いに通信してシミュレーション・システムを提供する。
【選択図】図9
Description
モデル化およびシミュレーション方法のある具体的な用途は、プロトタイプシステムを製作する前に、コンピュータのハードウェア・システムをモデル化およびシミュレートすることである。これは、プロトタイプ・コンピュータのハードウェア・システムの開発に関わる時間と費用の点で有利である。このようなモデル化およびシミュレーションは、最終設計に到る前に、必要な設計イタレーション(繰り返し)の回数を実質的に減らすことができる。さらに、モデル化およびシミュレーションは、設計期間の初期に問題を突き止められるため、最終システムが意図したとおりに動作する確率を高めることができる。モデル化およびシミュレーション・プロセスで、モデル化したシステムが必要な挙動を示すことが一度実証されたら、コンピュータのハードウェア設計者は、検証可能な形でモデルと同じシステムの実装を構築すれば所望の結果が得られるという確信がもてる。
前記シミュレーション・システムは、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様および前記第2仕様がイベントを処理する順序を決定してもよい。
前記方法はさらに、前記または各インスタンス化した第1エンティティに応答して、少なくとも1つのさらなるエンティティをインスタンス化する工程を含んでもよく、前記または各さらなるエンティティは前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つによって定義され、前記または各さらなるエンティティは前記少なくとも1つの第1エンティティとの階層関係に基づいてシミュレーション・システムによって選択される。
前記少なくとも1つのさらなるエンティティは、前記相関エンティティの階層において前記少なくとも1つの第1エンティティの親であってもよい。あるいは、前記少なくとも1つの別のエンティティは、前記相関エンティティの階層において前記少なくとも1つの第1エンティティの子であってもよい。
前記第1コンポーネントは前記第2コンポーネントよりも高い抽象化レベルでモデル化してもよく、前記方法は前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を前記階層を使って規定する工程を含む。
前記第1仕様および前記第2仕様は、第1コンピュータ・プログラミング言語で書かれた第1コンピュータ・プログラムとして記述してもよい。前記方法はさらに、前記第1仕様と前記第2仕様との関係を前記第1コンピュータ・プログラムに記述する工程を含んでもよい。
前記処理する工程は、前記第2コンピュータ・プログラムに追加のコンピュータ・コードを挿入する工程を含んでもよい。前記追加のコンピュータ・コードは前記または各シミュレーション・エレメントを実装する。
前記方法はさらに、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様および前記第2仕様が、ソフトウェア実装シミュレーション・システムと、ハードウェアに実装されている他のコンポーネントを表す他の仕様とを介して、同時にさらなるコンポーネントとの通信を試みる工程を含んでもよい。
前記第2コンピュータ・プログラムは、前記シミュレーションに応答して、より高い階層レベルの少なくとも1つのエンティティに基づいて、より低い階層レベルのエンティティをインスタンス化するように構成した有限状態機械の実装を含んでもよい。
本発明の第2の局面により、第1仕様および第2仕様を記憶する記憶手段であって、前記第1仕様および前記第2仕様がそれぞれ第1コンポーネントおよび第2コンポーネントの挙動をモデル化し、前記第1仕様および前記第2仕様のそれぞれが機能仕様とシミュレーション・エレメントとを含む、記憶手段と、前記第1コンポーネントおよび前記第2コンポーネントの挙動を前記第1仕様および前記第2仕様を使用してシミュレーションするように構成した処理手段とを含むプログラマブル・コンピューティング・デバイスを提供する。前記シミュレーション・エレメントは互いに通信してシミュレーション・システムを提供するように構成する。
前記システムは、各仕様が機能仕様と関連シミュレーション・エレメントとを含む相関のある少なくとも第1および第2コンポーネントとを含んでもよい。前記シミュレーション・エレメントは互いに通信してシミュレーション・システムを提供する。
前記シミュレーション・システムは、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との通信を管理してもよい。
前記シミュレーション・システムは、前記第1コンポーネントおよび前記第2コンポーネントがイベントを処理する順序を決定してもよい。
前記第1コンポーネントは、前記第2コンポーネントよりも高い抽象化レベルでモデル化してもよい。前記方法は前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を前記階層を使用して規定する工程を含む。
前記処理する工程は、前記第1コンピュータ・プログラムを前記第1コンピュータ・プログラミング言語から第2コンピュータ・プログラミング言語に変換してもよい。前記第2コンピュータ・プログラミング言語はVHDLまたはVerilogであってもよい。
前記処理する工程は、前記第2コンピュータ・プログラムに追加のコンピュータ・コードを挿入する工程を含んでもよい。前記追加のコンピュータ・コードは、前記または各シミュレーション・エレメントを実装する。
前記シミュレーション・システムは、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様および前記第2仕様がイベントを処理する順序を決定してもよい。
前記方法はさらに、前記または各インスタンス化した第1エンティティに応答して、少なくとも1つのさらなるエンティティをインスタンス化する工程を含んでもよく、前記または各さらなるエンティティは前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つによって定義され、前記または各さらなるエンティティは前記少なくとも1つの第1エンティティとの階層関係に基づいて前記シミュレーション・システムによって選択される。
前記少なくとも1つのさらなるエンティティは、前記相関エンティティの階層内の前記少なくとも1つの第1エンティティの親であってもよい。あるいは、前記少なくとも1つのさらなるエンティティは、前記相関エンティティの階層内の前記少なくとも1つの第1エンティティの子であってもよい。
前記第1コンポーネントは、前記第2コンポーネントよりも高い抽象化レベルでモデル化してもよい。前記方法は、前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を前記階層を使用して提供する工程を含む。
前記処理する工程は、前記第2コンピュータ・プログラムおよび前記第3コンピュータ・プログラムに追加のコンピュータ・コードを挿入する工程を含んでもよい。前記追加のコンピュータ・コードは、前記または各シミュレーション・エレメントを実装する。
本発明の第8の局面により、第1仕様および第2仕様を記憶する記憶手段であって、前記第1仕様および前記第2仕様がそれぞれ第1コンポーネントおよび第2コンポーネントの挙動をモデル化し、前記第1仕様および前記第2仕様は、第1コンピュータ・プログラミング言語で書かれたコンピュータ・プログラムに記述されている記憶手段と、それぞれ第2コンピュータ・プログラミング言語および第3コンピュータ・プログラミング言語で書かれた第2コンピュータ・プログラムおよび第3コンピュータ・プログラムを生成するように、前記コンピュータ・プログラムを処理するために構成した処理手段と、前記第2コンピュータ・プログラムに基づいてハードウェアに前記第1コンポーネントの実装を生成するために構成した第1生成手段と、前記第3コンピュータ・プログラムに基づいてソフトウェアに前記第2コンポーネントの実装を生成するために構成した第2生成手段と、前記生成した第1コンポーネントの実装および前記生成した第2コンポーネントの実装をそれぞれ使用して、前記第1コンポーネントおよび前記第2コンポーネントの挙動をシミュレーションするために構成したシミュレーション手段とを含むプログラマブル・コンピューティング・デバイスを提供する。
本発明の第11の局面により、システムをモデル化およびシミュレーションするコンピュータ装置を提供する前記装置は、プロセッサ読取可能命令を記憶するプログラム・メモリと、前記プログラム・メモリに記憶した命令を読み取って実行するように構成したプロセッサとを含み、前記プロセッサ読取可能命令は、上記方法のいずれか1つを行うように、前記プロセッサを制御する命令を含む。
本明細書で使用する「ソフトウェアに実装」という表現は、コンピュータ装置でランするソフトウェアに、コンピュータ・プログラミング言語で書かれたコンポーネントのモデルを実装することを意味するものである。
図1を参照すると、先行技術から周知のモデル化プロセスが示されており、様々なシステム・コンポーネントが様々な抽象化レベルで記述されている。システム・モデル1はCYとして知られるプログラミング言語で相対的に高いレベルで記述されている。先行技術と本発明の実施形態はCYを使って記述されているが、他のプログラミング言語を同様に使用してもよいことは当業者には容易に明らかであろう。システムの他のコンポーネントは、より低い抽象化レベルで記述されている。例えば、2つのコンポーネントはそれぞれ挙動(ビヘイビア)モデル2,3としてシステムCおよびVHDLを使って記述されている。同様に、さらなる2つのコンポーネント4,5は、それぞれVHDLおよびVerilogを使って、RTLレベルで記述されている。各プログラミング言語は他のプログラミング言語で代用できることは理解されよう。
図1に示す先行技術のモデル化およびシミュレーション方法では、複数のレベルのモデルがCYで記述されている。そして、このCYモデルをシミュレーションできる形にコンパイルする。コンパイラがCYコードをシミュレータに渡すことのできる形のC++に変換する。シミュレーション・プロセスを使用して、コンポーネントを様々な抽象化レベルでモデル化できる。図1のモデル化およびシミュレーション方法は、全部ソフトウェアに実装されている(ソフトウェアで実行される)。
プロトコル・ツリーは、様々な抽象化レベルのオブジェクトの関わり合い方に関係する。本発明の実施形態により使用に適したプロトコル・ツリーを、プロトコル・ツリーに記述される関係も含めて図2に図示している。各オブジェクトA,B,W,X,Y,Zはモデル化されているシステムのコンポーネント、コンポーネント間で渡されるデータ、コンポーネントが行う活動、または他の種類の情報を表すことができる。オブジェクトAは2つの子、WおよびXを有するように示されている。逆に、AはWおよびXの親である。オブジェクトAは相対的に高い抽象化レベルのコンポーネントのモデルである。WおよびXは相対的に低い抽象化レベルのコンポーネントのモデルである。同時に、WおよびXは、コンポーネントAを完全に定義する。すなわち、実行中において、WおよびXはその親の機能の全部を備えている。同様に、コンポーネントBは2つの子、YおよびZを有する(また、BはYおよびZ双方の親である)。
第4コンポーネント35は、生成アルゴリズムを含み、高いレベルのオブジェクトから相対的に低いレベルのオブジェクトを生成するのに使う。
システムのコンポーネントのすべてを共通言語CYを使ってモデル化すると仮定すると、それをコンパイラ31が使って、さらなるコンピュータ・プログラムを適切なコンピューティング言語で生成することになり、図3に示しているモデル化およびシミュレーション・プロセスを使用して、システム内のコンポーネントを様々な抽象化レベルでモデル化できる。
第1モデル化抽象化レベルはプログラマーズ・ビュー(PV)である。PVレベルは一連の時間情報をもたない(非時限の)機能を含むが、異なる機能間の通信を考慮する。各機能は不連続なイベントと考えられる。また、PVレベルでは、機能または機能のグループが並行して動作してもよい。ALレベルおよびPVレベルでは、(図4に図示すように)機能間に1対1のマッピングがなくてもよい。PVレベルは、プログラマがC++などの高レベルのプログラミング言語でプログラムを作成するときにイベントのシーケンスをどのように理解するかに近いものである。
第3モデル化抽象化レベルはサイクル・コーラブル(CC)である。CCレベルでは、タイミングは機能ごとに要するクロックサイクル数に基づいている。すなわち、各機能について、開始時間と終了時間がわかる。各機能はnクロックサイクルを要する。図4は、モデル化しているPVTレベルの機能40を、CCレベルの一連の機能43として模式的に示している。CCレベルでは、各機能中に出力が生成される時刻までは分からない。
最後に、図4はゲートレベル(GL)を示している。GLレベルは、CA/RTLからの各機能または機能のサブグループを、ハードウェアに実装されるときに論理ゲートまたは一連の論理ゲートとして表す。本発明はGLレベルでのシステムのモデル化には関係していない。
トランスレータの部分間の通信はPVレベルで起こるように示されているが、同様に他のどのレベルであっても起こってもよい。トランスレータのソフトウェア部分62とトランスレータのハードウェア部分63との間の通信は、伝送するデータの総量を最小限にするとともに、ハードウェア・コンポーネントとソフトウェア・コンポーネントとの間のデータ交換の同期による障害を最小限にするために、できるだけ高い抽象化レベルで起こることが望ましい。コンポーネントをトランスレータ62,63を介して接続すれば、どの抽象化レベルでもモデル化および実装できる。本発明のある実施形態では、コンポーネント61はCA/RTLレベルで実装されている。CA/RTLレベルでモデル化したコンポーネントをハードウェアに実装することによって、システムのシミュレーションの速度が高まる。
トランスレータの部分間の通信はCCレベルで起こるように示されている。コンポーネント70はCCレベルで実装されているため、データをトランスレータのハードウェア部分73に渡す前にトランスレータのソフトウェア部分72はデータを異なる抽象化レベルに変換する必要はない。トランスレータのハードウェア部分73は、(矢印74で示すとおり)CCレベルのデータをCA/RTLレベルのデータに、またその逆も同様に変換する役割を担う。
コンポーネントAはソフトウェアに実装されている。コンポーネントAは有限状態機械(FSM)を含む。コンポーネントA内のFSMは入力80と出力81とを有し、FSMが他のコンポーネントとデータを送受信できるようにしている。ソフトウェアに実装されるコンポーネントの場合、シミュレーションの管理の役割を担う個別のシミュレータ・エンティティ(図8には図示せず)がある。ソフトウェア実装コンポーネントは互いに直接通信せず、シミュレータを介して通信する。イベントが発生する順序およびコンポーネントがシミュレーションされた作業(アクティビティ)を引き受ける順序は、シミュレータが決定する。ランタイム時のコンポーネントAはシミュレータに要求を送るサービスが必要であり、タスクをプロセッサに割り当てる。
コンポーネントXのDSSエレメント82は、FSMからの他のコンポーネントとのすべての通信を操作する(扱う)役割を担う。入力83および出力84はDSS82に接続して、これがそれぞれFSM入力85およびFSM出力86を介してデータをFSMに渡す。各DSSエレメントはそのコンポーネント内のリソース管理と通信、および他のコンポーネントとの通信を担う。ハードウェアに本質的な並列処理により、各ハードウェア実装コンポーネントは他のコンポーネントとは独立して作業を処理できる。
DSSの第6コンポーネントは、ハードウェアに実装するシミュレータの部分(すなわち、DSS)とソフトウェアに実装するシミュレータの部分とのシミュレーション時間の同期を担う。これはシミュレータのソフトウェア部分からメッセージを受信して、シミュレーションのハードウェア部分を進行させ、ハードウェア実装コンポーネントに適用されるクロックを制御する。DSSの第6コンポーネントは、ハードウェア・コンポーネントがそのタスクの処理を完了したら、または他のあるメッセージを送る必要があれば(例えば、別のコンポーネントが完了してそれをソフトウェアに通知する必要がある)、シミュレータのソフトウェア部分にメッセージを送り返す。DSSの第6コンポーネントは、ハードウェア実装コンポーネントとソフトウェア実装コンポーネントとのシミュレーションのタイミングを同期させる役割を担うため、このインスタンスは1つしか存在しない。このようにして、DSSの第6エレメントは各ハードウェア実装コンポーネントの外部に置かれている。個々のハードウェア実装コンポーネントは、内部のタイミングのために未制御クロックを含んでいてもよい。DSSの第6コンポーネントは、図9ないし図11には明示的には示されていない。
添付の特許請求の範囲から逸脱することなく、本発明の他の変型および利点は当業者には、容易に明らかとなろう。
Claims (70)
- 相関のある第1および第2コンポーネントを含むシステムをモデル化およびシミュレーションする方法であって、当該方法が、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、第1仕様および第2仕様を使用してモデル化する工程であって、前記第1仕様および前記第2仕様のそれぞれが機能仕様と関連シミュレーション・エレメントとを含む工程と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を前記第1仕様および前記第2仕様を使用してシミュレーションする工程とを含む方法。 - 前記シミュレーション・システムが、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との通信を管理することを特徴とする、請求項1に記載の方法。
- 前記シミュレーション・システムが、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様および前記第2仕様がイベントを処理する順序を決定することを特徴とする、請求項1または2に記載の方法。
- 前記シミュレーションする工程がさらに、相関エンティティの階層内の少なくとも1つの第1エンティティをインスタンス化する工程を含み、前記少なくとも1つの第1エンティティは前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つによって定義されることを特徴とする、請求項1〜3のいずれか1項に記載の方法。
- 前記または各インスタンス化した第1エンティティに応答して、少なくとも1つのさらなるエンティティをインスタンス化する工程を含み、前記または各さらなるエンティティは前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つによって定義され、前記または各さらなるエンティティは前記少なくとも1つの第1エンティティとの階層関係に基づいて前記シミュレーション・システムによって選択される、請求項4に記載の方法。
- 前記第1コンポーネントおよび前記第2コンポーネントを、前記相関エンティティの階層内のそれぞれのエンティティによって表し、前記それぞれのエンティティのインスタンスを作成することを特徴とする、請求項5に記載の方法。
- 前記少なくとも1つのさらなるエンティティが、前記相関エンティティの階層において前記少なくとも1つの第1エンティティの親であることを特徴とする、請求項5または6に記載の方法。
- 前記少なくとも1つの別のエンティティが、前記相関エンティティの階層において前記少なくとも1つの第1エンティティの子であることを特徴とする、請求項5または6に記載の方法。
- 前記階層内のエンティティは、前記第1コンポーネントと前記第2コンポーネントとの間で送信されるデータ、ならびに前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との間の通信を表すインスタンスを生成することを特徴とする、請求項5〜8のいずれか1項に記載の方法。
- 前記第1コンポーネントを前記第2コンポーネントよりも高い抽象化レベルでモデル化し、前記方法が前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を前記階層を使って規定する工程を含むことを特徴とする、請求項5〜9のいずれか1項に記載の方法。
- 前記エンティティ間の階層関係を、前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つから導き出すことを特徴とする、請求項5〜10のいずれか1項に記載の方法。
- 前記第1仕様および前記第2仕様を、第1コンピュータ・プログラミング言語で書かれた第1コンピュータ・プログラムとして記述することを特徴とする、請求項1〜11のいずれか1項に記載の方法。
- 前記第1仕様と前記第2仕様との関係を前記第1コンピュータ・プログラム内に記述する工程をさらに含む、請求項12に記載の方法。
- 第2コンピュータ・プログラムを生成するように前記第1コンピュータ・プログラムを処理する工程をさらに含む、請求項12または13に記載の方法。
- 前記処理する工程が、前記第1コンピュータ・プログラムを、前記第1コンピュータ・プログラミング言語から、第2コンピュータ・プログラミング言語に変換することを特徴とする、請求項14に記載の方法。
- 前記第2コンピュータ・プログラミング言語がVHDLまたはVerilogであることを特徴とする、請求項15に記載の方法。
- 前記第2コンピュータ・プログラムに基づいてハードウェアに前記第1コンポーネントおよび前記第2コンポーネントの実装を生成する工程をさらに含む請求項14に記載の方法。
- 前記処理する工程が、前記第2コンピュータ・プログラムに追加のコンピュータ・コードを挿入する工程を含み、前記追加のコンピュータ・コードが前記または各シミュレーション・エレメントを実装することを特徴とする、請求項14〜17のいずれか1項に記載の方法。
- 第2コンピュータ・プログラムおよび第3コンピュータ・プログラムを生成するように前記第1コンピュータ・プログラムを処理する工程をさらに含む、請求項12または13に記載の方法。
- 前記処理する工程が、前記第1コンピュータ・プログラムを、前記第1コンピュータ・プログラミング言語から、それぞれ第2コンピュータ・プログラミング言語および第3コンピュータ・プログラミング言語に変換することを特徴とする、請求項19に記載の方法。
- 前記第2コンピュータ・プログラミング言語がVHDLまたはVerilogであり、前記第3コンピュータ・プログラミング言語がCまたはC++であることを特徴とする、請求項20に記載の方法。
- 前記第1コンポーネントをハードウェアに実装し、前記第2コンポーネントをソフトウェアに実装することを特徴とする、請求項21に記載の方法。
- 少なくとも1つのさらなるコンポーネントの挙動を、少なくとも1つのさらなる機能仕様を使用してモデル化する工程と、
前記少なくとも1つのさらなる機能仕様に基づいて、ソフトウェアに前記少なくとも1つのさらなるコンポーネントの実装を生成する工程と、
前記少なくとも1つのさらなるコンポーネントの挙動を、前記少なくとも1つのさらなる機能仕様を使用してシミュレーションする工程とをさらに含む請求項17もしくはそれに従属する請求項のいずれか1項のまたは請求項22に記載の方法。 - 前記第1コンポーネントおよび前記第2コンポーネントと、前記少なくとも1つのさらなるコンポーネントとの通信を管理するために、ソフトウェア実装シミュレーション・システムを提供する工程をさらに含む、請求項23に記載の方法。
- 前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様および前記第2仕様が、前記ソフトウェア実装シミュレーション・システムと、ハードウェアに実装されている他のコンポーネントを表す他の仕様とを介して、同時にさらなるコンポーネントとの通信を試みる工程をさらに含む、請求項24に記載の方法。
- 前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、より高い階層レベルのエンティティを、より低い階層レベルの少なくとも1つのエンティティに基づいて、インスタンス化するように構成した有限状態機械の実装を含むことを特徴とする、請求項14または請求項19もしくはそれに従属する請求項のいずれか1項に記載の方法。
- 前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、より低い階層レベルのエンティティを、より高い階層レベルの少なくとも1つのエンティティに基づいて、インスタンス化するように構成した有限状態機械の実装を含むことを特徴とする、請求項14、19、または請求項14もしくは請求項19に従属する請求項のいずれか1項に記載の方法。
- 前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、より高い階層レベルおよびより低い階層レベル双方のエンティティを、それぞれより低い階層レベルまたはより高い階層レベルの少なくとも1つのエンティティに基づいて、インスタンス化するように構成した有限状態機械の実装を含むことを特徴とする、請求項14または請求項19もしくはそれに従属する請求項のいずれか1項に記載の方法。
- 請求項1〜28のいずれか1項の方法を行うようにコンピュータを制御するコンピュータ読取可能コードを伝達する伝達媒体。
- プロセッサ読取可能命令を記憶するプログラム・メモリと、
前記プログラム・メモリに記憶されている命令を読み取って実行するように構成したプロセッサとを含み、
前記プロセッサ読み取り可能命令が、前記プロセッサを請求項1〜28のいずれか1項の方法を行うように制御する命令を含むことを特徴とする、システムをモデル化およびシミュレーションするコンピュータ装置。 - 第1仕様および第2仕様を記憶する記憶手段であって、前記第1仕様および前記第2仕様がそれぞれ第1コンポーネントおよび第2コンポーネントの挙動をモデル化し、前記第1仕様および前記第2仕様のそれぞれが機能仕様とシミュレーション・エレメントとを含む、記憶手段と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を前記第1仕様および前記第2仕様を使用してシミュレーションするように構成した処理手段とを含み、
前記シミュレーション・エレメントが、互いに通信してシミュレーション・システムを提供するように構成されていることを特徴とする、プログラマブル・コンピューティング・デバイス。 - 相関のある第1および第2コンポーネントを含むシステムをモデル化およびシミュレーションする装置であって、当該装置が、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、第1仕様および第2仕様を使用してモデル化するモデル化手段であって、前記第1仕様および前記第2仕様のそれぞれが機能仕様と関連シミュレーション・エレメントとを含む、モデル化手段と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、前記第1仕様および前記第2仕様を使用してシミュレーションするシミュレーション手段とを含み、
前記シミュレーション・エレメントが互いに通信してシミュレーション・システムを提供することを特徴とする、装置。 - コンポーネントを含むシステムをモデル化およびシミュレーションする方法であって、当該方法が、
前記コンポーネントの挙動を、第1コンピュータ・プログラミング言語で書かれた第1コンピュータ・プログラムに記述された仕様を使用してモデル化する工程と、
第2コンピュータ・プログラムを生成するように前記第1コンピュータ・プログラムを処理する工程と、
前記第2コンピュータ・プログラムに基づいて、前記コンポーネントの実装を生成する工程と、
前記コンポーネントの挙動をエンティティの階層内の第1エンティティをインスタンス化することによって前記生成した実装を使用して、シミュレーションする工程とを含み、
前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、前記エンティティの階層内のより高いレベルのエンティティおよびより低いレベルのエンティティ双方をインスタンス化するように構成した有限状態機械の実装を含むことを特徴とする方法。 - 前記システムが、それぞれの仕様が機能仕様および関連シミュレーション・エレメントを含む、相関のある少なくとも第1および第2コンポーネントを含み、前記シミュレーション・エレメントが互いに通信してシミュレーション・システムを提供することを特徴とする、請求項33に記載の方法。
- 前記シミュレーション・システムが前記有限状態機械を実装することを特徴とする、請求項34に記載の方法。
- 前記シミュレーション・システムが、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との通信を管理することを特徴とする、請求項34または35に記載の方法。
- 前記シミュレーション・システムが、前記第1コンポーネントおよび前記第2コンポーネントがイベントを処理する順序を決定することを特徴とする、請求項34〜36のいずれか1項に記載の方法。
- 前記または各インスタンス化した第1エンティティに応答して、少なくとも1つのさらなるエンティティをインスタンス化する工程をさらに含み、前記または各さらなるエンティティは第1機能仕様および第2機能仕様の少なくとも1つによって定義され、前記シミュレーションに応答してインスタンス化される前記または各さらなるエンティティは、前記第1エンティティとの階層関係に基づいて、前記シミュレーション・システムによって選択される、請求項34〜37のいずれか1項に記載の方法。
- 前記第1コンポーネントおよび前記第2コンポーネントを、前記相関エンティティの階層内におけるそれぞれのエンティティによって表し、前記それぞれのエンティティのインスタンスを作成することを特徴とする、請求項38に記載の方法。
- 前記少なくとも1つのさらなるエンティティが、前記相関エンティティの階層において、前記少なくとも1つの第1エンティティの親であることを特徴とする、請求項38または39に記載の方法。
- 前記少なくとも1つのさらなるエンティティが、前記相関エンティティの階層において、前記少なくとも1つの第1エンティティの子であることを特徴とする、請求項38〜40のいずれか1項に記載の方法。
- 前記所定の階層内のエンティティは、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との間で送信されるデータを表すようにインスタンス化され、前記第1コンポーネントと前記第2コンポーネントとの通信をモデル化することを特徴とする、請求項38〜41のいずれか1項に記載の方法。
- 前記第1コンポーネントを前記第2コンポーネントよりも高い抽象化レベルでモデル化し、当該方法が前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を、前記階層を使って提供する工程を含むことを特徴とする、請求項38〜42のいずれか1項に記載の方法。
- 前記エンティティ間の階層関係を、前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つから導き出すことを特徴とする、請求項38〜43のいずれか1項に記載の方法。
- 前記処理する工程が、前記第1コンピュータ・プログラムを、前記第1コンピュータ・プログラミング言語から第2コンピュータ・プログラミング言語に変換することを特徴とする、請求項33〜44のいずれか1項に記載の方法。
- 前記第2コンピュータ・プログラミング言語がVHDLまたはVerilogであることを特徴とする請求項45に記載の方法。
- 前記第2コンピュータ・プログラムに基づいてハードウェアに前記第1コンポーネントおよび前記第2コンポーネントの実装を生成する工程をさらに含む、請求項33〜46のいずれか1項に記載の方法。
- 請求項34に従属する場合、前記処理する工程が、前記第2コンピュータ・プログラムに、追加のコンピュータ・コードを挿入する工程を含み、前記追加のコンピュータ・コードが前記または各シミュレーション・エレメントを実装することを特徴とする、請求項45〜47のいずれか1項に記載の方法。
- 請求項33〜49のいずれか1項の方法を行うようにコンピュータを制御するコンピュータ読取可能コードを伝達する伝達媒体。
- プロセッサ読取可能命令を記憶するプログラム・メモリと、
前記プログラム・メモリ内に記憶されている命令を読み取って実行するように構成したプロセッサとを含み、
前記プロセッサ読取可能命令が、前記プロセッサを請求項33〜49のいずれか1項の方法を行うように制御する命令を含むことを特徴とする、システムをモデル化およびシミュレーションするコンピュータ装置。 - 仕様を記憶する記憶手段であって、前記仕様がコンポーネントの挙動をモデル化し、前記仕様を第1コンピュータ・プログラムに記述する、記憶手段と、
第2コンピュータ・プログラムを生成するように前記第1コンピュータ・プログラムを処理するように構成した第1処理手段と、
前記第2コンピュータ・プログラムに基づいて、前記コンポーネントの実装を生成するように構成した生成手段と、
前記コンポーネントの挙動を、エンティティの階層内の第1エンティティをインスタンス化することによって前記生成した実装を使って、シミュレーションするように構成した第2処理手段とを含み、
前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、前記エンティティの階層内のより高いレベルのエンティティおよびより低いレベルのエンティティ双方をインスタンス化するように構成した有限状態機械の実装を含むことを特徴とする、プログラマブル・コンピューティング・デバイス。 - コンポーネントを含むシステムをモデル化およびシミュレーションする装置であって、当該方法が、
前記コンポーネントの挙動を、第1コンピュータ・プログラミング言語で書かれた第1コンピュータ・プログラムに記述された仕様を使用して、モデル化するモデル化手段と、
第2コンピュータ・プログラムを生成するように前記第1コンピュータ・プログラムを処理する処理手段と、
前記第2コンピュータ・プログラムに基づいて、前記コンポーネントの実装を生成する生成手段と、
前記コンポーネントの挙動を、エンティティの階層内の第1エンティティをインスタンス化することによって、前記生成した実装を使って、シミュレーションするシミュレーション手段とを含み、
前記第2コンピュータ・プログラムが、前記シミュレーションに応答して、前記エンティティの階層内のより高いレベルのエンティティおよびより低いレベルのエンティティ双方をインスタンス化するように構成した有限状態機械の実装を含むことを特徴とする、装置。 - 相関のある第1および第2コンポーネントを含むシステムをモデル化およびシミュレーションする方法であって、当該方法が、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、第1コンピュータ・プログラミング言語で書かれたコンピュータ・プログラムに記述された第1仕様および第2仕様を使用してモデル化する工程と、
それぞれ第2コンピュータ・プログラミング言語および第3コンピュータ・プログラミング言語で書かれた第2コンピュータ・プログラムおよび第3コンピュータ・プログラムを生成するように、前記コンピュータ・プログラムを処理する工程と、
前記第2コンピュータ・プログラムに基づいて、ハードウェアに前記第1コンポーネントの実装を生成する工程と、
前記第3コンピュータ・プログラムに基づいて、ソフトウェアに前記第2コンポーネントの実装を生成する工程と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、それぞれ前記第1コンポーネントの前記生成した実装と前記第2コンポーネントの前記生成した実装とを使用してシミュレーションする工程とを含む方法。 - 前記第1仕様は、機能仕様と関連シミュレーション・エレメントとを含み、前記シミュレーション・エレメントは、他のシミュレーション・エレメントと通信してシミュレーション・システムを提供するように配列し、当該方法が、前記第2コンポーネントおよび前記少なくとも1つのさらなるコンポーネントを表す前記仕様間の通信を管理するソフトウェア実装シミュレーション・システムを提供する工程を含むことを特徴とする、請求項53に記載の方法。
- 前記シミュレーション・システムが、前記第1コンポーネントおよび前記第2コンポーネントを表す記第1仕様と前記第2仕様との通信を管理することを特徴とする、請求項53または請求項54に記載の方法。
- 前記シミュレーション・システムが、前記第1コンポーネントおよび第2コンポーネントを表す前記第1仕様および前記第2仕様がイベントを処理する順序を決定することを特徴とする、請求項53〜55のいずれか1項に記載の方法。
- 前記シミュレーションする工程が、相関エンティティの階層内の少なくとも1つの第1エンティティをインスタンス化する工程をさらに含み、前記少なくとも1つの第1エンティティは、前記第1機能仕様および第2機能仕様のうちの少なくとも1つによって定義されることを特徴とする、請求項53〜56のいずれか1項に記載の方法。
- さらに、前記または各インスタンス化した第1エンティティに応答して、少なくとも1つのさらなるエンティティをインスタンス化する工程を含み、前記または各さらなるエンティティは前記第1機能仕様および前記第2機能仕様のうちの少なくとも1つによって定義され、前記または各さらなるエンティティは、前記少なくとも1つの第1エンティティとの階層関係に基づいて、前記シミュレーション・システムによって選択される、請求項57に記載の方法。
- 前記第1コンポーネントおよび前記第2コンポーネントを前記相関エンティティの階層におけるそれぞれのエンティティによって表し、前記それぞれのエンティティのインスタンスを作成することを特徴とする、請求項58に記載の方法。
- 前記少なくとも1つのさらなるエンティティが、前記相関エンティティの階層内の前記少なくとも1つの第1エンティティの親であることを特徴とする、請求項58または請求項59に記載の方法。
- 前記少なくとも1つのさらなるエンティティが、前記相関エンティティの階層内の前記少なくとも1つの第1エンティティの子であることを特徴とする、請求項58または請求項59に記載の方法。
- 前記階層内のエンティティは、前記第1コンポーネントおよび前記第2コンポーネントを表す前記第1仕様と前記第2仕様との間で送信されるデータを表すようにインスタンス化され、前記第1コンポーネントと前記第2コンポーネントとの通信をモデル化することを特徴とする、請求項58〜61のいずれか1項に記載の方法。
- 前記第1コンポーネントを前記第2コンポーネントよりも高い抽象化レベルでモデル化し、当該方法が、前記第1コンポーネントと前記第2コンポーネントとの関係の詳細を、前記階層を使って提供する工程を含むことを特徴とする、請求項58〜62のいずれか1項に記載の方法。
- 前記エンティティ間の階層関係を、前記第1仕様および前記第2仕様のうちの少なくとも1つから導き出すことを特徴とする、請求項58〜63のいずれか1項に記載の方法。
- 前記処理する工程が、前記第2コンピュータ・プログラムおよび前記第3コンピュータ・プログラムに追加のコンピュータ・コードを挿入する工程を含み、前記追加のコンピュータ・コードが、前記または各シミュレーション・エレメントを実装することを特徴とする、請求項54〜64のいずれか1項に記載の方法。
- 前記第2プログラミング言語がVHDLまたはVerilogであり、前記第3プログラミング言語がCまたはC++であることを特徴とする、請求項53〜65のいずれか1項に記載の方法。
- 請求項53〜66のいずれか1項の方法を行うようにコンピュータを制御するコンピュータ読取可能コードを伝達する伝達媒体。
- プロセッサ読取可能命令を記憶するプログラム・メモリと、
前記プログラム・メモリ内に記憶されている命令を読み出して実行するように構成したプロセッサとを含み、
前記プロセッサ読取可能命令が、請求項53〜66のいずれか1項の方法を行うようにプロセッサを制御する命令を含むことを特徴とする、システムをモデル化およびシミュレーションするコンピュータ装置。 - 第1仕様および第2仕様を記憶する記憶手段であって、前記第1仕様および前記第2仕様がそれぞれ第1コンポーネントおよび第2コンポーネントの挙動をモデル化し、前記第1仕様および前記第2仕様は、第1コンピュータ・プログラミング言語で書かれたコンピュータ・プログラムに記述されている、記憶手段と、
それぞれ第2コンピュータ・プログラミング言語および第3コンピュータ・プログラミング言語で書かれた第2コンピュータ・プログラムおよび第3コンピュータ・プログラムを生成するように、前記コンピュータ・プログラムを処理するために構成した処理手段と、
前記第2コンピュータ・プログラムに基づいてハードウェアに前記第1コンポーネントの実装を生成するために構成した第1生成手段と、
前記第3コンピュータ・プログラムに基づいてソフトウェアに前記第2コンポーネントの実装を生成するために構成した第2生成手段と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、それぞれ前記第1コンポーネントの前記生成した実装と前記第2コンポーネントの前記生成した実装とを使用して、シミュレーションするために構成したシミュレーション手段とを含むプログラマブル・コンピューティング・デバイス。 - コンポーネントを含むシステムをモデル化およびシミュレーションする装置であって、当該装置が、
第1コンポーネントおよび第2コンポーネントの挙動を、第1コンピュータ・プログラミング言語でコンピュータ・プログラムに記述されている第1仕様および第2仕様を使用してモデル化するモデル化手段と、
それぞれ第2コンピュータ・プログラミング言語および第3コンピュータ・プログラミング言語で第2コンピュータ・プログラムおよび第3コンピュータ・プログラムを生成するように、前記コンピュータ・プログラムを処理する処理手段と、
前記第2コンピュータ・プログラムに基づいて、ハードウェアに前記第1コンポーネントの実装を生成する第1生成手段と、
前記第3コンピュータ・プログラムに基づいて、ソフトウェアに前記第2コンポーネントの実装を生成する第2生成手段と、
前記第1コンポーネントおよび前記第2コンポーネントの挙動を、それぞれ前記第1コンポーネントの前記生成した実装と前記第2コンポーネントの前記生成した実装とを使用してシミュレーションするシミュレーション手段とを含む、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB0601135.7 | 2006-01-20 | ||
GBGB0601135.7A GB0601135D0 (en) | 2006-01-20 | 2006-01-20 | Modelling and simulation method |
PCT/GB2007/000168 WO2007083134A2 (en) | 2006-01-20 | 2007-01-18 | Modelling and simulation method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009524138A true JP2009524138A (ja) | 2009-06-25 |
JP5475996B2 JP5475996B2 (ja) | 2014-04-16 |
Family
ID=36010634
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008550846A Active JP5475996B2 (ja) | 2006-01-20 | 2007-01-18 | モデル化およびシミュレーション方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US8165865B2 (ja) |
EP (1) | EP1977355A2 (ja) |
JP (1) | JP5475996B2 (ja) |
CN (2) | CN102156774B (ja) |
GB (1) | GB0601135D0 (ja) |
WO (1) | WO2007083134A2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101575133B1 (ko) * | 2014-04-11 | 2015-12-07 | 국방과학연구소 | M&s 환경에서 군집객체 구성을 위한 개체 조립 시스템 및 방법 |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8868397B2 (en) * | 2006-11-20 | 2014-10-21 | Sonics, Inc. | Transaction co-validation across abstraction layers |
US8549468B2 (en) * | 2010-02-08 | 2013-10-01 | National Tsing Hua University | Method, system and computer readable storage device for generating software transaction-level modeling (TLM) model |
US8943451B2 (en) * | 2010-06-23 | 2015-01-27 | Mentor Graphics Corporation | Hierarchical finite state machine generation for power state behavior in an electronic design |
US8845624B2 (en) | 2010-06-25 | 2014-09-30 | Alcon LexSx, Inc. | Adaptive patient interface |
US9015649B2 (en) * | 2010-07-19 | 2015-04-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for electronic system model generation |
AT511334B1 (de) * | 2011-07-14 | 2012-11-15 | Fronius Int Gmbh | Schweissstromquelle und verfahren zu deren steuerung |
US9514254B2 (en) | 2012-01-24 | 2016-12-06 | The United States Of America As Represented By The Secretary Of The Navy | Modular model and simulation architecture |
KR20130091096A (ko) * | 2012-02-07 | 2013-08-16 | 한국전자통신연구원 | 하이브리드 시스템을 검증하기 위한 시뮬레이션 장치 및 방법 |
CN102609585A (zh) * | 2012-02-09 | 2012-07-25 | 北京航空航天大学 | 基于组件的航空仪表高效建模设计方法 |
CN102819218B (zh) * | 2012-07-19 | 2015-04-29 | 西安交通大学 | 基于事件控制函数的离散事件系统监控器及其控制方法 |
US10394970B2 (en) * | 2014-02-04 | 2019-08-27 | Ingersoll-Rand Company | System and method for modeling, simulation, optimization, and/or quote creation |
KR20150134688A (ko) * | 2014-05-22 | 2015-12-02 | 삼성전자주식회사 | 트랜잭터를 자동으로 생성하는 컴퓨팅 시스템 |
US9898390B2 (en) * | 2016-03-30 | 2018-02-20 | Ca, Inc. | Virtual service localization |
CN106156424B (zh) * | 2016-07-01 | 2023-11-14 | 合肥海本蓝科技有限公司 | 一种仿真系统 |
CN117149359B (zh) * | 2023-10-27 | 2024-01-26 | 大尧信息科技(湖南)有限公司 | 一种面向数据链设备的软件定义仿真模拟开发平台及方法 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000215226A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 論理検証装置 |
JP2000315222A (ja) * | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
JP2002175344A (ja) * | 2000-10-17 | 2002-06-21 | Nec Corp | 電子回路と制御プログラムとのコバリデーション方法 |
JP2003114914A (ja) * | 2001-10-04 | 2003-04-18 | Sharp Corp | ソフトウェア/ハードウェア協調設計方法 |
JP2003330992A (ja) * | 2002-04-18 | 2003-11-21 | Internatl Business Mach Corp <Ibm> | モデル・シミュレーション |
JP2005084956A (ja) * | 2003-09-09 | 2005-03-31 | Nec Corp | 論理回路の検証方法および検証システム |
US20050091026A1 (en) * | 2003-09-20 | 2005-04-28 | Spiratech Limited | Modelling and simulation method |
JP2005332162A (ja) * | 2004-05-19 | 2005-12-02 | Nec Corp | ハードウェア/ソフトウェア協調シミュレーション方式及びその方法 |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6132109A (en) | 1994-04-12 | 2000-10-17 | Synopsys, Inc. | Architecture and methods for a hardware description language source level debugging system |
GB2301911B (en) * | 1995-06-08 | 2000-01-12 | Advanced Risc Mach Ltd | Simulation of digital circuits |
US5870585A (en) * | 1995-10-10 | 1999-02-09 | Advanced Micro Devices, Inc. | Design for a simulation module using an object-oriented programming language |
US6240376B1 (en) | 1998-07-24 | 2001-05-29 | Mentor Graphics Corporation | Method and apparatus for gate-level simulation of synthesized register transfer level designs with source-level debugging |
US6336087B2 (en) | 1998-07-24 | 2002-01-01 | Luc M. Burgun | Method and apparatus for gate-level simulation of synthesized register transfer level design with source-level debugging |
US6601024B1 (en) * | 1998-11-12 | 2003-07-29 | Synopsys, Inc. | Code translation between hardware design languages |
US6931572B1 (en) | 1999-11-30 | 2005-08-16 | Synplicity, Inc. | Design instrumentation circuitry |
US7356786B2 (en) * | 1999-11-30 | 2008-04-08 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
US6823497B2 (en) * | 1999-11-30 | 2004-11-23 | Synplicity, Inc. | Method and user interface for debugging an electronic system |
US7065481B2 (en) * | 1999-11-30 | 2006-06-20 | Synplicity, Inc. | Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer |
US7000213B2 (en) * | 2001-01-26 | 2006-02-14 | Northwestern University | Method and apparatus for automatically generating hardware from algorithms described in MATLAB |
US6691301B2 (en) * | 2001-01-29 | 2004-02-10 | Celoxica Ltd. | System, method and article of manufacture for signal constructs in a programming language capable of programming hardware architectures |
US20020152061A1 (en) * | 2001-04-06 | 2002-10-17 | Shintaro Shimogori | Data processing system and design system |
US7110935B1 (en) * | 2001-10-16 | 2006-09-19 | Xilinx, Inc. | Method and system for modeling and automatically generating an electronic design from a system level environment |
US7260798B2 (en) * | 2003-12-29 | 2007-08-21 | Mentor Graphics Corporation | Compilation of remote procedure calls between a timed HDL model on a reconfigurable hardware platform and an untimed model on a sequential computing platform |
US7657416B1 (en) * | 2005-06-10 | 2010-02-02 | Cadence Design Systems, Inc | Hierarchical system design |
US7472361B2 (en) * | 2005-12-30 | 2008-12-30 | Cadence Design Systems, Inc. | System and method for generating a plurality of models at different levels of abstraction from a single master model |
US7895560B2 (en) * | 2006-10-02 | 2011-02-22 | William Stuart Lovell | Continuous flow instant logic binary circuitry actively structured by code-generated pass transistor interconnects |
-
2006
- 2006-01-20 GB GBGB0601135.7A patent/GB0601135D0/en not_active Ceased
-
2007
- 2007-01-18 US US12/161,559 patent/US8165865B2/en not_active Expired - Fee Related
- 2007-01-18 CN CN201110082273.1A patent/CN102156774B/zh not_active Expired - Fee Related
- 2007-01-18 CN CN2007800070661A patent/CN101395610B/zh not_active Expired - Fee Related
- 2007-01-18 WO PCT/GB2007/000168 patent/WO2007083134A2/en active Application Filing
- 2007-01-18 EP EP07704948A patent/EP1977355A2/en not_active Withdrawn
- 2007-01-18 JP JP2008550846A patent/JP5475996B2/ja active Active
-
2012
- 2012-04-20 US US13/452,323 patent/US8600723B2/en active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000215226A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 論理検証装置 |
JP2000315222A (ja) * | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
JP2002175344A (ja) * | 2000-10-17 | 2002-06-21 | Nec Corp | 電子回路と制御プログラムとのコバリデーション方法 |
JP2003114914A (ja) * | 2001-10-04 | 2003-04-18 | Sharp Corp | ソフトウェア/ハードウェア協調設計方法 |
JP2003330992A (ja) * | 2002-04-18 | 2003-11-21 | Internatl Business Mach Corp <Ibm> | モデル・シミュレーション |
JP2005084956A (ja) * | 2003-09-09 | 2005-03-31 | Nec Corp | 論理回路の検証方法および検証システム |
US20050091026A1 (en) * | 2003-09-20 | 2005-04-28 | Spiratech Limited | Modelling and simulation method |
JP2005332162A (ja) * | 2004-05-19 | 2005-12-02 | Nec Corp | ハードウェア/ソフトウェア協調シミュレーション方式及びその方法 |
Non-Patent Citations (3)
Title |
---|
YOUNG-IL KIM, KI-YOUNG AHN, HEEJUN SHIM, WOOSEUNG YANG, YOUNG-SU KWON, ANDO KI AND CHONG-MIN KYUNG: "Automatic Generation of Software/Hardware Co-Emulation Interface for Transaction-Level Communication", VLSI DESIGN, AUTOMATION AND TEST, 2005. (VLSI-TSA-DAT). 2005 IEEE VLSI-TSA INTERNATIONAL SYMPOSIUM O, JPN6013012438, 27 April 2005 (2005-04-27), pages 196 - 199, XP010829563, ISSN: 0002719199, DOI: 10.1109/VDAT.2005.1500054 * |
大西 充久, 西田 浩一, 岡田 和久: "ハードウェアコンパイラBachを用いたハードウェア/ソフトウェア協調設計環境について", DAシンポジウム 2000, vol. 第2000巻/第8号, JPN6013012434, 17 July 2000 (2000-07-17), JP, pages 13 - 18, ISSN: 0002484668 * |
湯山 洋一, 高井 幸輔, 小林 和淑, 小野寺 秀俊: "SystemCを用いたハードウェア・ソフトウェア協調設計", 第14回 回路とシステム(軽井沢)ワークショップ 論文集, JPN6013012436, 23 April 2001 (2001-04-23), JP, pages 399 - 404, ISSN: 0002484669 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101575133B1 (ko) * | 2014-04-11 | 2015-12-07 | 국방과학연구소 | M&s 환경에서 군집객체 구성을 위한 개체 조립 시스템 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
GB0601135D0 (en) | 2006-03-01 |
CN101395610B (zh) | 2012-12-05 |
WO2007083134A2 (en) | 2007-07-26 |
WO2007083134A3 (en) | 2007-09-07 |
JP5475996B2 (ja) | 2014-04-16 |
CN102156774B (zh) | 2014-06-25 |
US8600723B2 (en) | 2013-12-03 |
US20120259610A1 (en) | 2012-10-11 |
CN101395610A (zh) | 2009-03-25 |
US20100223042A1 (en) | 2010-09-02 |
US8165865B2 (en) | 2012-04-24 |
EP1977355A2 (en) | 2008-10-08 |
CN102156774A (zh) | 2011-08-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5475996B2 (ja) | モデル化およびシミュレーション方法 | |
JP4014080B2 (ja) | デジタル回路の設計装置および設計方法、並びに、プログラムおよび格納媒体 | |
CN1885295B (zh) | 使用逻辑单元建置集成电路 | |
US8326592B2 (en) | Method and system for verifying electronic designs having software components | |
CN110221815B (zh) | 一种基于本体的控制软件模型的自动生成方法 | |
CN102722601B (zh) | 数控系统的模型转换形式化语义集成框架的实现方法 | |
Dobis et al. | Chiselverify: An open-source hardware verification library for chisel and scala | |
Pohl et al. | vMAGIC—automatic code generation for VHDL | |
US8443319B2 (en) | Method for preparing re-architected designs for sequential equivalence checking | |
Dillaber et al. | Pragmatic Strategies for Adopting Model-Based Design for Embedded Applications | |
Bunker et al. | Formal hardware specification languages for protocol compliance verification | |
Pohlmann et al. | Generating Modelica models from software specifications for the simulation of cyber-physical systems | |
Suhaib et al. | Validating families of latency insensitive protocols | |
KR101125365B1 (ko) | Sdl?opnet 코-시뮬레이션 기법을 이용한 통신 프로토콜의 단일 모델 기반 통합 설계 방법 | |
da Silva et al. | Composition of software artifacts modelled using colored Petri nets | |
Roychoudhury et al. | Automatic generation of protocol converters from scenario-based specifications | |
Doucet et al. | A methodology to take credit for high-level verification during RTL verification | |
Niazi et al. | An emulation solution for the segbus platform | |
Pacholik et al. | Real Time Constraints in System Level Specifications Improving the Verification Flow of Complex Systems | |
Li | High-Performance FPGA-accelerated Chiplet Modeling | |
de Lara | Meta-modelling and graph transformation for the simulation of systems | |
Dreier et al. | Partitioning and fpga-based co-simulation of statecharts | |
Ramirez | Re-use of tests and arguments for assessing dependable mixed-criticality systems | |
Ramadian | Parametric real-time system feasibility analysis using parametric timed automata | |
Peng et al. | System-on-Chip Architecture Modeling Style Guide |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100118 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111110 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120131 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120207 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120309 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120316 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20120409 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20120416 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120629 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121130 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20121130 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20121221 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130321 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130621 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130628 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130719 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130726 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130819 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130826 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130902 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131114 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131203 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140207 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 5475996 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |