JP2005084956A

JP2005084956A - 論理回路の検証方法および検証システム

Info

Publication number: JP2005084956A
Application number: JP2003316196A
Authority: JP
Inventors: Yuichi Nakamura; 祐一中村
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-09-09
Filing date: 2003-09-09
Publication date: 2005-03-31
Also published as: US20050055189A1; US7395197B2

Abstract

【課題】計算機上のプログラムで実現される模擬的構成部分と再構成可能なデバイスにより実現される模擬的構成部分との間で時間的同期が取りやすく、模擬装置の精度を高めることができる検証方法及びシステムを提供する。
【解決手段】プログラム回路模擬システム１とデバイス回路模擬システム２との間に、相互伝達信号の各々に対応した複数の共有レジスタからなる共通レジスタ部３を設ける。プログラム回路模擬システム１とデバイス回路模擬システム２とが共通レジスタ部３の対応レジスタに相互にアクセスすることで各信号の伝達を可能にする。たとえば、プログラム回路模擬システム１がある信号に対応する共有レジスタに信号値を書き込むと、それに同期してデバイス回路模擬システム２が当該共有レジスタから同じ信号値を読み出すことができ、プログラム回路模擬システム１とデバイス回路模擬システム２とが同期して動作することが可能となる。
【選択図】図１

Description

本発明は論理回路の検証技術に係り、特に、与えられた論理回路の動作模擬装置をつくり、その模擬装置に信号を仮想的に入力して得られた出力を期待値と照合することによって被検証論理回路が正しく動作するかどうか検証する方法およびシステムに関する。

一般に、論理回路の検証には、計算機上のプログラムを実行することにより論理回路部分をシミュレートするソフトウエアシミュレータと、再構成可能なデバイスにより実現された論理回路部分をエミュレートするハードウエアエミュレータと、その間の処理速度の差を吸収し両者を同期させるためのバッファメモリと、からなる論理検証システムが用いられている。

たとえば、特開２０００−２１５２２６号公報（特許文献１）には、検証される回路をハードウエアエミュレータにより検証する第１の部分とソフトウエアシミュレータにより検証する第２の部分とに分割し、通信装置を介してハードウエアエミュレータおよびソフトウエアシミュレータのクロックを同期させデータの相互転送を行う回路検証システムが開示されている（段落００４６〜００５２、図１、図２）。

同様に、米国特許第５５４６５６２号公報（特許文献２）やKudlugi等（非特許文献１）ではＦＩＦＯ（ファーストインファーストアウト）メモリがシミュレータとエミュレータとの間に設けられ、シミュレータからの伝達信号はＦＩＦＯメモリを通して数ステップを経てエミュレータに到達する。また、エミュレータから計算機上のシミュレータへの伝達も同様にＦＩＦＯメモリを通して行われる。

特開２０００−２１５２２６号公報（段落００４６〜００５２、図１、図２）米国特許第５５４６５６２号公報 Murali Kudlugi, Soha Hassoun, Charles Selvidge, Duaine Pryor "A Transaction-Based Unified Simulation/Emulation Architecture for Functional Verification", IEEE Design Automation Conference, 2001, pp623-628

しかしながら、ハードウエアエミュレータとソフトウエアシミュレータと間の伝達信号はＦＩＦＯメモリあるいはバッファメモリを介しているために、ある特定の信号の値をエミュレータ及びシミュレータから同時に参照しようとしても値が異なる可能性がある。言い換えれば、厳密にはハードウエアエミュレータとソフトウエアシミュレータとの間で処理に時間的なずれが不可避的に生じてしまう。したがって、論理回路の模擬構成として計算機プログラムと再構成可能デバイスとの連結体を考えると、その模擬構成と被検証論理回路とがまったく同じ構成とは言い難く、模擬装置としての精度は低くなる。

本発明の目的は、計算機上のプログラムで実現される模擬的構成部分と再構成可能なデバイスにより実現される模擬的構成部分との間で時間的同期が取りやすく、模擬装置の精度を高めることができる検証方法及び検証システムを提供することにある。

本発明による論理回路検証システムは、前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスすることで各信号の伝達を可能にする共通レジスタ手段と、を有することを特徴とする。

本発明の第１の実施例では、前記共通レジスタ手段は、前記プログラム模擬手段に設けられた第１レジスタ部と前記デバイス模擬手段に設けられた第２レジスタ部とからなり、前記第１レジスタ部と前記第２レジスタ部とは常に同一のレジスタ値を保持するように制御されることを特徴とする。

本発明の第２の実施例では、前記共通レジスタ手段は前記デバイス模擬手段に設けられたハードウエアレジスタ部からなることを特徴とする。

本発明の第３の実施例では、前記共通レジスタ手段は前記プログラム模擬手段に設けられたソフトウエアレジスタ部からなることを特徴とする。

本発明の第４の実施例では、前記共通レジスタ手段のＮ（Ｎは２以上の整数）個のレジスタの内容を符号化および復号化することで２^N個の共通レジスタを論理的に識別可能にする符号化・復号化手段をさらに有することを特徴とする。

本発明による論理回路検証方法は、論理回路の動作をプログラムおよびデバイスにより模擬するプログラム模擬システムおよびデバイス模擬システムを用いて前記論理回路の検証を行う方法であり、前記プログラム模擬システムと前記デバイス模擬システムとの間で伝達される信号の各々を複数の共通レジスタに割り当て、前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込み、前記プログラム模擬システムおよび前記デバイス模擬システムの他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出す、ことを特徴とする。

前記複数の共通レジスタは、前記プログラム模擬システムにソフトウエアにより設けられたソフトウエア共通レジスタ列と前記デバイス模擬システムにハードウエアにより設けられたハードウエア共通レジスタ列とからなり、前記ソフトウエア共通レジスタ列と前記ハードウエア共通レジスタ列とは常に同一のレジスタ値を保持するように制御されることを特徴とする。

さらに、本発明の別の側面によれば、プログラム模擬システムとデバイス模擬システムとの間に伝達信号の各々に対応づけられた複数の共通レジスタからなる共通レジスタ列を用意し、前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込むと、他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出すことで、前記一方の模擬システムから前記他方の模擬システムへ任意の信号を伝達することを特徴とする。

上述したように、本発明によれば、プログラム模擬手段とデバイス模擬手段との間の伝達信号の各々に複数の共有レジスタを対応付け、プログラム模擬手段とデバイス模擬手段とから相互にアクセスすることで各信号の伝達を可能にする。たとえば、プログラム模擬手段がある信号に対応する共有レジスタに信号値を書き込むと、それに同期してデバイス模擬手段が当該共有レジスタから同じ信号値を読み出すことができ、プログラム模擬手段とデバイス模擬手段とが同期して動作することが可能となる。このように信号ごとに共通レジスタを設けることで、プログラム模擬手段とデバイス模擬手段との同期性を保つことが容易となり、模擬装置の精度を高めることができる。

また、プログラム模擬手段にソフトウエアによる共通レジスタ列を設け、デバイス模擬手段にハードウエアの共通レジスタ列を設け、これらの共通レジスタ列を常に同じ値になるように制御することで、上述した同期性を同様に得ることができる。

図１は本発明の一実施形態による論理回路検証システムの概略的構成を示すブロック図である。本実施形態によるシステムは、プログラム回路模擬システム１、デバイス回路模擬システム２および共通レジスタ部３からなり、プログラム回路模擬システム１とデバイス回路模擬システム２との間で共通レジスタ部３を介して信号のやりとりを実行することで、全体として被検証論理回路の動作をシミュレートする。

プログラム回路模擬システム１は計算機のプログラムにより、たとえば乗算や分岐などの回路動作をソフトウエア的に模擬したものである。デバイス回路模擬システム２はＦＰＧＡ（フィールドプログラマブルロジックアレイ）などの書き換え可能デバイスを用いて動作を模擬的に構成したものである。

共通レジスタ部３は、予め番号が付与されたＮ個の共通レジスタＲ₁〜Ｒ_Nからなる少なくとも１つのレジスタ列を有し、回路模擬システム１および２の間で伝達される信号Ｓ１，Ｓ２，Ｓ３・・・のそれぞれが異なる共通レジスタに割り当てられる。具体的には、伝達信号の各々に異なる番号が付与され、その番号と同じ番号を有する共通レジスタが当該信号に割り当てられる。

たとえば、ある信号Ｓ_Jが共通レジスタＲ_Jに割り当てられ、プログラム回路模擬システム１からデバイス回路模擬システム２へ信号Ｓ_Jが伝達される場合、まずプログラム回路模擬システム１が信号Ｓ_Jの値を共通レジスタＲ_Jに書き込み、それを検知したデバイス回路模擬システム２が当該信号Ｓ_Jの値を共通レジスタＲ_Jから読み出す。デバイス回路模擬システム２からプログラム回路模擬システム１への信号伝達も同様である。

このように、一方の模擬回路により発生した１つの信号の変化は、他方の模擬回路のタイミングで即座に伝達されるために、両回路模擬システム間で同期をとることが極めて容易になる。なお、共通レジスタ部３は、後述するように、単一のレジスタ列でもよいし、常に同一内容となるソフトウエアおよびハードウエアでそれぞれ構成された２つのレジスタ列でもよい。

図２は本実施形態による論理回路検証システムにおける計算機検証プログラムおよびデバイス検証回路の生成手順を示すフローチャートである。まず、回路実現方法を指定することによって、検証対象となる論理回路のうち、プログラムで実現する構成部分と書き換え可能デバイスで実現する構成部分とを決定する（ステップＳ１０１）。

プログラム実現の場合は、論理回路模擬動作プログラム、共通レジスタ読み出し指定プログラム、および、共通レジスタ書き出し指定プログラムをそれぞれ生成し（ステップＳ１０２〜Ｓ１０４）、それらを組み合わせて計算機検証プログラムが生成される（ステップＳ１０５）。

デバイス実現の場合は、再構成可能なデバイスを用いて、論理回路模擬動作デバイス、共通レジスタ読み出し指定論理回路、および、共通レジスタ書き出し指定論理回路をそれぞれ設定し（ステップＳ１０７〜Ｓ１０９）、それらを組み合わせてデバイス検証回路が生成される（ステップＳ１１０）。

計算機検証プログラムとデバイス検証回路との相互通信は、相互参照信号をそれぞれ共通レジスタに割り当てることにより実現される（ステップＳ１０６）こうして得られた計算機検証プログラム、デバイス検証回路および共通レジスタ部により、検証動作が実行される。

図３は本実施形態による論理回路検証システムの具体的動作例を示すフローチャートである。ここでは、説明を簡単にするために、２つの共通レジスタが処理の開始および終了をそれぞれ示す場合を一例として説明する。

まず、Ｋ番目の共通レジスタＲ_Kが処理開始フラグ、Ｊ番目の共通レジスタＲ_Jが処理終了フラグとして決定され（ステップＳ２０１）、初期化される（ステップＳ２０２）。そして、上述したように計算機検証プログラムおよびデバイス検証回路が生成された後（ステップＳ２０３）、計算機上のプログラム回路模擬システム１は処理をスタートさせ（ステップＳ３０１）、共通レジスタＲ_Kに１を書き込む（ステップＳ３０２）。共通レジスタへの書き込みは、レジスタの番号と書き込む値を指定して共通レジスタ書き出し指定プログラムにより実行される。続いて、共通レジスタＲ_Jの内容を読み出し、１にセットされたか否かを判定する（ステップＳ３０３）。共通レジスタの読み出しは共通レジスタ読み出し指定プログラムにより実行され、レジスタ番号が指定されると当該レジスタ番号の共通レジスタから値を読み出す。

他方、デバイス回路模擬システム２は共通レジスタＲ_Kをモニタし、１にセットされたか否かを判定する（ステップＳ４０１）。共通レジスタからの読み出しは共通レジスタ読み出し指定回路により実行され、レジスタ番号が指定されると当該レジスタ番号の共通レジスタから値を読み出す。プログラム回路模擬システム１が処理をスタートさせて共通レジスタＲ_Kに１が書き込まれたことを検出すると（ステップＳ４０１のＹＥＳ）、デバイス回路模擬システム２は処理をスタートさせ（ステップＳ４０２）、当該処理が終了すると（ステップＳ４０３のＹＥＳ）、共通レジスタＲ_Jに１を書き込む（ステップＳ４０４）。共通レジスタへの書き込みは、レジスタの番号と書き込む値を指定して共通レジスタ書き出し指定回路により実行される。

デバイス回路模擬システム２が処理を終了して共通レジスタＲ_Jが１にセットされたことを検出すると（ステップＳ３０３のＹＥＳ）、プログラム回路模擬システム１は処理を終了し（ステップＳ３０４）、全体の模擬動作を終了する。

なお、図３の動作例では処理開始と処理終了の場合を説明したが、共通レジスタ部３は多ビットの同時アクセスも可能であるので、プログラム回路模擬システム１及びデバイス回路模擬システム２との間で複雑な命令の伝達も可能である。

図４は本発明の第１実施例による論理回路検証システムを示す構成図である。第１実施例では、計算機１０１とデバイス模擬装置２０１とが外部バス３０１によって接続され、計算機１０１にソフトウエア共通レジスタ１０４が設けられ、デバイス模擬装置２０１にハードウエア共通レジスタ２０４が設けられている。第１実施例では、共通レジスタ部３がソフトウエア共通レジスタ部１０４およびハードウエア共通レジスタ部２０４からなり、両レジスタの内容は常に同一となるように制御される。

計算機１０１はプログラム制御により動作するプロセッサを有し、上述した計算機検証プログラムを実行することにより計算機上の回路模擬システム１０２を生成する。さらに、計算機１０１には、デバイスドライバ１０３、ソフトウエア共通レジスタ部１０４および外部バス制御部１０５が設けられている。デバイスドライバ１０３は、ハードウエア共通レジスタ部２０４およびソフトウエア共通レジスタ部１０４に対する読み出しおよび書き込みを可能にするプログラムコンポーネントである。ソフトウエア共通レジスタ部１０４はソフトウエアの配列で実現することができ、計算機１０１のメモリ空間に仮想的に生成されたレジスタ列である。

デバイス模擬装置２０１は、書き換え可能デバイスにより実現されたデバイス上の回路模擬システム２０２、ハードウエア共通レジスタ制御部２０３、および、ハードウエアとして実現されたレジスタ列からなるハードウエア共通レジスタ部２０４を有する。

上述したように、計算機１０１のソフトウエア共通レジスタ部１０４とデバイス模擬装置２０１のハードウエア共通レジスタ部２０４とは、一方に情報が書き込まれると、同一内容がデバイスドライバ１０３、外部バス制御部１０５および外部バス３０１を通して他方に反映する。具体例を図３を用いて説明する。

図５は本実施例におけるソフトウエア共通レジスタ部１０４およびハードウエア共通レジスタ部２０４の読み出し書き込み動作を説明するための模式図である。計算機上の回路模擬システム１０２がソフトウエア共通レジスタ部１０４のあるレジスタ番号の共通レジスタＳ−Ｒ_iに値１を書き込むと、ハードウエア共通レジスタ部２０４の対応するレジスタ番号の共通レジスタＨ−Ｒ_iに１が書き込まれ、それをデバイス上の回路模擬システム２０２が読み出す。すなわち、共通レジスタＳ−Ｒ_iおよびＨ−Ｒ_iに対応する信号の値が計算機上の回路模擬システム１０２からデバイス上の回路模擬システム２０２へ伝達されたことになる。

逆に、デバイス上の回路模擬システム２０２がハードウエア共通レジスタ部２０４のあるレジスタ番号の共通レジスタＨ−Ｒ_jに０を書き込むと、それと同時にソフトウエア共通レジスタ部１０４の同じレジスタ番号の共有レジスタＳ−Ｒ_jに０が書き込まれ、計算機上の回路模擬システム１０２が当該レジスタから０を読み出す。すなわち、共通レジスタＳ−Ｒ_jおよびＨ−Ｒ_jに対応する信号の値がデバイス上の回路模擬システムから２０２計算機上の回路模擬システム１０２へ伝達されたことになる。

このように、計算機上の回路模擬システム１０２とデバイス上の回路模擬システム２０２との通信部である共通レジスタ部３をソフトウエア共通レジスタ部１０４およびハードウエア共通レジスタ部２０４で構成し、両レジスタ部の内容を常に同一に制御することで論理回路検証のための模擬的構成が可能となる。

図６は本発明の第２実施例による論理回路検証システムを示す構成図である。第２実施例では、計算機１０１にソフトウエア共通レジスタ１０４が設けられていない点を除けば、図４の第１実施例と同じである。すなわち、第２実施例では、共通レジスタ部３がハードウエア共通レジスタ部２０４からなる。したがって、計算機１０１のデバイスドライバ１０３はハードウエア共通レジスタ部２０４との通信を可能にするプログラムを含んでいればよい。共通レジスタ部３がハードウエア共通レジスタ部２０４のみからなるので、計算機上の回路模擬システム１０２とデバイス上の回路模擬システム２０２とは、ハードウエア共通レジスタ部２０４を参照して上述した信号の伝達を行えばよい。したがって、計算機１０１の制御の負担が軽減され、回路模擬システム１０２の処理速度を向上させることができる。

図７は本発明の第３実施例による論理回路検証システムを示す構成図である。第３実施例では、デバイス模擬装置２０１にハードウエア共通レジスタ制御部２０３およびハードウエア共通レジスタ部２０４が設けられていない点を除けば、図４の第１実施例と同じである。すなわち、第３実施例では、共通レジスタ部３がソフトウエア共通レジスタ部１０４からなる。したがって、計算機１０１のデバイスドライバ１０３はソフトウエア共通レジスタ部１０４との通信を可能にするプログラムを含んでいればよい。共通レジスタ部３がソフトウエア共通レジスタ部１０４のみからなるので、計算機１０１でソフトウエアにより共通レジスタ列を生成することができ、デバイス模擬装置２０１にハードウエア共通レジスタ部２０４をハードウエアとして設置する必要がない。したがって、共通レジスタ３の生成が容易となりハードウエアの構成が簡単となる。

図８は本発明の第４実施例による論理回路検証システムを示す構成図である。第４実施例の基本的構成は、計算機１０１にソフトウエア符号化／復号化部１０６が設けられ、デバイス模擬装置２０１に符号化／復号化部２０５が設けられた点を除けば、図４の第１実施例と同じである。

第４実施例では、ソフトウエア共通レジスタ部１０４およびハードウエア共通レジスタ部２０４からなる共通レジスタ部３のＮ個の共通レジスタをアドレスとして利用することで２^N個のレジスタに相当するレジスタ空間を得ることができる。たとえば、共通レジスタ部３に２個の共通レジスタがある場合、００、０１、１０、１１の４つの番号のレジスタにみせかけることが可能であり、一般に２^N個のレジスタ空間を計算機上の回路模擬システム１０２とデバイス上の回路模擬システム２０２との間で相互に共有可能である。

本発明の一実施形態による論理回路検証システムの概略的構成を示すブロック図である。本実施形態による論理回路検証システムにおける計算機検証プログラムおよびデバイス検証回路の生成手順を示すフローチャートである。本実施形態による論理回路検証システムの具体的動作例を示すフローチャートである。本発明の第１実施例による論理回路検証システムを示す構成図である。本実施例におけるソフトウエア共通レジスタ部１０４およびハードウエア共通レジスタ部２０４の読み出し書き込み動作を説明するための模式図である。本発明の第２実施例による論理回路検証システムを示す構成図である。本発明の第３実施例による論理回路検証システムを示す構成図である。本発明の第４実施例による論理回路検証システムを示す構成図である。

符号の説明

１プログラム回路模擬システム
２デバイス回路模擬システム
３共通レジスタ部
１０１計算機
１０２計算機上の回路模擬システム
１０３デバイスドライバ
１０４ソフトウエア共通レジスタ部
１０５外部バス制御部
１０６ソフト符号化／復号化部
２０１デバイス模擬装置
２０２デバイス上の回路模擬システム
２０３ハードウエア共通レジスタ制御部
２０４ハードウエア共通レジスタ部
２０５符号化／復号化部

Claims

論理回路の動作を模擬することで検証を行う論理回路検証システムにおいて、
前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、
前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、
前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスすることで各信号の伝達を可能にする共通レジスタ手段と、
を有することを特徴とする論理回路検証システム。
前記共通レジスタ手段は、前記プログラム模擬手段に設けられた第１レジスタ部と前記デバイス模擬手段に設けられた第２レジスタ部とからなり、前記第１レジスタ部と前記第２レジスタ部とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項１に記載の論理回路検証システム。
前記共通レジスタ手段は前記プログラム模擬手段に設けられたソフトウエアレジスタ部からなることを特徴とする請求項１に記載の論理回路検証システム。
前記共通レジスタ手段は前記デバイス模擬手段に設けられたハードウエアレジスタ部からなることを特徴とする請求項１に記載の論理回路検証システム。
前記共通レジスタ手段のＮ（Ｎは２以上の整数）個のレジスタの内容を符号化および復号化することで２^N個の共通レジスタを論理的に識別可能にする符号化・復号化手段をさらに有することを特徴とする請求項１に記載の論理回路検証システム。
論理回路の動作をプログラムおよびデバイスにより模擬するプログラム模擬システムおよびデバイス模擬システムを用いて前記論理回路の検証を行う方法において、
前記プログラム模擬システムと前記デバイス模擬システムとの間で伝達される信号の各々を複数の共通レジスタに割り当て、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込み、
前記プログラム模擬システムおよび前記デバイス模擬システムの他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出す、
ことを特徴とする論理回路検証方法。
前記複数の共通レジスタは、前記プログラム模擬システムにソフトウエアにより設けられたソフトウエア共通レジスタ列と前記デバイス模擬システムにハードウエアにより設けられたハードウエア共通レジスタ列とからなり、前記ソフトウエア共通レジスタ列と前記ハードウエア共通レジスタ列とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項６に記載の論理回路検証方法。
論理回路の動作をプログラムおよびデバイスにより模擬するプログラム模擬システムおよびデバイス模擬システムの相互通信方法において、
前記プログラム模擬システムと前記デバイス模擬システムとの間に、伝達信号の各々に対応づけられた複数の共通レジスタからなる共通レジスタ列を用意し、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込むと、他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出すことで、前記一方の模擬システムから前記他方の模擬システムへ任意の信号を伝達する、
ことを特徴とする模擬システム間の相互通信方法。
コンピュータに論理回路の検証を行わせるプログラムにおいて、
前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬システムを生成するステップと、
前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬システムを生成するステップと、
前記プログラム模擬システムと前記デバイス模擬システムとの間で伝達される信号の各々を複数の共通レジスタに割り当てるステップと、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込むステップと、
前記プログラム模擬システムおよび前記デバイス模擬システムの他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出すステップと、
を有することを特徴とする論理回路検証プログラム。
前記複数の共通レジスタは、前記プログラム模擬システムにソフトウエアにより設けられたソフトウエア共通レジスタ列と前記デバイス模擬システムにハードウエアにより設けられたハードウエア共通レジスタ列とからなり、前記ソフトウエア共通レジスタ列と前記ハードウエア共通レジスタ列とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項９に記載の論理回路検証プログラム。