JP2005084956A - 論理回路の検証方法および検証システム - Google Patents
論理回路の検証方法および検証システム Download PDFInfo
- Publication number
- JP2005084956A JP2005084956A JP2003316196A JP2003316196A JP2005084956A JP 2005084956 A JP2005084956 A JP 2005084956A JP 2003316196 A JP2003316196 A JP 2003316196A JP 2003316196 A JP2003316196 A JP 2003316196A JP 2005084956 A JP2005084956 A JP 2005084956A
- Authority
- JP
- Japan
- Prior art keywords
- simulation system
- program
- logic circuit
- register
- common
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/20—Design optimisation, verification or simulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2117/00—Details relating to the type or aim of the circuit design
- G06F2117/08—HW-SW co-design, e.g. HW-SW partitioning
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
【解決手段】 プログラム回路模擬システム1とデバイス回路模擬システム2との間に、相互伝達信号の各々に対応した複数の共有レジスタからなる共通レジスタ部3を設ける。プログラム回路模擬システム1とデバイス回路模擬システム2とが共通レジスタ部3の対応レジスタに相互にアクセスすることで各信号の伝達を可能にする。たとえば、プログラム回路模擬システム1がある信号に対応する共有レジスタに信号値を書き込むと、それに同期してデバイス回路模擬システム2が当該共有レジスタから同じ信号値を読み出すことができ、プログラム回路模擬システム1とデバイス回路模擬システム2とが同期して動作することが可能となる。
【選択図】 図1
Description
2 デバイス回路模擬システム
3 共通レジスタ部
101 計算機
102 計算機上の回路模擬システム
103 デバイスドライバ
104 ソフトウエア共通レジスタ部
105 外部バス制御部
106 ソフト符号化/復号化部
201 デバイス模擬装置
202 デバイス上の回路模擬システム
203 ハードウエア共通レジスタ制御部
204 ハードウエア共通レジスタ部
205 符号化/復号化部
Claims (10)
- 論理回路の動作を模擬することで検証を行う論理回路検証システムにおいて、
前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬手段と、
前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬手段と、
前記プログラム模擬手段と前記デバイス模擬手段との間の伝達信号の各々に対応する複数のレジスタを有し、前記プログラム模擬手段と前記デバイス模擬手段とから相互にアクセスすることで各信号の伝達を可能にする共通レジスタ手段と、
を有することを特徴とする論理回路検証システム。 - 前記共通レジスタ手段は、前記プログラム模擬手段に設けられた第1レジスタ部と前記デバイス模擬手段に設けられた第2レジスタ部とからなり、前記第1レジスタ部と前記第2レジスタ部とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項1に記載の論理回路検証システム。
- 前記共通レジスタ手段は前記プログラム模擬手段に設けられたソフトウエアレジスタ部からなることを特徴とする請求項1に記載の論理回路検証システム。
- 前記共通レジスタ手段は前記デバイス模擬手段に設けられたハードウエアレジスタ部からなることを特徴とする請求項1に記載の論理回路検証システム。
- 前記共通レジスタ手段のN(Nは2以上の整数)個のレジスタの内容を符号化および復号化することで2N個の共通レジスタを論理的に識別可能にする符号化・復号化手段をさらに有することを特徴とする請求項1に記載の論理回路検証システム。
- 論理回路の動作をプログラムおよびデバイスにより模擬するプログラム模擬システムおよびデバイス模擬システムを用いて前記論理回路の検証を行う方法において、
前記プログラム模擬システムと前記デバイス模擬システムとの間で伝達される信号の各々を複数の共通レジスタに割り当て、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込み、
前記プログラム模擬システムおよび前記デバイス模擬システムの他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出す、
ことを特徴とする論理回路検証方法。 - 前記複数の共通レジスタは、前記プログラム模擬システムにソフトウエアにより設けられたソフトウエア共通レジスタ列と前記デバイス模擬システムにハードウエアにより設けられたハードウエア共通レジスタ列とからなり、前記ソフトウエア共通レジスタ列と前記ハードウエア共通レジスタ列とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項6に記載の論理回路検証方法。
- 論理回路の動作をプログラムおよびデバイスにより模擬するプログラム模擬システムおよびデバイス模擬システムの相互通信方法において、
前記プログラム模擬システムと前記デバイス模擬システムとの間に、伝達信号の各々に対応づけられた複数の共通レジスタからなる共通レジスタ列を用意し、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込むと、他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出すことで、前記一方の模擬システムから前記他方の模擬システムへ任意の信号を伝達する、
ことを特徴とする模擬システム間の相互通信方法。 - コンピュータに論理回路の検証を行わせるプログラムにおいて、
前記論理回路の一部の動作をプログラムにより模擬するプログラム模擬システムを生成するステップと、
前記論理回路の他の部分の動作をデバイスにより模擬するデバイス模擬システムを生成するステップと、
前記プログラム模擬システムと前記デバイス模擬システムとの間で伝達される信号の各々を複数の共通レジスタに割り当てるステップと、
前記プログラム模擬システムおよび前記デバイス模擬システムの一方の模擬システムが任意の信号に対応する共通レジスタに当該信号のデータを書き込むステップと、
前記プログラム模擬システムおよび前記デバイス模擬システムの他方の模擬システムが前記信号に対応する前記共通レジスタから当該信号のデータを読み出すステップと、
を有することを特徴とする論理回路検証プログラム。 - 前記複数の共通レジスタは、前記プログラム模擬システムにソフトウエアにより設けられたソフトウエア共通レジスタ列と前記デバイス模擬システムにハードウエアにより設けられたハードウエア共通レジスタ列とからなり、前記ソフトウエア共通レジスタ列と前記ハードウエア共通レジスタ列とは常に同一のレジスタ値を保持するように制御されることを特徴とする請求項9に記載の論理回路検証プログラム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003316196A JP2005084956A (ja) | 2003-09-09 | 2003-09-09 | 論理回路の検証方法および検証システム |
US10/935,270 US7395197B2 (en) | 2003-09-09 | 2004-09-08 | Verification method and system for logic circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003316196A JP2005084956A (ja) | 2003-09-09 | 2003-09-09 | 論理回路の検証方法および検証システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005084956A true JP2005084956A (ja) | 2005-03-31 |
Family
ID=34225226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003316196A Pending JP2005084956A (ja) | 2003-09-09 | 2003-09-09 | 論理回路の検証方法および検証システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7395197B2 (ja) |
JP (1) | JP2005084956A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009524138A (ja) * | 2006-01-20 | 2009-06-25 | メンター グラフィックス コーポレイション | モデル化およびシミュレーション方法 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101208863B (zh) * | 2005-05-31 | 2012-04-18 | 日本电气株式会社 | 设备之间传输信号的方法和装置 |
US8874425B2 (en) | 2007-03-22 | 2014-10-28 | The Invention Science Fund I, Llc | Implementing performance-dependent transfer or execution decisions from service emulation indications |
US9558019B2 (en) | 2007-03-22 | 2017-01-31 | Invention Science Fund I, Llc | Coordinating instances of a thread or other service in emulation |
US8438609B2 (en) | 2007-03-22 | 2013-05-07 | The Invention Science Fund I, Llc | Resource authorizations dependent on emulation environment isolation policies |
US8495708B2 (en) * | 2007-03-22 | 2013-07-23 | The Invention Science Fund I, Llc | Resource authorizations dependent on emulation environment isolation policies |
US9378108B2 (en) * | 2007-03-22 | 2016-06-28 | Invention Science Fund I, Llc | Implementing performance-dependent transfer or execution decisions from service emulation indications |
US9917920B2 (en) | 2015-02-24 | 2018-03-13 | Xor Data Exchange, Inc | System and method of reciprocal data sharing |
US11151294B1 (en) | 2017-03-17 | 2021-10-19 | Synopsys, Inc. | Emulated register access in hybrid emulation |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4873630A (en) * | 1985-07-31 | 1989-10-10 | Unisys Corporation | Scientific processor to support a host processor referencing common memory |
US5546562A (en) * | 1995-02-28 | 1996-08-13 | Patel; Chandresh | Method and apparatus to emulate VLSI circuits within a logic simulator |
US20020152060A1 (en) * | 1998-08-31 | 2002-10-17 | Tseng Ping-Sheng | Inter-chip communication system |
JP2000215226A (ja) | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 論理検証装置 |
US6389383B1 (en) * | 1999-08-13 | 2002-05-14 | Texas Instruments Incorporated | System and method for interfacing software and hardware |
US7054802B2 (en) * | 2000-10-20 | 2006-05-30 | Quickturn Design Systems, Inc. | Hardware-assisted design verification system using a packet-based protocol logic synthesized for efficient data loading and unloading |
US6931612B1 (en) * | 2002-05-15 | 2005-08-16 | Lsi Logic Corporation | Design and optimization methods for integrated circuits |
-
2003
- 2003-09-09 JP JP2003316196A patent/JP2005084956A/ja active Pending
-
2004
- 2004-09-08 US US10/935,270 patent/US7395197B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009524138A (ja) * | 2006-01-20 | 2009-06-25 | メンター グラフィックス コーポレイション | モデル化およびシミュレーション方法 |
CN102156774A (zh) * | 2006-01-20 | 2011-08-17 | 明导公司 | 建模和仿真方法 |
Also Published As
Publication number | Publication date |
---|---|
US7395197B2 (en) | 2008-07-01 |
US20050055189A1 (en) | 2005-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
ES2380397T3 (es) | Sistema, controlador y método para una captura sincronizada y una lectura sincronizada de datos | |
US20020059052A1 (en) | Co-simulation of network components | |
US7020722B2 (en) | Synchronization of distributed simulation nodes by keeping timestep schedulers in lockstep | |
US20080306722A1 (en) | Logic verification system | |
CN107451025B (zh) | 控制存储芯片的测试方法及系统 | |
US6813732B2 (en) | Trace circuit | |
US6957318B2 (en) | Method and apparatus for controlling a massively parallel processing environment | |
JP2008065640A (ja) | シミュレーション装置およびそのシミュレーション制御方法 | |
JP2005141624A (ja) | 検証装置、検証方法およびプログラム | |
US20070294580A1 (en) | Virtual tester architecture | |
JP2005084956A (ja) | 論理回路の検証方法および検証システム | |
CN111176926B (zh) | 一种基于双口sram的ip核仿真系统及仿真方法 | |
US8724483B2 (en) | Loopback configuration for bi-directional interfaces | |
US7228513B2 (en) | Circuit operation verification device and method | |
KR20120070188A (ko) | 모듈 간의 타이밍 정보를 이용하는 멀티코어 시스템의 시뮬레이터, 및 그 시뮬레이션 방법 | |
US20080288233A1 (en) | Simulator and simulation method | |
CN106569967A (zh) | 双列直插式存储器模块固态硬盘片上系统及模拟方法 | |
CN116711279A (zh) | 用于多个虚拟ecu的模拟和测试的系统和方法 | |
JP2004157986A (ja) | 論理検証システムとfpgaモジュール | |
EP2747347A1 (en) | Radio frequency communication simulation | |
JP2010140255A (ja) | 再構成可能論理回路ならびに検証方法および検証プログラム | |
US20230195661A1 (en) | Method for data communication between subregions of an fpga | |
US8352239B2 (en) | Emulator interface device and method thereof | |
KR20060130256A (ko) | 회로 검증 장치, 회로 검증 방법 및 그를 위한 신호 분배방법 | |
JP2000298596A (ja) | プロセッサと再設定可能なチップとを用いたvlsiエミュレータ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060817 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090303 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090402 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090403 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090430 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090508 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090511 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090529 |