JP4047975B2 - 半導体デバイス試験装置及び半導体デバイス試験方法 - Google Patents
半導体デバイス試験装置及び半導体デバイス試験方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスを試験する半導体デバイス試験装置に関し、特に、試験ユニットの論理ピン番号と物理ピン番号とを変換することができるピンアサインコンバータを備えた半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図１は、半導体デバイス７２を試験する従来の半導体デバイス試験装置のブロック図を示す。従来の半導体デバイス試験装置は、ワークステーション１０、テスタ本体２０、及びテストヘッド３０を備える。テスタ本体２０は、テスタコントローラ４０及び試験ユニット２２を有する。試験ユニット２２は、パターン発生器５０及び波形整形器６０を含む。テストヘッド３０は、半導体デバイス差込部７０及び測定部８０を有する。テスタ本体２０とテストヘッド３０は、ケーブルで接続されている。
【０００３】
ワークステーション１０において、ユーザが、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を用いて、被試験半導体デバイス７２に与えるテストベクトルとテストプログラムを生成する。また、ユーザは、論理ピン番号を、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換するためのピン対応テーブルを定義する。ピン対応テーブルにおいて、論理ピン番号と物理ピン番号は、一対一に対応する。
【０００４】
ワークステーション１０で生成されたテストベクトル、テストプログラム及びピン対応テーブルは、一緒にコンパイルされて、ワークステーション１０で管理される。このとき、テストプログラムにおいてユーザにより用いられた論理ピン番号は、ピン対応テーブルに基づいて、物理ピン番号に変換される。コンパイルされたファイルは、テスタコントローラ４０に送られる。テスタコントローラ４０は、試験装置のハードウェア及びソフトウェアを管理する専用制御プロセッサである。テスタコントローラ４０は、このファイルの内容に基づいて、データ信号４４及びアドレス信号４２を生成する。アドレス信号４２は、試験ユニット２２のピンを、物理ピン番号で指定する。アドレス信号４２及びデータ信号４４は、パターン発生器５０に供給される。パターン発生器５０は、アドレス信号４２及びデータ信号４４に基づいて、半導体デバイス７２を試験するための半導体デバイス入力信号５２を出力する。半導体デバイス入力信号５２は、波形整形器６０に入力され、半導体デバイス７２の特性に応じて、波形を整形される。半導体デバイス入力信号６２は、ケーブルを通って、半導体デバイス差込部７０に出力される。半導体デバイス７２は、半導体デバイス差込部７０に差し込まれ、半導体デバイス差込部７０を介して、半導体デバイス入力信号６２を入力信号として受け取る。半導体デバイス７２は、入力された半導体デバイス入力信号６２に基づいて、半導体デバイス差込部７０を介して、測定部８０に出力信号７４を出力する。測定部８０は、出力信号７４を受け取って、半導体デバイス７２の良否を判定する。
【０００５】
【発明が解決しようとする課題】
一般に、半導体チップは、様々な種類のパッケージに格納される。パッケージによって配線が異なるので、同一の半導体チップが異なるパッケージに格納された半導体デバイスにおいて、半導体チップの特定のピンに対応する半導体デバイスのピンは、通常それぞれ異なっている。
【０００６】
ユーザが、ワークステーション１０でテストベクトル及びテストプログラムを作成するとき、ユーザは、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を用いる。しかし、上述したように、半導体デバイスのピンは、半導体チップが同一であっても、パッケージが異なっていれば、半導体デバイス毎に異なる。従って、半導体デバイスの試験時に、半導体デバイスのピンに対応する試験ユニット２２のピンは、被試験半導体デバイス毎に異なる。そのため、実際に半導体デバイスを試験するときには、テストプログラムにおいて用いられた論理ピン番号を、被試験デバイス毎に、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換する必要がある。
【０００７】
従来の半導体デバイス試験装置において、ユーザが、ワークステーション１０で、論理ピン番号と物理ピン番号とを対応づけたピン対応テーブルを予め定義する。同一の半導体チップを組み込んだ複数種類の半導体デバイスを試験するとき、ピン対応テーブルは、半導体デバイスの種類の数だけ必要である。従って、テストベクトル及びテストプログラムを、半導体デバイス試験装置が認識可能な機械語にコンパイルするときに、このピン対応テーブルも一緒に変換される必要がある。すなわち、一つのテストベクトル及びテストプログラムが、試験する半導体デバイスの種類の数だけ、ピン対応テーブルと共に変換される必要がある。
【０００８】
従って、同一のチップを組み込んだ複数種類の半導体デバイスの試験を行うとき、ワークステーション１０は、半導体デバイスの種類の数だけ、変換ファイルを管理しなければならなかった。また、テストベクトル及びテストプログラムを機械語にコンパイルした後に、テストベクトル又はテストプログラムを修正したい時には、既にコンパイルされたコンパイル済ファイルが全て無駄となる。従って、テストベクトル又はテストプログラムを修正して半導体デバイスを試験をする場合には、新たなテストベクトル又はテストプログラムを、ピン対応テーブルと一緒にコンパイルしなければならなかった。上述したとおり、ピン対応テーブルは、パッケージの種類の数だけ存在しているので、全てのピン対応テーブルについてテストベクトル又はテストプログラムをコンパイルするには、非常に長い時間がかかる。
【０００９】
また、作業工程が増えると、当然にユーザのミスも多くなる。例えば、テストプログラムを修正した後に、ユーザがテストプログラムをコンパイルし忘れると、その後の試験は無意味なものとなる。また、同一の半導体チップを格納する複数の半導体デバイスに対して、複数の変換ファイルが存在するので、ユーザが間違えて別のパッケージの変換ファイルを使用する可能性もある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体デバイスを試験する半導体デバイス試験装置であって、ピン番号で特定される入力ピンを有し、前記入力ピンに入力された信号に基づいて、前記半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成又は加工する試験ユニットと、前記半導体デバイス入力信号を生成させるための入力信号生成データと、複数ビットからなる、前記試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定するアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力するテスタコントローラと、前記論理ピン番号を、前記物理ピン番号に変換して、前記試験ユニットの前記入力ピンに出力するピンアサインコンバータと、前記半導体デバイスを差し込み、前記半導体デバイス入力信号を前記半導体デバイスに与える半導体デバイス差込部と、前記半導体デバイス差込部によって前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定部とを備え、前記テスタコントローラは、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、前記ピンアサインコンバータは、前記テスタコントローラから出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験装置を提供する。
【００１１】
本発明の一つの態様において、前記試験ユニットが、前記ピンアサインコンバータにより出力された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成するパターン発生器を有してもよい。
【００１２】
本発明の別の態様において、前記複数ビットからなるアドレス信号は、前記論理ピン番号を指定する論理ピン指定ビットまたは前記物理ピン番号を指定する物理ピン指定ビットを含むことができる。
【００１３】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを格納するピンマップメモリを有する。
【００１４】
本発明の更に別の態様において、前記テスタコントローラは、前記ピンマップメモリに格納された前記ピンアサインデータを変更することができる。
【００１５】
本発明の更に別の態様において、前記テスタコントローラが、前記複数ビットからなるアドレス信号の一部として、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別するための識別ビットを出力することができる。
【００１６】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記テスタコントローラから出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することができる。
【００１７】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記テスタコントローラから前記識別ビットを受け取る識別デコーダを有し、前記識別デコーダが、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することができる。
【００１８】
本発明の更に別の態様において、前記ピンマップメモリは、前記論理ピン指定ビットが入力されるアドレスピンと、前記物理ピン番号を指定する物理ピン指定ビットが出力されるデータピンを有する。
【００１９】
本発明の更に別の態様において、モニタを有するワークステーションを備える半導体デバイス試験装置を提供する。このワークステーションのモニタにおいて、前記論理ピン番号が表示される。
【００２０】
また、本発明は、上記課題を解決するために、半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成させるための入力信号生成データと、前記半導体デバイス入力信号を生成又は加工する試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定する、複数ビットからなるアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力する出力ステップと、前記論理ピン番号を、前記試験ユニットのハードウェア上のピンの番号である物理ピン番号に変換する変換ステップと、変換された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成する生成ステップと、前記半導体デバイスに、前記半導体デバイス入力信号を供給する供給ステップと、前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定ステップとを備え、前記出力ステップにおいて、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、前記変換ステップにおいて、前記出力ステップにおいて出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験方法を提供する。
【００２１】
本発明の半導体デバイス試験方法は、前記論理ピン番号と前記物理ピン番号とを変換することができるピンアサインコンバータに、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを設定する設定ステップを更に備え、前記変換ステップは、前記出力ステップで出力された前記論理ピン番号を、前記設定ステップで設定された前記ピンアサインデータに基づいて、前記物理ピン番号に変換するステップを有することを特徴とする。
【００２２】
更に、本発明は、ソフトウェア上の仮想的なピンの番号である論理ピン番号と、前記論理ピン番号に一対一に対応するハードウェア上のピンの番号である物理ピン番号とを変換することができるピン番号変換装置であって、前記論理ピン番号と前記物理ピン番号を変換するべきかどうかを識別する識別ビットを含む、複数ビットからなるアドレス信号を出力するコントローラと、前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号を変換することができるピンアサインコンバータとを備えることを特徴とするピン番号変換装置を提供する。
【００２３】
また、本発明のピン番号変換装置において、前記ピンアサインコンバータが、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを格納するピンマップメモリを有してもよい。
【００２４】
【発明の実施の形態】
図２は、半導体デバイス７２を試験する、本発明による半導体デバイス試験装置のブロック図を示す。本発明の半導体デバイス試験装置は、ワークステーション１０、テスタ本体２０、及びテストヘッド３０を備える。テスタ本体２０は、テスタコントローラ４０、ピンアサインコンバータ９０及び試験ユニット２２を有する。試験ユニット２２は、全体として半導体デバイス７２のピンに対して出力すべき半導体デバイス入力信号を生成又は加工する。試験ユニット２２には、パターン発生器５０、及び波形整形器６０が含まれる。個々のユニットの機能については、後述する。テストヘッド３０は、半導体デバイス差込部７０及び測定部８０を有する。図２に示される実施の形態において、測定部８０がテストヘッド３０に含まれているが、別の実施の形態においては、測定部８０は、テスタ本体２０に含まれてもよい。テスタ本体２０とテストヘッド３０は、ケーブルで接続されている。図１に示された従来の半導体デバイス試験装置の構成と同一の符号をつけた構成は、図１の構成と同一又は同様の構成である。
【００２５】
ワークステーション１０において、ユーザが、試験ユニット２２のソフトウェア上の仮想的なピンの番号である論理ピン番号を用いて、被試験半導体デバイス７２に与えるテストベクトル及びテストプログラムを生成する。「テストベクトル」は、被試験半導体デバイス７２を評価するための入力パターン及び期待値パターンを含む。「テストプログラム」は、半導体デバイス７２を試験するために必要なハードウェアの設定およびソフトウェア処理などについて試験装置固有の言語により記述されるテスト用のプログラムである。また、ユーザは、論理ピン番号を、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換するためのピンアサインデータを定義する。
【００２６】
ワークステーション１０で生成されたテストベクトル、テストプログラム及びピンアサインデータは、コンパイルされて、テスタコントローラ４０に送られる。従来のテストベクトル及びテストプログラムと異なり、ピンアサインデータは、テストプログラム及びピンアサインデータと一緒にコンパイルされない。従って、この段階では、テストプログラムにおいて、試験ユニット２２のピンは、論理ピン番号で指定されている。図１に示される従来の半導体デバイス試験装置においては、既にワークステーション１０で、論理ピン番号が物理ピン番号に変換され、テスタコントローラ４０は、試験ユニット２２の物理ピンのアドレスを指定するアドレス信号４２を出力した。本実施例によるテスタコントローラ４０は、テストベクトル及びテストプログラムに基づいて、半導体デバイス７２のピンに対して出力すべき半導体デバイス入力信号を生成させるためのデータ信号４４と、試験ユニット２２の論理ピンを指定するアドレス信号４６を生成する。図示していないが、テスタコントローラ４０は、アドレス信号４６及びデータ信号４４のほかに、書込み制御信号、読み出し制御信号などを生成することができる。テスタコントローラ４０は、アドレス信号４６とデータ信号４４とを対応づけて、ピンアサインコンバータ９０に出力する。
【００２７】
ピンアサインコンバータ９０は、ユーザにより定義されたピンアサインデータに基づいて、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を、試験ユニット２２のハードウェア上のピン番号である物理ピン番号に変換する。ピンアサインデータの詳細については、図３に関連して後述する。データ信号４４、および論理ピン番号を物理ピン番号に変換されたアドレス信号４２が、半導体デバイス７２の試験を開始する前に、パターン発生器５０に供給される。パターン発生器５０は、半導体デバイス７２を試験するための半導体デバイス入力信号５２を生成する。「半導体デバイス入力信号５２」には、例えば、半導体デバイス７２に入力されるテストデータ信号、制御信号、およびアドレス信号などが含まれる。
【００２８】
半導体デバイス入力信号５２は、波形整形器６０に入力され、半導体デバイス７２の特性に応じて、波形を整形される。波形を整形された半導体デバイス入力信号６２は、ケーブルを通って、半導体デバイス差込部７０に出力される。半導体デバイス７２は、半導体デバイス差込部７０に差し込まれ、半導体デバイス差込部７０を介して、半導体デバイス入力信号６２を入力信号として受け取る。半導体デバイス７２は、入力された半導体デバイス入力信号６２に基づいて、半導体デバイス差込部７０を介して、測定部８０に出力信号７４を出力する。測定部８０は、出力信号７４を受け取って、半導体デバイス７２の良否を判定する。ワークステーション１０のモニタには、論理ピン番号が表示され、ユーザは、物理ピン番号ではなく、論理ピン番号のみを意識して半導体デバイス７２の試験を行うことができる。
【００２９】
図３は、論理ピン番号を物理ピン番号に割り付けるピンアサインデータを示す。同一のチップが異なるパッケージに格納された半導体デバイスを試験するとき、このピンアサインデータは、一種類のチップに関して、パッケージの種類の数だけ存在する。データ列９４は、ユーザがテストベクトル及びテストプログラムを作成するときに用いる論理ピン番号である。データ列９６は、論理ピン番号に対応する実際の試験ユニット２２において用いられる物理ピン番号である。論理ピン番号と物理ピン番号は、一対一に対応する。同一のチップが異なるパッケージに格納されているとき、用いられるパッケージに応じて、データ列９６の内容が変化する。
【００３０】
図４は、本発明の実施の形態によるピンアサインコンバータ９０の構成を示す。ピンアサインコンバータ９０は、ピンマップメモリ１００、識別デコーダ１０２、マルチプレクサ１０４、１０６及び１０８を有する。マルチプレクサ１０４は、説明を簡単にするために１つしか示されていないが、実際には複数存在する。テスタコントローラ４０は、ピンアサインコンバータ９０に、複数ビットからなるアドレス信号４６を出力する。ピンマップメモリ１００は、データ列９４で示されるアドレスに、データ列９６で示される物理ピン番号をデータとして記憶する。
【００３１】
ピンマップメモリ１００のアドレスピンに、アドレス信号４６の一部である試験ユニット２２のピン番号を指定するピン指定ビット１１２が入力される。また、識別デコーダ１０２に、アドレス信号４６の一部である識別ビット１１４、１１６が入力される。識別ビット１１４、１１６は、ピン指定ビット１１２が論理ピン番号であるか、もしくは物理ピン番号であるか、又は別の情報であるかを示す。ピン指定ビット１１２が、論理ピン番号を指定する論理ピン指定ビットであるとき、識別デコーダ１０２が、制御ビット１１８をアクティブにする。制御ビット１１８は、マルチプレクサ１０４、１０６及び１０８の制御入力に入力される。ピンマップメモリ１００は、ピン指定ビット１１２により指定されるアドレスに格納されたデータ出力１２０を、マルチプレクサ１０４に読み出す。
【００３２】
アドレス信号４６に含まれるピン指定ビット１１２が、マルチプレクサ１０４の０側入力に入力される。ピンマップメモリ１００のデータ出力１２０は、マルチプレクサ１０４の１側入力に入力される。マルチプレクサ１０４は、説明を簡単にするために１つしか図示されていないが、実際には少なくともピン指定ビット１１２又はデータ出力１２０のビットの数だけ存在する。識別ビット１１４が、マルチプレクサ１０６の０側入力とマルチプレクサ１０８の１側入力に入力される。識別ビット１１６は、マルチプレクサ１０６の１側入力とマルチプレクサ１０８の０側入力に入力される。
【００３３】
制御ビット１１８は、マルチプレクサ１０４、１０６及び１０８に入力されており、これがアクティブになると、マルチプレクサ１０４、１０６及び１０８の１側入力がそれぞれ選択される。すなわち、マルチプレクサ１０４は、データ出力１２０を出力し、マルチプレクサ１０６は、識別ビット１１６を出力し、マルチプレクサ１０８は、識別ビット１１４を出力する。その結果、アドレス信号４６において、ピン指定ビット１１２がデータ出力１２０に置き換えられ、識別ビット１１４及び１１６が互いに置き換えられる。
【００３４】
制御ビット１１８がアクティブではないとき、例えば、ピン指定ビット１１２が論理ピン指定ビットではなく物理ピン指定ビットであるとき、マルチプレクサ１０４、１０６及び１０８の０側入力がそれぞれ選択される。このとき、アドレス信号は、変化しない。
【００３５】
同一のテスタベクトル及びテストプログラムを用いて、同一の半導体チップを異なるパッケージに格納した半導体デバイスを試験するとき、ピンマップメモリ１００に格納されているピンアサインデータが、新しいピンアサインデータに書き換えられる必要がある。そのため、テスタコントローラ４０は、ピンマップメモリ１００の制御ピン（図示せず）に書込み制御信号を供給して、新しいピンアサインデータに基づいて、ピンマップメモリ１００のアドレスピンに論理ピン番号を、データ入力ピンに物理ピン番号を出力する。具体的には、論理ピン番号が、アドレス信号４６によりアドレスピンに供給され、物理ピン番号が、データ信号４４によりデータピンに供給される。
【００３６】
以上の説明は、論理ピン番号を物理ピン番号に変換する例についての内容であるが、半導体デバイス試験装置に汎用性をもたせるために、ピンアサインコンバータ９０は、論理ピン番号をアドレスとして物理ピン番号を出力するだけでなく、物理ピン番号をアドレスとして論理ピン番号を出力することができるのが好ましい。
【００３７】
図５は、アドレス信号４６の内容を例示する。このアドレス信号４６は、１６ビットのビット幅を有する。アドレス信号４６は、１４ビットのピン指定ビット１１２（ビット０−１３）及び２ビットの識別ビット１１４、１１６（ビット１４−１５）で構成される。この具体的な実施の形態では、ピンアサインコンバータ９０が、図３に示される論理ピン番号"３"を、物理ピン番号"６"に変換する例について説明する。
【００３８】
識別ビット１１４、１１６は、ピン指定ビット１１２の内容が論理ピン番号であるか、もしくは物理ピン番号であるか、又は別の情報であるかを特定する。本実施例において、識別ビット"10"は、ピン指定ビット１１２が論理ピン指定ビットであることを示す。
【００３９】
ピン指定ビット１１２"00000000000011"は、被試験半導体デバイス７２のピン番号を指定する。識別ビット"10"により、ピン指定ビット１１２が論理ピン指定ビットであることが示されたので、ピン指定ビット１１２"00000000000011"は、論理ピン番号が"３"であることを示す。
【００４０】
識別デコーダ１０２が、識別ビット１１４（ビット１４）と識別ビット１１６（ビット１５）をデコードする。その結果、アドレス信号４６のピン指定ビット１１２（ビット０−１３）が、論理ピン指定ビットであることが判定される。それから、マルチプレクサ１０４、１０６及び１０８の制御入力に入力されている制御ビット１１８が、アクティブになる。ピンマップメモリ１００は、論理ピン番号"３"を物理ピン番号"６"に変換したデータ出力１２０をマルチプレクサ１０４に出力する。
【００４１】
上述したとおり、制御ビット１１８に基づいて、マルチプレクサ１０４、１０６及び１０８の１側入力が選択される。その結果、マルチプレクサ１０４は、出力データ１２０を出力する。マルチプレクサ１０６は、値"１"を出力し、マルチプレクサ１０８は、値"０"を出力する。したがって、識別ビットは、反転したビット"01"で出力される。
【００４２】
図６は、論理ピン番号が物理ピン番号に変換された、アドレス信号４２を示す。図示されるとおり、識別ビットの値が反転されて"01"となり、ピン指定ビット１１２が"00000000000110"となる。反転された識別ビット"01"は、ピン指定ビット１１２が物理ピン指定ビットであることを示す。従って、ピン指定ビット１１２"00000000000110"は、物理ピン番号が"６"であることを示す。
【００４３】
アドレス信号４２は、半導体デバイス試験装置に含まれる、パターン発生器５０、波形整形器６０などの試験ユニット２２に供給される。テスタコントローラ４０は、アドレス信号４２がいずれのユニットに供給されるべきかを指定するユニット選択信号を出力する。アドレス信号４２は、ユニット選択信号に基づいて、特定のユニットのアドレスピンに入力される。
【００４４】
【発明の効果】
本発明によれば、半導体デバイス試験装置において、ユーザが管理するファイル数を減らすことができる。また、本発明によると、半導体デバイスの試験において、ユーザの作業工程を単純にすることができ、テストコストを下げることができる。また、本発明によると、ワークステーション１０のモニタに論理ピン番号が表示されるので、ユーザは、モニタで論理ピン番号のみを意識して半導体デバイスの試験を行うことができる、という効果を奏する。
【図面の簡単な説明】
【図１】半導体デバイス７２を試験する従来の半導体デバイス試験装置のブロック図を示す。
【図２】半導体デバイス７２を試験する、本発明による半導体デバイス試験装置のブロック図を示す。
【図３】論理ピン番号を物理ピン番号に割り付けるピンアサインデータを示す。
【図４】本発明の実施の形態によるピンアサインコンバータ９０の構成を示す。
【図５】論理ピン番号を指定するアドレス信号４６の内容を例示する。
【図６】論理ピン番号を物理ピン番号に変換された、アドレス信号４２の内容を例示する。
【符号の説明】
１０・・・ワークステーション、２０・・・テスタ本体、２２・・・試験ユニット、３０・・・テストヘッド、４０・・・テスタコントローラ、４２・・・アドレス信号、４４・・・データ信号、４６・・・アドレス信号、５０・・・パターン発生器、５２・・・半導体デバイス入力信号、６０・・・波形整形器、６２・・・半導体デバイス入力信号、７０・・・半導体デバイス差込部、７２・・・半導体デバイス、７４・・・出力信号、８０・・・測定部、９０・・・ピンアサインコンバータ、９４、９６・・・データ列、１００・・・ピンマップメモリ、１０２・・・識別デコーダ、１０４、１０６、１０８・・・マルチプレクサ、１１２・・・ピン指定ビット、１１４、１１６・・・識別ビット、１１８・・・制御ビット、１２０・・・データ出力
【発明の属する技術分野】
本発明は、半導体デバイスを試験する半導体デバイス試験装置に関し、特に、試験ユニットの論理ピン番号と物理ピン番号とを変換することができるピンアサインコンバータを備えた半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
図１は、半導体デバイス７２を試験する従来の半導体デバイス試験装置のブロック図を示す。従来の半導体デバイス試験装置は、ワークステーション１０、テスタ本体２０、及びテストヘッド３０を備える。テスタ本体２０は、テスタコントローラ４０及び試験ユニット２２を有する。試験ユニット２２は、パターン発生器５０及び波形整形器６０を含む。テストヘッド３０は、半導体デバイス差込部７０及び測定部８０を有する。テスタ本体２０とテストヘッド３０は、ケーブルで接続されている。
【０００３】
ワークステーション１０において、ユーザが、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を用いて、被試験半導体デバイス７２に与えるテストベクトルとテストプログラムを生成する。また、ユーザは、論理ピン番号を、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換するためのピン対応テーブルを定義する。ピン対応テーブルにおいて、論理ピン番号と物理ピン番号は、一対一に対応する。
【０００４】
ワークステーション１０で生成されたテストベクトル、テストプログラム及びピン対応テーブルは、一緒にコンパイルされて、ワークステーション１０で管理される。このとき、テストプログラムにおいてユーザにより用いられた論理ピン番号は、ピン対応テーブルに基づいて、物理ピン番号に変換される。コンパイルされたファイルは、テスタコントローラ４０に送られる。テスタコントローラ４０は、試験装置のハードウェア及びソフトウェアを管理する専用制御プロセッサである。テスタコントローラ４０は、このファイルの内容に基づいて、データ信号４４及びアドレス信号４２を生成する。アドレス信号４２は、試験ユニット２２のピンを、物理ピン番号で指定する。アドレス信号４２及びデータ信号４４は、パターン発生器５０に供給される。パターン発生器５０は、アドレス信号４２及びデータ信号４４に基づいて、半導体デバイス７２を試験するための半導体デバイス入力信号５２を出力する。半導体デバイス入力信号５２は、波形整形器６０に入力され、半導体デバイス７２の特性に応じて、波形を整形される。半導体デバイス入力信号６２は、ケーブルを通って、半導体デバイス差込部７０に出力される。半導体デバイス７２は、半導体デバイス差込部７０に差し込まれ、半導体デバイス差込部７０を介して、半導体デバイス入力信号６２を入力信号として受け取る。半導体デバイス７２は、入力された半導体デバイス入力信号６２に基づいて、半導体デバイス差込部７０を介して、測定部８０に出力信号７４を出力する。測定部８０は、出力信号７４を受け取って、半導体デバイス７２の良否を判定する。
【０００５】
【発明が解決しようとする課題】
一般に、半導体チップは、様々な種類のパッケージに格納される。パッケージによって配線が異なるので、同一の半導体チップが異なるパッケージに格納された半導体デバイスにおいて、半導体チップの特定のピンに対応する半導体デバイスのピンは、通常それぞれ異なっている。
【０００６】
ユーザが、ワークステーション１０でテストベクトル及びテストプログラムを作成するとき、ユーザは、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を用いる。しかし、上述したように、半導体デバイスのピンは、半導体チップが同一であっても、パッケージが異なっていれば、半導体デバイス毎に異なる。従って、半導体デバイスの試験時に、半導体デバイスのピンに対応する試験ユニット２２のピンは、被試験半導体デバイス毎に異なる。そのため、実際に半導体デバイスを試験するときには、テストプログラムにおいて用いられた論理ピン番号を、被試験デバイス毎に、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換する必要がある。
【０００７】
従来の半導体デバイス試験装置において、ユーザが、ワークステーション１０で、論理ピン番号と物理ピン番号とを対応づけたピン対応テーブルを予め定義する。同一の半導体チップを組み込んだ複数種類の半導体デバイスを試験するとき、ピン対応テーブルは、半導体デバイスの種類の数だけ必要である。従って、テストベクトル及びテストプログラムを、半導体デバイス試験装置が認識可能な機械語にコンパイルするときに、このピン対応テーブルも一緒に変換される必要がある。すなわち、一つのテストベクトル及びテストプログラムが、試験する半導体デバイスの種類の数だけ、ピン対応テーブルと共に変換される必要がある。
【０００８】
従って、同一のチップを組み込んだ複数種類の半導体デバイスの試験を行うとき、ワークステーション１０は、半導体デバイスの種類の数だけ、変換ファイルを管理しなければならなかった。また、テストベクトル及びテストプログラムを機械語にコンパイルした後に、テストベクトル又はテストプログラムを修正したい時には、既にコンパイルされたコンパイル済ファイルが全て無駄となる。従って、テストベクトル又はテストプログラムを修正して半導体デバイスを試験をする場合には、新たなテストベクトル又はテストプログラムを、ピン対応テーブルと一緒にコンパイルしなければならなかった。上述したとおり、ピン対応テーブルは、パッケージの種類の数だけ存在しているので、全てのピン対応テーブルについてテストベクトル又はテストプログラムをコンパイルするには、非常に長い時間がかかる。
【０００９】
また、作業工程が増えると、当然にユーザのミスも多くなる。例えば、テストプログラムを修正した後に、ユーザがテストプログラムをコンパイルし忘れると、その後の試験は無意味なものとなる。また、同一の半導体チップを格納する複数の半導体デバイスに対して、複数の変換ファイルが存在するので、ユーザが間違えて別のパッケージの変換ファイルを使用する可能性もある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために、本発明は、半導体デバイスを試験する半導体デバイス試験装置であって、ピン番号で特定される入力ピンを有し、前記入力ピンに入力された信号に基づいて、前記半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成又は加工する試験ユニットと、前記半導体デバイス入力信号を生成させるための入力信号生成データと、複数ビットからなる、前記試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定するアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力するテスタコントローラと、前記論理ピン番号を、前記物理ピン番号に変換して、前記試験ユニットの前記入力ピンに出力するピンアサインコンバータと、前記半導体デバイスを差し込み、前記半導体デバイス入力信号を前記半導体デバイスに与える半導体デバイス差込部と、前記半導体デバイス差込部によって前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定部とを備え、前記テスタコントローラは、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、前記ピンアサインコンバータは、前記テスタコントローラから出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験装置を提供する。
【００１１】
本発明の一つの態様において、前記試験ユニットが、前記ピンアサインコンバータにより出力された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成するパターン発生器を有してもよい。
【００１２】
本発明の別の態様において、前記複数ビットからなるアドレス信号は、前記論理ピン番号を指定する論理ピン指定ビットまたは前記物理ピン番号を指定する物理ピン指定ビットを含むことができる。
【００１３】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを格納するピンマップメモリを有する。
【００１４】
本発明の更に別の態様において、前記テスタコントローラは、前記ピンマップメモリに格納された前記ピンアサインデータを変更することができる。
【００１５】
本発明の更に別の態様において、前記テスタコントローラが、前記複数ビットからなるアドレス信号の一部として、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別するための識別ビットを出力することができる。
【００１６】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記テスタコントローラから出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することができる。
【００１７】
本発明の更に別の態様において、前記ピンアサインコンバータが、前記テスタコントローラから前記識別ビットを受け取る識別デコーダを有し、前記識別デコーダが、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することができる。
【００１８】
本発明の更に別の態様において、前記ピンマップメモリは、前記論理ピン指定ビットが入力されるアドレスピンと、前記物理ピン番号を指定する物理ピン指定ビットが出力されるデータピンを有する。
【００１９】
本発明の更に別の態様において、モニタを有するワークステーションを備える半導体デバイス試験装置を提供する。このワークステーションのモニタにおいて、前記論理ピン番号が表示される。
【００２０】
また、本発明は、上記課題を解決するために、半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成させるための入力信号生成データと、前記半導体デバイス入力信号を生成又は加工する試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定する、複数ビットからなるアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力する出力ステップと、前記論理ピン番号を、前記試験ユニットのハードウェア上のピンの番号である物理ピン番号に変換する変換ステップと、変換された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成する生成ステップと、前記半導体デバイスに、前記半導体デバイス入力信号を供給する供給ステップと、前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定ステップとを備え、前記出力ステップにおいて、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、前記変換ステップにおいて、前記出力ステップにおいて出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験方法を提供する。
【００２１】
本発明の半導体デバイス試験方法は、前記論理ピン番号と前記物理ピン番号とを変換することができるピンアサインコンバータに、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを設定する設定ステップを更に備え、前記変換ステップは、前記出力ステップで出力された前記論理ピン番号を、前記設定ステップで設定された前記ピンアサインデータに基づいて、前記物理ピン番号に変換するステップを有することを特徴とする。
【００２２】
更に、本発明は、ソフトウェア上の仮想的なピンの番号である論理ピン番号と、前記論理ピン番号に一対一に対応するハードウェア上のピンの番号である物理ピン番号とを変換することができるピン番号変換装置であって、前記論理ピン番号と前記物理ピン番号を変換するべきかどうかを識別する識別ビットを含む、複数ビットからなるアドレス信号を出力するコントローラと、前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号を変換することができるピンアサインコンバータとを備えることを特徴とするピン番号変換装置を提供する。
【００２３】
また、本発明のピン番号変換装置において、前記ピンアサインコンバータが、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを格納するピンマップメモリを有してもよい。
【００２４】
【発明の実施の形態】
図２は、半導体デバイス７２を試験する、本発明による半導体デバイス試験装置のブロック図を示す。本発明の半導体デバイス試験装置は、ワークステーション１０、テスタ本体２０、及びテストヘッド３０を備える。テスタ本体２０は、テスタコントローラ４０、ピンアサインコンバータ９０及び試験ユニット２２を有する。試験ユニット２２は、全体として半導体デバイス７２のピンに対して出力すべき半導体デバイス入力信号を生成又は加工する。試験ユニット２２には、パターン発生器５０、及び波形整形器６０が含まれる。個々のユニットの機能については、後述する。テストヘッド３０は、半導体デバイス差込部７０及び測定部８０を有する。図２に示される実施の形態において、測定部８０がテストヘッド３０に含まれているが、別の実施の形態においては、測定部８０は、テスタ本体２０に含まれてもよい。テスタ本体２０とテストヘッド３０は、ケーブルで接続されている。図１に示された従来の半導体デバイス試験装置の構成と同一の符号をつけた構成は、図１の構成と同一又は同様の構成である。
【００２５】
ワークステーション１０において、ユーザが、試験ユニット２２のソフトウェア上の仮想的なピンの番号である論理ピン番号を用いて、被試験半導体デバイス７２に与えるテストベクトル及びテストプログラムを生成する。「テストベクトル」は、被試験半導体デバイス７２を評価するための入力パターン及び期待値パターンを含む。「テストプログラム」は、半導体デバイス７２を試験するために必要なハードウェアの設定およびソフトウェア処理などについて試験装置固有の言語により記述されるテスト用のプログラムである。また、ユーザは、論理ピン番号を、試験ユニット２２のハードウェア上のピンの番号である物理ピン番号に変換するためのピンアサインデータを定義する。
【００２６】
ワークステーション１０で生成されたテストベクトル、テストプログラム及びピンアサインデータは、コンパイルされて、テスタコントローラ４０に送られる。従来のテストベクトル及びテストプログラムと異なり、ピンアサインデータは、テストプログラム及びピンアサインデータと一緒にコンパイルされない。従って、この段階では、テストプログラムにおいて、試験ユニット２２のピンは、論理ピン番号で指定されている。図１に示される従来の半導体デバイス試験装置においては、既にワークステーション１０で、論理ピン番号が物理ピン番号に変換され、テスタコントローラ４０は、試験ユニット２２の物理ピンのアドレスを指定するアドレス信号４２を出力した。本実施例によるテスタコントローラ４０は、テストベクトル及びテストプログラムに基づいて、半導体デバイス７２のピンに対して出力すべき半導体デバイス入力信号を生成させるためのデータ信号４４と、試験ユニット２２の論理ピンを指定するアドレス信号４６を生成する。図示していないが、テスタコントローラ４０は、アドレス信号４６及びデータ信号４４のほかに、書込み制御信号、読み出し制御信号などを生成することができる。テスタコントローラ４０は、アドレス信号４６とデータ信号４４とを対応づけて、ピンアサインコンバータ９０に出力する。
【００２７】
ピンアサインコンバータ９０は、ユーザにより定義されたピンアサインデータに基づいて、試験ユニット２２のソフトウェア上の仮想的なピン番号である論理ピン番号を、試験ユニット２２のハードウェア上のピン番号である物理ピン番号に変換する。ピンアサインデータの詳細については、図３に関連して後述する。データ信号４４、および論理ピン番号を物理ピン番号に変換されたアドレス信号４２が、半導体デバイス７２の試験を開始する前に、パターン発生器５０に供給される。パターン発生器５０は、半導体デバイス７２を試験するための半導体デバイス入力信号５２を生成する。「半導体デバイス入力信号５２」には、例えば、半導体デバイス７２に入力されるテストデータ信号、制御信号、およびアドレス信号などが含まれる。
【００２８】
半導体デバイス入力信号５２は、波形整形器６０に入力され、半導体デバイス７２の特性に応じて、波形を整形される。波形を整形された半導体デバイス入力信号６２は、ケーブルを通って、半導体デバイス差込部７０に出力される。半導体デバイス７２は、半導体デバイス差込部７０に差し込まれ、半導体デバイス差込部７０を介して、半導体デバイス入力信号６２を入力信号として受け取る。半導体デバイス７２は、入力された半導体デバイス入力信号６２に基づいて、半導体デバイス差込部７０を介して、測定部８０に出力信号７４を出力する。測定部８０は、出力信号７４を受け取って、半導体デバイス７２の良否を判定する。ワークステーション１０のモニタには、論理ピン番号が表示され、ユーザは、物理ピン番号ではなく、論理ピン番号のみを意識して半導体デバイス７２の試験を行うことができる。
【００２９】
図３は、論理ピン番号を物理ピン番号に割り付けるピンアサインデータを示す。同一のチップが異なるパッケージに格納された半導体デバイスを試験するとき、このピンアサインデータは、一種類のチップに関して、パッケージの種類の数だけ存在する。データ列９４は、ユーザがテストベクトル及びテストプログラムを作成するときに用いる論理ピン番号である。データ列９６は、論理ピン番号に対応する実際の試験ユニット２２において用いられる物理ピン番号である。論理ピン番号と物理ピン番号は、一対一に対応する。同一のチップが異なるパッケージに格納されているとき、用いられるパッケージに応じて、データ列９６の内容が変化する。
【００３０】
図４は、本発明の実施の形態によるピンアサインコンバータ９０の構成を示す。ピンアサインコンバータ９０は、ピンマップメモリ１００、識別デコーダ１０２、マルチプレクサ１０４、１０６及び１０８を有する。マルチプレクサ１０４は、説明を簡単にするために１つしか示されていないが、実際には複数存在する。テスタコントローラ４０は、ピンアサインコンバータ９０に、複数ビットからなるアドレス信号４６を出力する。ピンマップメモリ１００は、データ列９４で示されるアドレスに、データ列９６で示される物理ピン番号をデータとして記憶する。
【００３１】
ピンマップメモリ１００のアドレスピンに、アドレス信号４６の一部である試験ユニット２２のピン番号を指定するピン指定ビット１１２が入力される。また、識別デコーダ１０２に、アドレス信号４６の一部である識別ビット１１４、１１６が入力される。識別ビット１１４、１１６は、ピン指定ビット１１２が論理ピン番号であるか、もしくは物理ピン番号であるか、又は別の情報であるかを示す。ピン指定ビット１１２が、論理ピン番号を指定する論理ピン指定ビットであるとき、識別デコーダ１０２が、制御ビット１１８をアクティブにする。制御ビット１１８は、マルチプレクサ１０４、１０６及び１０８の制御入力に入力される。ピンマップメモリ１００は、ピン指定ビット１１２により指定されるアドレスに格納されたデータ出力１２０を、マルチプレクサ１０４に読み出す。
【００３２】
アドレス信号４６に含まれるピン指定ビット１１２が、マルチプレクサ１０４の０側入力に入力される。ピンマップメモリ１００のデータ出力１２０は、マルチプレクサ１０４の１側入力に入力される。マルチプレクサ１０４は、説明を簡単にするために１つしか図示されていないが、実際には少なくともピン指定ビット１１２又はデータ出力１２０のビットの数だけ存在する。識別ビット１１４が、マルチプレクサ１０６の０側入力とマルチプレクサ１０８の１側入力に入力される。識別ビット１１６は、マルチプレクサ１０６の１側入力とマルチプレクサ１０８の０側入力に入力される。
【００３３】
制御ビット１１８は、マルチプレクサ１０４、１０６及び１０８に入力されており、これがアクティブになると、マルチプレクサ１０４、１０６及び１０８の１側入力がそれぞれ選択される。すなわち、マルチプレクサ１０４は、データ出力１２０を出力し、マルチプレクサ１０６は、識別ビット１１６を出力し、マルチプレクサ１０８は、識別ビット１１４を出力する。その結果、アドレス信号４６において、ピン指定ビット１１２がデータ出力１２０に置き換えられ、識別ビット１１４及び１１６が互いに置き換えられる。
【００３４】
制御ビット１１８がアクティブではないとき、例えば、ピン指定ビット１１２が論理ピン指定ビットではなく物理ピン指定ビットであるとき、マルチプレクサ１０４、１０６及び１０８の０側入力がそれぞれ選択される。このとき、アドレス信号は、変化しない。
【００３５】
同一のテスタベクトル及びテストプログラムを用いて、同一の半導体チップを異なるパッケージに格納した半導体デバイスを試験するとき、ピンマップメモリ１００に格納されているピンアサインデータが、新しいピンアサインデータに書き換えられる必要がある。そのため、テスタコントローラ４０は、ピンマップメモリ１００の制御ピン（図示せず）に書込み制御信号を供給して、新しいピンアサインデータに基づいて、ピンマップメモリ１００のアドレスピンに論理ピン番号を、データ入力ピンに物理ピン番号を出力する。具体的には、論理ピン番号が、アドレス信号４６によりアドレスピンに供給され、物理ピン番号が、データ信号４４によりデータピンに供給される。
【００３６】
以上の説明は、論理ピン番号を物理ピン番号に変換する例についての内容であるが、半導体デバイス試験装置に汎用性をもたせるために、ピンアサインコンバータ９０は、論理ピン番号をアドレスとして物理ピン番号を出力するだけでなく、物理ピン番号をアドレスとして論理ピン番号を出力することができるのが好ましい。
【００３７】
図５は、アドレス信号４６の内容を例示する。このアドレス信号４６は、１６ビットのビット幅を有する。アドレス信号４６は、１４ビットのピン指定ビット１１２（ビット０−１３）及び２ビットの識別ビット１１４、１１６（ビット１４−１５）で構成される。この具体的な実施の形態では、ピンアサインコンバータ９０が、図３に示される論理ピン番号"３"を、物理ピン番号"６"に変換する例について説明する。
【００３８】
識別ビット１１４、１１６は、ピン指定ビット１１２の内容が論理ピン番号であるか、もしくは物理ピン番号であるか、又は別の情報であるかを特定する。本実施例において、識別ビット"10"は、ピン指定ビット１１２が論理ピン指定ビットであることを示す。
【００３９】
ピン指定ビット１１２"00000000000011"は、被試験半導体デバイス７２のピン番号を指定する。識別ビット"10"により、ピン指定ビット１１２が論理ピン指定ビットであることが示されたので、ピン指定ビット１１２"00000000000011"は、論理ピン番号が"３"であることを示す。
【００４０】
識別デコーダ１０２が、識別ビット１１４（ビット１４）と識別ビット１１６（ビット１５）をデコードする。その結果、アドレス信号４６のピン指定ビット１１２（ビット０−１３）が、論理ピン指定ビットであることが判定される。それから、マルチプレクサ１０４、１０６及び１０８の制御入力に入力されている制御ビット１１８が、アクティブになる。ピンマップメモリ１００は、論理ピン番号"３"を物理ピン番号"６"に変換したデータ出力１２０をマルチプレクサ１０４に出力する。
【００４１】
上述したとおり、制御ビット１１８に基づいて、マルチプレクサ１０４、１０６及び１０８の１側入力が選択される。その結果、マルチプレクサ１０４は、出力データ１２０を出力する。マルチプレクサ１０６は、値"１"を出力し、マルチプレクサ１０８は、値"０"を出力する。したがって、識別ビットは、反転したビット"01"で出力される。
【００４２】
図６は、論理ピン番号が物理ピン番号に変換された、アドレス信号４２を示す。図示されるとおり、識別ビットの値が反転されて"01"となり、ピン指定ビット１１２が"00000000000110"となる。反転された識別ビット"01"は、ピン指定ビット１１２が物理ピン指定ビットであることを示す。従って、ピン指定ビット１１２"00000000000110"は、物理ピン番号が"６"であることを示す。
【００４３】
アドレス信号４２は、半導体デバイス試験装置に含まれる、パターン発生器５０、波形整形器６０などの試験ユニット２２に供給される。テスタコントローラ４０は、アドレス信号４２がいずれのユニットに供給されるべきかを指定するユニット選択信号を出力する。アドレス信号４２は、ユニット選択信号に基づいて、特定のユニットのアドレスピンに入力される。
【００４４】
【発明の効果】
本発明によれば、半導体デバイス試験装置において、ユーザが管理するファイル数を減らすことができる。また、本発明によると、半導体デバイスの試験において、ユーザの作業工程を単純にすることができ、テストコストを下げることができる。また、本発明によると、ワークステーション１０のモニタに論理ピン番号が表示されるので、ユーザは、モニタで論理ピン番号のみを意識して半導体デバイスの試験を行うことができる、という効果を奏する。
【図面の簡単な説明】
【図１】半導体デバイス７２を試験する従来の半導体デバイス試験装置のブロック図を示す。
【図２】半導体デバイス７２を試験する、本発明による半導体デバイス試験装置のブロック図を示す。
【図３】論理ピン番号を物理ピン番号に割り付けるピンアサインデータを示す。
【図４】本発明の実施の形態によるピンアサインコンバータ９０の構成を示す。
【図５】論理ピン番号を指定するアドレス信号４６の内容を例示する。
【図６】論理ピン番号を物理ピン番号に変換された、アドレス信号４２の内容を例示する。
【符号の説明】
１０・・・ワークステーション、２０・・・テスタ本体、２２・・・試験ユニット、３０・・・テストヘッド、４０・・・テスタコントローラ、４２・・・アドレス信号、４４・・・データ信号、４６・・・アドレス信号、５０・・・パターン発生器、５２・・・半導体デバイス入力信号、６０・・・波形整形器、６２・・・半導体デバイス入力信号、７０・・・半導体デバイス差込部、７２・・・半導体デバイス、７４・・・出力信号、８０・・・測定部、９０・・・ピンアサインコンバータ、９４、９６・・・データ列、１００・・・ピンマップメモリ、１０２・・・識別デコーダ、１０４、１０６、１０８・・・マルチプレクサ、１１２・・・ピン指定ビット、１１４、１１６・・・識別ビット、１１８・・・制御ビット、１２０・・・データ出力
Claims (10)
- 半導体デバイスを試験する半導体デバイス試験装置であって、
ピン番号で特定される入力ピンを有し、前記入力ピンに入力された信号に基づいて、前記半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成又は加工する試験ユニットと、
前記半導体デバイス入力信号を生成させるための入力信号生成データと、前記試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定する、複数ビットからなるアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力するテスタコントローラと、
前記論理ピン番号を、前記物理ピン番号に変換して、前記試験ユニットの前記入力ピンに出力するピンアサインコンバータと、
前記半導体デバイスを差し込み、前記半導体デバイス入力信号を前記半導体デバイスに与える半導体デバイス差込部と、前記半導体デバイス差込部によって前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定部とを備え、
前記テスタコントローラは、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、
前記ピンアサインコンバータは、前記テスタコントローラから出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験装置。 - 前記試験ユニットが、前記ピンアサインコンバータにより出力された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成するパターン発生器を有することを特徴とする請求項１に記載の半導体デバイス試験装置。
- 前記複数ビットからなるアドレス信号は、前記論理ピン番号を指定する論理ピン指定ビットまたは前記物理ピン番号を指定する物理ピン指定ビットを含むことを特徴とする請求項１又は２に記載の半導体デバイス試験装置。
- 前記ピンアサインコンバータが、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを格納するピンマップメモリを有することを特徴とする請求項３に記載の半導体デバイス試験装置。
- 前記テスタコントローラは、前記ピンマップメモリに格納された前記ピンアサインデータを変更することができることを特徴とする請求項４に記載の半導体デバイス試験装置。
- 前記ピンアサインコンバータが、前記テスタコントローラから前記識別ビットを受け取る識別デコーダを有し、前記識別デコーダが、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする請求項１に記載の半導体デバイス試験装置。
- 前記ピンマップメモリは、前記論理ピン指定ビットが入力されるアドレスピンと、前記物理ピン番号を指定する物理ピン指定ビットが出力されるデータピンを有することを特徴とする請求項４に記載の半導体デバイス試験装置。
- 更に、モニタを有するワークステーションを備え、前記ワークステーションの前記モニタで、前記論理ピン番号が表示されることを特徴とする請求項１から７のいずれかに記載の半導体デバイス試験装置。
- 半導体デバイスのピンに対して出力すべき半導体デバイス入力信号を生成させるための入力信号生成データと、前記半導体デバイス入力信号を生成又は加工する試験ユニットのソフトウェア上の仮想的なピンの番号である論理ピン番号または前記試験ユニットのハードウェア上のピンの番号である物理ピン番号を指定する、複数ビットからなるアドレス信号を生成し、前記入力信号生成データと、前記論理ピン番号または前記物理ピン番号とを対応づけて出力する出力ステップと、
前記論理ピン番号を、前記試験ユニットのハードウェア上のピンの番号である物理ピン番号に変換する変換ステップと、
変換された前記物理ピン番号と、前記入力信号生成データに基づいて、前記半導体デバイス入力信号を生成する生成ステップと、
前記半導体デバイスに、前記半導体デバイス入力信号を供給する供給ステップと、
前記半導体デバイスに与えられた前記半導体デバイス入力信号に基づいて生成される出力信号を測定する測定ステップとを備え、
前記出力ステップにおいて、前記複数ビットからなるアドレス信号の一部として、当該アドレス信号が前記論理ピン番号もしくは前記物理ピン番号の何れを含むかを示す識別ビットを出力し、
前記変換ステップにおいて、前記出力ステップにおいて出力される前記識別ビットに基づいて、前記論理ピン番号と前記物理ピン番号とを変換するかどうかを識別することを特徴とする半導体デバイス試験方法。 - 前記論理ピン番号と前記物理ピン番号とを変換することができるピンアサインコンバータに、前記論理ピン番号を前記物理ピン番号に割り付けるピンアサインデータを設定する設定ステップを更に備え、前記変換ステップは、前記出力ステップで出力された前記論理ピン番号を、前記設定ステップで設定された前記ピンアサインデータに基づいて、前記物理ピン番号に変換するステップを有することを特徴とする請求項９に記載の半導体デバイス試験方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
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| JP19205098A JP4047975B2 (ja) | 1998-07-07 | 1998-07-07 | 半導体デバイス試験装置及び半導体デバイス試験方法 |
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