JP3548483B2 - 半導体デバイスの試験方法および試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、大規模集積回路（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＬＳＩ）等の半導体デバイスの試験方法と試験装置に関し、さらに言えば、これら半導体デバイスの機能試験に要する時間を短縮できると共に、その機能試験に使用する試験プログラムの作成・変更を容易化できる半導体デバイスの試験方法と試験装置に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体デバイスの機能試験とは、一般に、製造した半導体デバイスを実際に動作させて正常に動作するか否か（所望の動作をするか否か）を判定する試験である。この種の機能試験は通常、「ＬＳＩテスタ」等と称される半導体デバイス試験装置上で実行されるが、その際、実行する機能試験の内容と手順は、所定の言語と方式に従ってその半導体デバイス試験装置用の「試験プログラム」中に記述される必要がある。
【０００３】
また、この種の機能試験では、通常、故障の有無を検査できるように設定した所定の入力信号データ群（入力信号パターン）と、それら入力信号データ群に対して正常な応答として期待される出力信号データ群（出力信号パターン、期待値パターン）とからなる種々の「試験パターン」が使用される。これらの試験パターンは、半導体デバイス試験装置内に設けられた試験パターン・ジェネレータによって、「試験プログラム」中で定義された通りに生成され、その試験プログラムの実行中に必要に応じて使用される。
【０００４】
これら試験パターンに含まれる各種の入力信号パターンは、半導体デバイス試験装置において、試験を受ける半導体デバイスすなわち「被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ，ＤＵＴ）」に、「試験入力信号」としてピン・エレクトロニクスを通じて順次供給される。そして、その「試験入力信号」に応答してその被試験デバイスが出力する「試験出力信号」は、所定の出力信号（期待値）パターンと比較され、出力信号パターンに一致するか否かが調査される。すべて一致あるいは許容範囲内に入っていれば、その被試験デバイスはその試験パターンについては機能試験をパスしたことになる。そうでない場合は、その試験パターンについての機能試験をパスできない、すなわちフェイルしたことになる。
【０００５】
このように、半導体デバイス試験装置では、種々の試験パターンを用いて同様の判定が順次行われる。そして、所望の試験パターンすべてについてパスすれば、その被試験デバイスは「良品」として取り扱われる。逆に、いずれかの試験パターンについてフェイルすれば、その被試験デバイスは「不良品」として取り扱われる。
【０００６】
上述したような半導体デバイスの機能試験には、従来より、（ａ）すべての被試験デバイスについて、クロック信号を規格で定められた「試験周波数」（すなわち当該デバイスの「動作周波数」）のみに設定して実施し、その良否を判定するものと、（ｂ）クロック信号を「試験周波数」よりも高い「動作限界周波数」で先に実施してその良否を判定した後、そこでフェイルしたもののみについて前記「試験周波数」に設定し直して再試験を実施し、その良否を判定するものとがある。なお、後者の試験方法のように、試験周波数よりも高い動作限界周波数で試験を行えるのは、半導体デバイスは通常、その動作周波数よりも高い周波数でも動作するようにあるマージンをもって設計・製造されるからである。
【０００７】
前者の試験方法（ａ）では、試験にパスした被試験デバイスは直ちに「良品」と判定され、試験にフェイルした（すなわちパスしなかった）半導体デバイスは直ちに「不良品」と判定される。よって、試験完了までに要するステップの総数は少ない。しかし、この方法では「試験周波数」ですべての被試験デバイスについて試験を行うので、全被試験デバイスについて試験が完了するまでに長時間を要することが多い。その結果、各々の被試験デバイスの試験時間が長くなればなるほど、また被試験デバイスの全数が多くなればなるほど、試験時間が長くなってしまう難点がある。
【０００８】
これに対し、後者の試験方法（ｂ）では、「動作限界周波数」で行う最初の試験にパスした被試験デバイスは直ちに「良品」と判定され、そこでフェイルした被試験デバイスについてのみ「試験周波数」で二回目の試験が行われる。二回目の試験をパスすれば、それらの被試験デバイスも「良品」と判定され、そこでもフェイルすれば「不良品」と判定される。このように、この試験方法では、「試験周波数」よりも高い「動作限界周波数」で最初の試験を実施するから、各々の被試験デバイスについての試験時間は「試験周波数」で試験を行う場合に比べて短縮される。しかも、最初の試験でフェイルした被試験デバイスについてのみ二回目の試験を行うので、二回目の試験を行う被試験デバイスの数が減少し、その結果、二回目の試験の試験時間の合計は少なくなる。よって、全被試験デバイスについての試験時間は、前者の試験方法（ａ）のそれに比べて短縮されることが多い。その時間短縮の度合いは、最初の試験をパスする被試験デバイスの数が多くなればなるほど、また被試験デバイスの全数が多くなればなるほど増加する。
【０００９】
しかし、その反面、多くの被試験デバイスが最初の試験でフェイルするような場合には、二回目の試験を行う被試験デバイスの数が増加する。極端な場合には、ほとんどすべての被試験デバイスについて、一回目に続いて二回目の試験を行わなければならなくなる。その結果、全被試験デバイスについての試験時間は、前者の試験方法（ａ）のそれよりも却って長くなる、ということが起こり得る。
【００１０】
上述した後者の試験方法（ｂ）を実施できる従来の半導体デバイス試験装置の構成例を図８に示す。
【００１１】
図８において、従来の半導体デバイス試験装置１０１は、プログラム・メモリ１０２と、ハードウェア・レジスタ１０３と、タイミング・ジェネレータ１０４と、フォーマット・コントロール１０５と、パターン・メモリ１０６と、パターン・ジェネレータ１０７と、ピン・エレクトロニクス１０８とを備えている。
【００１２】
プログラム・メモリ１０２は、実行する機能試験の内容と手順が記述された試験プログラムＰＲを格納するのに使用される。試験装置１０１は、この試験プログラムＰＲに記述された処理ステップ群をその先頭から順次実行することにより、被試験デバイス１３０について所望の機能試験を実施する。
【００１３】
試験プログラムＰＲでは、被試験デバイス１３０に対して行う機能試験の種類に応じて、使用する試験パターンやそれに関連する情報といった試験条件に関する種々の情報（以下、「試験条件情報」という）が指定される。例えば、使用する種々の試験パターンの名称や、それら試験パターンに基づいて所望の試験入力信号を生成するのに必要な種々の情報（例えば、信号パルスの波形、振幅ないし電圧値、パルス幅、印加タイミング）などである。
【００１４】
ハードウェア・レジスタ１０３は、試験プログラムＰＲに書かれた試験条件情報を格納するのに使用される。この試験条件情報は、試験プログラムＰＲの記述に沿って、レジスタ１０３の対応アドレスの記憶領域に格納される。レジスタ１０３に格納される試験条件情報の内容は、試験プログラムＰＲの処理ステップが実行されるに従って変化するのが通常である。
【００１５】
パターン・メモリ１０６は、試験プログラムＰＲに記述された名称を持つ一連の試験パターンの生成に必要な情報、すなわち「試験パターン情報Ｉ２Ａ」を格納するのに使用される。
【００１６】
タイミング・ジェネレータ１０４は、試験プログラムＰＲの記述に沿ってハードウェア・レジスタ１０３の対応アドレスに格納された「タイミング情報Ｉ３Ａ」を読み出して、そのタイミング情報Ｉ３Ａに対応するタイミング・パルスＩ４を生成する。こうして生成されたタイミング・パルスＩ４は、フォーマット・コントロール１０５とパターン・ジェネレータ１０７とに送られる。
【００１７】
パターン・ジェネレータ１０７は、パターン・メモリ１０６から読み出した試験パターン情報Ｉ６と、タイミング・ジェネレータ１０４から送られるタイミング・パルスＩ４とに基づいて、試験パターンに対応する「波形情報Ｉ７」を生成する。
【００１８】
フォーマット・コントロール１０５は、パターン・ジェネレータ１０７で生成された波形情報Ｉ７と、タイミング・ジェネレータ１０４で生成されたタイミング・パルスＩ４と、ハードウェア・レジスタ１０３の対応アドレスに格納された波形生成情報Ｉ３Ｂ（これは試験プログラムＰＲに記述されている）とに基づいて、使用する試験パターンのフォーマット情報Ｉ５を生成する。こうして生成されたフォーマット情報Ｉ５は、ピン・エレクトロニクス１０８に送られて試験入力信号ＳＴＩＮを生成するのに使用される。
【００１９】
ピン・エレクトロニクス１０８は、フォーマット・コントロール１０５で生成されたフォーマット情報Ｉ５と、ハードウェア・レジスタ１０３の対応アドレスから読み出される電圧値Ｉ３Ｃに応じて、所望の波形と所望の電圧値を持つ一連の試験用信号群、すなわち「試験入力信号ＳＴＩＮ」を生成し、被試験デバイス１３０にその入力端子を介して印加する。ピン・エレクトロニクス１０８はまた、試験入力信号ＳＴＩＮに応答して被試験デバイス１３０が出力する試験出力信号ＳＴＯＵＴをその出力端子を介して受け取り、得られた出力信号パターンを所定の期待値パターンと比較して、その被試験デバイス１３０がその試験パターンに対してパスかフェイルかを判定する。その判定結果は、プログラム・メモリ１０２の対応アドレスに格納され、それと同時にモニタおよび自動搬送機１４０に送られる。モニタにより、その被試験デバイス１３０がパスかフェイルかを確認できる。また、自動搬送機１４０により、次の被試験デバイス１３０を試験装置１０１まで搬送するか否かが制御される。
【００２０】
次に、以上のような構成を持つ従来の半導体デバイス試験装置１０１の動作について、図９を参照しながら説明する。
【００２１】
所定の規格に沿った試験条件をＡ、動作限界での試験条件をＢとする。よって、クロック信号は、試験条件Ａでは規格で定められた「試験周波数」に設定され、試験条件Ｂでは「動作限界周波数」に設定される。
【００２２】
この従来の試験装置１０１では、試験プログラムＰＲの内容に沿って、使用する試験パターンが異なる以外は同じ処理ステップからなる複数のステップ群１１０、１２０、・・・が連続して実行される。
【００２３】
まず最初に、ステップＳ１０１で試験条件Ｂを初期設定する。そして、続いて第１ステップ群１１０、第２ステップ群１２０、・・・のように順次実行して終了する。
【００２４】
ステップＳ１０１の後、ステップＳ１１１において、一つの被試験デバイス１３０に対して試験条件Ｂで所望の機能試験を行う。そして、次のステップＳ１１２で、その試験結果に基づいてその被試験デバイス１３０がパスしたか否かを判定する。パスすれば、当該試験パターンについては「良品」と判定され、直ちに次の試験パターンを用いた試験を実行するための第２ステップ群１２０を開始する。パスしなければ、ステップＳ１１３へ飛び、試験条件Ｂに替えて試験条件Ａを設定する。そして、ステップＳ１１４において試験条件Ａで再度同じ試験を行う。次のステップＳ１１５でパスすれば、当該試験パターンについては「良品」と判定されるので、次のステップＳ１１７で試験条件Ｂを再度設定してから、第２ステップ群１２０を開始する。ステップＳ１１５でパスしなければ、次のステップＳ１１６で「不良品」と判定される。
【００２５】
第２ステップ群１２０においても、使用する試験パターンが異なる以外は、第１ステップ群１１０と同一のステップを実行する。すなわち、ステップＳ１２１において、その被試験デバイス１３０に対して試験条件Ｂで機能試験を行う。そして、次のステップＳ１２２で、その試験結果に基づいてその被試験デバイス１３０がパスしたか否かを判定する。パスすれば、当該試験パターンについては「良品」と判定され、直ちに次の試験パターンを用いた試験を実行するための第３ステップ群（図示せず）を開始する。パスしなければ、ステップＳ１２３へ飛び、試験条件Ｂに替えて試験条件Ａを設定する。そして、ステップＳ１２４において試験条件Ａで再度同じ試験を行う。次のステップＳ１２５でパスすれば、「良品」と判定され、次のステップＳ１２７で試験条件Ｂを再度設定してから、第３ステップ群を開始する。ステップＳ１２５でパスしなければ、次のステップＳ１２６で「不良品」と判定される。
【００２６】
このように、図８に示す構成を持つ従来の半導体デバイス試験装置１０１では、試験プログラムＰＲ内の記述すなわち定義によって、試験動作フローの分岐および試験条件の設定と変更（再設定）が行われる。
【００２７】
【発明が解決しようとする課題】
図８に示す従来の半導体デバイス試験装置１０１において、図９に示すような二段階試験方法（ｂ）を実行する場合、被試験デバイス１３０の種類が変わると、それに応じて試験プログラムＰＲの内容を変更する必要があるが、その際に、試験プログラムＰＲ内ですべてのステップ群１１０、１２０、・・のそれぞれについて、試験条件ＡとＢの内容を変更することが必要である。このため、その作業が煩雑であるばかりでなく、試験条件の設定ミスや変更漏れも生じやすいという問題がある。
【００２８】
さらに、試験条件Ｂでの試験結果に応じて動作フローを分岐する処理を試験プログラムＰＲで行っているため、その分岐処理がオーバーヘッドとなって試験プログラムＰＲの実行速度が低下し、その結果、試験時間が長くなるという問題もある。
【００２９】
そこで、本発明の目的は、試験プログラム内での試験条件の設定ミスや変更ミスを防止しながら試験時間を短縮できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３０】
本発明の他の目的は、試験プログラムの作成・変更を容易化できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３１】
本発明のさらに他の目的は、試験プログラムの実行速度を向上できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３２】
（１） 本発明の第１の半導体デバイス試験方法は、
試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記第１ステップにおいて、前記複数の試験条件情報が、前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタに格納された後、前記ソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする。
【００３３】
（２） 本発明の半導体デバイス試験方法では、試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納しておき（第１ステップ）、それら試験条件情報のうちの一つを選択して半導体デバイスの一回目の試験を行う（第２ステップ）。そして、その一回目の機能試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを選択して同じ半導体デバイスの二回目の試験を行う（第３ステップ）。
【００３４】
このように、複数の試験条件情報をハードウェア・レジスタに予め格納しておき、その後、それらの格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来方法に比べて、試験に要する時間が短縮される。また、同じ理由により、試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。
【００３５】
さらに、ハードウェア・レジスタに格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験プログラムの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムの作成・変更が容易になる。しかも、試験プログラムの中で動作フローの分岐を作成する必要がないので、試験プログラムの実行速度を向上することができる。
【００３９】
さらに、前記複数の試験条件情報が、前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタに格納された後、前記ソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることから、前記ハードウェア・レジスタの記憶領域が、前記複数の試験条件情報を格納するのに不十分となる事態を防止できる利点が得られる。これはまた、前記ハードウェア・レジスタの記憶領域を少なくできることを意味し、コスト低減に寄与する。
【００４０】
（３） 本発明の第２の半導体デバイス試験方法は、
試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラにカウンタとセレクタとを設け、前記セレクタによって、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成し、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタによって選択して前記二回目の試験のみが行われることを特徴とする。
【００４１】
（４） 本発明の第２の半導体デバイス試験方法では、上述した本発明の第１の半導体デバイス試験方法の場合と同様に、複数の試験条件情報をハードウェア・レジスタに予め格納しておき、その後、それらの格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来方法に比べて、試験に要する時間が短縮される。また、同じ理由により、試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。
さらに、ハードウェア・レジスタに格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験プログラムの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムの作成・変更が容易になる。しかも、試験プログラムの中で動作フローの分岐を作成する必要がないので、試験プログラムの実行速度を向上することができる。
さらに、前記レジスタ・コントローラにカウンタとセレクタとを設け、前記セレクタによって、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成し、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタによって選択して前記二回目の試験のみが行われるため、前記一回目の試験において前記半導体デバイスのあるロットのほぼ全数についてフェイルするような場合でも、そのような事態を自動的に検知して試験時間が長くなることを防止できる利点が得られる。
【００４２】
本発明の第１または第２の半導体デバイス試験方法の好ましい例では、前記第３ステップにおいて、前記複数の試験条件情報のうちの他の一つの選択と共に、使用する試験パターンの変更が行われる。
【００４３】
この例では、前記一回目の試験の結果に応じて、試験条件情報だけでなく使用する試験パターンをも変えることができ、いっそう効率的に試験を行える利点がある。
【００４４】
（５） 本発明の第１の半導体デバイス試験装置は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタがさらに設けられており、しかも、前記複数の試験条件情報が、前記ソフトウェア・レジスタに格納された後、そのソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする。
【００４５】
（６） 本発明の第１の半導体デバイス試験装置では、上述した本発明の第１の半導体デバイス試験方法が実施できるので、本発明の半導体デバイス試験方法で述べたのと同じ理由により、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来装置に比べて、試験に要する時間が短縮され、また試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。さらに、試験プログラムの作成・変更が容易になると共に、試験プログラムの実行速度を向上できる。しかも、前記ハードウェア・レジスタの記憶領域が、前記複数の試験条件情報を格納するのに不十分となる事態を防止でき、コスト低減に寄与する。
【００４６】
（７） 本発明の第２の半導体デバイス試験装置は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記レジスタ・コントローラが、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成するカウンタと、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を選択して前記二回目の試験のみを行うようにするセレクタとを備えていることを特徴とする。
【００４７】
（８） 本発明の第２の半導体デバイス試験装置では、上述した本発明の第２の半導体デバイス試験方法が実施できるので、本発明の半導体デバイス試験方法で述べたのと同じ理由により、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来装置に比べて、試験に要する時間が短縮され、また試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。さらに、試験プログラムの作成・変更が容易になると共に、試験プログラムの実行速度を向上できる。しかも、前記一回目の試験において前記半導体デバイスのあるロットのほぼ全数についてフェイルするような場合でも、そのような事態を自動的に検知して試験時間が長くなることを防止できる。
【００５２】
本発明の第１または第２の半導体デバイス試験装置の好ましい例では、パターン・コントローラがさらに設けられる。そして、前記レジスタ・コントローラが、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択する際に、前記パターン・コントローラが使用する試験パターンの変更を併せて行う。
【００５３】
この例では、二回目の試験おいて、一回目の試験の結果に応じて、試験条件情報だけでなく使用する試験パターンをも変えることができ、いっそう効率的に試験を行える利点がある。
（９） 本発明の第３の半導体デバイス試験方法は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラはカウンタとセレクタとを有し、ある一つの半導体デバイスに対して前記一回目の試験の結果フェイルとなった試験パターンの数を前記カウンタによってカウントしてフェイルパターン数情報を生成し、当該フェイルパターン数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタにより選択して前記二回目の試験のみが行われることを特徴とする。
（１０） 本発明の第３の半導体デバイス試験方法では、上述した第１及び第２の半導体デバイス試験方法と同様の理由により、試験に要する時間が短縮される、試験プログラム内での試験条件の設定ミスや変更ミスを防止できる、試験プログラムの実行速度を向上できる、といった効果が得られる。しかも、前記レジスタ・コントローラはカウンタとセレクタとを有し、ある一つの半導体デバイスに対して前記一回目の試験の結果フェイルとなった試験パターンの数を前記カウンタによってカウントしてフェイルパターン数情報を生成し、当該フェイルパターン数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタにより選択して前記二回目の試験のみが行われるので、ロットのほぼ全数がフェイルするような場合にも、試験時間を短縮してスループットを上げることが可能となる。
本発明の第３の半導体デバイス試験方法の好ましい例では、あるロットのある半導体デバイスにおいて、前記フェイルパターン数情報が前記所定の数値以上になった場合、当該ロットを構成する未試験の半導体デバイスに対しては、前記二回目の試験のみが行われる。
【００５４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。
【００５５】
（第１実施形態）
図１は、本発明の第１実施形態の半導体デバイス試験装置１を示す。この試験装置１は、例えば、ロジックＬＳＩの論理機能やメモリＬＳＩの記憶機能の試験に使用することができる。
【００５６】
図１より明らかなように、第１実施形態の半導体デバイス試験装置１は、プログラム・メモリ２と、ハードウェア・レジスタ３と、タイミング・ジェネレータ４と、フォーマット・コントロール５と、パターン・メモリ６と、パターン・ジェネレータ７と、ピン・エレクトロニクス８と、レジスタ・コントローラ９とを備えている。
【００５７】
プログラム・メモリ２は、実行する機能試験の内容と手順が記述された試験プログラムＰＲを格納するのに使用される。試験装置１は、図示しない中央制御装置（ＣＰＵ）によって試験プログラムＰＲに書かれた処理ステップ群をその先頭から順次実行することにより、被試験デバイス３０について所望の機能試験を実行する。
【００５８】
試験プログラムＰＲでは、被試験デバイス３０に対して行う機能試験の種類に応じて、使用する試験パターン等についての「試験条件情報」が指定される。その具体例は、従来装置１０１の説明において述べたのと同じである。
【００５９】
ハードウェア・レジスタ３は、試験プログラムＰＲに書かれた試験条件情報を格納するのに使用される。この試験条件情報は、試験プログラムＰＲの記述に沿って、レジスタ３の対応アドレスの記憶領域に格納される。
【００６０】
パターン・メモリ６は、試験プログラムＰＲに記述された名称を持つ一連の試験パターンの生成に必要な試験パターン情報Ｉ２Ａを格納するのに使用される。
【００６１】
タイミング・ジェネレータ４は、試験プログラムＰＲの記述に沿ってハードウェア・レジスタ３の対応アドレスに格納されたタイミング情報Ｉ３Ａを読み出して、そのタイミング情報Ｉ３Ａに対応するタイミング・パルスＩ４を生成する。こうして生成されたタイミング・パルスＩ４は、フォーマット・コントロール５とパターン・ジェネレータ７とに送られる。
【００６２】
パターン・ジェネレータ７は、パターン・メモリ６から読み出した試験パターン情報Ｉ６と、タイミング・ジェネレータ４から送られるタイミング・パルスＩ４とに基づいて、試験パターンに対応する波形情報Ｉ７を生成する。
【００６３】
フォーマット・コントロール５は、パターン・ジェネレータ７で生成された波形情報Ｉ７と、タイミング・ジェネレータ４で生成されたタイミング・パルスＩ４と、ハードウェア・レジスタ３の対応アドレスに格納された波形生成情報Ｉ３Ｂ（これは試験プログラムＰＲに記述されている）とに基づいて、使用する試験パターンのフォーマット情報Ｉ５を生成する。こうして生成されたフォーマット情報Ｉ５は、ピン・エレクトロニクス８に送られて試験入力信号ＳＴＩＮを生成するのに使用される。
【００６４】
ピン・エレクトロニクス８は、フォーマット・コントロール５で生成されたフォーマット情報Ｉ５と、ハードウェア・レジスタ３の対応アドレスから読み出される電圧値Ｉ３Ｃに応じて、所望の波形と所望の電圧値を持つ一連の試験用信号群、すなわち試験入力信号ＳＴＩＮを生成し、被試験デバイス３０にその入力端子を介して印加する。ピン・エレクトロニクス８はまた、試験入力信号ＳＴＩＮに応答して被試験デバイス３０が出力する試験出力信号ＳＴＯＵＴをその出力端子を介して受け取り、得られた出力信号パターンを所定の期待値パターンと比較して、その被試験デバイス３０がその試験パターンに対してパスかフェイルかを判定する。その判定結果は、パス／フェイル信号ＳＰＦによってレジスタ・コントローラ９に報知される。
【００６５】
ピン・エレクトロニクス８は、ドライバとコンパレータ（いずれも図示せず）を有している。ドライバは、フォーマット・コントロール５で生成されたフォーマット情報Ｉ５を被試験デバイス３０用の試験電圧を持つパターンに変換する回路である。コンパレータは、被試験デバイス３０からの試験出力信号ＳＴＯＵＴで与えられる出力値を所定の期待値と比較・照合して、その結果を出力する回路である。
【００６６】
レジスタ・コントローラ９は、ピン・エレクトロニクス８から送られるパス／フェイル信号ＳＰＦに応じてハードウェア・レジスタ３に制御信号ＳＣを送り、ハードウェア・レジスタ３の読み出しアドレス（すなわち記憶領域）を変えることができる。このため、ハードウェア・レジスタ３の異なるアドレスに異なる試験条件情報を格納しておくことにより、パス／フェイル信号ＳＰＦの内容に応じて試験条件を変更することが可能となる。つまり、図８と図９を参照して説明した従来の半導体デバイス試験装置１０１のように、パス／フェイル信号ＳＰＦの内容に応じて試験条件が変わるように試験プログラムＰＲ内で記述しなくても、パス／フェイル信号ＳＰＦの内容に応じて試験条件を変更できる。よって、試験プログラムＰＲの記述が簡略化され、設定ミスや変更ミスが生じ難くなる。
【００６７】
レジスタ・コントローラ９はまた、パス／フェイル信号ＳＰＦ’を出力する。このパス／フェイル信号ＳＰＦ’によって、実行中の機能試験の試験パターンについて被試験デバイス３０がパスかフェイルかの判定結果をモニタ／自動搬送機４０に報知される。その結果、モニタを介して、オペレータは被試験デバイス３０がパスかフェイルかの判定結果を知ることができる。また、自動搬送機４０は、パス／フェイル信号ＳＰＦ’の内容に応じて、次の被試験デバイス３０を当該試験装置１に向かって直ちに搬送するか、一時待機するかの動作が制御される。
【００６８】
図１に示す第１実施形態の半導体デバイス試験装置１の動作フローを図２および図３に示す。
【００６９】
所定の規格に沿った試験条件をＡ、動作限界での試験条件をＢとすると、クロック信号は、試験条件Ａでは規格で定められた「試験周波数」に設定され、試験条件Ｂでは「試験周波数」より高い「動作限界周波数」に設定される。
【００７０】
基本フローは、図２に示すように、ステップＳ１で試験条件Ａを設定し、ステップＳ２で試験条件Ｂを設定した後に、ステップＳ３で所望の機能試験を実行する、というものである。つまり、所望の機能試験を実行する前に、二つの試験条件ＡとＢの双方をハードウェア・レジスタ３に設定・格納しておくのである。
【００７１】
試験条件ＡとＢの設定は、例えば、図４に示すようにして行われる。図４では、説明を簡単にするため、ハードウェア・レジスタ３の全記憶領域のうち８ビットの記憶領域（それらのアドレスをＬ０〜Ｌ７とする）が、試験条件ＡとＢの格納用として使用されるように描いてある。このようなアドレス指定は、試験プログラムＰＲで容易に行うことができる。図４の場合には、ステップＳ１とＳ２を実行することにより、試験条件Ａがレジスタ３のＬ０〜Ｌ３の４ビットの記憶領域に格納され、試験条件Ｂが同レジスタ３のＬ４〜Ｌ７の４ビットの記憶領域に格納される。
【００７２】
なお、試験条件ＡとＢの双方を機能試験に先だって設定しておけばよいのであるから、図２の順序とは逆に、ステップＳ１で試験条件Ｂを設定しステップＳ２で条件Ａを設定してもよいことは言うまでもない。
【００７３】
ステップＳ３の機能試験のステップでは、図３に示す動作が実行される。すなわち、試験条件ＡとＢを使用した同じ処理内容からなる複数のステップ群１０、２０、３０・・・が、試験パターンを変えながら連続して順次実行される。すべての試験パターンについての処理が終了すれば、ステップＳ３が完了する。
【００７４】
第１ステップ群１０では、まず最初に、ステップＳ２に続いてステップＳ１１が実行される。ステップＳ１１では、第１試験パターンを使用しながら、一つの被試験デバイス３０に対して試験条件Ｂで機能試験が実行される。レジスタ３のアドレスＬ４〜Ｌ７に格納されている試験条件Ｂの情報は、レジスタ・コントローラ９の制御信号ＳＣによって選択される。
【００７５】
次のステップＳ１２では、ステップＳ１１で行った試験（動作限界周波数での試験）の結果に基づいてその被試験デバイス３０がパスしたか否かを判定する。パスすれば、その被試験デバイス３０は第１試験パターンについては「良品」と判定され、直ちに第２試験パターンを用いた試験を実行するための第２ステップ群２０へ飛ぶ。パスしなければ、次のステップＳ１３で、試験条件Ａに替えてから再度同じ試験を行う。試験条件Ｂから試験条件Ａへの切換は、レジスタ・コントローラ９の制御信号ＳＣで、ハードウェア・レジスタ３の読み出しアドレスを変えることによって行われる。
【００７６】
次のステップＳ１４では、ステップＳ１３で行った試験（試験周波数での試験）の結果に基づいてその被試験デバイス３０がパスしたか否かを判定する。パスすれば、第１試験パターンについては「良品」と判定されるので、第２ステップ群２０に飛ぶ。ステップＳ１４でパスしなければ、ステップＳ１５でフェイルと判定される。その結果、その被試験デバイス３０は、第１試験パターンについて「不良品」と判定される。
【００７７】
第２ステップ群２０においても、使用する試験パターンが異なる以外は上記第１ステップ群１０と同一のステップが実行される。すなわち、ステップＳ２１では、第２試験パターンを用いて被試験デバイス３０に対して試験条件Ｂで機能試験を行う。そして、次のステップＳ２２で、その試験結果に基づいてそのデバイス３０がパスしたか否かを判定する。パスすれば、第２試験パターンについては「良品」と判定され、直ちに次の第３試験パターンを用いた試験を実行するための第３ステップ群３０へ飛ぶ。パスしなければ、ステップＳ２３へ飛び、試験条件Ａに変えて再度同じ試験を行う。次のステップＳ２４でパスすれば、第１および第２の試験パターンについては「良品」と判定されるので、第３ステップ群３０へ飛ぶ。ステップＳ２４でパスしなければ、ステップＳ２５でフェイルと判定される。その結果、その被試験デバイス３０は、第２試験パターンについて「不良品」と判定される。
【００７８】
以下、試験パターンを変えながら、第３ステップ群３０およびそれ以後のステップ群（図示せず）においても同様のステップが繰り返される。
【００７９】
以上述べたように、本発明の第１実施形態の半導体デバイス試験装置１では、図２の機能試験実行ステップＳ３内のステップ群１０、２０、３０、・・・・の各々において、試験プログラムＰＲに記述された試験条件ＡとＢをハードウェア・レジスタ３に予め格納しておき、試験条件Ｂ（試験入力信号ＳＴＩＮの周波数を所定の動作限界周波数に設定する）を選択してピン・エレクトロニクス８によって被試験デバイス３０の一回目の機能試験を行う。そして、その一回目の機能試験の結果がフェイルである場合に、試験条件Ａ（試験入力信号ＳＴＩＮの周波数を所定の規格試験周波数に設定する）を選択して同じ被試験デバイス３０について二回目の機能試験を行う。
【００８０】
このように、ハードウェア・レジスタ３に格納された試験条件ＡとＢの情報の一方をレジスタ・コントローラ９の制御信号ＳＣで選択的に読み出して一回目と二回目の機能試験をそれぞれ行うので、試験条件ＡとＢの選択を試験プログラムＰＲ内の記述によってソフトウェアで行う従来方法に比べて、機能試験に要する時間が短縮される。また、同じ理由により、試験プログラムＰＲ内での試験条件の設定ミスや変更ミスを防止することもできる。
【００８１】
さらに、ハードウェア・レジスタ３に格納された複数の試験条件情報をレジスタ・コントローラ９で選択して一回目と二回目の試験を行うので、試験プログラムＰＲの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムＰＲの作成・変更が容易になる。しかも、試験プログラムＰＲの中で動作フローの分岐を作成する必要がないので、試験プログラムＰＲの実行速度それ自体を向上することができる。
【００８２】
（第２実施形態）
図５は、本発明の第２実施形態の半導体デバイス試験装置に使用するソフトウェア・レジスタ２０とハードウェア・レジスタ３を示す。これ以外の構成は、図１に示した第１実施形態の半導体デバイス試験装置１と同じである。
【００８３】
第１実施形態では、機能試験実行ステップＳ３を実行する前に、ハードウェア・レジスタ３に試験条件ＡとＢの双方の情報を格納するので、ハードウェア・レジスタ３のアドレス（すなわち記憶領域）の不足といった問題が生じ得る。この場合、ハードウェア・レジスタ３に格納された情報を試験プログラムＰＲで書き換えるようにしてもよいことは言うまでもない。しかし、そうすると、試験プログラムＰＲの実行速度の低下を招くと共に、試験プログラムＰＲの書き換え作業も煩雑であるから、試験プログラムＰＲの修正ミスを生じやすくなる。他方、一つの試験パターンについて機能試験を行う際に、ハードウェア・レジスタ３の全アドレス（すなわち記憶領域）を使用することは稀である。
【００８４】
そこで、試験プログラムＰＲにおいて、ハードウェア・レジスタ３の全アドレス（記憶領域）よりも多くのアドレスを持つソフトウェア・レジスタ２０を定義し、各試験パターンについて使用されるソフトウェア・レジスタ２０のアドレスをハードウェア・レジスタ３のアドレスに対して動的に割り当てるようにする。こうすることにより、ハードウェア・レジスタ３のアドレスの不足といった事態を容易に回避することができる。
【００８５】
例えば、図５に示すように、ソフトウェア・レジスタ２０が１２ビットである（アドレスがＫ０〜Ｋｂ）場合、例えば、ある試験パターンについて機能試験を行う際に、ソフトウェア・レジスタ２０のアドレスＫ０、Ｋ２、Ｋ３、Ｋ５をハードウェア・レジスタ３のアドレスＬ０、Ｌ１、Ｌ２、Ｌ３にそれぞれ割り当て、そこに試験条件Ａの情報を格納する。また、ソフトウェア・レジスタ２０のアドレスＫ６、Ｋ８、Ｋ９、Ｋｂをハードウェア・レジスタ３のアドレスＬ４、Ｌ５、Ｌ６、Ｌ７にそれぞれ割り当て、そこに試験条件Ｂの情報を格納する。他の試験パターンについて機能試験を行う場合には、アドレスの割り当てを変更すればよい。
【００８６】
図５のようなアドレスの動的割り当ては、従来より公知の方法を用いれば、第１実施形態の半導体デバイス試験装置１においても容易に実現できる。例えば、所望の試験パターンが試験装置１内で使用される際に、ハードウェア・レジスタ３のアドレスの使用状況を調べるように設定しておき、すでに使用されていることが判明した場合には、アドレス割り当てフォーマットを書き換えて所望のソフトウェア・レジスタ２０のアドレスがハードウェア・レジスタ３の任意のアドレスに割り当てられるようにすればよい。
【００８７】
（第３実施形態）
図６は、本発明の第３実施形態の半導体デバイス試験装置１Ｂに使用するレジスタ・コントローラ９Ａの内部構成を示す。レジスタ・コントローラ９Ａ以外の構成は、第１実施形態の半導体デバイス試験装置１と同じである。
【００８８】
製造状況によっては、動作限界周波数を用いる試験条件Ｂでは、あるロットのほぼ全数の被試験デバイス３０がフェイルする可能性がある。このような場合には、ほぼ全数の被試験デバイス３０について動作周波数を用いる試験条件Ａの試験を続いて実行することになるため、かえって試験時間が長くなってしまう。
【００８９】
そこで、第３実施形態の半導体デバイス試験装置１Ａでは、レジスタ・コントローラ９Ａの内部にカウンタ９ａとセレクタ９ｂが設けてある。カウンタ９ａは、パス／フェイル信号ＳＰＦを受けて、試験条件ＡまたはＢでパスまたはフェイルした被試験デバイス３０の数と試験パターンの数をカウントする。そして、ある一つの被試験デバイス３０に対して試験条件Ｂでフェイルする「試験パターンの数」が一定値以上になると、セレクタ９ｂは調整信号Ｓ９ａをセレクタ９ｂに送る。すると、レジスタ・コントローラ９Ａは、ハードウェア・レジスタ３から試験条件Ａのみを読み出すようになる。こうして、それ以降に試験を行う被試験デバイス３０については、ハードウェア・レジスタ３から試験条件Ａのみが読み出されて実行される。
【００９０】
こうすることにより、試験条件Ｂにおいて被試験デバイス３０のあるロットのほぼ全数がフェイルするような場合にも、試験時間を短縮してスループットを上げることが可能となる。
【００９１】
なお、上記説明では、試験条件Ｂでフェイルする「試験パターンの数」が一定値以上になると、セレクタ９ｂが調整信号Ｓ９ａを送るようにしている。しかし、次のように変更してもよい。すなわち、被試験デバイス３０のあるロットにおいて、ある試験パターンについて試験条件Ｂでフェイルする「被試験デバイス３０の数」が一定値以上になった時に、セレクタ９ｂが調整信号Ｓ９ａを送るようｊに構成し、それ以降はハードウェア・レジスタ３から試験条件Ａのみを読み出して実行するようにしてもよい。この場合にも、試験時間を短縮してスループットを上げることが可能となる。
【００９２】
（第４実施形態）
図７は、本発明の第４実施形態の半導体デバイス試験装置１Ｃの構成を示す。この試験装置１Ｃは、パターン・コントローラ１０が追加されている以外は、第１実施形態の半導体デバイス試験装置１と同じ構成を持つ。
【００９３】
パターン・コントローラ１０は、ピン・エレクトロニクス８が出力するパス／フェイル信号ＳＰＦを受けて、制御信号ＳＣ’をパターン・ジェネレータ７に送る。パターン・ジェネレータ７は、制御信号ＳＣ’に応じて使用する試験パターンの波形情報Ｉ７を変更するので、フォーマット・コントロール５からピン・エレクトロニクス８に送られる試験パターンのフォーマット情報が変更される。その結果、フェイル信号ＳＰＦの内容に応じて、ハードウェア・レジスタ３に格納されている試験条件情報の切換と共に、使用される試験パターンの切換ないし選択が可能となる。
【００９４】
（第５実施形態）
試験パターンの内容によっては、ある試験パターンにおいて、動作限界周波数を用いる試験条件Ｂでは被試験デバイス３０がフェイルしやすいが、動作周波数を用いる試験条件Ａではパスしやすい、という場合がある。本発明の第５実施形態の半導体デバイス試験方法は、このような場合に有効である。すなわち、そのようなフェイルしやすい「試験パターン」についてのみ試験条件Ａで機能試験を行い、それ以外の試験パターンについては最初に試験条件Ｂで行い、次いで試験条件Ａで行う。
【００９５】
こうすると、次の被試験デバイス３０からは、当該試験パターンについては試験条件Ａのみで試験が行われるため、試験時間を短縮できる。このような方法は、例えば、第３実施形態の半導体デバイス試験装置１Ｂを用いて容易に実行できる。
【００９６】
（変形例）
上記第１〜第５の実施形態では、機能試験における試験周波数または試験パターンの変更について述べているが、本発明は機能試験以外の試験、例えば半導体デバイスの直流（ＤＣ）動作特性を調べるＤＣ試験や、半導体デバイスの動的動作特性を調べる交流（ＡＣ）試験にも適用可能であることは言うまでもない。この場合、試験条件情報の内容は試験の種類に応じて変化する。
【００９７】
また、レジスタ・コントローラ９は、処理速度を考慮すれば専用ハードウェアとして構成するのが好ましいが、本発明はこれには限定されない。試験プログラムＰＲには記述せずに、例えば、半導体デバイス試験装置のシステム・ソフトウェアが管理するようにすれば、レジスタ・コントローラ９をソフトウェアで構成してもよい。
【００９８】
【発明の効果】
以上説明したように、本発明の半導体デバイスの試験方法と試験装置によれば、試験プログラム内での試験条件の設定ミスや変更ミスを防止しながら試験時間を短縮できる。また、試験プログラムの作成・変更を容易化できる。さらに、試験プログラムの実行速度を向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図２】本発明の第１実施形態の半導体デバイス試験方法の動作ステップを示すフローチャートである。
【図３】図２の本発明の第１実施形態の半導体デバイス試験方法における機能試験実行ステップの詳細を示すフローチャートである。
【図４】本発明の第１実施形態の半導体デバイス試験方法において、ハードウェア・レジスタに二つの異なる試験条件を設定・格納する方法を示す概念図である。
【図５】本発明の第２実施形態の半導体デバイス試験装置において、ソフトウェア・レジスタのアドレスをハードウェア・レジスタのアドレスに動的に割り当てる状態を示す概念図である。
【図６】本発明の第３実施形態の半導体デバイス試験装置に使用するレジスタ・コントローラの内部構成を示す機能ブロック図である。
【図７】本発明の第４実施形態の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図８】従来の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図９】従来の半導体デバイス試験方法の動作ステップを示すフローチャートである。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ 半導体デバイス試験装置
２ プログラム・メモリ
３ ハードウェア・レジスタ
４ タイミング・ジェネレータ
５ フォーマット・コントロール
６ パターン・メモリ
７ パターン・ジェネレータ
８ ピン・エレクトロニクス
９、９Ａ レジスタ・コントローラ
９ａ カウンタ
９ｂ セレクタ
１０ パターン・コントローラ
２０ ソフトウェア・レジスタ
３０ 被試験デバイス
４０モニタ／自動搬送機
【発明の属する技術分野】
本発明は、大規模集積回路（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、ＬＳＩ）等の半導体デバイスの試験方法と試験装置に関し、さらに言えば、これら半導体デバイスの機能試験に要する時間を短縮できると共に、その機能試験に使用する試験プログラムの作成・変更を容易化できる半導体デバイスの試験方法と試験装置に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体デバイスの機能試験とは、一般に、製造した半導体デバイスを実際に動作させて正常に動作するか否か（所望の動作をするか否か）を判定する試験である。この種の機能試験は通常、「ＬＳＩテスタ」等と称される半導体デバイス試験装置上で実行されるが、その際、実行する機能試験の内容と手順は、所定の言語と方式に従ってその半導体デバイス試験装置用の「試験プログラム」中に記述される必要がある。
【０００３】
また、この種の機能試験では、通常、故障の有無を検査できるように設定した所定の入力信号データ群（入力信号パターン）と、それら入力信号データ群に対して正常な応答として期待される出力信号データ群（出力信号パターン、期待値パターン）とからなる種々の「試験パターン」が使用される。これらの試験パターンは、半導体デバイス試験装置内に設けられた試験パターン・ジェネレータによって、「試験プログラム」中で定義された通りに生成され、その試験プログラムの実行中に必要に応じて使用される。
【０００４】
これら試験パターンに含まれる各種の入力信号パターンは、半導体デバイス試験装置において、試験を受ける半導体デバイスすなわち「被試験デバイス（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ，ＤＵＴ）」に、「試験入力信号」としてピン・エレクトロニクスを通じて順次供給される。そして、その「試験入力信号」に応答してその被試験デバイスが出力する「試験出力信号」は、所定の出力信号（期待値）パターンと比較され、出力信号パターンに一致するか否かが調査される。すべて一致あるいは許容範囲内に入っていれば、その被試験デバイスはその試験パターンについては機能試験をパスしたことになる。そうでない場合は、その試験パターンについての機能試験をパスできない、すなわちフェイルしたことになる。
【０００５】
このように、半導体デバイス試験装置では、種々の試験パターンを用いて同様の判定が順次行われる。そして、所望の試験パターンすべてについてパスすれば、その被試験デバイスは「良品」として取り扱われる。逆に、いずれかの試験パターンについてフェイルすれば、その被試験デバイスは「不良品」として取り扱われる。
【０００６】
上述したような半導体デバイスの機能試験には、従来より、（ａ）すべての被試験デバイスについて、クロック信号を規格で定められた「試験周波数」（すなわち当該デバイスの「動作周波数」）のみに設定して実施し、その良否を判定するものと、（ｂ）クロック信号を「試験周波数」よりも高い「動作限界周波数」で先に実施してその良否を判定した後、そこでフェイルしたもののみについて前記「試験周波数」に設定し直して再試験を実施し、その良否を判定するものとがある。なお、後者の試験方法のように、試験周波数よりも高い動作限界周波数で試験を行えるのは、半導体デバイスは通常、その動作周波数よりも高い周波数でも動作するようにあるマージンをもって設計・製造されるからである。
【０００７】
前者の試験方法（ａ）では、試験にパスした被試験デバイスは直ちに「良品」と判定され、試験にフェイルした（すなわちパスしなかった）半導体デバイスは直ちに「不良品」と判定される。よって、試験完了までに要するステップの総数は少ない。しかし、この方法では「試験周波数」ですべての被試験デバイスについて試験を行うので、全被試験デバイスについて試験が完了するまでに長時間を要することが多い。その結果、各々の被試験デバイスの試験時間が長くなればなるほど、また被試験デバイスの全数が多くなればなるほど、試験時間が長くなってしまう難点がある。
【０００８】
これに対し、後者の試験方法（ｂ）では、「動作限界周波数」で行う最初の試験にパスした被試験デバイスは直ちに「良品」と判定され、そこでフェイルした被試験デバイスについてのみ「試験周波数」で二回目の試験が行われる。二回目の試験をパスすれば、それらの被試験デバイスも「良品」と判定され、そこでもフェイルすれば「不良品」と判定される。このように、この試験方法では、「試験周波数」よりも高い「動作限界周波数」で最初の試験を実施するから、各々の被試験デバイスについての試験時間は「試験周波数」で試験を行う場合に比べて短縮される。しかも、最初の試験でフェイルした被試験デバイスについてのみ二回目の試験を行うので、二回目の試験を行う被試験デバイスの数が減少し、その結果、二回目の試験の試験時間の合計は少なくなる。よって、全被試験デバイスについての試験時間は、前者の試験方法（ａ）のそれに比べて短縮されることが多い。その時間短縮の度合いは、最初の試験をパスする被試験デバイスの数が多くなればなるほど、また被試験デバイスの全数が多くなればなるほど増加する。
【０００９】
しかし、その反面、多くの被試験デバイスが最初の試験でフェイルするような場合には、二回目の試験を行う被試験デバイスの数が増加する。極端な場合には、ほとんどすべての被試験デバイスについて、一回目に続いて二回目の試験を行わなければならなくなる。その結果、全被試験デバイスについての試験時間は、前者の試験方法（ａ）のそれよりも却って長くなる、ということが起こり得る。
【００１０】
上述した後者の試験方法（ｂ）を実施できる従来の半導体デバイス試験装置の構成例を図８に示す。
【００１１】
図８において、従来の半導体デバイス試験装置１０１は、プログラム・メモリ１０２と、ハードウェア・レジスタ１０３と、タイミング・ジェネレータ１０４と、フォーマット・コントロール１０５と、パターン・メモリ１０６と、パターン・ジェネレータ１０７と、ピン・エレクトロニクス１０８とを備えている。
【００１２】
プログラム・メモリ１０２は、実行する機能試験の内容と手順が記述された試験プログラムＰＲを格納するのに使用される。試験装置１０１は、この試験プログラムＰＲに記述された処理ステップ群をその先頭から順次実行することにより、被試験デバイス１３０について所望の機能試験を実施する。
【００１３】
試験プログラムＰＲでは、被試験デバイス１３０に対して行う機能試験の種類に応じて、使用する試験パターンやそれに関連する情報といった試験条件に関する種々の情報（以下、「試験条件情報」という）が指定される。例えば、使用する種々の試験パターンの名称や、それら試験パターンに基づいて所望の試験入力信号を生成するのに必要な種々の情報（例えば、信号パルスの波形、振幅ないし電圧値、パルス幅、印加タイミング）などである。
【００１４】
ハードウェア・レジスタ１０３は、試験プログラムＰＲに書かれた試験条件情報を格納するのに使用される。この試験条件情報は、試験プログラムＰＲの記述に沿って、レジスタ１０３の対応アドレスの記憶領域に格納される。レジスタ１０３に格納される試験条件情報の内容は、試験プログラムＰＲの処理ステップが実行されるに従って変化するのが通常である。
【００１５】
パターン・メモリ１０６は、試験プログラムＰＲに記述された名称を持つ一連の試験パターンの生成に必要な情報、すなわち「試験パターン情報Ｉ２Ａ」を格納するのに使用される。
【００１６】
タイミング・ジェネレータ１０４は、試験プログラムＰＲの記述に沿ってハードウェア・レジスタ１０３の対応アドレスに格納された「タイミング情報Ｉ３Ａ」を読み出して、そのタイミング情報Ｉ３Ａに対応するタイミング・パルスＩ４を生成する。こうして生成されたタイミング・パルスＩ４は、フォーマット・コントロール１０５とパターン・ジェネレータ１０７とに送られる。
【００１７】
パターン・ジェネレータ１０７は、パターン・メモリ１０６から読み出した試験パターン情報Ｉ６と、タイミング・ジェネレータ１０４から送られるタイミング・パルスＩ４とに基づいて、試験パターンに対応する「波形情報Ｉ７」を生成する。
【００１８】
フォーマット・コントロール１０５は、パターン・ジェネレータ１０７で生成された波形情報Ｉ７と、タイミング・ジェネレータ１０４で生成されたタイミング・パルスＩ４と、ハードウェア・レジスタ１０３の対応アドレスに格納された波形生成情報Ｉ３Ｂ（これは試験プログラムＰＲに記述されている）とに基づいて、使用する試験パターンのフォーマット情報Ｉ５を生成する。こうして生成されたフォーマット情報Ｉ５は、ピン・エレクトロニクス１０８に送られて試験入力信号ＳＴＩＮを生成するのに使用される。
【００１９】
ピン・エレクトロニクス１０８は、フォーマット・コントロール１０５で生成されたフォーマット情報Ｉ５と、ハードウェア・レジスタ１０３の対応アドレスから読み出される電圧値Ｉ３Ｃに応じて、所望の波形と所望の電圧値を持つ一連の試験用信号群、すなわち「試験入力信号ＳＴＩＮ」を生成し、被試験デバイス１３０にその入力端子を介して印加する。ピン・エレクトロニクス１０８はまた、試験入力信号ＳＴＩＮに応答して被試験デバイス１３０が出力する試験出力信号ＳＴＯＵＴをその出力端子を介して受け取り、得られた出力信号パターンを所定の期待値パターンと比較して、その被試験デバイス１３０がその試験パターンに対してパスかフェイルかを判定する。その判定結果は、プログラム・メモリ１０２の対応アドレスに格納され、それと同時にモニタおよび自動搬送機１４０に送られる。モニタにより、その被試験デバイス１３０がパスかフェイルかを確認できる。また、自動搬送機１４０により、次の被試験デバイス１３０を試験装置１０１まで搬送するか否かが制御される。
【００２０】
次に、以上のような構成を持つ従来の半導体デバイス試験装置１０１の動作について、図９を参照しながら説明する。
【００２１】
所定の規格に沿った試験条件をＡ、動作限界での試験条件をＢとする。よって、クロック信号は、試験条件Ａでは規格で定められた「試験周波数」に設定され、試験条件Ｂでは「動作限界周波数」に設定される。
【００２２】
この従来の試験装置１０１では、試験プログラムＰＲの内容に沿って、使用する試験パターンが異なる以外は同じ処理ステップからなる複数のステップ群１１０、１２０、・・・が連続して実行される。
【００２３】
まず最初に、ステップＳ１０１で試験条件Ｂを初期設定する。そして、続いて第１ステップ群１１０、第２ステップ群１２０、・・・のように順次実行して終了する。
【００２４】
ステップＳ１０１の後、ステップＳ１１１において、一つの被試験デバイス１３０に対して試験条件Ｂで所望の機能試験を行う。そして、次のステップＳ１１２で、その試験結果に基づいてその被試験デバイス１３０がパスしたか否かを判定する。パスすれば、当該試験パターンについては「良品」と判定され、直ちに次の試験パターンを用いた試験を実行するための第２ステップ群１２０を開始する。パスしなければ、ステップＳ１１３へ飛び、試験条件Ｂに替えて試験条件Ａを設定する。そして、ステップＳ１１４において試験条件Ａで再度同じ試験を行う。次のステップＳ１１５でパスすれば、当該試験パターンについては「良品」と判定されるので、次のステップＳ１１７で試験条件Ｂを再度設定してから、第２ステップ群１２０を開始する。ステップＳ１１５でパスしなければ、次のステップＳ１１６で「不良品」と判定される。
【００２５】
第２ステップ群１２０においても、使用する試験パターンが異なる以外は、第１ステップ群１１０と同一のステップを実行する。すなわち、ステップＳ１２１において、その被試験デバイス１３０に対して試験条件Ｂで機能試験を行う。そして、次のステップＳ１２２で、その試験結果に基づいてその被試験デバイス１３０がパスしたか否かを判定する。パスすれば、当該試験パターンについては「良品」と判定され、直ちに次の試験パターンを用いた試験を実行するための第３ステップ群（図示せず）を開始する。パスしなければ、ステップＳ１２３へ飛び、試験条件Ｂに替えて試験条件Ａを設定する。そして、ステップＳ１２４において試験条件Ａで再度同じ試験を行う。次のステップＳ１２５でパスすれば、「良品」と判定され、次のステップＳ１２７で試験条件Ｂを再度設定してから、第３ステップ群を開始する。ステップＳ１２５でパスしなければ、次のステップＳ１２６で「不良品」と判定される。
【００２６】
このように、図８に示す構成を持つ従来の半導体デバイス試験装置１０１では、試験プログラムＰＲ内の記述すなわち定義によって、試験動作フローの分岐および試験条件の設定と変更（再設定）が行われる。
【００２７】
【発明が解決しようとする課題】
図８に示す従来の半導体デバイス試験装置１０１において、図９に示すような二段階試験方法（ｂ）を実行する場合、被試験デバイス１３０の種類が変わると、それに応じて試験プログラムＰＲの内容を変更する必要があるが、その際に、試験プログラムＰＲ内ですべてのステップ群１１０、１２０、・・のそれぞれについて、試験条件ＡとＢの内容を変更することが必要である。このため、その作業が煩雑であるばかりでなく、試験条件の設定ミスや変更漏れも生じやすいという問題がある。
【００２８】
さらに、試験条件Ｂでの試験結果に応じて動作フローを分岐する処理を試験プログラムＰＲで行っているため、その分岐処理がオーバーヘッドとなって試験プログラムＰＲの実行速度が低下し、その結果、試験時間が長くなるという問題もある。
【００２９】
そこで、本発明の目的は、試験プログラム内での試験条件の設定ミスや変更ミスを防止しながら試験時間を短縮できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３０】
本発明の他の目的は、試験プログラムの作成・変更を容易化できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３１】
本発明のさらに他の目的は、試験プログラムの実行速度を向上できる半導体デバイスの試験方法および試験装置を提供することにある。
【００３２】
（１） 本発明の第１の半導体デバイス試験方法は、
試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記第１ステップにおいて、前記複数の試験条件情報が、前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタに格納された後、前記ソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする。
【００３３】
（２） 本発明の半導体デバイス試験方法では、試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納しておき（第１ステップ）、それら試験条件情報のうちの一つを選択して半導体デバイスの一回目の試験を行う（第２ステップ）。そして、その一回目の機能試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを選択して同じ半導体デバイスの二回目の試験を行う（第３ステップ）。
【００３４】
このように、複数の試験条件情報をハードウェア・レジスタに予め格納しておき、その後、それらの格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来方法に比べて、試験に要する時間が短縮される。また、同じ理由により、試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。
【００３５】
さらに、ハードウェア・レジスタに格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験プログラムの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムの作成・変更が容易になる。しかも、試験プログラムの中で動作フローの分岐を作成する必要がないので、試験プログラムの実行速度を向上することができる。
【００３９】
さらに、前記複数の試験条件情報が、前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタに格納された後、前記ソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることから、前記ハードウェア・レジスタの記憶領域が、前記複数の試験条件情報を格納するのに不十分となる事態を防止できる利点が得られる。これはまた、前記ハードウェア・レジスタの記憶領域を少なくできることを意味し、コスト低減に寄与する。
【００４０】
（３） 本発明の第２の半導体デバイス試験方法は、
試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラにカウンタとセレクタとを設け、前記セレクタによって、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成し、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタによって選択して前記二回目の試験のみが行われることを特徴とする。
【００４１】
（４） 本発明の第２の半導体デバイス試験方法では、上述した本発明の第１の半導体デバイス試験方法の場合と同様に、複数の試験条件情報をハードウェア・レジスタに予め格納しておき、その後、それらの格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来方法に比べて、試験に要する時間が短縮される。また、同じ理由により、試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。
さらに、ハードウェア・レジスタに格納された複数の試験条件情報をレジスタ・コントローラで選択して一回目と二回目の試験を行うので、試験プログラムの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムの作成・変更が容易になる。しかも、試験プログラムの中で動作フローの分岐を作成する必要がないので、試験プログラムの実行速度を向上することができる。
さらに、前記レジスタ・コントローラにカウンタとセレクタとを設け、前記セレクタによって、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成し、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタによって選択して前記二回目の試験のみが行われるため、前記一回目の試験において前記半導体デバイスのあるロットのほぼ全数についてフェイルするような場合でも、そのような事態を自動的に検知して試験時間が長くなることを防止できる利点が得られる。
【００４２】
本発明の第１または第２の半導体デバイス試験方法の好ましい例では、前記第３ステップにおいて、前記複数の試験条件情報のうちの他の一つの選択と共に、使用する試験パターンの変更が行われる。
【００４３】
この例では、前記一回目の試験の結果に応じて、試験条件情報だけでなく使用する試験パターンをも変えることができ、いっそう効率的に試験を行える利点がある。
【００４４】
（５） 本発明の第１の半導体デバイス試験装置は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタがさらに設けられており、しかも、前記複数の試験条件情報が、前記ソフトウェア・レジスタに格納された後、そのソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする。
【００４５】
（６） 本発明の第１の半導体デバイス試験装置では、上述した本発明の第１の半導体デバイス試験方法が実施できるので、本発明の半導体デバイス試験方法で述べたのと同じ理由により、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来装置に比べて、試験に要する時間が短縮され、また試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。さらに、試験プログラムの作成・変更が容易になると共に、試験プログラムの実行速度を向上できる。しかも、前記ハードウェア・レジスタの記憶領域が、前記複数の試験条件情報を格納するのに不十分となる事態を防止でき、コスト低減に寄与する。
【００４６】
（７） 本発明の第２の半導体デバイス試験装置は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記レジスタ・コントローラが、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成するカウンタと、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を選択して前記二回目の試験のみを行うようにするセレクタとを備えていることを特徴とする。
【００４７】
（８） 本発明の第２の半導体デバイス試験装置では、上述した本発明の第２の半導体デバイス試験方法が実施できるので、本発明の半導体デバイス試験方法で述べたのと同じ理由により、試験条件の選択を試験プログラム内の記述によってソフトウェアで行う従来装置に比べて、試験に要する時間が短縮され、また試験プログラム内での試験条件の設定ミスや変更ミスを防止することができる。さらに、試験プログラムの作成・変更が容易になると共に、試験プログラムの実行速度を向上できる。しかも、前記一回目の試験において前記半導体デバイスのあるロットのほぼ全数についてフェイルするような場合でも、そのような事態を自動的に検知して試験時間が長くなることを防止できる。
【００５２】
本発明の第１または第２の半導体デバイス試験装置の好ましい例では、パターン・コントローラがさらに設けられる。そして、前記レジスタ・コントローラが、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択する際に、前記パターン・コントローラが使用する試験パターンの変更を併せて行う。
【００５３】
この例では、二回目の試験おいて、一回目の試験の結果に応じて、試験条件情報だけでなく使用する試験パターンをも変えることができ、いっそう効率的に試験を行える利点がある。
（９） 本発明の第３の半導体デバイス試験方法は、試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラはカウンタとセレクタとを有し、ある一つの半導体デバイスに対して前記一回目の試験の結果フェイルとなった試験パターンの数を前記カウンタによってカウントしてフェイルパターン数情報を生成し、当該フェイルパターン数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタにより選択して前記二回目の試験のみが行われることを特徴とする。
（１０） 本発明の第３の半導体デバイス試験方法では、上述した第１及び第２の半導体デバイス試験方法と同様の理由により、試験に要する時間が短縮される、試験プログラム内での試験条件の設定ミスや変更ミスを防止できる、試験プログラムの実行速度を向上できる、といった効果が得られる。しかも、前記レジスタ・コントローラはカウンタとセレクタとを有し、ある一つの半導体デバイスに対して前記一回目の試験の結果フェイルとなった試験パターンの数を前記カウンタによってカウントしてフェイルパターン数情報を生成し、当該フェイルパターン数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタにより選択して前記二回目の試験のみが行われるので、ロットのほぼ全数がフェイルするような場合にも、試験時間を短縮してスループットを上げることが可能となる。
本発明の第３の半導体デバイス試験方法の好ましい例では、あるロットのある半導体デバイスにおいて、前記フェイルパターン数情報が前記所定の数値以上になった場合、当該ロットを構成する未試験の半導体デバイスに対しては、前記二回目の試験のみが行われる。
【００５４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について添付図面を参照しながら説明する。
【００５５】
（第１実施形態）
図１は、本発明の第１実施形態の半導体デバイス試験装置１を示す。この試験装置１は、例えば、ロジックＬＳＩの論理機能やメモリＬＳＩの記憶機能の試験に使用することができる。
【００５６】
図１より明らかなように、第１実施形態の半導体デバイス試験装置１は、プログラム・メモリ２と、ハードウェア・レジスタ３と、タイミング・ジェネレータ４と、フォーマット・コントロール５と、パターン・メモリ６と、パターン・ジェネレータ７と、ピン・エレクトロニクス８と、レジスタ・コントローラ９とを備えている。
【００５７】
プログラム・メモリ２は、実行する機能試験の内容と手順が記述された試験プログラムＰＲを格納するのに使用される。試験装置１は、図示しない中央制御装置（ＣＰＵ）によって試験プログラムＰＲに書かれた処理ステップ群をその先頭から順次実行することにより、被試験デバイス３０について所望の機能試験を実行する。
【００５８】
試験プログラムＰＲでは、被試験デバイス３０に対して行う機能試験の種類に応じて、使用する試験パターン等についての「試験条件情報」が指定される。その具体例は、従来装置１０１の説明において述べたのと同じである。
【００５９】
ハードウェア・レジスタ３は、試験プログラムＰＲに書かれた試験条件情報を格納するのに使用される。この試験条件情報は、試験プログラムＰＲの記述に沿って、レジスタ３の対応アドレスの記憶領域に格納される。
【００６０】
パターン・メモリ６は、試験プログラムＰＲに記述された名称を持つ一連の試験パターンの生成に必要な試験パターン情報Ｉ２Ａを格納するのに使用される。
【００６１】
タイミング・ジェネレータ４は、試験プログラムＰＲの記述に沿ってハードウェア・レジスタ３の対応アドレスに格納されたタイミング情報Ｉ３Ａを読み出して、そのタイミング情報Ｉ３Ａに対応するタイミング・パルスＩ４を生成する。こうして生成されたタイミング・パルスＩ４は、フォーマット・コントロール５とパターン・ジェネレータ７とに送られる。
【００６２】
パターン・ジェネレータ７は、パターン・メモリ６から読み出した試験パターン情報Ｉ６と、タイミング・ジェネレータ４から送られるタイミング・パルスＩ４とに基づいて、試験パターンに対応する波形情報Ｉ７を生成する。
【００６３】
フォーマット・コントロール５は、パターン・ジェネレータ７で生成された波形情報Ｉ７と、タイミング・ジェネレータ４で生成されたタイミング・パルスＩ４と、ハードウェア・レジスタ３の対応アドレスに格納された波形生成情報Ｉ３Ｂ（これは試験プログラムＰＲに記述されている）とに基づいて、使用する試験パターンのフォーマット情報Ｉ５を生成する。こうして生成されたフォーマット情報Ｉ５は、ピン・エレクトロニクス８に送られて試験入力信号ＳＴＩＮを生成するのに使用される。
【００６４】
ピン・エレクトロニクス８は、フォーマット・コントロール５で生成されたフォーマット情報Ｉ５と、ハードウェア・レジスタ３の対応アドレスから読み出される電圧値Ｉ３Ｃに応じて、所望の波形と所望の電圧値を持つ一連の試験用信号群、すなわち試験入力信号ＳＴＩＮを生成し、被試験デバイス３０にその入力端子を介して印加する。ピン・エレクトロニクス８はまた、試験入力信号ＳＴＩＮに応答して被試験デバイス３０が出力する試験出力信号ＳＴＯＵＴをその出力端子を介して受け取り、得られた出力信号パターンを所定の期待値パターンと比較して、その被試験デバイス３０がその試験パターンに対してパスかフェイルかを判定する。その判定結果は、パス／フェイル信号ＳＰＦによってレジスタ・コントローラ９に報知される。
【００６５】
ピン・エレクトロニクス８は、ドライバとコンパレータ（いずれも図示せず）を有している。ドライバは、フォーマット・コントロール５で生成されたフォーマット情報Ｉ５を被試験デバイス３０用の試験電圧を持つパターンに変換する回路である。コンパレータは、被試験デバイス３０からの試験出力信号ＳＴＯＵＴで与えられる出力値を所定の期待値と比較・照合して、その結果を出力する回路である。
【００６６】
レジスタ・コントローラ９は、ピン・エレクトロニクス８から送られるパス／フェイル信号ＳＰＦに応じてハードウェア・レジスタ３に制御信号ＳＣを送り、ハードウェア・レジスタ３の読み出しアドレス（すなわち記憶領域）を変えることができる。このため、ハードウェア・レジスタ３の異なるアドレスに異なる試験条件情報を格納しておくことにより、パス／フェイル信号ＳＰＦの内容に応じて試験条件を変更することが可能となる。つまり、図８と図９を参照して説明した従来の半導体デバイス試験装置１０１のように、パス／フェイル信号ＳＰＦの内容に応じて試験条件が変わるように試験プログラムＰＲ内で記述しなくても、パス／フェイル信号ＳＰＦの内容に応じて試験条件を変更できる。よって、試験プログラムＰＲの記述が簡略化され、設定ミスや変更ミスが生じ難くなる。
【００６７】
レジスタ・コントローラ９はまた、パス／フェイル信号ＳＰＦ’を出力する。このパス／フェイル信号ＳＰＦ’によって、実行中の機能試験の試験パターンについて被試験デバイス３０がパスかフェイルかの判定結果をモニタ／自動搬送機４０に報知される。その結果、モニタを介して、オペレータは被試験デバイス３０がパスかフェイルかの判定結果を知ることができる。また、自動搬送機４０は、パス／フェイル信号ＳＰＦ’の内容に応じて、次の被試験デバイス３０を当該試験装置１に向かって直ちに搬送するか、一時待機するかの動作が制御される。
【００６８】
図１に示す第１実施形態の半導体デバイス試験装置１の動作フローを図２および図３に示す。
【００６９】
所定の規格に沿った試験条件をＡ、動作限界での試験条件をＢとすると、クロック信号は、試験条件Ａでは規格で定められた「試験周波数」に設定され、試験条件Ｂでは「試験周波数」より高い「動作限界周波数」に設定される。
【００７０】
基本フローは、図２に示すように、ステップＳ１で試験条件Ａを設定し、ステップＳ２で試験条件Ｂを設定した後に、ステップＳ３で所望の機能試験を実行する、というものである。つまり、所望の機能試験を実行する前に、二つの試験条件ＡとＢの双方をハードウェア・レジスタ３に設定・格納しておくのである。
【００７１】
試験条件ＡとＢの設定は、例えば、図４に示すようにして行われる。図４では、説明を簡単にするため、ハードウェア・レジスタ３の全記憶領域のうち８ビットの記憶領域（それらのアドレスをＬ０〜Ｌ７とする）が、試験条件ＡとＢの格納用として使用されるように描いてある。このようなアドレス指定は、試験プログラムＰＲで容易に行うことができる。図４の場合には、ステップＳ１とＳ２を実行することにより、試験条件Ａがレジスタ３のＬ０〜Ｌ３の４ビットの記憶領域に格納され、試験条件Ｂが同レジスタ３のＬ４〜Ｌ７の４ビットの記憶領域に格納される。
【００７２】
なお、試験条件ＡとＢの双方を機能試験に先だって設定しておけばよいのであるから、図２の順序とは逆に、ステップＳ１で試験条件Ｂを設定しステップＳ２で条件Ａを設定してもよいことは言うまでもない。
【００７３】
ステップＳ３の機能試験のステップでは、図３に示す動作が実行される。すなわち、試験条件ＡとＢを使用した同じ処理内容からなる複数のステップ群１０、２０、３０・・・が、試験パターンを変えながら連続して順次実行される。すべての試験パターンについての処理が終了すれば、ステップＳ３が完了する。
【００７４】
第１ステップ群１０では、まず最初に、ステップＳ２に続いてステップＳ１１が実行される。ステップＳ１１では、第１試験パターンを使用しながら、一つの被試験デバイス３０に対して試験条件Ｂで機能試験が実行される。レジスタ３のアドレスＬ４〜Ｌ７に格納されている試験条件Ｂの情報は、レジスタ・コントローラ９の制御信号ＳＣによって選択される。
【００７５】
次のステップＳ１２では、ステップＳ１１で行った試験（動作限界周波数での試験）の結果に基づいてその被試験デバイス３０がパスしたか否かを判定する。パスすれば、その被試験デバイス３０は第１試験パターンについては「良品」と判定され、直ちに第２試験パターンを用いた試験を実行するための第２ステップ群２０へ飛ぶ。パスしなければ、次のステップＳ１３で、試験条件Ａに替えてから再度同じ試験を行う。試験条件Ｂから試験条件Ａへの切換は、レジスタ・コントローラ９の制御信号ＳＣで、ハードウェア・レジスタ３の読み出しアドレスを変えることによって行われる。
【００７６】
次のステップＳ１４では、ステップＳ１３で行った試験（試験周波数での試験）の結果に基づいてその被試験デバイス３０がパスしたか否かを判定する。パスすれば、第１試験パターンについては「良品」と判定されるので、第２ステップ群２０に飛ぶ。ステップＳ１４でパスしなければ、ステップＳ１５でフェイルと判定される。その結果、その被試験デバイス３０は、第１試験パターンについて「不良品」と判定される。
【００７７】
第２ステップ群２０においても、使用する試験パターンが異なる以外は上記第１ステップ群１０と同一のステップが実行される。すなわち、ステップＳ２１では、第２試験パターンを用いて被試験デバイス３０に対して試験条件Ｂで機能試験を行う。そして、次のステップＳ２２で、その試験結果に基づいてそのデバイス３０がパスしたか否かを判定する。パスすれば、第２試験パターンについては「良品」と判定され、直ちに次の第３試験パターンを用いた試験を実行するための第３ステップ群３０へ飛ぶ。パスしなければ、ステップＳ２３へ飛び、試験条件Ａに変えて再度同じ試験を行う。次のステップＳ２４でパスすれば、第１および第２の試験パターンについては「良品」と判定されるので、第３ステップ群３０へ飛ぶ。ステップＳ２４でパスしなければ、ステップＳ２５でフェイルと判定される。その結果、その被試験デバイス３０は、第２試験パターンについて「不良品」と判定される。
【００７８】
以下、試験パターンを変えながら、第３ステップ群３０およびそれ以後のステップ群（図示せず）においても同様のステップが繰り返される。
【００７９】
以上述べたように、本発明の第１実施形態の半導体デバイス試験装置１では、図２の機能試験実行ステップＳ３内のステップ群１０、２０、３０、・・・・の各々において、試験プログラムＰＲに記述された試験条件ＡとＢをハードウェア・レジスタ３に予め格納しておき、試験条件Ｂ（試験入力信号ＳＴＩＮの周波数を所定の動作限界周波数に設定する）を選択してピン・エレクトロニクス８によって被試験デバイス３０の一回目の機能試験を行う。そして、その一回目の機能試験の結果がフェイルである場合に、試験条件Ａ（試験入力信号ＳＴＩＮの周波数を所定の規格試験周波数に設定する）を選択して同じ被試験デバイス３０について二回目の機能試験を行う。
【００８０】
このように、ハードウェア・レジスタ３に格納された試験条件ＡとＢの情報の一方をレジスタ・コントローラ９の制御信号ＳＣで選択的に読み出して一回目と二回目の機能試験をそれぞれ行うので、試験条件ＡとＢの選択を試験プログラムＰＲ内の記述によってソフトウェアで行う従来方法に比べて、機能試験に要する時間が短縮される。また、同じ理由により、試験プログラムＰＲ内での試験条件の設定ミスや変更ミスを防止することもできる。
【００８１】
さらに、ハードウェア・レジスタ３に格納された複数の試験条件情報をレジスタ・コントローラ９で選択して一回目と二回目の試験を行うので、試験プログラムＰＲの中で動作フローの分岐を作成し、それによって形成される枝フローのそれぞれにおいて試験条件を記述したり変更したりする作業が不要となる。その結果、試験プログラムＰＲの作成・変更が容易になる。しかも、試験プログラムＰＲの中で動作フローの分岐を作成する必要がないので、試験プログラムＰＲの実行速度それ自体を向上することができる。
【００８２】
（第２実施形態）
図５は、本発明の第２実施形態の半導体デバイス試験装置に使用するソフトウェア・レジスタ２０とハードウェア・レジスタ３を示す。これ以外の構成は、図１に示した第１実施形態の半導体デバイス試験装置１と同じである。
【００８３】
第１実施形態では、機能試験実行ステップＳ３を実行する前に、ハードウェア・レジスタ３に試験条件ＡとＢの双方の情報を格納するので、ハードウェア・レジスタ３のアドレス（すなわち記憶領域）の不足といった問題が生じ得る。この場合、ハードウェア・レジスタ３に格納された情報を試験プログラムＰＲで書き換えるようにしてもよいことは言うまでもない。しかし、そうすると、試験プログラムＰＲの実行速度の低下を招くと共に、試験プログラムＰＲの書き換え作業も煩雑であるから、試験プログラムＰＲの修正ミスを生じやすくなる。他方、一つの試験パターンについて機能試験を行う際に、ハードウェア・レジスタ３の全アドレス（すなわち記憶領域）を使用することは稀である。
【００８４】
そこで、試験プログラムＰＲにおいて、ハードウェア・レジスタ３の全アドレス（記憶領域）よりも多くのアドレスを持つソフトウェア・レジスタ２０を定義し、各試験パターンについて使用されるソフトウェア・レジスタ２０のアドレスをハードウェア・レジスタ３のアドレスに対して動的に割り当てるようにする。こうすることにより、ハードウェア・レジスタ３のアドレスの不足といった事態を容易に回避することができる。
【００８５】
例えば、図５に示すように、ソフトウェア・レジスタ２０が１２ビットである（アドレスがＫ０〜Ｋｂ）場合、例えば、ある試験パターンについて機能試験を行う際に、ソフトウェア・レジスタ２０のアドレスＫ０、Ｋ２、Ｋ３、Ｋ５をハードウェア・レジスタ３のアドレスＬ０、Ｌ１、Ｌ２、Ｌ３にそれぞれ割り当て、そこに試験条件Ａの情報を格納する。また、ソフトウェア・レジスタ２０のアドレスＫ６、Ｋ８、Ｋ９、Ｋｂをハードウェア・レジスタ３のアドレスＬ４、Ｌ５、Ｌ６、Ｌ７にそれぞれ割り当て、そこに試験条件Ｂの情報を格納する。他の試験パターンについて機能試験を行う場合には、アドレスの割り当てを変更すればよい。
【００８６】
図５のようなアドレスの動的割り当ては、従来より公知の方法を用いれば、第１実施形態の半導体デバイス試験装置１においても容易に実現できる。例えば、所望の試験パターンが試験装置１内で使用される際に、ハードウェア・レジスタ３のアドレスの使用状況を調べるように設定しておき、すでに使用されていることが判明した場合には、アドレス割り当てフォーマットを書き換えて所望のソフトウェア・レジスタ２０のアドレスがハードウェア・レジスタ３の任意のアドレスに割り当てられるようにすればよい。
【００８７】
（第３実施形態）
図６は、本発明の第３実施形態の半導体デバイス試験装置１Ｂに使用するレジスタ・コントローラ９Ａの内部構成を示す。レジスタ・コントローラ９Ａ以外の構成は、第１実施形態の半導体デバイス試験装置１と同じである。
【００８８】
製造状況によっては、動作限界周波数を用いる試験条件Ｂでは、あるロットのほぼ全数の被試験デバイス３０がフェイルする可能性がある。このような場合には、ほぼ全数の被試験デバイス３０について動作周波数を用いる試験条件Ａの試験を続いて実行することになるため、かえって試験時間が長くなってしまう。
【００８９】
そこで、第３実施形態の半導体デバイス試験装置１Ａでは、レジスタ・コントローラ９Ａの内部にカウンタ９ａとセレクタ９ｂが設けてある。カウンタ９ａは、パス／フェイル信号ＳＰＦを受けて、試験条件ＡまたはＢでパスまたはフェイルした被試験デバイス３０の数と試験パターンの数をカウントする。そして、ある一つの被試験デバイス３０に対して試験条件Ｂでフェイルする「試験パターンの数」が一定値以上になると、セレクタ９ｂは調整信号Ｓ９ａをセレクタ９ｂに送る。すると、レジスタ・コントローラ９Ａは、ハードウェア・レジスタ３から試験条件Ａのみを読み出すようになる。こうして、それ以降に試験を行う被試験デバイス３０については、ハードウェア・レジスタ３から試験条件Ａのみが読み出されて実行される。
【００９０】
こうすることにより、試験条件Ｂにおいて被試験デバイス３０のあるロットのほぼ全数がフェイルするような場合にも、試験時間を短縮してスループットを上げることが可能となる。
【００９１】
なお、上記説明では、試験条件Ｂでフェイルする「試験パターンの数」が一定値以上になると、セレクタ９ｂが調整信号Ｓ９ａを送るようにしている。しかし、次のように変更してもよい。すなわち、被試験デバイス３０のあるロットにおいて、ある試験パターンについて試験条件Ｂでフェイルする「被試験デバイス３０の数」が一定値以上になった時に、セレクタ９ｂが調整信号Ｓ９ａを送るようｊに構成し、それ以降はハードウェア・レジスタ３から試験条件Ａのみを読み出して実行するようにしてもよい。この場合にも、試験時間を短縮してスループットを上げることが可能となる。
【００９２】
（第４実施形態）
図７は、本発明の第４実施形態の半導体デバイス試験装置１Ｃの構成を示す。この試験装置１Ｃは、パターン・コントローラ１０が追加されている以外は、第１実施形態の半導体デバイス試験装置１と同じ構成を持つ。
【００９３】
パターン・コントローラ１０は、ピン・エレクトロニクス８が出力するパス／フェイル信号ＳＰＦを受けて、制御信号ＳＣ’をパターン・ジェネレータ７に送る。パターン・ジェネレータ７は、制御信号ＳＣ’に応じて使用する試験パターンの波形情報Ｉ７を変更するので、フォーマット・コントロール５からピン・エレクトロニクス８に送られる試験パターンのフォーマット情報が変更される。その結果、フェイル信号ＳＰＦの内容に応じて、ハードウェア・レジスタ３に格納されている試験条件情報の切換と共に、使用される試験パターンの切換ないし選択が可能となる。
【００９４】
（第５実施形態）
試験パターンの内容によっては、ある試験パターンにおいて、動作限界周波数を用いる試験条件Ｂでは被試験デバイス３０がフェイルしやすいが、動作周波数を用いる試験条件Ａではパスしやすい、という場合がある。本発明の第５実施形態の半導体デバイス試験方法は、このような場合に有効である。すなわち、そのようなフェイルしやすい「試験パターン」についてのみ試験条件Ａで機能試験を行い、それ以外の試験パターンについては最初に試験条件Ｂで行い、次いで試験条件Ａで行う。
【００９５】
こうすると、次の被試験デバイス３０からは、当該試験パターンについては試験条件Ａのみで試験が行われるため、試験時間を短縮できる。このような方法は、例えば、第３実施形態の半導体デバイス試験装置１Ｂを用いて容易に実行できる。
【００９６】
（変形例）
上記第１〜第５の実施形態では、機能試験における試験周波数または試験パターンの変更について述べているが、本発明は機能試験以外の試験、例えば半導体デバイスの直流（ＤＣ）動作特性を調べるＤＣ試験や、半導体デバイスの動的動作特性を調べる交流（ＡＣ）試験にも適用可能であることは言うまでもない。この場合、試験条件情報の内容は試験の種類に応じて変化する。
【００９７】
また、レジスタ・コントローラ９は、処理速度を考慮すれば専用ハードウェアとして構成するのが好ましいが、本発明はこれには限定されない。試験プログラムＰＲには記述せずに、例えば、半導体デバイス試験装置のシステム・ソフトウェアが管理するようにすれば、レジスタ・コントローラ９をソフトウェアで構成してもよい。
【００９８】
【発明の効果】
以上説明したように、本発明の半導体デバイスの試験方法と試験装置によれば、試験プログラム内での試験条件の設定ミスや変更ミスを防止しながら試験時間を短縮できる。また、試験プログラムの作成・変更を容易化できる。さらに、試験プログラムの実行速度を向上できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図２】本発明の第１実施形態の半導体デバイス試験方法の動作ステップを示すフローチャートである。
【図３】図２の本発明の第１実施形態の半導体デバイス試験方法における機能試験実行ステップの詳細を示すフローチャートである。
【図４】本発明の第１実施形態の半導体デバイス試験方法において、ハードウェア・レジスタに二つの異なる試験条件を設定・格納する方法を示す概念図である。
【図５】本発明の第２実施形態の半導体デバイス試験装置において、ソフトウェア・レジスタのアドレスをハードウェア・レジスタのアドレスに動的に割り当てる状態を示す概念図である。
【図６】本発明の第３実施形態の半導体デバイス試験装置に使用するレジスタ・コントローラの内部構成を示す機能ブロック図である。
【図７】本発明の第４実施形態の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図８】従来の半導体デバイス試験装置の構成を示す機能ブロック図である。
【図９】従来の半導体デバイス試験方法の動作ステップを示すフローチャートである。
【符号の説明】
１、１Ａ、１Ｂ、１Ｃ 半導体デバイス試験装置
２ プログラム・メモリ
３ ハードウェア・レジスタ
４ タイミング・ジェネレータ
５ フォーマット・コントロール
６ パターン・メモリ
７ パターン・ジェネレータ
８ ピン・エレクトロニクス
９、９Ａ レジスタ・コントローラ
９ａ カウンタ
９ｂ セレクタ
１０ パターン・コントローラ
２０ ソフトウェア・レジスタ
３０ 被試験デバイス
４０モニタ／自動搬送機
Claims (9)
- 試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記第１ステップにおいて、前記複数の試験条件情報が、前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタに格納された後、前記ソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする半導体デバイス試験方法。 - 試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラにカウンタとセレクタとを設け、前記セレクタによって、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成し、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタによって選択して前記二回目の試験のみが行われることを特徴とする半導体デバイス試験方法。 - 前記フェイル数情報によってフェイルしやすい試験パターンを見出し、その試験パターンについては、以後、前記第３ステップのみが実行される請求項２に記載の半導体デバイス試験方法。
- 前記第３ステップにおいて、前記複数の試験条件情報のうちの他の一つの選択と共に、使用する試験パターンの変更が行われる請求項１〜３のいずれかに記載の半導体デバイス試験方法。
- 試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フ ェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記ハードウェア・レジスタの記憶領域よりも多くの記憶領域を持つソフトウェア・レジスタがさらに設けられており、しかも、前記複数の試験条件情報が、前記ソフトウェア・レジスタに格納された後、そのソフトウェア・レジスタのアドレスを前記ハードウェア・レジスタのアドレスに動的に割り当てることにより、必要に応じて前記ハードウェア・レジスタ内に格納されることを特徴とする半導体デバイス試験装置。 - 試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う装置であって、
前記試験プログラムに記述された複数の試験条件情報を格納するハードウェア・レジスタと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つを選択するレジスタ・コントローラと、
前記レジスタ・コントローラによって選択された前記試験条件情報に基づいて前記半導体デバイスに試験入力信号を供給し、且つその試験入力信号に応答して前記半導体デバイスから出力された試験出力信号を受けて、前記半導体デバイスについてのパス／フェイル信号を出力するピン・エレクトロニクスとを備え、
前記レジスタ・コントローラは、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択するように構成されており、
前記レジスタ・コントローラが、前記一回目の試験の結果がフェイルとなった前記半導体デバイスの数をカウントしてフェイル数情報を生成するカウンタと、前記フェイル数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を選択して前記二回目の試験のみを行うようにするセレクタとを備えていることを特徴とする半導体デバイス試験装置。 - パターン・コントローラをさらに備えており、しかも、前記レジスタ・コントローラが、前記ピン・エレクトロニクスが出力する前記パス／フェイル信号の内容に応じて、前記ハードウェア・レジスタから異なった前記試験条件情報を選択する際に、前記パターン・コントローラが使用する試験パターンの変更が併せて行われる請求項５または６に記載の半導体デバイス試験装置。
- 試験プログラムの記述内容に沿って所望の半導体デバイスの試験を行う方法であって、
前記試験プログラムに記述された複数の試験条件情報をハードウェア・レジスタに格納する第１ステップと、
前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの一つをレジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの一回目の試験を行う第２ステップと、
前記一回目の試験の結果がフェイルである場合に、前記ハードウェア・レジスタに格納された複数の試験条件情報のうちの他の一つを前記レジスタ・コントローラで選択し、その選択された試験条件情報に基づいて前記半導体デバイスの二回目の試験を行う第３ステップとを備え、
前記レジスタ・コントローラはカウンタとセレクタとを有し、ある一つの半導体デバイスに対して前記一回目の試験の結果フェイルとなった試験パターンの数を前記カウンタによってカウントしてフェイルパターン数情報を生成し、当該フェイルパターン数情報が所定の数値以上になると、それ以降は前記二回目の試験で使用する試験条件情報を前記セレクタにより選択して前記二回目の試験のみが行われることを特徴とする半導体デバイス試験方法。 - あるロットのある半導体デバイスにおいて、前記フェイルパターン数情報が前記所定の数値以上になった場合、当該ロットを構成する未試験の半導体デバイスに対しては、前記二回目の試験のみが行われる請求項８に記載の半導体デバイス試験方法 。
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