JP2001083216A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2001083216A JP2001083216A JP26070399A JP26070399A JP2001083216A JP 2001083216 A JP2001083216 A JP 2001083216A JP 26070399 A JP26070399 A JP 26070399A JP 26070399 A JP26070399 A JP 26070399A JP 2001083216 A JP2001083216 A JP 2001083216A
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Abstract
(57)【要約】
【課題】試験時間を短縮できる半導体試験装置を提供す
る。 【解決手段】この半導体試験装置には、パターン発生器
２、タイミング発生器３、波形整形器４、アナログ変換
器５、デジタル変換器６、良否判定器７、不良解析メモ
リ８、電源供給器９、電圧・電流測定器１０の各ユニッ
トへ試験条件の設定を行うなど、ユニット２〜１０の動
作を制御する補助制御部２２〜３０と、これら補助制御
部２２〜３０の動作制御や測定結果の処理を行う中央制
御装置１が設けられている。そして、補助制御部２２〜
３０によりユニット２〜１０への試験条件の設定が並行
して実行され、さらに中央制御装置１と補助制御部２２
〜３０により、中央制御装置１での測定結果の処理とユ
ニット２〜１０への試験条件の設定とが並行して実行さ
れる。
る。 【解決手段】この半導体試験装置には、パターン発生器
２、タイミング発生器３、波形整形器４、アナログ変換
器５、デジタル変換器６、良否判定器７、不良解析メモ
リ８、電源供給器９、電圧・電流測定器１０の各ユニッ
トへ試験条件の設定を行うなど、ユニット２〜１０の動
作を制御する補助制御部２２〜３０と、これら補助制御
部２２〜３０の動作制御や測定結果の処理を行う中央制
御装置１が設けられている。そして、補助制御部２２〜
３０によりユニット２〜１０への試験条件の設定が並行
して実行され、さらに中央制御装置１と補助制御部２２
〜３０により、中央制御装置１での測定結果の処理とユ
ニット２〜１０への試験条件の設定とが並行して実行さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体デバイス
を試験する半導体試験装置に関するものである。
を試験する半導体試験装置に関するものである。
【０００２】
【従来の技術】半導体チップや半導体パッケージなどの
半導体デバイスを試験するために用いる従来の半導体試
験装置について以下に説明する。
半導体デバイスを試験するために用いる従来の半導体試
験装置について以下に説明する。
【０００３】図３は、従来の半導体試験装置の構成を示
すブロック図である。
すブロック図である。
【０００４】この半導体試験装置は、図３に示すよう
に、中央制御装置１０１、パターン発生器１０２、タイ
ミング発生器１０３、波形整形器１０４、アナログ変換
器１０５、デジタル変換器１０６、良否判定器１０７、
不良解析メモリ１０８、電源供給器１０９、及び電圧・
電流測定器１１０を有している。被試験デバイス１１１
は、試験の対象となる半導体デバイスであり、例えば半
導体チップ、半導体パッケージなどである。
に、中央制御装置１０１、パターン発生器１０２、タイ
ミング発生器１０３、波形整形器１０４、アナログ変換
器１０５、デジタル変換器１０６、良否判定器１０７、
不良解析メモリ１０８、電源供給器１０９、及び電圧・
電流測定器１１０を有している。被試験デバイス１１１
は、試験の対象となる半導体デバイスであり、例えば半
導体チップ、半導体パッケージなどである。
【０００５】前記中央制御装置１０１は、試験プログラ
ムに基づき、パターン発生器１０２、タイミング発生器
１０３、波形整形器１０４、アナログ変換器１０５、デ
ジタル変換器１０６、良否判定器１０７、不良解析メモ
リ１０８、電源供給器１０９、及び電圧・電流測定器１
１０の動作を制御する。
ムに基づき、パターン発生器１０２、タイミング発生器
１０３、波形整形器１０４、アナログ変換器１０５、デ
ジタル変換器１０６、良否判定器１０７、不良解析メモ
リ１０８、電源供給器１０９、及び電圧・電流測定器１
１０の動作を制御する。
【０００６】前記パターン発生器１０２は、波形整形器
１０４に対するアドレスパターン、入力データパター
ン、良否判定器１０７に対する期待値データパターン、
及び不良解析メモリ１０８に対するアドレスパターンを
発生する。前記アドレスパターン、入力データパター
ン、及び期待値データパターンは、この半導体試験装置
を動作させるシステム制御用のクロックに同期し、電圧
レベルをシステム内部の回路用に合わせた“０／１”の
信号である。
１０４に対するアドレスパターン、入力データパター
ン、良否判定器１０７に対する期待値データパターン、
及び不良解析メモリ１０８に対するアドレスパターンを
発生する。前記アドレスパターン、入力データパター
ン、及び期待値データパターンは、この半導体試験装置
を動作させるシステム制御用のクロックに同期し、電圧
レベルをシステム内部の回路用に合わせた“０／１”の
信号である。
【０００７】前記タイミング発生器１０３は、波形整形
器１０４に対する入力タイミング信号、及びデジタル変
換器１０６に対する比較タイミング信号を発生する。前
記入力タイミング信号は、アドレスアナログ信号、入力
データアナログ信号の立ち上がり／立ち下がりのタイミ
ングを決定する信号である。
器１０４に対する入力タイミング信号、及びデジタル変
換器１０６に対する比較タイミング信号を発生する。前
記入力タイミング信号は、アドレスアナログ信号、入力
データアナログ信号の立ち上がり／立ち下がりのタイミ
ングを決定する信号である。
【０００８】前記波形整形器１０４は、入力されたアド
レスパターンあるいは入力データパターンと、入力タイ
ミング信号とから、アドレスデジタル信号、入力用の入
力データデジタル信号を整形し、アナログ変換器１０５
へ送る。前記アドレスデジタル信号、入力データデジタ
ル信号は、被試験デバイス１１１に入力する立ち上がり
／立ち下がりのタイミングに同期し、電圧レベルをシス
テム内部の回路用に合わせた“０／１”の信号である。
レスパターンあるいは入力データパターンと、入力タイ
ミング信号とから、アドレスデジタル信号、入力用の入
力データデジタル信号を整形し、アナログ変換器１０５
へ送る。前記アドレスデジタル信号、入力データデジタ
ル信号は、被試験デバイス１１１に入力する立ち上がり
／立ち下がりのタイミングに同期し、電圧レベルをシス
テム内部の回路用に合わせた“０／１”の信号である。
【０００９】前記アナログ変換器１０５は、アドレスデ
ジタル信号をアドレスアナログ信号に、入力データデジ
タル信号を被試験デバイス１１１の試験条件に合わせた
入力データアナログ信号に変換し、被試験デバイス１１
１に供給する。前記アドレスアナログ信号、入力データ
アナログ信号は、被試験デバイス１１１に入力する立ち
上がり／立ち下がりのタイミングに同期し、電圧レベル
を被試験デバイス１１１の試験に必要なレベルに合わせ
た信号である。
ジタル信号をアドレスアナログ信号に、入力データデジ
タル信号を被試験デバイス１１１の試験条件に合わせた
入力データアナログ信号に変換し、被試験デバイス１１
１に供給する。前記アドレスアナログ信号、入力データ
アナログ信号は、被試験デバイス１１１に入力する立ち
上がり／立ち下がりのタイミングに同期し、電圧レベル
を被試験デバイス１１１の試験に必要なレベルに合わせ
た信号である。
【００１０】前記デジタル変換器１０６は、比較タイミ
ング信号に同期して、被試験デバイス１１１からの出力
データアナログ信号を、被試験デバイス１１１の試験条
件に合わせた基準と比較して、出力データデジタル信号
に変換し、良否判定器１０７へ送る。前記出力データア
ナログ信号は、入力された入力データアナログ信号に対
して被試験デバイス１１１から出力される信号である。
前記出力データデジタル信号は、出力データアナログ信
号を、比較タイミング信号に同期して、基準のハイレベ
ルの電圧以上であれば“１”、基準のローレベルの電圧
以下であれば“０”とした信号である。
ング信号に同期して、被試験デバイス１１１からの出力
データアナログ信号を、被試験デバイス１１１の試験条
件に合わせた基準と比較して、出力データデジタル信号
に変換し、良否判定器１０７へ送る。前記出力データア
ナログ信号は、入力された入力データアナログ信号に対
して被試験デバイス１１１から出力される信号である。
前記出力データデジタル信号は、出力データアナログ信
号を、比較タイミング信号に同期して、基準のハイレベ
ルの電圧以上であれば“１”、基準のローレベルの電圧
以下であれば“０”とした信号である。
【００１１】前記良否判定器１０７は、出力データデジ
タル信号と期待値データパターンとを比較し、良否を判
定を行い、その良否判定結果を不良解析メモリ１０８と
中央制御装置１０１に出力する。前記不良解析メモリ１
０８は、パターン発生器１０２からのアドレスパターン
によってアクセスされ、被試験デバイス１１１と同一の
アドレスに、良否判定結果を示す良否信号（良の場合：
“０”、不良の場合：“１”）を書き込み、アドレスパ
ターンと良否信号を中央制御装置１０１に出力する。前
記期待値データパターンは、被試験デバイス１１１に入
力される入力データパターンに対して、被試験デバイス
１１１が正常な場合に被試験デバイス１１１から出力さ
れることを期待されるデータパターンである。
タル信号と期待値データパターンとを比較し、良否を判
定を行い、その良否判定結果を不良解析メモリ１０８と
中央制御装置１０１に出力する。前記不良解析メモリ１
０８は、パターン発生器１０２からのアドレスパターン
によってアクセスされ、被試験デバイス１１１と同一の
アドレスに、良否判定結果を示す良否信号（良の場合：
“０”、不良の場合：“１”）を書き込み、アドレスパ
ターンと良否信号を中央制御装置１０１に出力する。前
記期待値データパターンは、被試験デバイス１１１に入
力される入力データパターンに対して、被試験デバイス
１１１が正常な場合に被試験デバイス１１１から出力さ
れることを期待されるデータパターンである。
【００１２】前記電源供給器１０９は、被試験デバイス
１１１に対して電源電圧、電流を供給する。前記電圧・
電流測定器１１０は、被試験デバイス１１１に対して、
電圧印加時の電流測定、あるいは電流印加時の電圧測定
を行う。
１１１に対して電源電圧、電流を供給する。前記電圧・
電流測定器１１０は、被試験デバイス１１１に対して、
電圧印加時の電流測定、あるいは電流印加時の電圧測定
を行う。
【００１３】次に、前記半導体試験装置において、試験
プログラムにより試験１と試験２を順次実行する場合の
動作を説明する。試験１、試験２では、通常、測定を行
う（試験実行）前に、パターン発生器２、タイミング発
生器３、…、電圧・電流測定器１０の各ユニット２〜１
０に対して試験条件の設定が必要である。
プログラムにより試験１と試験２を順次実行する場合の
動作を説明する。試験１、試験２では、通常、測定を行
う（試験実行）前に、パターン発生器２、タイミング発
生器３、…、電圧・電流測定器１０の各ユニット２〜１
０に対して試験条件の設定が必要である。
【００１４】図４は、前記半導体試験装置において試験
プログラムを実行したときの処理と動作タイミングを示
す図である。
プログラムを実行したときの処理と動作タイミングを示
す図である。
【００１５】半導体試験装置内の中央制御装置１０１
は、まず、パターン発生器１０２への試験条件の設定を
行う。パターン発生器１０２への試験条件の設定が終了
した後、続いて中央制御装置１０１はタイミング発生器
１０３への試験条件の設定を行う。タイミング発生器１
０３への試験条件の設定が終了した後、続いて中央制御
装置１０１は波形整形器１０４への試験条件の設定を行
う。このように、１つの試験条件の設定が終了した後、
次の試験条件の設定を行うという逐次処理により、アナ
ログ変換器１０５、デジタル変換器１０６、良否判定器
１０７、不良解析メモリ１０８、電源供給器１０９、及
び電圧・電流測定器１１０への試験条件の設定を順次行
う。
は、まず、パターン発生器１０２への試験条件の設定を
行う。パターン発生器１０２への試験条件の設定が終了
した後、続いて中央制御装置１０１はタイミング発生器
１０３への試験条件の設定を行う。タイミング発生器１
０３への試験条件の設定が終了した後、続いて中央制御
装置１０１は波形整形器１０４への試験条件の設定を行
う。このように、１つの試験条件の設定が終了した後、
次の試験条件の設定を行うという逐次処理により、アナ
ログ変換器１０５、デジタル変換器１０６、良否判定器
１０７、不良解析メモリ１０８、電源供給器１０９、及
び電圧・電流測定器１１０への試験条件の設定を順次行
う。
【００１６】そして、試験１に必要なユニット全てに対
して試験条件の設定が終了した後、試験１が実行され
る。中央制御装置１０１は、試験１よって得た測定結果
を処理し、前記試験１を終了する。
して試験条件の設定が終了した後、試験１が実行され
る。中央制御装置１０１は、試験１よって得た測定結果
を処理し、前記試験１を終了する。
【００１７】続いて、次の試験２を実行する場合は、前
述と同様に、パターン発生器１０２、タイミング発生器
１０３、…、電圧・電流測定器１１０への試験条件の設
定を順次行い、試験２を実行して測定結果を処理し、試
験２を終了する。
述と同様に、パターン発生器１０２、タイミング発生器
１０３、…、電圧・電流測定器１１０への試験条件の設
定を順次行い、試験２を実行して測定結果を処理し、試
験２を終了する。
【００１８】
【発明が解決しようとする課題】しかしながら、このよ
うな処理の場合、半導体試験装置内の各ユニットへの試
験条件の設定は順を追って１つずつしか行えず、さらに
試験実行時以外では、各ユニットのほとんどは何も処理
しない時間となっている。このため、半導体試験装置に
おいて試験を実行する場合、無駄な時間が発生し、試験
時間が短縮できない原因となっている。
うな処理の場合、半導体試験装置内の各ユニットへの試
験条件の設定は順を追って１つずつしか行えず、さらに
試験実行時以外では、各ユニットのほとんどは何も処理
しない時間となっている。このため、半導体試験装置に
おいて試験を実行する場合、無駄な時間が発生し、試験
時間が短縮できない原因となっている。
【００１９】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、試験を行うために必要な複数のユニッ
トへの試験条件の設定が並行して実行でき、さらに中央
制御装置での測定結果の処理と複数のユニットへの試験
条件の設定が並行して実行可能にすることにより、試験
時間を短縮できる半導体試験装置を提供することを目的
とする。
れたものであり、試験を行うために必要な複数のユニッ
トへの試験条件の設定が並行して実行でき、さらに中央
制御装置での測定結果の処理と複数のユニットへの試験
条件の設定が並行して実行可能にすることにより、試験
時間を短縮できる半導体試験装置を提供することを目的
とする。
【００２０】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体試験装置は、試験対象の半導
体デバイスに対して、試験のための試験信号を供給する
供給手段と、前記供給手段に試験条件を設定すると共
に、その設定終了を通知する第１の補助制御手段と、供
給された前記試験信号に対して前記被試験デバイスから
出力される信号を測定する測定手段と、前記測定手段に
試験条件を設定すると共に、その設定終了を通知する第
２の補助制御手段と、前記第１、第２の補助制御手段か
ら前記設定終了の通知を受け取り、前記第１、第２の補
助制御手段を介して前記供給手段、測定手段の動作を制
御する主制御手段とを具備することを特徴とする。
に、この発明に係る半導体試験装置は、試験対象の半導
体デバイスに対して、試験のための試験信号を供給する
供給手段と、前記供給手段に試験条件を設定すると共
に、その設定終了を通知する第１の補助制御手段と、供
給された前記試験信号に対して前記被試験デバイスから
出力される信号を測定する測定手段と、前記測定手段に
試験条件を設定すると共に、その設定終了を通知する第
２の補助制御手段と、前記第１、第２の補助制御手段か
ら前記設定終了の通知を受け取り、前記第１、第２の補
助制御手段を介して前記供給手段、測定手段の動作を制
御する主制御手段とを具備することを特徴とする。
【００２１】また、この発明に係る半導体試験装置は、
試験対象の半導体デバイスに対して、試験のための試験
信号を供給する供給手段と、供給された前記試験信号に
対して前記半導体デバイスから出力される信号を測定す
る測定手段と、試験プログラムに基づき、前記供給手段
及び測定手段を制御する制御手段とを具備し、前記供給
手段及び測定手段が、個別に並行して試験条件を設定で
き、この設定終了を前記制御手段に通知できる機能を有
していることを特徴とする。
試験対象の半導体デバイスに対して、試験のための試験
信号を供給する供給手段と、供給された前記試験信号に
対して前記半導体デバイスから出力される信号を測定す
る測定手段と、試験プログラムに基づき、前記供給手段
及び測定手段を制御する制御手段とを具備し、前記供給
手段及び測定手段が、個別に並行して試験条件を設定で
き、この設定終了を前記制御手段に通知できる機能を有
していることを特徴とする。
【００２２】また、この発明に係る半導体試験装置は、
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、前記半導体デバイスに対して、電源電圧、電流を
供給する電源供給器と、前記電源供給器に試験条件を設
定すると共に、その設定終了を通知する第７の補助制御
部と、前記設定終了の通知を受け取り、前記第１乃至第
７の補助制御部をそれぞれに介して、前記パターン発生
器、前記タイミング発生器、前記波形整形器、前記アナ
ログ変換器、前記デジタル変換器、前記良否判定器、前
記電源供給器の動作を制御する主制御手段とを具備する
ことを特徴とする。
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、前記半導体デバイスに対して、電源電圧、電流を
供給する電源供給器と、前記電源供給器に試験条件を設
定すると共に、その設定終了を通知する第７の補助制御
部と、前記設定終了の通知を受け取り、前記第１乃至第
７の補助制御部をそれぞれに介して、前記パターン発生
器、前記タイミング発生器、前記波形整形器、前記アナ
ログ変換器、前記デジタル変換器、前記良否判定器、前
記電源供給器の動作を制御する主制御手段とを具備する
ことを特徴とする。
【００２３】また、この発明に係る半導体試験装置は、
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、前記半導体デバイスに対して、電源電圧、電流を
供給する電源供給器と、前記電源供給器に試験条件を設
定すると共に、その設定終了を通知する第７の補助制御
部と、電圧印加時の電流測定、電流印加時の電圧測定を
行う電圧・電流測定器と、前記電圧・電流測定器に試験
条件を設定すると共に、その設定終了を通知する第８の
補助制御部と、前記設定終了の通知を受け取り、前記第
１乃至第８の補助制御部をそれぞれに介して、前記パタ
ーン発生器、前記タイミング発生器、前記波形整形器、
前記アナログ変換器、前記デジタル変換器、前記良否判
定器、前記電源供給器、前記電圧・電流測定器の動作を
制御する主制御手段とを具備することを特徴とする。
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、前記半導体デバイスに対して、電源電圧、電流を
供給する電源供給器と、前記電源供給器に試験条件を設
定すると共に、その設定終了を通知する第７の補助制御
部と、電圧印加時の電流測定、電流印加時の電圧測定を
行う電圧・電流測定器と、前記電圧・電流測定器に試験
条件を設定すると共に、その設定終了を通知する第８の
補助制御部と、前記設定終了の通知を受け取り、前記第
１乃至第８の補助制御部をそれぞれに介して、前記パタ
ーン発生器、前記タイミング発生器、前記波形整形器、
前記アナログ変換器、前記デジタル変換器、前記良否判
定器、前記電源供給器、前記電圧・電流測定器の動作を
制御する主制御手段とを具備することを特徴とする。
【００２４】また、この発明に係る半導体試験装置は、
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、アドレスパターンによってアクセスされたアドレ
スに良否信号を書き込む不良解析メモリと、前記不良解
析メモリに試験条件を設定すると共に、その設定終了を
通知する第７の補助制御部と、前記半導体デバイスに対
して、電源電圧、電流を供給する電源供給器と、前記電
源供給器に試験条件を設定すると共に、その設定終了を
通知する第８の補助制御部と、電圧印加時の電流測定、
電流印加時の電圧測定を行う電圧・電流測定器と、前記
電圧・電流測定器に試験条件を設定すると共に、その設
定終了を通知する第９の補助制御部と、前記設定終了の
通知を受け取り、前記第１乃至第９の補助制御部をそれ
ぞれに介して、前記パターン発生器、前記タイミング発
生器、前記波形整形器、前記アナログ変換器、前記デジ
タル変換器、前記良否判定器、前記不良解析メモリ、前
記電源供給器、前記電圧・電流測定器の動作を制御する
主制御手段とを具備することを特徴とする。
入力用の入力データパターンと期待値データパターンを
発生するパターン発生器と、前記パターン発生器に試験
条件を設定すると共に、その設定終了を通知する第１の
補助制御部と、入力タイミング信号と比較タイミング信
号を発生するタイミング発生器と、前記タイミング発生
器に試験条件を設定すると共に、その設定終了を通知す
る第２の補助制御部と、前記入力データパターンと前記
入力タイミング信号に基づいて、入力デジタル信号を整
形する波形整形器と、前記波形整形器に試験条件を設定
すると共に、その設定終了を通知する第３の補助制御部
と、前記入力デジタル信号を入力アナログ信号に変換し
て、試験対象の半導体デバイスに入力するアナログ変換
器と、前記アナログ変換器に試験条件を設定すると共
に、その設定終了を通知する第４の補助制御部と、前記
半導体デバイスから出力される出力アナログ信号を、試
験条件の基準と前記比較タイミング信号に同期して比較
し、出力デジタル信号に変換するデジタル変換器と、前
記デジタル変換器に試験条件を設定すると共に、その設
定終了を通知する第５の補助制御部と、前記出力デジタ
ル信号と前記期待値データパターンとを比較し、良否を
判定する良否判定器と、前記良否判定器に試験条件を設
定すると共に、その設定終了を通知する第６の補助制御
部と、アドレスパターンによってアクセスされたアドレ
スに良否信号を書き込む不良解析メモリと、前記不良解
析メモリに試験条件を設定すると共に、その設定終了を
通知する第７の補助制御部と、前記半導体デバイスに対
して、電源電圧、電流を供給する電源供給器と、前記電
源供給器に試験条件を設定すると共に、その設定終了を
通知する第８の補助制御部と、電圧印加時の電流測定、
電流印加時の電圧測定を行う電圧・電流測定器と、前記
電圧・電流測定器に試験条件を設定すると共に、その設
定終了を通知する第９の補助制御部と、前記設定終了の
通知を受け取り、前記第１乃至第９の補助制御部をそれ
ぞれに介して、前記パターン発生器、前記タイミング発
生器、前記波形整形器、前記アナログ変換器、前記デジ
タル変換器、前記良否判定器、前記不良解析メモリ、前
記電源供給器、前記電圧・電流測定器の動作を制御する
主制御手段とを具備することを特徴とする。
【００２５】前述の構成を有する半導体試験装置では、
半導体試験装置内部のユニットごとに制御装置を設ける
ことにより、各ユニットへの試験条件設定を並行して実
行でき、さらに中央制御装置での測定結果の処理中に試
験条件設定を並行して実行できるようにすることによ
り、試験に要する時間を短縮する。
半導体試験装置内部のユニットごとに制御装置を設ける
ことにより、各ユニットへの試験条件設定を並行して実
行でき、さらに中央制御装置での測定結果の処理中に試
験条件設定を並行して実行できるようにすることによ
り、試験に要する時間を短縮する。
【００２６】すなわち、この半導体試験装置では、装置
全体の動作を制御する主制御部の他に、試験を行うため
に必要なユニットごとに補助制御部を設け、この補助制
御部によりユニットの動作を制御させることにより、補
助制御部間、及び補助制御部と主制御部間において並列
処理を可能にしている。これにより、この半導体試験装
置における試験時間が短縮できる。
全体の動作を制御する主制御部の他に、試験を行うため
に必要なユニットごとに補助制御部を設け、この補助制
御部によりユニットの動作を制御させることにより、補
助制御部間、及び補助制御部と主制御部間において並列
処理を可能にしている。これにより、この半導体試験装
置における試験時間が短縮できる。
【００２７】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。
実施の形態について説明する。
【００２８】図１は、この発明の実施の形態の半導体試
験装置の構成を示すブロック図である。
験装置の構成を示すブロック図である。
【００２９】この半導体試験装置は、図１に示すよう
に、中央制御装置１、パターン発生器２、タイミング発
生器３、波形整形器４、アナログ変換器５、デジタル変
換器６、良否判定器７、不良解析メモリ８、電源供給器
９、及び電圧・電流測定器１０を有している。被試験デ
バイス１１は、試験の対象となる半導体デバイスであ
り、例えば半導体チップ、半導体パッケージなどであ
る。
に、中央制御装置１、パターン発生器２、タイミング発
生器３、波形整形器４、アナログ変換器５、デジタル変
換器６、良否判定器７、不良解析メモリ８、電源供給器
９、及び電圧・電流測定器１０を有している。被試験デ
バイス１１は、試験の対象となる半導体デバイスであ
り、例えば半導体チップ、半導体パッケージなどであ
る。
【００３０】前記パターン発生器２は、波形整形器４に
対するアドレスパターン、入力データパターン、良否判
定器７に対する期待値データパターン、及び不良解析メ
モリ８に対するアドレスパターンを発生する。前記アド
レスパターン、入力データパターン、及び期待値データ
パターンは、この半導体試験装置を動作させるシステム
制御用のクロックに同期し、電圧レベルをシステム内部
の回路用に合わせた“０／１”の信号である。
対するアドレスパターン、入力データパターン、良否判
定器７に対する期待値データパターン、及び不良解析メ
モリ８に対するアドレスパターンを発生する。前記アド
レスパターン、入力データパターン、及び期待値データ
パターンは、この半導体試験装置を動作させるシステム
制御用のクロックに同期し、電圧レベルをシステム内部
の回路用に合わせた“０／１”の信号である。
【００３１】前記タイミング発生器３は、波形整形器４
に対する入力タイミング信号、及びデジタル変換器６に
対する比較タイミング信号を発生する。前記入力タイミ
ング信号は、アドレスアナログ信号、入力データアナロ
グ信号の立ち上がり／立ち下がりのタイミングを決定す
る信号である。
に対する入力タイミング信号、及びデジタル変換器６に
対する比較タイミング信号を発生する。前記入力タイミ
ング信号は、アドレスアナログ信号、入力データアナロ
グ信号の立ち上がり／立ち下がりのタイミングを決定す
る信号である。
【００３２】前記波形整形器４は、入力されたアドレス
パターンあるいは入力データパターンと、入力タイミン
グ信号とから、アドレスデジタル信号、入力用の入力デ
ータデジタル信号を整形し、アナログ変換器５へ送る。
前記アドレスデジタル信号、入力データデジタル信号
は、被試験デバイス１１に入力する立ち上がり／立ち下
がりのタイミングに同期し、電圧レベルをシステム内部
の回路用に合わせた“０／１”の信号である。
パターンあるいは入力データパターンと、入力タイミン
グ信号とから、アドレスデジタル信号、入力用の入力デ
ータデジタル信号を整形し、アナログ変換器５へ送る。
前記アドレスデジタル信号、入力データデジタル信号
は、被試験デバイス１１に入力する立ち上がり／立ち下
がりのタイミングに同期し、電圧レベルをシステム内部
の回路用に合わせた“０／１”の信号である。
【００３３】前記アナログ変換器５は、アドレスデジタ
ル信号をアドレスアナログ信号に、入力データデジタル
信号を被試験デバイス１１の試験条件に合わせた入力デ
ータアナログ信号に変換し、被試験デバイス１１に供給
する。前記アドレスアナログ信号、入力データアナログ
信号は、被試験デバイス１１に入力する立ち上がり／立
ち下がりのタイミングに同期し、電圧レベルを被試験デ
バイス１１の試験に必要なレベルに合わせた信号であ
る。
ル信号をアドレスアナログ信号に、入力データデジタル
信号を被試験デバイス１１の試験条件に合わせた入力デ
ータアナログ信号に変換し、被試験デバイス１１に供給
する。前記アドレスアナログ信号、入力データアナログ
信号は、被試験デバイス１１に入力する立ち上がり／立
ち下がりのタイミングに同期し、電圧レベルを被試験デ
バイス１１の試験に必要なレベルに合わせた信号であ
る。
【００３４】前記デジタル変換器６は、比較タイミング
信号に同期して、被試験デバイス１１からの出力データ
アナログ信号を、被試験デバイス１１の試験条件に合わ
せた基準と比較して、出力データデジタル信号に変換
し、良否判定器７へ送る。前記出力データアナログ信号
は、入力された入力データアナログ信号に対して被試験
デバイス１１から出力される信号である。前記出力デー
タデジタル信号は、出力データアナログ信号を、比較タ
イミング信号に同期して、基準のハイレベルの電圧以上
であれば“１”、基準のローレベルの電圧以下であれば
“０”とした信号である。
信号に同期して、被試験デバイス１１からの出力データ
アナログ信号を、被試験デバイス１１の試験条件に合わ
せた基準と比較して、出力データデジタル信号に変換
し、良否判定器７へ送る。前記出力データアナログ信号
は、入力された入力データアナログ信号に対して被試験
デバイス１１から出力される信号である。前記出力デー
タデジタル信号は、出力データアナログ信号を、比較タ
イミング信号に同期して、基準のハイレベルの電圧以上
であれば“１”、基準のローレベルの電圧以下であれば
“０”とした信号である。
【００３５】前記良否判定器７は、出力データデジタル
信号と期待値データパターンとを比較し、良否を判定を
行い、その良否判定結果を不良解析メモリ８と中央制御
装置１に出力する。前記不良解析メモリ８は、パターン
発生器２からのアドレスパターンによってアクセスさ
れ、被試験デバイス１１と同一のアドレスに、良否判定
結果を示す良否信号（良の場合：“０”、不良の場合：
“１”）を書き込み、アドレスパターンと良否信号を中
央制御装置１に出力する。前記期待値データパターン
は、被試験デバイス１１に入力される入力データパター
ンに対して、被試験デバイス１１が正常な場合に被試験
デバイス１１から出力されることを期待されるデータパ
ターンである。
信号と期待値データパターンとを比較し、良否を判定を
行い、その良否判定結果を不良解析メモリ８と中央制御
装置１に出力する。前記不良解析メモリ８は、パターン
発生器２からのアドレスパターンによってアクセスさ
れ、被試験デバイス１１と同一のアドレスに、良否判定
結果を示す良否信号（良の場合：“０”、不良の場合：
“１”）を書き込み、アドレスパターンと良否信号を中
央制御装置１に出力する。前記期待値データパターン
は、被試験デバイス１１に入力される入力データパター
ンに対して、被試験デバイス１１が正常な場合に被試験
デバイス１１から出力されることを期待されるデータパ
ターンである。
【００３６】前記電源供給器９は、被試験デバイス１１
に対して電源電圧、電流を供給する。前記電圧・電流測
定器１０は、被試験デバイス１１に対して、電圧印加時
の電流測定、あるいは電流印加時の電圧測定を行う。
に対して電源電圧、電流を供給する。前記電圧・電流測
定器１０は、被試験デバイス１１に対して、電圧印加時
の電流測定、あるいは電流印加時の電圧測定を行う。
【００３７】さらに、パターン発生器２には、パターン
発生器制御プログラムに基づき、このパターン発生器２
の動作を制御するパターン発生器制御部２２が設けられ
ている。タイミング発生器３には、タイミング発生器制
御プログラムに基づき、このタイミング発生器３の動作
を制御するタイミング発生器制御部２３が設けられてい
る。同様に、波形整形器４、アナログ変換器５、デジタ
ル変換器６、良否判定器７、不良解析メモリ８、電源供
給器９、及び電圧・電流測定器１０には、それぞれ波形
整形器制御プログラム、アナログ変換器制御プログラ
ム、デジタル変換器制御プログラム、良否判定器制御プ
ログラム、不良解析メモリ制御プログラム、電源供給器
制御プログラム、及び電圧・電流測定器制御プログラム
に基づき、個別に動作を制御する波形整形器制御部２
４、アナログ変換器制御部２５、デジタル変換器制御部
２６、良否判定器制御部２７、不良解析メモリ制御部２
８、電源供給器制御部２９、及び電圧・電流測定器制御
部３０が設けられている。
発生器制御プログラムに基づき、このパターン発生器２
の動作を制御するパターン発生器制御部２２が設けられ
ている。タイミング発生器３には、タイミング発生器制
御プログラムに基づき、このタイミング発生器３の動作
を制御するタイミング発生器制御部２３が設けられてい
る。同様に、波形整形器４、アナログ変換器５、デジタ
ル変換器６、良否判定器７、不良解析メモリ８、電源供
給器９、及び電圧・電流測定器１０には、それぞれ波形
整形器制御プログラム、アナログ変換器制御プログラ
ム、デジタル変換器制御プログラム、良否判定器制御プ
ログラム、不良解析メモリ制御プログラム、電源供給器
制御プログラム、及び電圧・電流測定器制御プログラム
に基づき、個別に動作を制御する波形整形器制御部２
４、アナログ変換器制御部２５、デジタル変換器制御部
２６、良否判定器制御部２７、不良解析メモリ制御部２
８、電源供給器制御部２９、及び電圧・電流測定器制御
部３０が設けられている。
【００３８】前記中央制御装置１は、試験プログラムに
基づき制御信号を出力して、パターン発生器制御部２
２、タイミング発生器制御部２３、…、電圧・電流測定
器制御部３０の各制御部の動作を制御する。また、中央
制御装置１は、前記良否判定器７及び不良解析メモリ８
から測定結果を受け取り、その処理を行う。
基づき制御信号を出力して、パターン発生器制御部２
２、タイミング発生器制御部２３、…、電圧・電流測定
器制御部３０の各制御部の動作を制御する。また、中央
制御装置１は、前記良否判定器７及び不良解析メモリ８
から測定結果を受け取り、その処理を行う。
【００３９】前記パターン発生器制御部２２、タイミン
グ発生器制御部２３、…、電圧・電流測定器制御部３０
の各制御部は、中央制御装置１からの制御信号に基づい
て、パターン発生器２、タイミング発生器３、…、電圧
・電流測定器１０の各ユニットに個別に試験条件を設定
するなど、各ユニット２〜１０の動作を個別に制御す
る。
グ発生器制御部２３、…、電圧・電流測定器制御部３０
の各制御部は、中央制御装置１からの制御信号に基づい
て、パターン発生器２、タイミング発生器３、…、電圧
・電流測定器１０の各ユニットに個別に試験条件を設定
するなど、各ユニット２〜１０の動作を個別に制御す
る。
【００４０】次に、このように構成された前記半導体試
験装置の動作について説明する。ここでも、前述の従来
の技術と同様に、試験プログラムにより試験１と試験２
を順次実行する場合を例に取る。これら試験１、試験２
では、測定を行う（試験実行）前に、パターン発生器
２、タイミング発生器３、…、電圧・電流測定器１０の
各ユニット２〜１０に対して試験条件の設定が必要であ
る。
験装置の動作について説明する。ここでも、前述の従来
の技術と同様に、試験プログラムにより試験１と試験２
を順次実行する場合を例に取る。これら試験１、試験２
では、測定を行う（試験実行）前に、パターン発生器
２、タイミング発生器３、…、電圧・電流測定器１０の
各ユニット２〜１０に対して試験条件の設定が必要であ
る。
【００４１】図２は、前記半導体試験装置において試験
プログラムを実行したときの処理と動作タイミングを示
す図である。
プログラムを実行したときの処理と動作タイミングを示
す図である。
【００４２】試験プログラムが開始されると、まず、中
央制御装置１は、パターン発生器制御部２２、タイミン
グ発生器制御部２３、…、電圧・電流測定器制御部３０
の各制御部へ、試験１の試験条件の設定開始を指示する
制御信号を送る。各制御部２２〜３０は、この制御信号
を受け取ると、各ユニット２〜１０に対して試験１の試
験条件の設定を開始する。このとき、試験条件の設定
は、図２に示すように、各ユニット２〜１０において同
時に開始され、並行して行われる。
央制御装置１は、パターン発生器制御部２２、タイミン
グ発生器制御部２３、…、電圧・電流測定器制御部３０
の各制御部へ、試験１の試験条件の設定開始を指示する
制御信号を送る。各制御部２２〜３０は、この制御信号
を受け取ると、各ユニット２〜１０に対して試験１の試
験条件の設定を開始する。このとき、試験条件の設定
は、図２に示すように、各ユニット２〜１０において同
時に開始され、並行して行われる。
【００４３】各ユニット２〜１０への試験条件の設定が
終了すると、各制御部２２〜３０は、設定終了を伝える
信号を中央制御装置１へ送る。中央制御装置１は、各部
ブロックの制御部のうち、試験１に必要なユニット全て
から設定終了の通知を受け取った時点で、試験１の実行
開始を命令する。これにより、試験１による測定が実行
される。
終了すると、各制御部２２〜３０は、設定終了を伝える
信号を中央制御装置１へ送る。中央制御装置１は、各部
ブロックの制御部のうち、試験１に必要なユニット全て
から設定終了の通知を受け取った時点で、試験１の実行
開始を命令する。これにより、試験１による測定が実行
される。
【００４４】試験１の実行が終了すると、中央制御装置
１は各制御部２２〜３０へ、試験２の試験条件の設定開
始を指示する制御信号を送る。各制御部２２〜３０は、
この制御信号を受け取ると、各ユニット２〜１０に対し
て試験２の試験条件の設定を開始する。このとき、試験
条件の設定は、前述と同様に、各ユニット２〜１０にお
いて同時に開始され、並行して行われる。
１は各制御部２２〜３０へ、試験２の試験条件の設定開
始を指示する制御信号を送る。各制御部２２〜３０は、
この制御信号を受け取ると、各ユニット２〜１０に対し
て試験２の試験条件の設定を開始する。このとき、試験
条件の設定は、前述と同様に、各ユニット２〜１０にお
いて同時に開始され、並行して行われる。
【００４５】各制御部２２〜３０と各ユニット２〜１０
との間で試験２の試験条件の設定が行われている期間に
中央制御装置１は、試験１の測定結果の処理を実行す
る。これにより、各ユニット２〜１０における試験条件
の設定と、中央制御装置１における測定結果の処理とが
同時に並行して行われる。
との間で試験２の試験条件の設定が行われている期間に
中央制御装置１は、試験１の測定結果の処理を実行す
る。これにより、各ユニット２〜１０における試験条件
の設定と、中央制御装置１における測定結果の処理とが
同時に並行して行われる。
【００４６】このように、各ユニットに補助制御部を設
け、この補助制御部により試験条件の設定を実行させる
など、補助制御部によりそのユニットの動作を制御させ
ることにより、各ユニットへの試験条件の設定が並行し
て実行できる。さらに、中央制御装置にて測定結果の処
理が行われ、その中央制御装置が稼働中であっても、補
助制御部を用いて各ブロックへの試験条件の設定を行う
ことが可能である。
け、この補助制御部により試験条件の設定を実行させる
など、補助制御部によりそのユニットの動作を制御させ
ることにより、各ユニットへの試験条件の設定が並行し
て実行できる。さらに、中央制御装置にて測定結果の処
理が行われ、その中央制御装置が稼働中であっても、補
助制御部を用いて各ブロックへの試験条件の設定を行う
ことが可能である。
【００４７】なお、この実施の形態では、試験１と試験
２を順次実行する場合を説明したが、３つ以上の試験を
順次実行する場合にも、各ユニットに設けられた補助制
御部により各ユニットへの試験条件の設定を並行して実
行し、さらに各ユニットへの試験条件の設定と中央制御
装置における測定結果の処理とを並行して実行すれば、
同様の作用効果を得ることが可能である。
２を順次実行する場合を説明したが、３つ以上の試験を
順次実行する場合にも、各ユニットに設けられた補助制
御部により各ユニットへの試験条件の設定を並行して実
行し、さらに各ユニットへの試験条件の設定と中央制御
装置における測定結果の処理とを並行して実行すれば、
同様の作用効果を得ることが可能である。
【００４８】以上説明したようにこの実施の形態によれ
ば、試験を行うために必要な複数のユニットへの試験条
件の設定が並行して実行でき、さらに中央制御装置での
測定結果の処理と複数のユニットへの試験条件の設定が
並行して実行できることにより、各種試験に要する時間
を短縮することができる。
ば、試験を行うために必要な複数のユニットへの試験条
件の設定が並行して実行でき、さらに中央制御装置での
測定結果の処理と複数のユニットへの試験条件の設定が
並行して実行できることにより、各種試験に要する時間
を短縮することができる。
【００４９】
【発明の効果】以上述べたように本発明によれば、試験
を行うために必要な複数のユニットへの試験条件の設定
が並行して実行でき、さらに中央制御装置での測定結果
の処理と複数のユニットへの試験条件の設定が並行して
実行できるようにすることにより、試験時間を短縮でき
る半導体試験装置を提供することが可能である。
を行うために必要な複数のユニットへの試験条件の設定
が並行して実行でき、さらに中央制御装置での測定結果
の処理と複数のユニットへの試験条件の設定が並行して
実行できるようにすることにより、試験時間を短縮でき
る半導体試験装置を提供することが可能である。
【図１】この発明の実施の形態の半導体試験装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】前記半導体試験装置において試験プログラムを
実行したときの処理と動作タイミングを示す図である。
実行したときの処理と動作タイミングを示す図である。
【図３】従来の半導体試験装置の構成を示すブロック図
である。
である。
【図４】前記半導体試験装置において試験プログラムを
実行したときの処理と動作タイミングを示す図である。
実行したときの処理と動作タイミングを示す図である。
１…中央制御装置 ２…パターン発生器 ３…タイミング発生器 ４…波形整形器 ５…アナログ変換器 ６…デジタル変換器 ７…良否判定器 ８…不良解析メモリ ９…電源供給器 １０…電圧・電流測定器 １１…被試験デバイス ２２…パターン発生器制御部 ２３…タイミング発生器制御部 ２４…波形整形器制御部 ２５…アナログ変換器制御部 ２６…デジタル変換器制御部 ２７…良否判定器制御部 ２８…不良解析メモリ制御部 ２９…電源供給器制御部 ３０…電圧・電流測定器制御部
Claims (7)
- 【請求項１】試験対象の半導体デバイスに対して、試験
のための試験信号を供給する供給手段と、 前記供給手段に試験条件を設定すると共に、その設定終
了を通知する第１の補助制御手段と、 供給された前記試験信号に対して前記被試験デバイスか
ら出力される信号を測定する測定手段と、 前記測定手段に試験条件を設定すると共に、その設定終
了を通知する第２の補助制御手段と、 前記第１、第２の補助制御手段から前記設定終了の通知
を受け取り、前記第１、第２の補助制御手段を介して前
記供給手段、測定手段の動作を制御する主制御手段と、 を具備することを特徴とする半導体試験装置。 - 【請求項２】前記第１、第２の補助制御手段は、前記主
制御手段の指令により前記供給手段及び測定手段への前
記試験条件の設定を並行して実行することを特徴とする
請求項１に記載の半導体試験装置。 - 【請求項３】前記第１、第２の補助制御手段による前記
供給手段及び測定手段への前記試験条件の設定と、前記
主制御部による測定結果の処理とが並行して実行される
ことを特徴とする請求項１または２に記載の半導体試験
装置。 - 【請求項４】試験対象の半導体デバイスに対して、試験
のための試験信号を供給する供給手段と、 供給された前記試験信号に対して前記半導体デバイスか
ら出力される信号を測定する測定手段と、 試験プログラムに基づき、前記供給手段及び測定手段を
制御する制御手段とを具備し、 前記供給手段及び測定手段は、個別に並行して試験条件
を設定でき、この設定終了を前記制御手段に通知できる
機能を有していることを特徴とする半導体試験装置。 - 【請求項５】入力用の入力データパターンと期待値デー
タパターンを発生するパターン発生器と、 前記パターン発生器に試験条件を設定すると共に、その
設定終了を通知する第１の補助制御部と、 入力タイミング信号と比較タイミング信号を発生するタ
イミング発生器と、前記タイミング発生器に試験条件を
設定すると共に、その設定終了を通知する第２の補助制
御部と、 前記入力データパターンと前記入力タイミング信号に基
づいて、入力デジタル信号を整形する波形整形器と、 前記波形整形器に試験条件を設定すると共に、その設定
終了を通知する第３の補助制御部と、 前記入力デジタル信号を入力アナログ信号に変換して、
試験対象の半導体デバイスに入力するアナログ変換器
と、 前記アナログ変換器に試験条件を設定すると共に、その
設定終了を通知する第４の補助制御部と、 前記半導体デバイスから出力される出力アナログ信号
を、試験条件の基準と前記比較タイミング信号に同期し
て比較し、出力デジタル信号に変換するデジタル変換器
と、 前記デジタル変換器に試験条件を設定すると共に、その
設定終了を通知する第５の補助制御部と、 前記出力デジタル信号と前記期待値データパターンとを
比較し、良否を判定する良否判定器と、 前記良否判定器に試験条件を設定すると共に、その設定
終了を通知する第６の補助制御部と、 前記半導体デバイスに対して、電源電圧、電流を供給す
る電源供給器と、 前記電源供給器に試験条件を設定すると共に、その設定
終了を通知する第７の補助制御部と、 前記第１乃至第７の補助制御部から出力された設定終了
の通知を受け取り、前記第１乃至第７の補助制御部をそ
れぞれに介して、前記パターン発生器、前記タイミング
発生器、前記波形整形器、前記アナログ変換器、前記デ
ジタル変換器、前記良否判定器、前記電源供給器の動作
を制御する主制御手段と、を具備することを特徴とする
半導体試験装置。 - 【請求項６】入力用の入力データパターンと期待値デー
タパターンを発生するパターン発生器と、 前記パターン発生器に試験条件を設定すると共に、その
設定終了を通知する第１の補助制御部と、 入力タイミング信号と比較タイミング信号を発生するタ
イミング発生器と、前記タイミング発生器に試験条件を
設定すると共に、その設定終了を通知する第２の補助制
御部と、 前記入力データパターンと前記入力タイミング信号に基
づいて、入力デジタル信号を整形する波形整形器と、 前記波形整形器に試験条件を設定すると共に、その設定
終了を通知する第３の補助制御部と、 前記入力デジタル信号を入力アナログ信号に変換して、
試験対象の半導体デバイスに入力するアナログ変換器
と、 前記アナログ変換器に試験条件を設定すると共に、その
設定終了を通知する第４の補助制御部と、 前記半導体デバイスから出力される出力アナログ信号
を、試験条件の基準と前記比較タイミング信号に同期し
て比較し、出力デジタル信号に変換するデジタル変換器
と、 前記デジタル変換器に試験条件を設定すると共に、その
設定終了を通知する第５の補助制御部と、 前記出力デジタル信号と前記期待値データパターンとを
比較し、良否を判定する良否判定器と、 前記良否判定器に試験条件を設定すると共に、その設定
終了を通知する第６の補助制御部と、 前記半導体デバイスに対して、電源電圧、電流を供給す
る電源供給器と、 前記電源供給器に試験条件を設定すると共に、その設定
終了を通知する第７の補助制御部と、 電圧印加時の電流測定、電流印加時の電圧測定を行う電
圧・電流測定器と、 前記電圧・電流測定器に試験条件を設定すると共に、そ
の設定終了を通知する第８の補助制御部と、 前記第１乃至第８の補助制御部から出力された設定終了
の通知を受け取り、前記第１乃至第８の補助制御部をそ
れぞれに介して、前記パターン発生器、前記タイミング
発生器、前記波形整形器、前記アナログ変換器、前記デ
ジタル変換器、前記良否判定器、前記電源供給器、前記
電圧・電流測定器の動作を制御する主制御手段と、 を具備することを特徴とする半導体試験装置。 - 【請求項７】入力用の入力データパターンと期待値デー
タパターンを発生するパターン発生器と、 前記パターン発生器に試験条件を設定すると共に、その
設定終了を通知する第１の補助制御部と、 入力タイミング信号と比較タイミング信号を発生するタ
イミング発生器と、 前記タイミング発生器に試験条件を設定すると共に、そ
の設定終了を通知する第２の補助制御部と、 前記入力データパターンと前記入力タイミング信号に基
づいて、入力デジタル信号を整形する波形整形器と、 前記波形整形器に試験条件を設定すると共に、その設定
終了を通知する第３の補助制御部と、 前記入力デジタル信号を入力アナログ信号に変換して、
試験対象の半導体デバイスに入力するアナログ変換器
と、 前記アナログ変換器に試験条件を設定すると共に、その
設定終了を通知する第４の補助制御部と、 前記半導体デバイスから出力される出力アナログ信号
を、試験条件の基準と前記比較タイミング信号に同期し
て比較し、出力デジタル信号に変換するデジタル変換器
と、 前記デジタル変換器に試験条件を設定すると共に、その
設定終了を通知する第５の補助制御部と、 前記出力デジタル信号と前記期待値データパターンとを
比較し、良否を判定する良否判定器と、 前記良否判定器に試験条件を設定すると共に、その設定
終了を通知する第６の補助制御部と、 アドレスパターンによってアクセスされたアドレスに良
否信号を書き込む不良解析メモリと、 前記不良解析メモリに試験条件を設定すると共に、その
設定終了を通知する第７の補助制御部と、 前記半導体デバイスに対して、電源電圧、電流を供給す
る電源供給器と、前記電源供給器に試験条件を設定する
と共に、その設定終了を通知する第８の補助制御部と、 電圧印加時の電流測定、電流印加時の電圧測定を行う電
圧・電流測定器と、前記電圧・電流測定器に試験条件を
設定すると共に、その設定終了を通知する第９の補助制
御部と、 前記第１乃至第９の補助制御部から出力された設定終了
の通知を受け取り、前記第１乃至第９の補助制御部をそ
れぞれに介して、前記パターン発生器、前記タイミング
発生器、前記波形整形器、前記アナログ変換器、前記デ
ジタル変換器、前記良否判定器、前記不良解析メモリ、
前記電源供給器、前記電圧・電流測定器の動作を制御す
る主制御手段と、 を具備することを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26070399A JP2001083216A (ja) | 1999-09-14 | 1999-09-14 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26070399A JP2001083216A (ja) | 1999-09-14 | 1999-09-14 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001083216A true JP2001083216A (ja) | 2001-03-30 |
Family
ID=17351608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26070399A Pending JP2001083216A (ja) | 1999-09-14 | 1999-09-14 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001083216A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274296B2 (en) | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
| JPWO2011001462A1 (ja) * | 2009-06-29 | 2012-12-10 | 株式会社アドバンテスト | 試験装置 |
| CN114646867A (zh) * | 2022-05-18 | 2022-06-21 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
-
1999
- 1999-09-14 JP JP26070399A patent/JP2001083216A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2011001462A1 (ja) * | 2009-06-29 | 2012-12-10 | 株式会社アドバンテスト | 試験装置 |
| US8274296B2 (en) | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
| CN114646867A (zh) * | 2022-05-18 | 2022-06-21 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
| CN114646867B (zh) * | 2022-05-18 | 2022-10-28 | 南京宏泰半导体科技有限公司 | 一种集成电路并发测试装置及方法 |
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