JPS6031066A - 論理集積回路の試験装置 - Google Patents
論理集積回路の試験装置Info
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- JPS6031066A JPS6031066A JP58140847A JP14084783A JPS6031066A JP S6031066 A JPS6031066 A JP S6031066A JP 58140847 A JP58140847 A JP 58140847A JP 14084783 A JP14084783 A JP 14084783A JP S6031066 A JPS6031066 A JP S6031066A
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- Japan
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- output
- test
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- logic
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野）
本発明は論理集積回路の試験に関し、特に被試験回路の
出力ビットごとにパラメータ測定を行なう試験装置に関
する。
出力ビットごとにパラメータ測定を行なう試験装置に関
する。
（従来技術）
従来、複数ビットの出力を有する論理集積回路に２いて
、電源電圧、入力タイミングなどのパラメータの値を変
えて、出力ビットごとに、正常な出力と異常な出力とな
るパラメータの境界値を測定する場合に、次のような方
法を用いている。
、電源電圧、入力タイミングなどのパラメータの値を変
えて、出力ビットごとに、正常な出力と異常な出力とな
るパラメータの境界値を測定する場合に、次のような方
法を用いている。
まず、被試験回路となる論理集積回路に、特定のパラメ
ータの値を設定し、入カバターン発生器からテストパタ
ーンデータを被試験回路の入力端子に加える。この被試
験回路の複数の出力端子のうち測定しようとする出力端
子からの出力（論理値“１”または＠Ｏ’）は、この出
力端子に接続された比較器において、そのテストパター
ンデータに対応して測定しようとした出力端子に出力さ
れるべき予定正常データ（論理値″″１″″または“Ｏ
”）と比較される。このテストパターンデータは測定結
果を確実にするため一連の異なったデータが準備されて
２す、被試験回路の入力端子に加えら詐る一連のテスト
パターンデータの全てについて、被試験回路の出力デー
タが予定正常データと一致していれば、測定しようとし
た出力端子出力は、この特定のパラメータの値に２いて
正常とし、−回でも不一致であれば異常とする。このよ
うな試験全最初は異常になるようなパラメータの値全設
定して行ない、順次段階的にこの値全変化して行ない正
常と異常の境界となるパラメータの値をめている。
ータの値を設定し、入カバターン発生器からテストパタ
ーンデータを被試験回路の入力端子に加える。この被試
験回路の複数の出力端子のうち測定しようとする出力端
子からの出力（論理値“１”または＠Ｏ’）は、この出
力端子に接続された比較器において、そのテストパター
ンデータに対応して測定しようとした出力端子に出力さ
れるべき予定正常データ（論理値″″１″″または“Ｏ
”）と比較される。このテストパターンデータは測定結
果を確実にするため一連の異なったデータが準備されて
２す、被試験回路の入力端子に加えら詐る一連のテスト
パターンデータの全てについて、被試験回路の出力デー
タが予定正常データと一致していれば、測定しようとし
た出力端子出力は、この特定のパラメータの値に２いて
正常とし、−回でも不一致であれば異常とする。このよ
うな試験全最初は異常になるようなパラメータの値全設
定して行ない、順次段階的にこの値全変化して行ない正
常と異常の境界となるパラメータの値をめている。
従って、各出力端子のパラメータ測定音するためにはこ
の試験全出力端子ごとに行なう必要があるが、試験中に
不一致を検出する時間の割合が大きいため被試験回路の
出力ビツト数の増大とともに試験時間が増大する欠点が
める。
の試験全出力端子ごとに行なう必要があるが、試験中に
不一致を検出する時間の割合が大きいため被試験回路の
出力ビツト数の増大とともに試験時間が増大する欠点が
める。
（発明の目的）
本発明の目的は、このような欠点を除去し、複数ビット
出力の論理集積回路の各ビットごとのパラメータ測定を
、全出力ビットを同時に行なう手段を設けることにより
、測定時間を短縮できるようにした論理集積回路の試験
装置１に提供することにある。
出力の論理集積回路の各ビットごとのパラメータ測定を
、全出力ビットを同時に行なう手段を設けることにより
、測定時間を短縮できるようにした論理集積回路の試験
装置１に提供することにある。
（発明の構成）
本発明の論理集積回路の試験装置は、複数ビットの出力
を有する論理集積回路に順次パラメータの値を変えて一
連のテストパターンデータ全供給しその論理集積回路の
パラメータ測定を出力ビットごとに行なう試験装置にお
いて、前記複数ビットの出力ごとに予定される正常値と
比較して一致・不一致の判定紫行なう比較手段と、この
比較手段の出力ビットごとに対応して一連のテストパタ
ーンの試験の間前記判定結果全保持するレジスタ手段と
、このレジスタ手段が全ビットとも不一致を保持したと
き前記パラメータの値を変えて次の試験をするための出
力を発生するゲート手段とを含んで構成される。
を有する論理集積回路に順次パラメータの値を変えて一
連のテストパターンデータ全供給しその論理集積回路の
パラメータ測定を出力ビットごとに行なう試験装置にお
いて、前記複数ビットの出力ごとに予定される正常値と
比較して一致・不一致の判定紫行なう比較手段と、この
比較手段の出力ビットごとに対応して一連のテストパタ
ーンの試験の間前記判定結果全保持するレジスタ手段と
、このレジスタ手段が全ビットとも不一致を保持したと
き前記パラメータの値を変えて次の試験をするための出
力を発生するゲート手段とを含んで構成される。
（発明の笑片側）
次に本発明について図面全参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図でろる。テ
ストパターン発生器１は、被試験回路８に一連のテスト
パターンデータを送出する入力データ発生部２と、正常
な被試験回路にこの一連のテストパターンデータを入力
したとき出力される筈の一連の予示正常データを発生す
る予定データ発生部３とから構成される。ドライバ４は
入力データ発生部２からのデータに従った内容をもち制
御部７からのパラメータの値に従りｔタイミングと電圧
に設定されたテストパターンパルスを被試験回路８へ送
出する。直流電源部５は制御部７からのパラメータの値
に従った直流電圧を設定し被試験回路８に与える。
ストパターン発生器１は、被試験回路８に一連のテスト
パターンデータを送出する入力データ発生部２と、正常
な被試験回路にこの一連のテストパターンデータを入力
したとき出力される筈の一連の予示正常データを発生す
る予定データ発生部３とから構成される。ドライバ４は
入力データ発生部２からのデータに従った内容をもち制
御部７からのパラメータの値に従りｔタイミングと電圧
に設定されたテストパターンパルスを被試験回路８へ送
出する。直流電源部５は制御部７からのパラメータの値
に従った直流電圧を設定し被試験回路８に与える。
比較器１１は各ビットごとに出力データ入力端子９から
入力される被試験回路８の出力データと、予定データ入
力端子１０から入力される予定データ発生部３からの予
定正常データとを比較し、一致したならば論理＠１”を
出力し、不一致ならば論理“Ｏ”ｔ−出力する。−万こ
れら比較器１１は制御５− Ｗ５７から信号端子６を経て入力されるイネーブル信号
により、比較出力を生ずるがそれ以外ではつ勉に論理″
″１＃を出力し、比較入力の過渡状態で不要な出力を発
生しないようになっている。
入力される被試験回路８の出力データと、予定データ入
力端子１０から入力される予定データ発生部３からの予
定正常データとを比較し、一致したならば論理＠１”を
出力し、不一致ならば論理“Ｏ”ｔ−出力する。−万こ
れら比較器１１は制御５− Ｗ５７から信号端子６を経て入力されるイネーブル信号
により、比較出力を生ずるがそれ以外ではつ勉に論理″
″１＃を出力し、比較入力の過渡状態で不要な出力を発
生しないようになっている。
これら比較器１１の出力は各ビットごとにレジスタ１２
に接続されてｐす、レジスタ１２の内容は試験結果出力
端子１４によって読取ることができる。これらレジスタ
１２は被試験回路に一連のテストパターンデータが入力
される前に制御部７からセット信号端子１３ｖｉ−経て
与えられたセット信号により論理″″１′にセットされ
る。従って、一連のテストパターンデータが順次被試験
回路８に入力され、比較器１１の何れかの出力が論理１
０″となると、その比較器に接続されているレジスタは
論理″″Ｏ”となり、以後セット信号が入力されてセッ
トされるまでその内容を保持する。これらレジスタの内
容はセットされる前に試験結果出力端子１４に接続され
た記録装置（図示せず）に記録され、各出力の″１”、
＠０”！Ｉ−読取ることが出来るようになっている。
に接続されてｐす、レジスタ１２の内容は試験結果出力
端子１４によって読取ることができる。これらレジスタ
１２は被試験回路に一連のテストパターンデータが入力
される前に制御部７からセット信号端子１３ｖｉ−経て
与えられたセット信号により論理″″１′にセットされ
る。従って、一連のテストパターンデータが順次被試験
回路８に入力され、比較器１１の何れかの出力が論理１
０″となると、その比較器に接続されているレジスタは
論理″″Ｏ”となり、以後セット信号が入力されてセッ
トされるまでその内容を保持する。これらレジスタの内
容はセットされる前に試験結果出力端子１４に接続され
た記録装置（図示せず）に記録され、各出力の″１”、
＠０”！Ｉ−読取ることが出来るようになっている。
６−
これらレジスタ１２の各出力は否定論理和回路１５ｖｃ
ｐいて、それらの出力の論理和がとられ、その反転出力
が試験停止信号端子１６に出力される。従ってこの信号
端子１６はレジスタ１２の全てのビットが論理＊ ０
＋＋＋になった時点で論理′″１＃となり、試験停止信
号端子力する。
ｐいて、それらの出力の論理和がとられ、その反転出力
が試験停止信号端子１６に出力される。従ってこの信号
端子１６はレジスタ１２の全てのビットが論理＊ ０
＋＋＋になった時点で論理′″１＃となり、試験停止信
号端子力する。
以下、本装置により被試験回路のパラメータ測定を行な
う手順を説明する。
う手順を説明する。
（１）制御部７は被試験回路８の試験（一連のテストパ
ターンデータを入力してその出力と予定正常データと比
較し、一致・不一致ヲ訣べること）で全ビット不一致を
生ずるようなパラメータの値を指示し、ドラバ４．直流
電源部５に指示する。
ターンデータを入力してその出力と予定正常データと比
較し、一致・不一致ヲ訣べること）で全ビット不一致を
生ずるようなパラメータの値を指示し、ドラバ４．直流
電源部５に指示する。
（２） ドライバ４は指示されたパラメータの値に従う
タイミングと電圧のテストパターンパルス七発生するよ
う設定する。
タイミングと電圧のテストパターンパルス七発生するよ
う設定する。
（３）直流電源部５は指定されたパラメータの値に従う
直流電圧上発生し、被試験回路８に与える。
直流電圧上発生し、被試験回路８に与える。
（４）制御部７はレジスタ１２の各ビットに論理″１１
１全セットする。
１全セットする。
（５）制御部７はテストバタン発生部１に試験開始を指
示する。
示する。
（６）入力データ発生部２は一連のテストパターンデー
タを制御部からの同期信号に従って発生するとともに、
予定データ発生部、はテストパターンデータに対応する
一連の予定正常データを発生する。
タを制御部からの同期信号に従って発生するとともに、
予定データ発生部、はテストパターンデータに対応する
一連の予定正常データを発生する。
（７）制御部７は同期信号と同期したイネーブル信号音
比較器１１に送り、各データごとの比較全行なわせる。
比較器１１に送り、各データごとの比較全行なわせる。
（８）否定論理和回路１５はレジスタ１２の全ビットに
不一致會示す論理“０”が保持されたとき、試験停止信
号端子１６盆経て試験停止信号全制御部７に送る。
不一致會示す論理“０”が保持されたとき、試験停止信
号端子１６盆経て試験停止信号全制御部７に送る。
（９）制御部７はこの試験停止信号を受けると、直ちに
テストパターン発生部に試験停止全指示する。
テストパターン発生部に試験停止全指示する。
（１０）入力データ発生部２はデータの送出を中止し、
一連のテストパターンデータの敢初からデータ全送出す
るよう準＠する。
一連のテストパターンデータの敢初からデータ全送出す
るよう準＠する。
（１１）制御部７は前のパラメータの値から予め定めら
れた値だけ試験で不一致が生じない方向に変えたパラメ
ータの値を指示して、ドライバ４゜直流電源部５に指示
し、手順（２）に戻る。
れた値だけ試験で不一致が生じない方向に変えたパラメ
ータの値を指示して、ドライバ４゜直流電源部５に指示
し、手順（２）に戻る。
（１２）もし手順（８）に２いて、一連のテストパター
ンデータによる試験が終了するまでに試験停止信号が発
生しなかったとき、試験出力端子１４からどのビットで
不一致金生じなかつｔかを記録装置により読取Ｌｉ１＝
制御部７からこのときのパラメータ値會知って、このビ
ットのパラメータ測定値として記録する。
ンデータによる試験が終了するまでに試験停止信号が発
生しなかったとき、試験出力端子１４からどのビットで
不一致金生じなかつｔかを記録装置により読取Ｌｉ１＝
制御部７からこのときのパラメータ値會知って、このビ
ットのパラメータ測定値として記録する。
（１３）制御部７は再び前のパラメータ値から予め定め
られた値だけ試験で不一致が生じない方向に変えたパラ
メータ値を指定して、ドライバ４゜直流電源ｉ５に指示
し、手順（ｚ）ｉｃ戻る。
られた値だけ試験で不一致が生じない方向に変えたパラ
メータ値を指定して、ドライバ４゜直流電源ｉ５に指示
し、手順（ｚ）ｉｃ戻る。
（１４）以下試験出力端子１４から全ビット一致したこ
とを読取るまで手順（２）〜（１３） ’に繰返し、各
ビットごとに一致・不一致の境界となるパラメータの値
全求める。
とを読取るまで手順（２）〜（１３） ’に繰返し、各
ビットごとに一致・不一致の境界となるパラメータの値
全求める。
９−
（発明の効果）
以上説明したと２９本発明によれば、被試験回路の全出
力ビットのパラメータ測定のために、同一パラメータの
値での試験全１回だけで済ませることとなり、測定時間
を短縮することができる。
力ビットのパラメータ測定のために、同一パラメータの
値での試験全１回だけで済ませることとなり、測定時間
を短縮することができる。
第１図は不発明の一芙片側會示すブロック図である。図
［９いて、１はテストパターン発生器、２は入力データ
発生部、３は予定データ発生部、４はドライバ、５は直
流電源部、６はイネーブル信号端子、７は制御部、８は
被試験回路、９は出力データ入力端子、１０は予定デー
タ入力端子、１１は比較器、１２はレジスタ、１３はセ
ット信号端子、１４は試験結果出力端子、１５は否定論
理和回路、１６は試験停止信号端子である。 １０− 茅１図 −３６０−
［９いて、１はテストパターン発生器、２は入力データ
発生部、３は予定データ発生部、４はドライバ、５は直
流電源部、６はイネーブル信号端子、７は制御部、８は
被試験回路、９は出力データ入力端子、１０は予定デー
タ入力端子、１１は比較器、１２はレジスタ、１３はセ
ット信号端子、１４は試験結果出力端子、１５は否定論
理和回路、１６は試験停止信号端子である。 １０− 茅１図 −３６０−
Claims (1)
- 複数ビットの出力を有する論理集積回路に順次パラメー
タの値を変えて一連のテストパターンデータを供給しそ
の論理集積回路のパラメータ測定を出力ビットごとに行
なう試験装置において、前記複数ビットの出力ごとに予
定される正常値と比較して一致・不一致の判定を行なう
比較手段と、この比較手段の出力ビットごとに対応して
一連のテストパターンの試験の間前記判定結果を保持す
るレジスタ手段と、このレジスタ手段が全ビットとも不
一致を保持したとき前記パラメータの（［’に変えて次
の試験をするための出力を出すゲート手段と金含むこと
を特徴とする論理集積回路の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140847A JPS6031066A (ja) | 1983-08-01 | 1983-08-01 | 論理集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58140847A JPS6031066A (ja) | 1983-08-01 | 1983-08-01 | 論理集積回路の試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031066A true JPS6031066A (ja) | 1985-02-16 |
Family
ID=15278104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58140847A Pending JPS6031066A (ja) | 1983-08-01 | 1983-08-01 | 論理集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031066A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340254A (ja) * | 1986-08-05 | 1988-02-20 | Sanyo Electric Co Ltd | 電池用電極の製法 |
-
1983
- 1983-08-01 JP JP58140847A patent/JPS6031066A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6340254A (ja) * | 1986-08-05 | 1988-02-20 | Sanyo Electric Co Ltd | 電池用電極の製法 |
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