JPH07248356A - 半導体装置及びその試験方法 - Google Patents

Abstract

(57)【要約】 【目的】 ゲートアレイやスタンダードセル等のチップ
に内蔵された半導体メモリのアクセスタイムを容易に計
測し得る半導体装置及びその試験方法に関し、試験時の
電源変動をなくすことにより正確なアクセスタイムの計
測が行なえる半導体装置及びその試験方法を提供するこ
とを目的とする。 【構成】 ＲＡＭ内蔵ゲートアレイに内蔵されたＲＡＭ
のアクセスタイムの計測を行なう際にＲＡＭの出力の読
み出しを行なう試験出力レジスタを夫々独立に動作する
複数の系統にグループ分けしておき、必要とするＲＡＭ
出力に応じて選択的に動作させ、不要な回路を動作させ
ない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置及びその試験
方法に係り、特にゲートアレイやスタンダードセル等の
チップに内蔵された半導体メモリのアクセスタイムを容
易に計測し得る半導体装置及びその試験方法に関する。

【０００２】近年、半導体装置の高集積、高密度化に伴
いゲートアレイやスタンダードセル等のチップにＲＡＭ
マクロ（随時書込み／読出し可能なメモリ）を内蔵した
大規模な半導体集積回路（以下ＬＳＩという）装置が開
発される傾向にある。また、ＬＳＩ装置の高機能化、高
性能化の要求に伴い、ＲＡＭマイクロのアクセスタイム
も益々高速化される傾向にあり、ＲＡＭマクロの真のア
クセスタイムの測定が要求されている。

【０００３】

【従来の技術】図１１は、従来例に係るＲＡＭ内蔵ゲー
トアレイの構成図を示している。例えば、試験補助機能
を有する試験用回路を内蔵した被試験対象１６の一例と
なるＲＡＭ内蔵ゲートアレイは、図１１において、複数
のＲＡＭマクロ部１，ゲートアレイ２，試験入力バッフ
ァ３Ａ，試験出力バッファ３Ｂ，試験クロック入力バッ
ファ４，テストモード入力バッファ５，通常入力バッフ
ァ６Ａ，通常出力バッファ６Ｂ及びそれらの入出力端子
から成る。

【０００４】なお、試験入力バッファ３Ａ，試験出力バ
ッファ３Ｂ，試験クロック入力バッファ４及びテストモ
ード入力バッファ５はチップ全体の機能試験のみでは、
ＲＡＭマクロ１の全メモリセルの試験を行うことが困難
となるため、当該ＲＡＭ内蔵ゲートアレイを試験をする
ＬＳＩテスタを補助するべく設けられた試験用回路であ
る。これにより、ＲＡＭマクロ１を周辺の論理回路と切
り離して単独で、そのＲＡＭのアクセスタイム等の測定
することができる。

【０００５】図１２に従来のＲＡＭマクロ部１の構成図
を示す。ＲＡＭマクロ部１はＲＡＭ部１ａ及び、試験回
路１ｂより構成される。また、ＲＡＭ部１ａはｍ個のブ
ロックＢＬＯＣＫ１〜ＢＬＯＣＫｍに分割されブロック
毎に出力信号が出力される構成とされている。

【０００６】試験回路１ｂは試験入力レジスタ１１及び
試験出力レジスタ１２-1〜１２-mより構成される。試験
入力レジスタ１１には試験クロック信号ＴＣＬＫ及びＲ
ＡＭ動作用クロック信号ＣＬＫが供給され、試験クロッ
ク信号ＴＣＬＫに応じて動作用クロックを保持する。ま
た試験出力レジスタ１２-1〜１２-mには試験クロック信
号ＴＣＬＫ及びＲＡＭ部からブロックＢＬＯＣＫ１〜Ｂ
ＬＯＣＫｍの出力信号が供給され、試験クロック信号Ｔ
ＣＬＫに応じて出力信号を保持する。

【０００７】図１３は、従来のＲＡＭ内蔵ゲートアレイ
のＲＡＭのアクセスタイム計測動作説明図を示す。図１
３（Ａ）に示す試験制御信号（ＴＣＬＫ信号）に同期し
て図１３（Ｂ）に示すＣＬＫ信号を取り込み、試験制御
信号ＴＣＬＫを順次ずらしながら、出力信号をモニタ
し、出力信号が変化するタイミングを取得し、そのタイ
ミングをＴ１とする。次に、試験制御信号ＴＣＬＫを順
次ずらしながら、出力信号をモニタし、出力信号が変化
するタイミングを取得し、そのタイミングをＴ２とす
る。タイミングＴ１，Ｔ２の時間差を求めることにより
アクセスタイム（ＴＡＡ）を取得していた。

【０００８】

【発明が解決しようとする課題】しかるに、従来のこの
種の半導体装置は１つの試験制御信号により試験回路が
同時に動作しているので、内蔵ＲＡＭマクロの高機能化
が進むにつれ、試験回路が同時動作する事により、電源
から大量の電流が回路に供給され、電源電圧が変動して
しまい、ＲＡＭマクロが正常な状態で動作しなくなり、
従って真のＲＡＭマクロのアクセスタイムが取得できな
い等の問題点があった。

【０００９】本発明は上記の点に鑑みてなされたもの
で、試験時の電源変動をなくすことにより正確なアクセ
スタイムの計測が行なえる半導体装置及びその試験方法
を提供することを目的とする。

【００１０】

【課題を解決するための手段】図１に本発明の原理ブロ
ック図を示す。試験用クロック信号に基づいて動作し、
内部回路１の動作試験を行なう試験回路２が内蔵された
半導体装置において、前記試験回路２は夫々独立に動作
する複数系統の試験手段２-1〜２-mを備えたことを特徴
とする半導体装置。

【００１１】請求項２では、前記複数系統の試験手段２
-1〜２-mは夫々に前記試験用クロック信号が供給され、
供給された試験用クロック信号に基づいて夫々の系統に
接続された被試験回路の動作試験を行う。

【００１２】請求項３では、前記複数系統の試験手段２
-1〜２-mは各系統毎にその動作を制御する動作制御信号
が供給され、該動作制御信号に基づいて各系統に接続さ
れた被試験回路の動作試験を行う。

【００１３】請求項４では、請求項１乃至３のいずれか
一項記載の半導体装置の試験方法であって前記複数系統
の試験手段２-1〜２-mのうち試験すべき被試験回路に接
続された系統の試験手段２-1〜２-mを動作させ、該被試
験回路の動作試験を行う。

【００１４】

【作用】請求項１によれば、試験回路が夫々独立に動作
する複数系統の試験手段により構成されていることによ
り、試験しようとする内部回路に接続された系統の試験
手段のみを動作させればよいため、急激に電流が消費さ
れることがなく、電源変動が生じにくく、従って試験回
路や内部回路を電源変動の影響を受けることなく正常な
状態で試験を行うことができる。

【００１５】請求項２によれば、外部から供給される試
験用クロック信号の供給により複数系統の試験手段から
少なくとも一つの試験手段が選択され、試験が実行され
る。このため、試験手段を選択するための信号は不要と
なる。

【００１６】請求項３によれば、外部から供給される動
作制御信号により複数系統の試験手段より少なくとも一
つの試験手段が選択され、試験が実行される。従って、
単一のクロックで、試験が可能となる。

【００１７】請求項４によれば、前記複数系統の試験手
段２-1〜２-mのうち試験すべき被試験回路に接続された
系統の試験手段を動作させ、該被試験回路の試験を行う
ことにより、必要とする回路だけを動作させて試験を行
うことができ、一度に大量の電流が消費されることがな
く電源の変動を低減でき、正常な状態で試験が行なえる
と共に、試験する必要のない回路まで動作させる必要が
ないため、試験時の消費電力を低減できる。

【００１８】

【実施例】図２に本発明の第１実施例の半導体装置の構
成図を示す。

【００１９】半導体集積回路装置の一例となるＲＡＭ内
蔵ゲートアレイ２６は内部にＲＡＭマクロ部Ｍ，ゲート
アレイ２１，レジスタクロック入力バッファ２２Ａ，ダ
ミー出力バッファ２２Ｄ，試験入力バッファ１０１，試
験出力バッファ１０２，試験クロック入力バッファ１０
３，テストモード入力バッファ１０４，通常入力バッフ
ァ２６Ａ，通常出力バッファ２６Ｂ及び各種入出力端子
Ｔ１〜Ｔ５等から成る。

【００２０】ＲＡＭマクロ部Ｍはゲートアレイ２１で各
種論理処理されるデータやその結果データを一時記憶す
るものである。

【００２１】ゲートアレイ２１は論理積、論理和等の論
理ゲート回路から成り、通常入力バッファ２６Ａ，通常
出力バッファ２６ＢやＲＡＭマクロ部Ｍの通常入力ポー
トＰｉｎや通常出力ポートＰｏｕｔに接続される。

【００２２】図３に本発明の第１実施例のＲＡＭマクロ
部Ｍの構成図を示す。ＲＡＭマクロ部ＭはＲＡＭ部Ｍａ
及び試験回路Ｍｂより構成される。ＲＡＭ部Ｍａは、複
数のブロックＢＬ-1〜ＢＬm-n にブロック分けされてい
る。試験回路Ｍｂはｍ個の試験入力レジスタＲIN-1〜Ｒ
IN-m及び試験出力レジスタＲOUT1-1〜ＲOUT1-mで構成さ
れている。試験入力レジスタＲIN-1〜ＲIN-mには各々、
ＣＬＫ信号ＲＣＫ，試験クロック信号が供給されてい
る。また、試験出力レジスタＲOUT1-1〜ＲOUT1-m-nは、
ｎ個ごとにｍ個のグループＧ-1〜Ｇ-mにグループ分けさ
れ、各々、ＲＡＭ部Ｍａの出力信号、試験クロック信号
と接続している。測定を行う場合、測定するブロックＢ
ｌｏｃｋに接続しているグループの試験出力レジスタの
みに試験制御信号を与え、試験入力レジスタにＣＬＫ信
号を取り込み、試験制御信号を順次ずらしながら、試験
入力レジスタの出力をモニタし、試験入力レジスタの出
力が変化するタイミングをＴ１とする。また、試験出力
レジスタに出力信号を取り込み、試験制御信号を順次ず
らしながら、試験出力レジスタの出力をモニタし、試験
出力レジスタの出力が変化するタイミングをＴ２とす
る。これにより、取得したＴ１とＴ２の差を求めること
で、アクセスタイムが得られる。

【００２３】図４は、本発明の第１実施例に係るＲＡＭ
内蔵ゲートアレイの試験システム装置の構成図である。

【００２４】試験システム装置は、試験信号出力部２
３，試験信号入力部２４及びデータ制御装置２５から成
る。

【００２５】試験信号出力部２３は、非試験／試験モー
ド信号Ｔ／Ａ，試験クロック信号ＴＣＫ-1〜ＴＣＫ-m，
試験データＤIN及びレジスタクロックＲCKをＲＡＭ内蔵
ゲートアレイ２６に出力するものである。例えば、試験
信号出力部２３はＲＡＭ内蔵ゲートアレイ２６のレジス
タクロック入力端子Ｔ１，試験入力端子Ｔ２，系統毎に
設けられた試験クロック入力端子Ｔ３-1〜Ｔ３-m，試験
モード端子Ｔ４に接続される。 試験信号入力部２４
は、ＲＡＭ内蔵ゲートアレイ２６から帰還するダミー出
力信号ＤTCK 及び試験出力データＤOUT を入力するもの
である。例えば、試験信号入力部２４はＲＡＭ内蔵ゲー
トアレイ２６のダミー出力信号出力端子Ｔ５，試験出力
端子Ｔ６に接続される。

【００２６】データ制御装置２５は制御手段１５の一実
施例であり、試験信号出力部２３及び試験信号入力部２
４の入出力を制御するものである。例えば、データ制御
装置２５はデータバス２５Ｆに接続された信号発生部２
５Ａ，期待値比較部２５Ｂ，メモリ部２５Ｃ，その他の
処理部２５Ｄ及びＣＰＵ（中央演算処理装置）２５Ｅか
ら成る。

【００２７】信号発生部２５Ａは非試験／試験モード信
号Ｔ／Ａ，試験クロック信号ＴCK，試験データＤIN及び
レジスタクロックＲCKを発生するものであり、期待値比
較部２５Ｂはダミー出力信号ＤTCK とその期待値、すな
わち、試験クロック信号ＴCKとの比較を行い試験データ
ＤINに係る試験出力データＤOUT とその評価基準となる
期待値データとを比較するものである。

【００２８】メモリ部２５Ｃは試験出力データＤOUT や
期待値データ等を記憶したり、試験用回路１１Ａの遅延
時間を含む見かけ上のＲＡＭマクロＭのアクセスタイム
ＴＲＡＭやダミーレジスタ２２Ｂの見かけ上のセットア
ップタイムＴＲＥＧに係る第１，第２の時間差データＤ
１，Ｄ２等を記憶する。

【００２９】その他の処理部２５ＤはＣＰＵ２５Ｅの入
出力を補助するものであり、ＣＰＵ２５Ｅは信号発生部
２５Ａ，期待値比較部２５Ｂ，メモリ部２５Ｃ及びその
他の処理部２５Ｄの入出力を制御するものである。例え
ば、ＣＰＵ２５Ｅは試験出力バッファ１０２から帰還す
る試験出力データＤOUT やダミー試験用回路１２から帰
還するダミー出力信号ＤTCK の２つの状態に係る第１，
第２の時間差データＤ１，Ｄ２に基づいてＲＡＭマクロ
ＭのアクセスタイムＴＡＡの求値制御をする。

【００３０】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイの試験装置によれば、図５に示す
ように、試験信号出力部２３，試験信号入力部２４及び
データ制御装置２５が具備され、該データ制御装置２５
により、ＲＡＭマクロＭのアクセスタイムＴＡＡが求値
される。

【００３１】例えば、ＲＡＭ内蔵ゲートアレイ２６のＲ
ＡＭマクロＭ１のアクセスタイムを測定する場合であっ
て、その試験用回路１１Ａが組み込まれたＲＡＭ内蔵ゲ
ートアレイ２６に、非試験／試験モード信号Ｔ／Ａ，試
験クロック信号ＴCK，試験データＤIN及びレジスタクロ
ックＲCKが試験信号出力部２３から試験用回路１１Ａや
ダミー試験用回路１２に出力される。

【００３２】この際に、図４に示すように、レジスタク
ロックＲCKがダミー試験用回路１２のレジスタクロック
入力２２Ａに入力されると、レジスタクロックＲCKに基
づいて試験クロック信号ＴCKがダミーレジスタ２２Ｂに
より保持され、該試験用補助クロック信号ＲCKに基づい
て試験出力データＤOUT がデータ出力レジスタ２２Ｃに
保持される。

【００３３】また、ＲＡＭ内蔵ゲートアレイ２６から帰
還するダミー出力信号ＤTCK ，試験出力データＤOUT が
試験信号入力部２４を介してデータ制御装置２５に入力
される。この際に、ダミーレジスタ２２Ｂを経た試験ク
ロック信号ＴCK，すなわち、ダミー出力信号ＤTCK やデ
ータ出力レジスタ２２Ｃを経た試験出力データＤOUTが
ダミー出力バッファ２２Ｄや試験出力バッファ１０２か
ら出力される。

【００３４】さらに、データ制御装置２５では、まず、
試験出力データＤOUT に基づいて遅延時間を含む見かけ
上のＲＡＭマクロＭのアクセスタイムを測定する。

【００３５】次に、試験用回路１２から帰還するダミー
出力信号ＤTCK に基づいて見かけ上のＲＡＭマクロＭの
アクセスタイムに介入した遅延時間等に係るダミー情報
が取得される。これにより、２つの状態に係る時間差Ｔ
ＲＡＭ，ＴＲＥＧに基づいてＲＡＭマクロＭのアクセス
タイムＴＡＡが求値される。

【００３６】図５は、本発明の第１実施例に係るＲＡＭ
内蔵ゲートアレイの試験フローチャートであり、図６は
その試験フローチャートを補足する限界タイミングチャ
ートをそれぞれ示している。

【００３７】まず、ステップＰ０で被試験ゲートアレイ
２６と試験システム装置とを接続する。この際に、被試
験ゲートアレイ２６のレジスタクロック入力端子Ｔ１，
試験入力端子Ｔ２，試験クロック入力端子Ｔ３-1〜Ｔ３
-m，試験モード端子Ｔ４が試験信号出力部２３に接続さ
れ、その試験クロック出力端子Ｔ５，試験出力端子Ｔ６
が試験信号入力部２４に接続される。

【００３８】次に、ステップＰ１〜Ｐ４で外部から見た
ＲＡＭマクロＭ１の見かけ上のアクセスタイムＴＲＡＭ
を測定する。なお、見かけ上のアクセスタイムＴＲＡＭ
には、入・出力バッファの遅延時間、入力レジスタ２１
Ｂのセットアップタイム、ＲＡＭ２１Ａの真のアクセス
タイムＴＡＡ及び各配線容量に係る遅延時間が含まれ
る。また、真のアクセスタイムＴＡＡとはＲＡＭマクロ
Ｍに試験クロック信号ＴCKが入力されてから、通常出力
ポートＰout に読出しデータ（試験出力データＤout ）
が出力されるまでの時間をいうものとする。

【００３９】すなわち、ステップＰ１でモード信号Ｔ／
Ａを選択する。この際に、試験システム装置の試験信号
出力部２３から被試験ゲートアレイ２６の試験用回路１
１Ａやダミー試験用回路１２に各信号Ｔ／Ａ，ＴCK，Ｄ
IN，ＲCKが出力される。例えば、非試験／試験モード信
号Ｔ／Ａを「Ｈ」レベルにして、ＲＡＭマクロＭ１〜Ｍ
ｎを試験モードにする。これにより、試験切り換え回路
２１Ｂにより通常入力ポートＰinが切り離され、試験入
力配線Ｌin１側が選択される。

【００４０】次に、ステップＰ２で被試験ゲートアレイ
２６に非試験／試験モード信号Ｔ／Ａ，試験クロック信
号ＴCK，試験データＤIN及びレジスタクロックＲCKを供
給する。

【００４１】次いで、ステップＰ３で被試験ゲートアレ
イ２６から帰還するダミー出力信号ＤTCK 及び試験出力
データＤOUT の取得処理する。ここで、図７（ａ）に示
すように、試験クロック信号ＴCKはその試験クロック入
力端子Ｔ１の入力時刻ｔ１０を基準にすると、入力配線
容量等により遅延時間ＴＣ後の時刻ｔ１１に入力レジス
タ２１Ｂに到達する。この試験クロック信号ＴCKの立ち
上がりに同期して、真のアクセスタイムＴＡＡを要して
ＲＡＭ２１Ａが動作し、時刻ｔ１３で試験出力データＤ
OUT が読み出される。

【００４２】一方、レジスタクロックＲCKは時刻ｔ１２
でそのレジスタクロック入力端子Ｔ１に入力されたもの
とすれば、入力配線容量等により遅延時間ＴＲ後の時刻
ｔ１４にデータ出力レジスタ２２Ｃに到達する。ここ
で、データ出力レジスタ２２Ｃが試験データＤOUT を取
り込むためにはセットアップタイムＴＳを必要とする。

【００４３】その後、ステップＰ４で試験クロック信号
ＴCKとレジスタクロックＲCKとの時間差が縮小され、デ
ータ制御装置２５の期待値比較部２５Ｂにより、試験出
力データＤOUT とその評価基準となる期待値データとが
比較され、期待値に達した場合に、その時間差縮小が停
止され、その限界タイミングが得られる。

【００４４】ここで、図７（ａ）に示すように、ＲＡＭ
２１Ａの見かけ上のアクセスタイムＴＲＡＭは試験クロ
ック入力端子Ｔ３，レジスタクロック入力端子Ｔ１で見
た試験クロック信号ＴCKとレジスタクロックＲCKとの時
間差である。また、入力配線容量等により遅延時間Ｔ
Ｃ，真のアクセスタイムＴＡＡ，データ出力レジスタ２
２ＣのセットアップタイムＴＳ，見かけ上のアクセスタ
イムＴＲＡＭ及び入力配線容量等による遅延時間ＴＲと
の間には（１）式のような関係がある。

【００４５】 ＴＣ＋ＴＡＡ＋ＴＳ＝ＴＲＡＭ＋ＴＲ ・・・ (1) なお、第１の時間差データＤ１として、（１）式に係る
ＲＡＭ２１Ａの見かけ上のアクセスタイムＴＲＡＭが得
られる。

【００４６】次に、ステップＰ５で試験クロック信号Ｔ
CKとレジスタクロックＲCKとの時間差が最も縮小した第
１の時間差データＤ１の格納処理をする。ここで、第１
の時間差データＤ１は（１）式に係るＴＲＡＭデータで
あり、例えば、それが試験システム装置のメモリ部２５
Ｃに一時格納される。次にステップＰ１１で試験クロッ
クＴＣＬＫ１，２，…Ｍが選択されることにより被試験
回路が選択される。

【００４７】その後、ステップＰ６〜８で外部から見た
ダミーレジスタ２２Ｂの見かけ上セットアップタイムＴ
ＲＥＧの測定をする。すなわち、ステップＰ６で、試験
クロック信号ＴCK及びレジスタクロックＲCKが試験シス
テム装置の試験信号出力部２３から被試験ゲートアレイ
２６の試験用回路１１Ａやダミー試験用回路１２に出力
される。

【００４８】次いで、ステップＰ７で被試験ゲートアレ
イ２６から帰還するダミー出力信号ＤTCK の取得処理を
する。ここで、図７（ｂ）に示すように、試験クロック
信号ＴCKはその試験クロック入力端子Ｔ１の入力時刻ｔ
２０を基準にすると、入力配線容量等により遅延時間Ｔ
Ｃ後の時刻ｔ２２にダミーレジスタ２２Ｂに到達する。
一方、レジスタクロックＲCKは時刻ｔ２１でそのレジス
タクロック入力端子Ｔ１に入力されたものとすれば、入
力配線容量等により遅延時間ＴＲ後の時刻ｔ２３にダミ
ーレジスタ２２Ｂに到達する。ここで、ダミーレジスタ
２２ＢＫが試験クロック信号ＣＫを入力データと見なし
て取り込むには、セットアップタイムＴ５を必要とす
る。

【００４９】その後、ステップＰ８で試験クロック信号
ＴCKとレジスタクロックＲCKとの時間差を縮小させる。
この際に、データ制御装置２５の期待値比較部２５Ｂに
より、出力時の試験クロック信号ＴCK，すなわちダミー
出力信号ＤTCK とその期待値となる入力時の試験クロッ
ク信号ＴCKとが比較される。なお、期待値に達した場合
に、その時間差縮小が停止され、その限界タイミングが
得られる。

【００５０】ここで、図７（ｂ）に示すように、ダミー
レジスタ２２Ｂの見かけ上セットアップタイムＴＲＥＧ
は試験クロック入力端子Ｔ１，レジスタクロック入力端
子Ｔ１で見た試験クロック信号ＴCKとレジスタクロック
ＲCKとの時間差である。また、入力配線容量等により遅
延時間ＴＣ，ダミーレジスタ２２Ｂの真のセットアップ
タイムＴＳ，見かけ上のダミーレジスタ２２Ｂのセット
アップタイムＴＲＥＧ及び入力配線容量等による遅延時
間ＴＲとの間には（２）式のような関係がある。

【００５１】 ＴＣ＋ＴＳ＝ＴＲＥＧ＋ＴＲ ・・・ (2) なお、ダミーレジスタ２２Ｂとデータ出力レジスタ２２
Ｃとは、その形状や配置条件が互いに近似して設けられ
ることからそのセットアップタイムＴＳがほぼ等しい。
また、ダミー情報の一例となる第２の時間差データＤ２
として、（２）式に係るダミーレジスタ２２Ｂの見かけ
上のセットアップタイムＴＲＥＧが得られる。

【００５２】次に、ステップＰ９で第１，第２の時間差
データＤ１，Ｄ２に基づいて真のアクセスタイムＴＡＡ
の算出処理をする。この際に、例えば、試験システム装
置のＣＰＵ２５Ｅにより、（１），（２）式の差の演算
処理が行われ、外部から直接測定できない未知数である
遅延時間ＴＣ，ＴＲ及びセットアップタイムＴＳが消去
され、（３）式のように真のアクセスタイムＴＡＡが求
値される。

【００５３】 ＴＡＡ＝ＴＲＡＭ−ＴＲＥＧ ・・・ (3) その後、ステップＰ１０で当該被試験ゲートアレイ２６
の試験評価をする。これにより、ダミー試験用回路１２
が設けられたＲＡＭ内蔵ゲートアレイ２６のＲＡＭマク
ロＭ１のアクセスタイムＴＡＡを評価することができ
る。

【００５４】このようにして、本発明の実施例に係るＲ
ＡＭ内蔵ゲートアレイの試験方法によれば、図６に示す
ように、ステップＰ４，Ｐ８で第１，第２の時間差デー
タＤ１，Ｄ２が取得される。

【００５５】このように本実施例によれば、必要とする
回路だけを駆動して、試験を行なうことができるため、
駆動される回路を必要最小限にとどめることができ、し
たがって、電源の変動を最小限にでき、正確な遅延時間
を計測できる。

【００５６】図７に本発明の第２実施例のＲＡＭ内蔵ゲ
ートアレイの構成図を示す。同図中、図２と同一構成部
分には同一符号を付し、その説明は省略する。

【００５７】本実施例では試験用クロック信号ＴCKを単
一とし、試験用クロック入力バッファを介して入力し、
新たに試験回路選択用にインヒビット端子ＴINHB1 〜Ｔ
INHBm を設けてなる。

【００５８】インヒビット端子ＴINHB1 〜ＴINHBm はイ
ンヒビット入力バッファＢＦ１〜ＢＦｍを介してＲＡＭ
マクロ部Ｍ’に接続されている。

【００５９】図８に本発明の第２実施例のＲＡＭマクロ
部Ｍ’の構成図を示す。本実施例のＲＡＭマクロ部Ｍ’
はＲＡＭ部Ｍａ及び試験回路Ｍｂ’より構成され、ＲＡ
Ｍ部Ｍａの構成は第１実施例のものと同様の構成で、内
部がブロックＢＬＯＣＫ1-1〜ＢＬＯＣＫ1-M ，ＢＬＯ
ＣＫ2-1 〜ＢＬＯＣＫ2-M ，…ＢＬＯＣＫn-1 〜ＢＬＯ
ＣＫn-M にブロック分けされている。

【００６０】本実施例の試験回路Ｍｂ’は試験入力レジ
スタを１つの試験入力レジスタＲIN０及び、複数の試験
出力レジスタＲOUT1-1〜ＲOUTn-mで構成される。

【００６１】試験出力レジスタにＩＮＨＩＢＩＴ端子Ｔ
INHB1 〜ＴINHBM を設け、ＩＮＨＩＢＩＴ端子に与える
信号（ＩＮＨＩＢＩＴ信号）Ｓ-1〜Ｓ-MをＭ個のグルー
プにグループ分けし、測定を行う場合、測定するＢｌｏ
ｃｋに接続している試験出力レジスタのＩＮＨＩＢＩＴ
端子にのみＩＮＨＩＢＩＴ信号を与え、試験出力レジス
タに出力信号を取り込むことで、アクセスタイムを得
る。

【００６２】図９に本発明の第２実施例に係るＲＡＭ内
蔵ゲートアレイの試験システム装置の構成図を示す。

【００６３】同図中、図４と同一構成部分には同一符号
を付し、その説明は省略する。

【００６４】本実施例の試験システム装置は主に試験信
号出力部２３’の構成が第１実施例の試験システム装置
とは異なっており、試験信号出力部２３’の試験用クロ
ック信号の出力が単一とされる他、被試験回路を選択す
るインヒビット信号が出力される構成とされる。

【００６５】図１０に本発明の第２実施例に係るＲＡＭ
マクロ内蔵ゲートアレイの試験システム装置の試験動作
フローチャートを示す。同図中、図５と同一手順には同
一符号を付し、その説明は省略する。

【００６６】本実施例においては、ステップＰ１１で被
試験回路が選択されると選択された被試験回路が接続さ
れた試験出力レジスタのインヒビット信号をハイレベル
とした後（ステップＰ１１）、単一の試験用クロック信
号ＴCK及びレジスタクロックＲCKがゲートアレイに供給
される。このため、選択された被試験回路が接続された
試験出力レジスタが属するブロックの試験出力レジスタ
のみが動作状態となり、他の試験出力レジスタは非動作
状態となる。

【００６７】このように、インヒビット信号により第１
実施例と同様な状態を作り出すことができるため、第１
実施例同様な効果を奏する。

【００６８】

【発明の効果】上述の如く、本発明の請求項１乃至３に
よれば、必要最小限の回路を動作させることにより試験
が行なえ、電源変動が生じにくく、正常な状態で試験を
実行することができるため、正確に試験結果が得られる
と共に、試験しようとする回路に接続された系統の試験
手段のみを動作させるだけで必要な試験結果を得ること
ができ、不要な回路を動作させる必要がないため、試験
時の消費電力を低減させることができる等の特長を有す
る。

【００６９】また、請求項２によれば、試験用クロック
信号の切換えによって試験手段の選択ができ、不要な制
御信号なしに実現できる等の特長を有する。

【００７０】さらに請求項３によれば、単一の試験用ク
ロック信号で動作させることができるため、複数のクロ
ックを生成する必要がなく、実現できる等の特長を有す
る。

【００７１】請求項４によれば、前記複数系統の試験手
段のうち試験すべき被試験回路に接続された系統の試験
手段を動作させ、該被試験回路の試験を行うことによ
り、必要とする回路だけを動作させて試験を行なうこと
ができ、一度に大量の電流が消費されることがなく電源
の変動を低減でき、正常な状態で試験が行なえると共
に、試験する必要のない回路まで動作させる必要がない
ため、試験時の消費電力を低減できる等の特長を有す
る。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の第１実施例に係るＲＡＭマクロ内蔵ゲ
ートアレイのブロック図である。

【図３】本発明の第１実施例の要部のブロック図であ
る。

【図４】本発明の第１実施例に係るＲＡＭマクロ内蔵ゲ
ートアレイの試験システム装置の構成図である。

【図５】本発明の第１実施例に係るＲＡＭマクロ内蔵ゲ
ートアレイの試験システム装置の試験動作フローチャー
トである。

【図６】本発明の第１実施例に係るＲＡＭマクロ内蔵ゲ
ートアレイの試験動作タイミングチャートである。

【図７】本発明の第２実施例に係るＲＡＭマクロ内蔵ゲ
ートアレイのブロック図である。

【図８】本発明の第２実施例の要部のブロック図であ
る。

【図９】本発明の第２実施例のＲＡＭマクロ内蔵ゲート
アレイの試験システム装置の構成図である。

【図１０】本発明の第２実施例のＲＡＭマクロ内蔵ゲー
トアレイの試験システム装置の試験動作フローチャート
である。

【図１１】従来のＲＡＭマクロ内蔵ゲートアレイの構成
図である。

【図１２】従来のＲＡＭマクロ内蔵ゲートアレイの要部
の構成図である。

【図１３】従来のＲＡＭマクロ内蔵ゲートアレイのアク
セスタイム計測動作説明図である。

【符号の説明】

１ 内部回路 ２ 試験回路 ２-1〜２-m 試験手段 ２１ ゲートアレイ ２６ ＲＡＭ内蔵ゲートアレイ Ｍ ＲＡＭマクロ部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 入力信号に応じて所定の出力信号を出力
   する内部回路（１）と、試験用クロック信号に基づいて
   動作し、該内部回路（１）の動作試験を行なう試験回路
   （２）とが内蔵された半導体装置において、 前記試験回路は夫々独立に動作する複数系統の試験手段
   （２-1〜２-m）を備えたことを特徴とする半導体装置。
2. 【請求項２】 前記複数系統の試験手段（２-1〜２-m）
   は夫々に試験用クロック信号が供給され、供給された試
   験用クロック信号に基づいて夫々の系統に接続された被
   試験回路の動作試験を行うことを特徴とする請求項１記
   載の半導体装置。
3. 【請求項３】 前記複数系統の試験手段（２-1〜２-m）
   は各系統毎にその動作を制御する動作制御信号が供給さ
   れ、該動作制御信号に基づいて各系統に接続された被試
   験回路の動作試験を行うことを特徴とする請求項１又は
   ２記載の半導体装置。
4. 【請求項４】 前記複数系統の試験手段（２-1〜２-m）
   のうち試験すべき被試験回路に接続された系統の試験手
   段を動作させ、該被試験回路の試験を行うことを特徴と
   する請求項１乃至３のいずれか一項記載の半導体装置の
   試験方法。