JP3057760B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3057760B2 JP3057760B2 JP2340108A JP34010890A JP3057760B2 JP 3057760 B2 JP3057760 B2 JP 3057760B2 JP 2340108 A JP2340108 A JP 2340108A JP 34010890 A JP34010890 A JP 34010890A JP 3057760 B2 JP3057760 B2 JP 3057760B2
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- Japan
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- test
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- semiconductor device
- circuit
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置のテスト法に関し、特にBIST付き
RAMマクロセルを複数個有する場合のゲートアレイ方式
半導体装置のテスト法に関する。
RAMマクロセルを複数個有する場合のゲートアレイ方式
半導体装置のテスト法に関する。
［従来の技術］ 従来、RAM等のマクロセルを含むゲートアレイの種類
としては、特定RAMのマクロパターンを有するRAM付きゲ
ートアレイ及びゲートアレイセルの組合せを利用してRA
Mマクロを構成するSOG型ゲートアレイが知られていた。
としては、特定RAMのマクロパターンを有するRAM付きゲ
ートアレイ及びゲートアレイセルの組合せを利用してRA
Mマクロを構成するSOG型ゲートアレイが知られていた。
この條ゲートアレイにおいて、通常RAMマクロセルの
試験では、データ入力、データ出力、書き込み信号入
力、アドレス入力等を他の一般入力、出力信号ピンと外
部端子と共用して実施する。すなわちテストモード時に
おいては、外部から直接にデータ等の入力を行い、RAM
を動作させてテストを行ってきた。
試験では、データ入力、データ出力、書き込み信号入
力、アドレス入力等を他の一般入力、出力信号ピンと外
部端子と共用して実施する。すなわちテストモード時に
おいては、外部から直接にデータ等の入力を行い、RAM
を動作させてテストを行ってきた。
また、テストに必要な信号を内部で発生させるテスト
（BIST）回路をともなったRAMを使用した場合でも、個
々の回路内で閉じたテストをそれぞれ実行していた。
（BIST）回路をともなったRAMを使用した場合でも、個
々の回路内で閉じたテストをそれぞれ実行していた。
［発明が解決しようとする課題］ 近年、SOG型ゲートアレイ構成が、増加しており、構
成が異なるRAMを複数固有するSOG型ゲートアレイも登場
している。しかしながら、このようなRAMを複数有して
いると、個別にテストが実行されるのでテストに必要と
するピン数が増加するという問題点があった。テスト入
力を通常の入力、出力信号とテスト信号を共用化するに
しても、共用されるピンに付随して設けられた分岐回路
が性能を悪化させるという欠点がある。またBIST回路を
用いたとしても、RAMの構成などが異なるとテスト入力
を共用化することは困難であった。
成が異なるRAMを複数固有するSOG型ゲートアレイも登場
している。しかしながら、このようなRAMを複数有して
いると、個別にテストが実行されるのでテストに必要と
するピン数が増加するという問題点があった。テスト入
力を通常の入力、出力信号とテスト信号を共用化するに
しても、共用されるピンに付随して設けられた分岐回路
が性能を悪化させるという欠点がある。またBIST回路を
用いたとしても、RAMの構成などが異なるとテスト入力
を共用化することは困難であった。
［課題を解決するための手段］ 本願発明の要旨は、記憶回路として機能する複数のマ
クロセルを有する半導体装置において、上記複数のマク
ロセルにそれぞれ付随して設けられた複数のテスト回路
と、各々の前記テスト回路からの出力を受ける良否判定
回路とを備え、前記複数のテスト回路は前記半導体装置
外部から供給されるテストイネ−ブル信号により直接同
時に活性化され外部から供給されるテストクロックに応
答して対応したマクロセルにテストデ−タと制御信号を
供給し、マクロセルからの応答に基づきマクロセルの記
憶回路の構成によらない期待値を表す信号を出力し、前
記良否判定回路は前記複数のテスト回路からの各々の出
力に基づき前記半導体装置の良否を判断しその結果を外
部に出力することである。
クロセルを有する半導体装置において、上記複数のマク
ロセルにそれぞれ付随して設けられた複数のテスト回路
と、各々の前記テスト回路からの出力を受ける良否判定
回路とを備え、前記複数のテスト回路は前記半導体装置
外部から供給されるテストイネ−ブル信号により直接同
時に活性化され外部から供給されるテストクロックに応
答して対応したマクロセルにテストデ−タと制御信号を
供給し、マクロセルからの応答に基づきマクロセルの記
憶回路の構成によらない期待値を表す信号を出力し、前
記良否判定回路は前記複数のテスト回路からの各々の出
力に基づき前記半導体装置の良否を判断しその結果を外
部に出力することである。
［発明の作用］ 本発明の構成によると、テスト回路はテストクロック
信号及びテストイネーブル信号を入力し、マクロセルの
記憶回路の構成によらない期待値を表すテスト信号を出
力し、良否判定回路がテスト信号に基づき半導体装置と
しての良否を判断する。
信号及びテストイネーブル信号を入力し、マクロセルの
記憶回路の構成によらない期待値を表すテスト信号を出
力し、良否判定回路がテスト信号に基づき半導体装置と
しての良否を判断する。
［実施例］ 第１図は第１実施例を示すブロック図であり、ゲート
アレイは複数のRAM12,13,17を含んで半導体チップ11上
に集積されている。各RAM12,13はその動作のみを制御
し、かつRAM出力をマルチプレクサにより出力するBIST
回路12a,13a,17aが付随して設けられている。各BIST回
路12a,13a,17aの出力は良否判定回路としての比較器18
に接続されており、第２図に示されているように、アド
レス発生部23はテストイネーブル信号22で活性化されテ
ストクロック信号21により歩進するアドレスを出力す
る。タイミング発生部27もテストイネーブル信号により
活性化されアドレスの歩進ごとにタイミング信号を発生
し、このタイミング信号に同期して、ライトデータ発生
部24はRAM12,13,17にテスト書き込みデータを、ライト
パルス発生部25はRAM12,13,17のテスト書き込みパルス
発生部にタイミング信号を供給する。RAM12,13,17から
出力されるデータは出力第１次比較器26に供給され、比
較器18に送られる。比較器18はBIST回路12a,13a,17aか
ら送られて來る信号を比較して良否を判定し、その結果
をピン16に出力する。
アレイは複数のRAM12,13,17を含んで半導体チップ11上
に集積されている。各RAM12,13はその動作のみを制御
し、かつRAM出力をマルチプレクサにより出力するBIST
回路12a,13a,17aが付随して設けられている。各BIST回
路12a,13a,17aの出力は良否判定回路としての比較器18
に接続されており、第２図に示されているように、アド
レス発生部23はテストイネーブル信号22で活性化されテ
ストクロック信号21により歩進するアドレスを出力す
る。タイミング発生部27もテストイネーブル信号により
活性化されアドレスの歩進ごとにタイミング信号を発生
し、このタイミング信号に同期して、ライトデータ発生
部24はRAM12,13,17にテスト書き込みデータを、ライト
パルス発生部25はRAM12,13,17のテスト書き込みパルス
発生部にタイミング信号を供給する。RAM12,13,17から
出力されるデータは出力第１次比較器26に供給され、比
較器18に送られる。比較器18はBIST回路12a,13a,17aか
ら送られて來る信号を比較して良否を判定し、その結果
をピン16に出力する。
第３図は本発明の実施例であり、比較回路の他にスピ
ード測定用のフリップフロップ35a〜35cを含めた良否判
定回路3Aとしての比較器36の例である。図において、31
は半導体チップ、37はテストクロック、38はテストイネ
ーブル信号、32〜34はRAM、32a〜34aはBISはＴ回路であ
る。回路動作は第１実施例と同様なので省略する。
ード測定用のフリップフロップ35a〜35cを含めた良否判
定回路3Aとしての比較器36の例である。図において、31
は半導体チップ、37はテストクロック、38はテストイネ
ーブル信号、32〜34はRAM、32a〜34aはBISはＴ回路であ
る。回路動作は第１実施例と同様なので省略する。
［発明の効果］ 本発明は以上説明したように、ワードビット構成によ
らないテスト出力とするテスト回路と良否判定回路によ
り、良否判定の簡易化を図ることができ、またテスト端
子数の削減という効果を有する。さらにテストプログラ
ムテストパターンの生成等の工数の削減されるという効
果を有する。
らないテスト出力とするテスト回路と良否判定回路によ
り、良否判定の簡易化を図ることができ、またテスト端
子数の削減という効果を有する。さらにテストプログラ
ムテストパターンの生成等の工数の削減されるという効
果を有する。
第１図は第１実施例のブロック図、第２図はBIST回路を
示すブロック図、第３図は第２実施例のブロック図であ
る。 11……半導体チップ、 12,17,13……RAMマクロ、 14……テストクロック入力信号、 12a,13a,17a……BIST回路、 15……テストイネーブル信号、 16……テスト出力、 18……比較器良否判定比較器、 21……テストクロック信号、 22……テストイネーブル信号、 23……アドレス発生部、 24……ライトデータ発生部、 25……ライトパルス発生部、 26……出力第１次比較器、 27……タイミング発生部、 31……半導体チップ、 32,33,34……BIST付RAMマクロ、 35,35′,35″……フリップフロップ、 36……比較器、 37……テストクロック信号、 38……テストイネーブル信号、 39……テスト出力信号、 3A……フリップフロップ付良否判定回路。
示すブロック図、第３図は第２実施例のブロック図であ
る。 11……半導体チップ、 12,17,13……RAMマクロ、 14……テストクロック入力信号、 12a,13a,17a……BIST回路、 15……テストイネーブル信号、 16……テスト出力、 18……比較器良否判定比較器、 21……テストクロック信号、 22……テストイネーブル信号、 23……アドレス発生部、 24……ライトデータ発生部、 25……ライトパルス発生部、 26……出力第１次比較器、 27……タイミング発生部、 31……半導体チップ、 32,33,34……BIST付RAMマクロ、 35,35′,35″……フリップフロップ、 36……比較器、 37……テストクロック信号、 38……テストイネーブル信号、 39……テスト出力信号、 3A……フリップフロップ付良否判定回路。
Claims (1)
- 【請求項１】記憶回路として機能する複数のマクロセル
を有する半導体装置において、上記複数のマクロセルに
それぞれ付随して設けられた複数のテスト回路と、各々
の前記テスト回路からの出力を受ける良否判定回路とを
備え、前記複数のテスト回路は前記半導体装置外部から
供給されるテストイネ−ブル信号により直接同時に活性
化され外部から供給されるテストクロックに応答して対
応したマクロセルにテストデ−タと制御信号を供給し、
マクロセルからの応答に基づきマクロセルの記憶回路の
構成によらない期待値を表す信号を出力し、前記良否判
定回路は前記複数のテスト回路からの各々の出力に基づ
き前記半導体装置の良否を判断しその結果を外部に出力
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340108A JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340108A JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04208880A JPH04208880A (ja) | 1992-07-30 |
| JP3057760B2 true JP3057760B2 (ja) | 2000-07-04 |
Family
ID=18333797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340108A Expired - Lifetime JP3057760B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3057760B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5553082A (en) * | 1995-05-01 | 1996-09-03 | International Business Machines Corporation | Built-in self-test for logic circuitry at memory array output |
| TW384477B (en) * | 1997-06-23 | 2000-03-11 | Samsung Electronics Co Ltd | Merged memory logic semiconductor device, memory test control circuit and memory test method |
| JP4481588B2 (ja) | 2003-04-28 | 2010-06-16 | 株式会社東芝 | 半導体集積回路装置 |
| JP2006252702A (ja) * | 2005-03-11 | 2006-09-21 | Nec Electronics Corp | 半導体集積回路装置及びその検査方法 |
| JP2007294015A (ja) * | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路、及びｂｉｓｔ回路設計方法 |
-
1990
- 1990-11-30 JP JP2340108A patent/JP3057760B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04208880A (ja) | 1992-07-30 |
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