JP2006252702A - 半導体集積回路装置及びその検査方法 - Google Patents

Abstract

【課題】メモリのテスト時間の短縮
【解決手段】本発明に係る半導体集積回路装置１００は、複数のメモリと、判定回路３０とを備える。複数のメモリの各々は、不良救済の可否を調べ可否を示す救済可否信号ＳＲを出力するＢＩＳＴ回路２０を有する。判定回路３０は、複数のメモリのそれぞれから出力される救済可否信号ＳＲに基いて、その複数のメモリの全てを救済できるか否かを一括して判定する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特に、リダンダンシセルを有するメモリを備えた半導体集積回路装置及びその検査方法に関する。

半導体集積回路装置（ＬＳＩ）の分野において、メモリのテスト時間の短縮を図る技術として、ＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）が知られている。この技術によれば、検査用のテストパターンを発生させ、また、そのテストパターンに応じた出力が得られるか判定するＢＩＳＴ回路が、予めチップ内に組み込まれる。メモリの検査時、このＢＩＳＴ回路を動作させることによって、メモリ全体として不具合があるかどうかが検出され、その結果が出力される。

また、メモリの歩留まりを向上させる技術としてリダンダンシ方式が知られている。この技術によれば、リダンダンシセル及び救済用ワード線あるいは救済用ビット線が、予めメモリセルアレイに作りこまれる。不良メモリセルがつながっているワード線またはビット線を、救済用ワード線または救済用ビット線で置き換えることによって、その不良メモリセルが救済される。

特許文献１には、メモリが救済可能かどうかを判定する救済可否判定機能を有する半導体集積回路装置が開示されている。メモリは、カラム方向に一組の救済用の冗長ラインを持つ。テストパターン発生部は、メモリに対して特定のテストパターンを発生する。比較部は、メモリからの出力を読み出してメモリに不良セルが存在するか否かを判定する。第１のデータ記憶部は、メモリの検査時、テストパターン発生部からメモリへ入力される信号及び比較部からのビット毎の良否判定信号を取り込み、メモリ周辺の論理の検査時、メモリへの入力信号を観測するために用いられる。第２のデータ記憶部は、比較部の出力信号を入力して故障の有無の状態を示す。第２のデータ記憶部の値に応じて、第１のデータ記憶部に保持されたデータがホールドされる。救済可否判定部は、第１のデータ記憶部への入力と第１のデータ記憶部からの出力とを入力とし、メモリが救済可能かどうか判定する。

特開２００４−３１０９５１号公報

近年、一の半導体チップに搭載されるメモリの数は増加してきており、その数が１００〜２００に達する場合もある。メモリのテストが１つずつ行われると、検査にかかる時間が膨大になる。例えば、１０個のメモリが１つのチップに含まれる場合、その１つのチップに対してテストが１０回繰り返される必要がある。特に、不良を有しているチップはまれであるため、ほとんどのチップに対して、１０回のテストが繰り返される必要がある。メモリのテスト時間を短縮することができる技術が望まれる。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体集積回路装置（１００）は、複数のメモリ（１、２、３）と、判定回路（３０）とを備える。複数のメモリ（１、２、３）の各々は、不良救済の可否を調べ可否を示す救済可否信号（ＳＲ）を出力するＢＩＳＴ回路（２０）を有する。判定回路（３０）は、複数のメモリ（１、２、３）のそれぞれから出力される救済可否信号（ＳＲ）に基いて、その複数のメモリ（１、２、３）の全てを救済できるか否かを判定する。

このように、本発明に係るメモリ（１、２、３）は救済可否判定機能を有し、且つ、すべてのメモリ（１、２、３）の救済可否が一括して判定される。よって、メモリのテスト時間が短縮される。

本発明に係る半導体集積回路及びその検査方法によれば、メモリのテスト時間が短縮される。

添付図面を参照して、本発明による半導体集積回路装置及びその検査方法を説明する。

図１は、本発明に係る半導体集積回路装置の構成を示すブロック図である。この半導体集積回路装置１００は、複数のメモリ部と、その複数のメモリ部に接続された判定回路３０及び終了検知回路４０とを備えている。図１には、複数のメモリ部として、第１メモリ１、第２メモリ２、及び第３メモリ３が示されている。

複数のメモリ部（１、２、３）の各々は、ＢＩＳＴ（Built-in Self Test）機能を有している。すなわち、第１メモリ１、第２メモリ２、及び第３メモリ３の各々は、メモリ（メモリセルアレイ）１０と、そのメモリ１０を自動的に検査するためのＢＩＳＴ回路２０を備えている。このように、本明細書においては、このＢＩＳＴ機能を有するメモリが、単に「メモリ」と参照される場合がある。その場合、メモリ（１、２、３）には、メモリセルアレイ１０やドライバだけでなく、ＢＩＳＴ回路２０まで含まれるとする。

メモリセルアレイ１０は、所定の制御信号Ｃｏｎｔにより活性化される。また、アドレス信号Ａｄｄにより指定されたアドレスに、入力データＤｉｎが書き込まれる。また、アドレス信号Ａｄｄにより指定されたアドレスから、出力データＤｏｕｔが読み出される。また、本発明に係るメモリセルアレイ１０は、リダンダンシセルアレイ（リダンダンシセル群）を備えている。リダンダンシセルは、冗長ワード線（救済用ワード線）あるいは冗長ビット線（救済用ビット線）に接続される。不良メモリセルがつながっているワード線またはビット線を、冗長ワード線または冗長ビット線で置き換えることによって、その不良メモリセルが救済される。すなわち、メモリの歩留まりが向上する。

本発明に係るＢＩＳＴ回路２０は、上記不良メモリセルを救済可能か否かを判定する「救済可否判定機能」を有している。言い換えれば、ＢＩＳＴ回路２０は、不良救済の可否を調べ、その可否を示す「救済可否信号ＳＲ」を出力する。具体的には、ＢＩＳＴ回路２０は、メモリセルアレイ１０内の不良セル群の数及びアドレスを検出し、その不良セル群を上記リダンダンシセル群で置換可能か否かの判定を行う。そして、ＢＩＳＴ回路２０は、その判定の結果を救済可否信号ＳＲとして出力する。

更に具体的には、ＢＩＳＴ回路２０は、テストパターン発生部２１、比較部２２、及び救済可否判定部２３を含んでいる。ＢＩＳＴ制御信号（BIST Cont.）が入力されると、ＢＩＳＴ回路２０は活性化され、テストパターン発生部２１は、メモリセルアレイ１０に対して所定のテストパターンを発生する。そのテストパターンは、アドレスデータ、ライトコマンド、リードコマンド、及びテストデータの組み合わせで構成される。アドレスデータで示されたメモリセルにテストデータが書き込まれ、またそのメモリセルからデータが読み出され、その読み出された出力データは、ＢＩＳＴ回路２０の比較部２２に入力される。

比較部２２は、また、テストパターン発生部２１からテストパターンを入力する。比較部２２は、テストパターンから期待される期待値と、メモリセルからの出力データを比較することによって、そのメモリセルが不良かどうかを判定する。比較部２２は、あるメモリセルの不良を検知すると、その旨を示す検知信号を救済可否判定部２３に出力する。救済可否判定部２３は、その時のアドレスデータをテストパターン発生部２１から受け取ることによって、不良が検知された不良セルのアドレスを知ることができる。以上の動作が、予め設定されたテストパターンの数だけ繰り返される。

救済可否判定部２３は、不良が検知された不良セル群の数とアドレスに基づいて、その不良セル群をリダンダンシセル群で置換可能か否かの判定を行う。そして、救済可否判定部２３は、その判定の結果を救済可否信号ＳＲとして出力する。図２及び図３は、救済可否を判定する方法を説明するための図である。図２及び図３に示される例においては、簡単のため、８本のビット線Ｂ０〜Ｂ７、及び１本の冗長ビット線ＢＲが示されている。尚、冗長ビット線の数は１本に限られない。また、冗長ビット線の代わりに、冗長ワード線が用いられてもよい。

図２に示された例においては、ＢＩＳＴ回路２０によるテストの結果、１本のビット線Ｂ３上にのみ不良ビットが検出されたとする。不良ビットが１本のビット線Ｂ３上のみに存在するため、そのビット線Ｂ３を冗長ビット線ＢＲで置き換えることによって、そのメモリを救済することが「可能」である。従って、救済可否判定部２３は、救済可否信号ＳＲとして“１”を出力する。図３に示された例においては、ＢＩＳＴ回路２０によるテストの結果、２本のビット線Ｂ０、Ｂ３上に不良ビット群が検出されたとする。不良ビット群が２本のビット線Ｂ０、Ｂ３上に存在するため、それら不良ビット線を１本の冗長ビット線ＢＲで置き換えることができない。つまり、そのメモリを救済することが「不可能」である。従って、救済可否判定部２３は、救済可否信号ＳＲとして“０”を出力する。

メモリの検査時、以上に説明されたＢＩＳＴ回路２０を動作させることによって、メモリ全体として不具合があるかどうか検出される。検査対象のメモリに不具合が存在しない場合、ＢＩＳＴ回路２０はＰａｓｓ信号を出力し、不具合が存在する場合、ＢＩＳＴ回路２０はＦａｉｌ信号を出力する。更に、本発明に係るＢＩＳＴ回路２０は、その不具合をリダンダンシにより救済可能かどうかを示す救済可否信号ＳＲを出力する。そして、本発明に係る半導体集積回路装置１００によれば、全てのメモリ（１、２、３）から出力される救済可否信号ＳＲが、判定回路３０に入力される。

判定回路３０は、複数のメモリ（１、２、３）のそれぞれから救済可否信号ＳＲを受け取り、複数の救済可否信号ＳＲに基づいて、その複数のメモリの全てを救済できるか否かを判定する。すなわち、判定回路３０は、複数のメモリを救済可能かどうかを一括して判定する。そして、判定回路３０は、その一括判定の結果を示す一括判定信号ＳＢを外部に出力する。例えば、図１に示されるように、判定回路３０は、複数の救済可否信号ＳＲを入力とするＡＮＤ回路３１を含んでもよい。この場合、全てのメモリが救済可能（救済可否信号＝“１”）である時、一括判定信号ＳＢとして“１”が出力される。いずれかのメモリが救済不可能（救済可否信号＝“０”）である時、一括判定信号ＳＢとして“０”が出力される。

また、救済可能の場合に救済可否信号ＳＲとして“０”が出力され、救済不可能の場合に救済可否信号ＳＲとして“１”が出力されてもよい。この場合、判定回路３０は、複数の救済可否信号ＳＲを入力とするＯＲ回路を含んでもよい。この場合、全てのメモリが救済可能（救済可否信号＝“０”）である時、一括判定信号ＳＢとして“０”が出力される。いずかのメモリが救済不可能（救済可否信号＝“１”）である時、一括判定信号ＳＢとして“１”が出力される。半導体集積回路１００に接続されるテスタは、この一括判定信号ＳＢを検出して、この半導体集積回路１００が良品か不良品かを判定することができる。

また、図１に示される複数のメモリ（１、２、３）は、異なる記憶容量を有している場合がある。また、複数のメモリ（１、２、３）は、異なる動作速度を有している場合がある。これらの場合、ＢＩＳＴテストが終了するまでの時間は、メモリによって異なってくる。複数のメモリに対して救済可否を一括判定するためには、それぞれのメモリに対するＢＩＳＴの結果を待つ必要がある。そのため、本発明に係るＢＩＳＴ回路２０は、ＢＩＳＴテストが終了した場合に、終了信号ＳＥ（“１”）を外部に出力してもよい。従来のＢＩＳＴ回路では、そのような終了信号はＢＩＳＴ回路内部で用いられており、その終了信号に応答してＰａｓｓ／Ｆａｉｌ信号が出力されていた。本発明においては、その終了信号ＳＥが、外部にも出力されればよい。

図１に示されるように、各メモリ（ＢＩＳＴ回路２０）から出力された終了信号ＳＥは、終了検知回路４０に入力される。終了検知回路４０は、全てのメモリにおいてＢＩＳＴテストが終了した場合に、判定開始信号ＳＣを出力する。例えば、終了検知回路４０は、複数のメモリから終了信号ＳＥを受け取るＡＮＤ回路を含んでいる。全てのメモリから終了信号ＳＥ（“１”）を受け取った場合、判定開始信号ＳＣとして“１”が出力される。半導体集積回路１００に接続されるテスタは、その判定開始信号ＳＣに応答して、良品・不良品の判定をすればよい。

図４は、本発明に係る半導体集積回路装置１００の検査方法を要約的に示すフローチャートである。あるチップに対する検査が行われる場合、そのチップに含まれる全てのメモリに対してＢＩＳＴ制御信号（BIST Cont.）がセットされる（ステップＳ１）。これにより、全てのＢＩＳＴ回路２０が活性化され、全てのメモリに対して一括してＢＩＳＴテストが実行される（ステップＳ２）。あるメモリにおいて、不良セル群が救済不可能である判定されると、その時点でそのメモリに対するＢＩＳＴテストは終了する。全てのメモリから終了信号ＳＥが出力されると、終了検知回路４０から判定開始信号ＳＣが出力される（ステップＳ３）。この判定開始信号ＳＣに応答して、テスタは一括判定信号ＳＢを調べる（ステップＳ４）。半導体集積回路装置１００全体として救済可能である場合（ステップＳ４；Ｐａｓｓ）、その半導体集積回路装置１００は製品として採用される。半導体集積回路装置１００全体として救済不可能である場合（ステップＳ４；Ｆａｉｌ）、その半導体集積回路装置１００は不良品と判定され、次のチップに対する検査が実行される。

このように、本発明に係るメモリ（１、２、３）は救済可否判定機能を有し、且つ、すべてのメモリの救済可否が一括して判定される。よって、メモリのテスト時間が短縮される。近年、一の半導体チップに搭載されるメモリの数は増加してきており、その数が１００〜２００に達する場合もある。本発明によれば、全てのメモリに対して一斉にＢＩＳＴテストが実行され、且つ、全てのメモリの救済可否が一括して判定される。メモリのテストを１つずつ行う必要がないので、検査にかかる時間が短縮される。更に、本発明に係る半導体集積回路装置１００は、終了検知回路４０を備えているので、ＢＩＳＴテストの終了時間が異なる複数のメモリに対応することも可能である。

図５は、異なる記憶容量を有する複数のメモリを備えた半導体集積回路装置１００の構成を模式的に示している。この半導体集積回路装置１００は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）である。図５に示されるように、ＡＳＩＣによれば、一の半導体チップ２００内に、複数の機能ブロック２１０が含まれている。ＡＳＩＣにおいては、このような複数の機能ブロック２１０は、予めチップ内に形成され、下地層として提供される。その下地層の上のカスタマイズ層に、ユーザの設計に応じた配線が施され、所望のＬＳＩが完成する。複数の機能ブロック２１０の中には、メモリ２２０を含む機能ブロックも存在する。そのメモリ２２０の記憶容量は、そのメモリ２００を有している機能ブロック２１０がどのような機能を実現するかによって異なる。つまり、この半導体チップ２００には、記憶容量が異なり、ＢＩＳＴテストにかかる時間が異なり得る複数のメモリ２２０が含まれる。よって、本発明が適用されると好適である。

図６は、本発明が適用された機能ブロック２１０の構成を示すブロック図である。この機能ブロック２１０は、メモリ２２０及び所定の機能を実現する信号処理部２３０に加えて、本発明に係るＢＩＳＴ回路２０を備えている。このＢＩＳＴ回路２０は、上述の通り、救済可否判定機能を有している。複数の機能ブロック２１０のそれぞれから出力される複数の救済可否信号ＳＲは、図１に示された判定回路３０に入力される。判定回路３０は、複数の機能ブロック２１０に対して一括して救済可否判定を実行する。この判定回路３０は、半導体チップ２００内に設けられており、一括判定の結果を示す一括判定信号ＳＢを、半導体チップ２００に設けられたパッドから外部に出力する。

また、このＢＩＳＴ回路２０は、ＢＩＳＴテストが終了した時、終了信号ＳＥを外部に出力してもよい。図１に示されたように、各機能ブロック２１０（ＢＩＳＴ回路２０）から出力された終了信号ＳＥは、終了検知回路４０に入力される。この終了検知回路４０は、半導体チップ２００内に設けられており、全てのメモリにおいてＢＩＳＴテストが終了したことを示す判定開始信号ＳＣを、半導体チップ２００に設けられたパッドから外部に出力する。半導体チップ２００に接続されるテスタは、その判定開始信号ＳＣに応答して、良品・不良品の判定をすればよい。

以上に説明されたように、本発明に係る半導体集積回路装置１００及びその検査方法によれば、すべてのメモリの救済可否が一括して判定される。よって、メモリのテスト時間が短縮される。近年、一の半導体チップに搭載されるメモリの数は増加してきており、その数が１００〜２００に達する場合もある。本発明によれば、全てのメモリに対して一斉にＢＩＳＴテストが実行され、且つ、全てのメモリの救済可否が一括して判定される。メモリのテストを１つずつ行う必要がないので、検査にかかる時間が短縮される。更に、本発明に係る半導体集積回路装置１００は、終了検知回路４０を備えているので、ＢＩＳＴテストの終了時間が異なる複数のメモリに対応することも可能である。

図１は、本発明に係る半導体集積回路装置の構成を示すブロック図である。 図２は、救済可否を判定する方法を説明するための図である。 図３は、救済可否を判定する方法を説明するための図である。 図４は、本発明に係る半導体集積回路装置の検査方法を示すフローチャートである。 図５は、本発明に係る半導体チップの構成を示す模式図である。 図６は、本発明に係る機能ブロックの構成を示すブロック図である。

符号の説明

１ 第１メモリ
２ 第２メモリ
３ 第３メモリ
１０ メモリ
２０ ＢＩＳＴ回路
２１ テストパターン発生部
２２ 比較部
２３ 救済可否判定部
３０ 判定回路
３１ ＡＮＤ回路
４０ 終了検知回路
４１ ＡＮＤ回路
１００ 半導体集積回路装置
２００ 半導体チップ
２１０ 機能ブロック
２２０ メモリ
２３０ 信号処理部
ＳＲ 救済可否信号
ＳＢ 一括判定信号
ＳＥ 終了信号
ＳＣ 判定開始信号

Claims (15)

1. 不良救済の可否を調べ前記可否を示す救済可否信号を出力するＢＩＳＴ回路を有する複数のメモリと、
   前記救済可否信号に基いて前記複数のメモリの全てを救済できるか否かを判定する判定回路とを備える
   半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記判定回路は、前記複数のメモリから前記救済可否信号を受け取るＡＮＤ回路を含む
   半導体集積回路装置。
3. 請求項１に記載の半導体集積回路装置であって、
   前記判定回路は、前記複数のメモリから前記救済可否信号を受け取るＯＲ回路を含む
   半導体集積回路装置。
4. 請求項１乃至３のいずれかに記載の半導体集積回路装置であって、
   前記複数のメモリの各々は、リダンダンシセル群を有し、
   前記ＢＩＳＴ回路は、不良セル群を前記リダンダンシセル群で置換可能か否かの判定を行い、前記判定の結果を前記救済可否信号として出力する
   半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置であって、
   前記ＢＩＳＴ回路は、
   メモリセルに対してテストパターンを発生するテストパターン発生部と、
   前記メモリセルからの出力データと前記テストパターンから期待される期待値とを比較することによって、前記メモリセルの不良を検知する比較部と、
   前記比較部によって不良が検知された前記不良セル群の数とアドレスに基づいて、前記判定を行い、前記救済可否信号を出力する救済可否判定部と
   を有する
   半導体集積回路装置。
6. 請求項１乃至５のいずれかに記載の半導体集積回路装置であって、
   更に、前記複数のメモリに接続された終了検知回路を備え、
   前記ＢＩＳＴ回路は、テストが終了した場合に終了信号を前記終了検知回路に出力し、
   前記終了検知回路は、前記複数のメモリの全てから前記終了信号を受け取った場合に、判定開始信号を出力する
   半導体集積回路装置。
7. 請求項６に記載の半導体集積回路装置であって、
   前記複数のメモリは、記憶容量の異なる２つのメモリを少なくとも含む
   半導体集積回路装置。
8. 請求項６又は７に記載の半導体集積回路装置であって、
   前記終了検知回路は、前記複数のメモリから前記終了信号を受け取るＡＮＤ回路を含む
   半導体集積回路装置。
9. チップ内に設けられた複数の機能ブロックと、
   前記複数の機能ブロックのそれぞれに含まれる複数のメモリと、
   前記複数のメモリに接続された判定回路と
   を具備し、
   前記複数のメモリの各々は、不良救済の可否を調べ前記可否を示す救済可否信号を出力するＢＩＳＴ回路を有し、
   前記判定回路は、前記救済可否信号に基いて前記複数のメモリの全てを救済できるか否かを判定する
   半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置であって、
    更に、前記複数のメモリに接続された終了検知回路を備え、
    前記ＢＩＳＴ回路は、テストが終了した場合に終了信号を前記終了検知回路に出力し、
    前記終了検知回路は、前記複数のメモリの全てから前記終了信号を受け取った場合に、判定開始信号を出力する
    半導体集積回路装置。
11. 請求項１０に記載の半導体集積回路装置であって、
    前記複数のメモリは、記憶容量の異なる２つのメモリを少なくとも含む
    半導体集積回路装置。
12. 請求項１０又は１１に記載の半導体集積回路装置であって、
    前記終了検知回路は、前記チップ内に設けられた
    半導体集積回路装置。
13. 請求項１２に記載の半導体集積回路装置であって、
    前記終了検知回路は、前記判定開始信号を、前記チップに設けられたパッドから前記チップの外部へ出力する
    半導体集積回路装置。
14. （Ａ）複数のメモリを備える半導体集積回路装置を提供するステップと、
    ここで、前記複数のメモリの各々は、不良救済の可否を調べ前記可否を示す救済可否信号を出力するＢＩＳＴ回路を有し、
    （Ｂ）前記複数のメモリの全てに含まれる前記ＢＩＳＴ回路を活性化するステップと、
    （Ｃ）前記複数のメモリの全てからの前記救済可否信号に基づいて、前記半導体集積回路装置の救済可否を判定するステップと
    を有する
    半導体集積回路装置の検査方法。
15. 請求項１４に記載の半導体集積回路装置の検査方法であって、
    更に、（Ｄ）前記複数のメモリの全てにおけるＢＩＳＴテストが終了したことを判定するステップを有し、
    前記（Ｄ）ステップは、前記（Ｂ）ステップ及び前記（Ｃ）ステップの間に実行される
    半導体集積回路装置の検査方法。

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