KR100297709B1 - 다수개의메모리뱅크를구비하는반도체메모리장치의테스트방법및반도체메모리테스트장비 - Google Patents

다수개의메모리뱅크를구비하는반도체메모리장치의테스트방법및반도체메모리테스트장비 Download PDF

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Abstract

본 발명은 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법 및 반도체 테스트 장비를 개시한다. 이는 다수의 메모리 뱅크를 구비한 반도체 메모리 장치에 각 메모리 셀 어레이를 구분하기 위한 가상의 어드레스를 발생하고 상기 가상의 어드레스에 따라 물리적 어드레스의 메모리 셀에 저장된 데이터를 차례로 리드함으로써 패일(fail)된 메모리 셀이 어느 메모리 셀 어레이에 포함된 것인지 알 수 있다.

Description

다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 테스트 장비{Method for testing semiconductor memory device having plurality of memory banks & semiconductor memory test equipment}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 패일된 메모리 셀의 물리적 어드레스를 쉽게 알 수 있는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법 및 반도체 테스트 장비에 관한 것이다.
최근에는 메모리와 로직 회로를 결합한 복합 반도체 메모리 장치(Memory Merged with Logic, 이하 MML이라 칭함)의 개발이 급속하게 진행되고 있다.
메모리의 집적도가 증가될수록 리던던트 라인 분석(Redundant Line Analysys)을 진행함으로써 고수율을 기대할 수 있다.
이때 MML에 포함되는 메모리에서 데이터의 입출력핀은 ×64,×128,×256,×512,×1024 등 다중으로 구성되어 고속으로 동작한다. 이때 메모리 테스트 장비의 입출력 핀 수 한계로 인해 상기와 같은 다중 입출력 메모리를 테스트하지 못한다. 또한 로직 회로 테스트 장비는 ALPG(Algoritmic PatternGenerator)의 패턴 생성의 한계로 인해 고집적 메모리를 테스트하지 못한다.
따라서 현재는 모드 레지스터 셋(mode register set) 방법으로 메모리를 직접 접근(direct access)함으로써 다수개의 데이터 입출력 라인을 대표되는 데이터 출력핀에 할당하여 ×4,×8,×16등으로 메모리를 테스트한다.
예컨대 64개의 데이터 입출력 라인을 구비하는 16메가 디램은 직접 접근 테스트 모드에서 모드 레지스터 세팅으로 데이터 입출력 라인을 8:1로 멀티플렉서 제어(8 to 1 mux control)함으로써 8개의 데이터핀으로 데이터가 입력 또는 출력된다.
종래의 디램 테스트 장비는 에러 캐치부, 패턴 발생부, 비교부, 데이터 검출부로 이루어지고 상기 패턴 발생부에서 발생된 어드레스 패턴 및 데이터 패턴에 의해 각 메모리 셀에 데이터가 라이트(write)된 후 상기 데이터를 다시 리드(read)함으로써 각 메모리 셀이 패스(pass) 또는 패일(fail)인지 테스트된다.
따라서 상기 MML 및 동기식 디램(Synchronous DRAM)과 같이 다수의 메모리 뱅크를 가지는 반도체 메모리 장치에서는 각 메모리 뱅크가 구분되지 않음으로써, 상기 디램 테스트 장비로 각 메모리 셀을 테스트할 경우 어느 메모리 뱅크의 어느 메모리 셀에 패일이 발생하였는지 알 수 없다. 또한 MRS 모드 셋팅에 의해 데이터핀들 중 대표되는 데이터핀으로만 데이터가 출력되므로 어느 데이터 입출력선을 통해 데이터가 출력되었는지 알 수 없다.
도 1은 상기 다수의 메모리 뱅크를 구비하는 반도체 메모리 장치의 메모리 구조를 나타낸다.
상기 도 1을 참조하면, 상기 반도체 메모리 장치는 각각 8개의 메모리 블록(Block0 내지 Block7, Block8 내지 Block15)을 구비하는 제 1 및 제 2 메모리 뱅크(Bank1,Bank2)로 포함한다.
상기 메모리 블록들(Block0 내지 Block15)은 각각 2개의 메모리 셀 어레이를 구비하고 상기 각 메모리 셀 어레이는 9비트로 이루어진 로우 어드레스(X0 내지 X255 또는 X256 내지 X511), 8비트로 이루어진 칼럼 어드레스(Y0 내지 Y255), 상기 로우 어드레스와 상기 칼럼 어드레스로 이루어진 물리적 어드레스(physical address)에 할당된 메모리 셀들(도시하지 않음), 및 상기 메모리 셀에 패일이 발생할 경우 이를 리페어(repair)하기 위한 2개의 로우 리던던시 라인(RR)과 4개의 칼럼 리던던시 라인(CR)을 구비한다.
도 2는 상기 도 1에 도시된 반도체 메모리 장치가 테스트되는 동작을 설명하기 위한 개략도이다.
상기 도 2를 참조하면, 종래의 메모리 테스트 장비(12)는 에러 캐치부(22) 즉 에러 캐치 램(Error Catch RAM)을 포함하고, 상기 에러 캐치부(22)에는 반도체 메모리 장치(11)의 메모리 블록들에 대한 테스트 결과가 저장된다.
상세히 설명하면, 상기 에러 캐치 메모리(22)는 4개의 어드레스로 나뉘고 각 어드레스에는 메모리부(21)에서 패일된 메모리 셀의 물리적 어드레스(physical address)와 상기 물리적 어드레스의 메모리 셀로부터 데이터가 출력되는 데이터핀 번호, 즉 0 내지 3번 데이터 핀들(DQ0 내지 DQ3)중 어느 하나가 저장된다.
예컨대 상기 에러 캐치 메모리(22)의 첫 번째 어드레스에는 로우 어드레스의8번 비트(RA8)가 논리 로우이며 0 또는 3번 데이터핀(DQ0,DQ3)으로 데이터가 출력되는 0,2,8,10번 메모리 블록(Block0,Block2,Block8,Block10)에서 패일된 메모리 셀의 물리적 어드레스와 데이터핀 번호가 저장되고, 네 번째 어드레스에는 로우 어드레스의 8번 비트(RA8)가 논리 하이이며 1 또는 2번 데이터핀(DQ1,DQ2)으로 데이터가 출력되는 5,7,13,15번 메모리 블록(Block5,Block7,Block13,Block15)에서 패일된 메모리 셀의 물리적 어드레스와 데이터핀 번호가 저장된다.
상기 에러 캐치 메모리(22)에 저장된 정보에 의해 패일된 메모리 셀의 물리적 어드레스는 로우 리던던트 라인 또는 칼럼 리던던트 라인으로 대체된다.
그러나 이때 상기 에러 캐치 메모리(22)의 각 어드레스에는 4개의 메모리 블록에 대한 정보가 중첩되어 저장되므로 어느 하나 이상의 메모리 블록에서 패일이 발생하였는지 알 수 없는 문제점이 있다.
예컨대 상기 에러 캐치 메모리(22)의 첫 번째 어드레스에 데이터 패일 정보가 나타나면 상기 0,2,8,10번 메모리 블록들(Block0,Block2,Block8,Block10) 중 어느 메모리 블록의 메모리 셀이 패일인지 알 수 없다. 또한 상기 0,2,8,10번 메모리 블록들(Block0,Block2,Block8,Block10)에서 서로 다른 물리적 어드레스의 메모리 셀이 테스트될 경우 상기 에러 캐치 메모리(22)에는 상기 서로 다른 물리적 어드레스가 중첩되므로 실제로 데이터 패일이 발생한 물리적 어드레스도 알 수 없으므로 데이터 패일 비트 경향에 대한 불량 분석이 어렵다.
본 발명이 이루고자 하는 기술적 과제는, 다수개의 메모리 블록들과 메모리뱅크들을 구비하는 반도체 메모리 장치에서 어느 메모리 뱅크 어느 메모리 블록에 포함된 메모리 셀이 패일인지를 알 수 있는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같이 반도체 메모리 장치를 테스트하는 반도체 메모리 테스트 장비를 제공하는데 있다.
도 1은 상기 다수의 메모리 뱅크를 구비하는 반도체 메모리 장치의 메모리 구조를 나타낸다.
도 2는 상기 도 1에 도시된 반도체 메모리 장치가 테스트되는 동작을 설명하기 위한 개략도이다.
도 3은 본 발명에 의한 반도체 메모리 장치의 메모리 테스트 방법의 제 1 실시예를 설명하기 위해 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 개략적인 메모리 구조이다.
도 4는 상기 도 3에 도시한 반도체 메모리 장치의 메모리를 테스트하는 방법을 나타낸 순서도이다.
도 5는 본 발명에 의한 반도체 메모리 장치의 메모리 테스트 방법의 제 2 실시예를 설명하기 위해 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 개략적인 메모리 구조이다.
도 6은 상기 도 5에 도시된 0번 데이터핀(DQ0)으로 출력되는 메모리 셀 어레이들과 0 내지 7번 데이터 입출력선(IO0 내지 IO7)의 연결 관계를 나타낸다.
도 7은 상기 도 5에 도시된 0 내지 3번 데이터핀들(DQ0 내지 DQ3)에 연결된 0내지 3번 멀티플렉서들(MUX0 내지 MUX3)이다.
도 8은 상기 도 5에 도시한 반도체 메모리 장치의 메모리를 테스트하는 방법을 나타낸 순서도이다.
도 9는 본 발명에 의한 반도체 메모리 테스트 장비의 개략도이다.
도 10은 상기 도 9에 도시된 에러 캐치부(104)의 개략도이다.
상기 과제를 이루기 위하여 본 발명의 일면은, 로우 어드레스와 칼럼 어드레스로 이루어진 물리적 어드레스에 할당된 메모리 셀, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치의 메모리 테스트 방법에 있어서, 상기 메모리 뱅크들 중 어느 하나를 선택하고 상기 선택된 메모리 뱅크에 형성된 모든 물리적 제 1 어드레스에 할당된 메모리 셀들에 데이터를 라이트하는 제 1 단계, 상기 메모리 뱅크들 중 나머지를 차례로 선택하여 상기 제 1 단계를 진행하는 제 2 단계, 상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 제 3 단계, 상기 제 1 및 제 2 어드레스의 각 비트를 변화시키면서 상기 제 1 어드레스의 메모리 셀들에 저장된 데이터들을 데이터핀들을 통해 반도체 메모리 장치 외부로 차례로 리드하고 상기 리드된 데이터와 상기 제 1 또는 제 2 단계에서 이미 라이트된 데이터가 일치하지 않을 경우 상기 제 1 및 제 2 어드레스와 상기 데이터가 출력된 데이터핀 번호로 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지를 판단하는 제4 단계를 포함하며, 상기 제 2 어드레스는 상기 메모리 뱅크들과 메모리 블록들 각각을 구분하기 위한 어드레스인 것을 특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법을 제공한다.
상기 과제를 이루기 위하여 본 발명의 다른 일면은, 로우 어드레스와 칼럼 어드레스로 이루어진 물리적 어드레스에 할당된 메모리 셀, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치의 메모리 테스트 방법에 있어서, 상기 메모리 뱅크들 중 어느 하나를 선택하고 상기 선택된 메모리 뱅크에 형성된 모든 물리적 제 1 어드레스에 할당된 메모리 셀들에 데이터를 라이트하는 제 1 단계; 상기 메모리 뱅크들 중 나머지를 차례로 선택하여 상기 제 1 단계를 진행하는 제 2 단계; 상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 제 3 단계; 상기 제 1 및 제 2 어드레스의 각 비트를 변화시키면서 상기 제 1 어드레스의 메모리 셀들에 저장된 데이터들을 데이터핀들을 통해 반도체 메모리 장치 외부로 차례로 리드하고 상기 리드된 데이터와 상기 제 1 또는 제 2 단계에서 이미 라이트된 데이터가 일치하지 않을 경우 상기 제 1 및 제 2 어드레스와 상기 데이터가 출력된 데이터핀 번호로 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지를 판단하는 제 4 단계를 포함하며, 상기 제 2 어드레스는 상기 메모리 뱅크들과 각 메모리 셀 어레이에 할당된 데이터 입출력선들 각각을 구분하기 위한 어드레스인 것을 특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법을 제공한다.
상기 다른 과제를 이루기 위해 본 발명의 일면은, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치를 테스트하는 반도체 메모리 테스트 장비에 있어서, 상기 각 메모리 셀 어레이에서 상기 메모리 셀들 중 어느 하나를 지정하기 위해 로 어드레스와 칼럼 어드레스로 이루어진 물리적(physical) 제 1 어드레스와 상기 제 1 어드레스에 할당된 메모리 셀들에 라이트하기 위한 제 1 데이터를 발생하는 패턴 발생부, 상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 가상 어드레스 발생부, 상기 반도체 메모리 장치의 데이터핀들에서 출력된 데이터를 검출하는 데이터 검출부, 상기 데이터 검출부에서 검출된 제 2 데이터와 상기 제 1 데이터를 비교하여 패일된 데이터를 출력하는 데이터 핀 번호를 제 3 데이터로하여 출력하는 비교부, 및 상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터가 저장하는 에러 캐치부를 구비하고, 상기 제 2 어드레스는 상기 메모리 뱅크들과 메모리 블록들 각각을 구분하기 위한 어드레스이며, 상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 분석함으로써 어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지 판단하는 것을 특징으로 하는 반도체 메모리 테스트 장비를 제공한다.
상기 다른 과제를 이루기 위해 본 발명의 다른 일면은, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치를 테스트하는 반도체 메모리 테스트 장비에 있어서, 상기 각 메모리 셀 어레이에서 상기 메모리 셀들 중 어느 하나를 지정하기 위해 로 어드레스와 칼럼 어드레스로 이루어진 물리적(physical) 제 1 어드레스와 상기 제 1 어드레스에 할당된 메모리 셀들에 라이트하기 위한 제 1 데이터를 발생하는 패턴 발생부; 상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 가상 어드레스 발생부; 상기 반도체 메모리 장치의 데이터핀들에서 출력된 데이터를 검출하는 데이터 검출부; 상기 데이터 검출부에서 검출된 제 2 데이터와 상기 제 1 데이터를 비교하여 패일된 데이터를 출력하는 데이터 핀 번호를 제 3 데이터로하여 출력하는 비교부; 및 상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 저장하는 에러 캐치부를 구비하고, 상기 제 2 어드레스는 상기 메모리 뱅크들과 각 메모리 셀 어레이에 할당된 데이터 입출력선들 각각을 구분하기 위한 어드레스이며,상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 분석함으로써 어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지 판단되는 것을 특징으로 하는 반도체 메모리 테스트 장비를 제공한다.
따라서 본 발명에 의하면, 다수의 메모리 뱅크를 구비한 반도체 메모리 장치에서 패일된 메모리 셀이 어느 메모리 셀 어레이에 포함된 것인지 알 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 메모리 테스트 방법의 제 1 실시예를 설명하기 위한 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 개략적인 메모리 구조이다.
상기 도 3을 참조하면, 상기 반도체 메모리 장치의 메모리는 0내지 15번 메모리 블록들(Block0 내지 Block15)을 구비하는 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)을 포함한다.
예컨대 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)은 각각 8개의 메모리 블록, 즉 0 내지 7번 메모리 블록들(Block0 내지 Block7)과 8 내지 15번 메모리 블록들(Block8 내지 Block15)을 구비하고, 상기 메모리 블록들(Block0 내지 Block15)은 각각 2개의 메모리 셀 어레이를 구비한다.
상기 각 메모리 셀 어레이는 9비트(RA0 내지 RA8)의 로우 어드레스(X0 내지 X255 또는 X256 내지 X511)와 8비트(CA0 내지 CA7)의 칼럼 어드레스(Y0 내지 Y255)로 형성된 물리적 제 1 어드레스(ADDR1)와 상기 제 1 어드레스(ADDR1)에 할당된 메모리 셀들(도시하지 않음)을 포함하고, 그 각각의 메모리 셀에는 테스트 모드에서 대표되는 4개의 데이터핀들(DQ0 내지 DQ3) 중 어느 하나만을 통해 데이터가 라이트되거나 리드된다.
상기 각 메모리 블록(Block0 내지 Block15)에는 어느 하나 이상의 메모리 셀에 패일이 발생할 경우 이를 리페어하기 위한 2개의 리던던시 로우 라인(RR)과 4개의 리던던시 칼럼 라인(RC)을 구비한다.
이때 로우 어드레스의 9번 및 10번 비트(RA9,RA10)는 상기 메모리가 테스트될 경우 상기 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)의 0 내지 15번 메모리 블록들(Block0 내지 Block15) 각각에서 상기 제 1 어드레스(DDR1)에 할당된 메모리 셀들 어느 하나가 패일된 것인지를 판단하기 위한 가상의 제 2 어드레스(ADDR2)이다.
다시말해서 상기 제 2 어드레스(ADDR2) 중 RA10은 상기 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)울 구분하기 위한 비트이고 RA9는 상기 0 내지 7번 메모리 블록들(Block0 내지 Block7) 또는 상기 8 내지 15번 메모리 블록들(Block8 내지 Block15)을 구분하기 위한 비트이다.
도 4는 상기 도 3에 도시한 반도체 메모리 장치의 메모리를 테스트하는 방법을 나타낸 순서도이다.
상기 도 4를 참조하면, 먼저 제 1 단계는, 제 1 메모리 뱅크(Bank1)의 모든 물리적 제 1 어드레스(X0 내지 511, Y0 내지 Y255)에 할당된 메모리 셀들에 논리 로우("0") 또는 논리 하이("1")의 데이터를 라이트한다.
즉 0 내지 7번 메모리 블록(Block0 내지 Block7)에 데이터를 라이트한다.
제 2 단계는, 제 2 메모리 뱅크(Bank2)의 모든 제 1 어드레스(X0 내지 511, Y0 내지 Y255)에 할당된 메모리 셀들에 논리 로우("0") 또는 논리 하이("1")의 데이터를 라이트한다.
즉 8 내지 15번 메모리 블록(Block8 내지 Block7)에 데이터를 라이트한다. 제 3 단계는, 상기 메모리 블록 및 메모리 뱅크를 구분하기 위한 로우 어드레스 비트들(RA9,RA10)로 이루어진 가상의 제 2 어드레스(virtual address)를 발생한다.
이때 상기 제 2 어드레스는 2비트로서 00 내지 11이다.
제 4 단계는, 상기 제 2 어드레스가 00인 모든 물리적 어드레스(X0 내지 511, Y0 내지 Y255)에 할당된 메모리 셀들에 저장된 데이터를 리드한다. 그 결과 0,1,4,5번 메모리 블록(Block0,Block1,Block4,Block5)의 데이터가 리드된다.
제 5 단계는, 상기 제 2 어드레스가 01인 모든 물리적 어드레스(X512 내지 1023, Y0 내지 Y255)에 할당된 메모리 셀들에 저장된 데이터를 리드한다. 그 결과 2,3,6,7번 메모리 블록(Block2,Block3,Block6,Block7)의 데이터가 리드된다.
제 6 단계는, 상기 제 2 어드레스가 10인 모든 물리적 어드레스(X1024 내지 1537, Y0 내지 Y255)에 할당된 메모리 셀들에 저장된 데이터를 리드한다. 그 결과 8,9,12,13번 메모리 블록(Block8,Block9,Block12,Block13)의 데이터가 리드된다.
제 7 단계는, 상기 제 2 어드레스가 11인 모든 물리적 어드레스(1538 내지 2047, Y0 내지 Y255)에 할당된 메모리 셀들에 저장된 데이터를 리드한다. 그 결과 10,11,14,15번 메모리 블록(Block10,Block11,Block14,Block15)의 데이터가 리드된다.
상기 제 4 내지 7단계 후 또는 각 단계에서 데이터핀을 통해 리드된 데이터는 상기 제 1 또는 제 2 단계에서 라이트한 데이터와 비교됨으로써 패일된 메모리 셀이 포함된 메모리 블록, 메모리 뱅크, 및 물리적 어드레스를 찾을 수 있다. 다시말해서 상기 4 내지 7단계는 상기 제 2 어드레스의 비트를 증가시키면서 상기 각 메모리 블록에 저장된 데이터를 0 내지 3번 데이터핀들(DQ0 내지 DQ3)을 통해 리드함으로써 상기 0 내지 15번 메모리 블록들(Block0 내지 Block15)의 메모리 셀이 패쓰 또는 패일인지 테스트한다.
상기 제 4 단계를 상세히 설명하면 다음과 같다.
먼저 로우 어드레스의 8번 비트(RA8)가 0이면, 0번 메모리 블록(Block0)의 데이터는 0 및 3번 데이터핀(DQ0,DQ3)으로 출력되고 4번 메모리 블록(Block4)의 데이터는 1 및 2번 데이터핀(DQ1,DQ2)으로 출력된다. 따라서 상기 0 내지 3번 데이터핀들(DQ0 내지 DQ3)로 출력된 데이터와 상기 제 1 단계에서 라이트한 데이터를 비교함으로써 상기 0 및 4번 메모리 블록(Block0,Block4)의 어느 물리적 어드레스의 메모리 셀에서 데이터 패일이 발생하였는지 알 수 있다. 이어서 로우 어드레스의 8번 비트(RA8)가 1이면, 1번 메모리 블록(Block1)의 데이터는 0 및 3번 데이터핀(DQ0,DQ3)으로 출력되고 5번 메모리 블록(Block5)의 데이터는 1 및 2번 데이터핀(DQ1,DQ2)으로 출력된다. 따라서 상기 0 내지 3번 데이터핀들(DQ0 내지 DQ3)로 출력된 데이터와 상기 제 1 단계에서 라이트한 데이터를 비교함으로써 상기 1 및 5번 메모리 블록(Block1,Block5)의 어느 물리적 어드레스의 메모리 셀에서 데이터 패일이 발생하였는지 알 수 있다.
그리고 상기 제 7 단계를 상세히 설명하면 다음과 같다.
먼저 로우 어드레스의 8번 비트(RA8)가 0이면, 10번 메모리 블록(Block10)의 데이터는 0 및 3번 데이터핀(DQ0,DQ3)으로 출력되고 14번 메모리 블록(Block14)의 데이터는 1 및 2번 데이터핀(DQ1,DQ2)으로 출력된다. 따라서 상기 0 내지 3번 데이터핀들(DQ0 내지 DQ3)로 출력된 데이터와 상기 제 2 단계에서 라이트된 데이터를 비교함으로써 상기 10 및 14번 메모리 블록(Block10,Block14)의 어느 물리적 어드레스의 메모리 셀에서 데이터 패일이 발생하였는지 알 수 있다. 이어서 로우 어드레스의 8번 비트(RA8)가 1이면, 11번 메모리 블록(Block11)의 데이터는 0 및 3번 데이터핀(DQ0,DQ3)으로 출력되고 15번 메모리 블록(Block15)의 데이터는 1 및 2번 데이터핀(DQ1,DQ2)으로 출력된다. 따라서 상기 0 내지 3번 데이터핀들(DQ0 내지 DQ3)로 출력된 데이터와 상기 제 2 단계에서 라이트된 데이터를 비교함으로써 상기 11 및 15번 메모리 블록(Block11,Block15)의 어느 물리적 어드레스의 메모리 셀에서 데이터 패일이 발생하였는지 알 수 있다.
상기 5 및 6단계는 상기 4 및 7단계의 설명으로 알 수 있으므로 생략한다.
도 5는 본 발명에 의한 반도체 메모리 장치의 메모리 테스트 방법의 제 2 실시예를 설명하기 위해 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 개략적인 메모리 구조이다.
상기 도 5를 참조하면, 상기 반도체 메모리 장치의 메모리는 0내지 15번 메모리 블록들(Block0 내지 Block15)을 구비하는 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)을 포함한다.
예컨대 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2)은 각각 8개의 메모리 블록, 즉 0 내지 7번 메모리 블록들(Block0 내지 Block7)과 8 내지 15번 메모리 블록들(Block8 내지 Block15)을 구비하고, 상기 메모리 블록들(Block0 내지 Block15)은 각각 2개의 메모리 셀 어레이를 구비한다.
상기 각 메모리 셀 어레이는 9비트(RA0 내지 RA8)의 로우 어드레스(X0 내지 X255 또는 X256 내지 X511)와 8비트(CA0 내지 CA7)의 칼럼 어드레스(Y0 내지 Y255)로 형성된 물리적 제 1 어드레스(ADDR1)와 상기 제 1 어드레스(ADDR1)에 할당된 메모리 셀들(도시하지 않음)을 포함하고, 그 각각의 메모리 셀에는 테스트 모드에서 대표되는 4개의 데이터핀들(DQ0 내지 DQ3) 중 어느 하나만을 통해 데이터가 라이트되거나 리드된다. 그리고 상기 각 메모리 셀 어레이에는 0 내지 31번 데이터 입출력선들(IO0 내지 IO31) 중 4개씩 할당되고 상기 데이터 입출력선들을 통해 각 메모리 셀에 데이터가 리드되거나 라이트된다.
이때 2개의 리던던시 로우 라인(RR)과 4개의 리던던시 칼럼 라인(RC)은 상기 각 메모리 블록들 중 어느 하나에서 소정의 메모리 셀이 패일된 경우 이를 리페어하기 위한 것이다. 그리고 로우 어드레스의 9번 비트(RA9)와 칼럼 어드레스의 8 및 9번 비트(CA8,CA9)는 가상의 제 2 어드레스(ADDR2)로서, 상기 RA9는 상기 제 1 및 제 2 메모리 뱅크들(Bank1,Bank2) 중 어느 하나임을 구분하는 비트이고 상기 CA8 및 CA9는 각 메모리 셀에 할당된 4개의 데이터 입출력선을 구분하는 비트이다.
도 6은 상기 도 5에 도시된 0번 데이터핀(DQ0)으로 출력되는 메모리 셀 어레이들과 0 내지 7번 데이터 입출력선(IO0 내지 IO7)의 연결 관계를 나타낸다.
상기 도 6을 참조하면, (a)는 0번 및 8번 메모리 블록(Block0, Block8)의 첫 번째 메모리 셀 어레이이고, (b)는 2번 및 10번 메모리 블록(Block2, Block10)의 첫 번째 메모리 셀 어레이이다.
0 내지 255번 칼럼 어드레스(YO 내지 Y255)의 각 메모리 셀은 제 2 어드레스(ADDR2)를 구성하는 칼럼 어드레스의 8번 및 9번 비트(CA8,CA9)에 따라 0 내지 3번 데이터 입출력선(IO0 내지 IO3)을 통해 데이터가 각 메모리 셀에 저장되거나 리드된다. 즉, 칼럼 어드레스의 8번 및 9번 비트(CA8,CA9)가 00, 01,10,11일 경우 각각 (a)의 메모리 셀 어레이는 0,1,2,3번 데이터 입출력선(IO0, IO1, IO2, IO3)이 선택되고 (b)의 메모리 셀 어레이는 4,5,6,7번 데이터 입출력선(IO4, IO5, IO6, IO7)이 선택된다.
도 7은 상기 도 5에 도시된 0 내지 3번 데이터핀들(DQ0 내지 DQ3)에 연결된 0내지 3번 멀티플렉서들(MUX0 내지 MUX3)이다.
상기 0내지 3번 멀티플렉서(MUX0 내지 MUX3)는 각각 제어 신호(C)에 의해 8개의 데이터 입출력선들(IO0 내지 IO7,IO8 내지 IO15,IO16 내지 IO23, 또는 IO24 내지 IO31) 중 어느 하나를 선택하여 선택된 4개의 데이터 입출력선에 실린 데이터를 상기 0 내지 3번 데이터핀들(DQ0 내지 DQ3)로 출력한다.
도 8은 상기 도 5에 도시한 반도체 메모리 장치의 메모리를 테스트하는 방법을 나타낸 순서도이다.
상기 도 8을 참조하면, 먼저 제 1 및 제 2 단계는 상기 도 4에 설명한 것과 같이 상기 제 1 및 제 2 메모리 뱅크(Bank1, Bank2)의 제 1 어드레스(X0 내지 511, Y0 내지 Y255) 모두에 할당된 메모리 셀들에 데이터를 라이트한다.
제 3 단계는, 메모리 뱅크와 데이터 입출력선을 구분하기 위한 가상의 제 2 어드레스(virtual address)를 발생한다.
이때 상기 메모리 뱅크는 2개(21)이므로 1비트의 로우 어드레스(RA9)를 이용하고, 상기 데이터 입출력선은 4개(22 )이므로 2비트의 칼럼 어드레스(CA8,CA9)를 이용한다.
제 4 단계는, 상기 제 2 어드레스(ADDR2)를 증가시키거나 감소시키면서 상기 제 1 어드레스(ADDR1)의 메모리 셀들에 저장된 데이터들을 차례로 리드하고 상기 리드된 데이터와 상기 제 1 또는 제 2 단계에서 이미 라이트된 데이터가 일치하지 않을 경우 상기 가상 어드레스, 물리적 어드레스 및 상기 데이터가 출력된 데이터핀 번호로 어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이의 어느 메모리 셀이 패일된 것인지를 판단한다.
상기 제 4 단계에서 제 1 어드레스(ADDR1)의 RA8이 논리 로우("0")인 경우를 설명하면 다음과 같다.
먼저 상기 제 2 어드레스(ADDR2)가 000이면, 상기 제 1 메모리 뱅크(Bank1)의 0,2,4,6번 메모리 블록들(Block0,Block2,Block4,Block6)의 각 메모리 셀에서 첫 번째인 0,4,8,12,16,20,24,28번 데이터 입출력선(IO0,IO4,IO8,IO12,IO16,IO20,IO24,IO28)이 선택된다. 이어서 0 내지 3번 멀티플렉서(MUX0 내지 MUX3) 각각에서 첫 번째 데이터 입출력선(IO0,IO8,IO16,IO24)을 선택하는 제어 신호(C)가 발생되면(도 7 참조), 상기 0 및 3번 데이터핀(DQ0,DQ3)으로는 각각 0번 메모리 블록(Block0)의 첫 번째와 두번째 메모리 셀 어레이의 제 1 어드레스(ADDR1)의 메모리 셀에 저장된 데이터가 출력되고 상기 1 및 2번 데이터핀(DQ1,DQ2)으로는 각각 4번 메모리 블록(Block4)의 첫 번째와 두번째 메모리 셀 어레이의 제 1 어드레스(ADDR1)의 메모리 셀에 저장된 데이터가 리드된다.
상기와 같이 상기 0 내지 3번 데이터핀(DQ0 내지 DQ3)으로 리드된 데이터는 상기 제 1 또는 제 2 단계에서 라이트한 데이터와 비교됨으로써 어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이이 어느 메모리 셀이 패일된 것인지 알 수 있다.
상기에서는 상기 제 1 어드레스(ADDR1)의 RA8이 논리 로우("0")이고 상기 제 2 어드레스(ADDR2)가 000인 경우만을 설명하지만 상기 제 1 어드레스(ADDR1)의 RA8이 논리 하이("1")인 경우나 상기 제 2 어드레스(ADDR2)가 001 내지 111인 경우에도 상기의 설명으로 유추할 수 있으므로 생략한다.
도 9는 본 발명에 의한 반도체 메모리 테스트 장비의 개략도이다.
상기 도 9를 참조하면, 반도체 테스트 장비(100)는 패턴 발생부(101), 비교부(102), 데이터 검출부(103), 에러 캐치부(104), 및 가상 어드레스 발생부(105)를 포함한다.
상기 패턴 발생부(101)는 상기 반도체 메모리 장치(106)의 각 메모리 셀 어레이에 할당되며 로 어드레스와 칼럼 어드레스로 이루어진 물리적(physical) 제 1 어드레스(ADDR1)와 상기 제 1 어드레스(ADDR1)에 할당된 메모리 셀들에 라이트하기 위한 제 1 데이터로 이루어진 패턴을 발생하는 것으로서, 예컨대 ALPG(Alorithmic Pattern Generator)로 이루어진다.
상기 가상 어드레스 발생부(105)는 상기 제 1 어드레스(ADDR1)가 어느 메모리 셀 어레이에 포함된 것인지 알기 위한 가상의(virtual) 제 2 어드레스(ADDR2)를 발생한다.
다시말해서 상기 제 2 어드레스(ADDR2)는 반도체 메모리 장치(101)의 메모리 뱅크들과 메모리 블록들 각각을 구분하기 위한 것으로서, 로우 어드레스 중 상기 제 1 물리적 어드레스(ADDR1)에 포함되지 않는 2개의 비트, 즉 9번 및 10번 비트(RA9,RA10)로 이루어진다.
이외에 상기 제 2 어드레스(ADDR2)는 메모리 뱅크들을 구분하기 위한 1개의 비트, 즉 로우 어드레스 중 상기 제 1 물리적 어드레스(ADDR1)에 포함되지 않는 9번 비트(RA9)와 각 메모리 셀 어레이에 할당된 4개의 데이터 입출력선을 구분하기 위한 2개의 비트, 즉 칼럼 어드레스 중 상기 제 1 물리적 어드레스(ADDR1)에 포함되지 않는 8번 및 9번 비트(CA8,CA9)로 이루어질 수 있다.
상기 데이터 검출부(103)는 상기 반도체 메모리 장치(106)의 데이터핀들에서 출력된 제 2 데이터(Data2)의 전압 레벨을 검출하고, 상기 비교부(102)는 상기 패턴 발생부(101)에서 출력되는 인에이블 신호(En)에 의해 인에이블되어 상기 데이터 검출부(103)에서 검출된 데이터와 상기 제 1 데이터(Data1)를 비교하여 다를 경우, 즉 패일 데이터가 발생할 경우 데이터핀의 번호를 제 3 데이터(Data3)로하여 출력한다.
상기 에러 캐치부(104)는 예컨대 에러 캐치 램(Error Catch RAM)으로 구성되며 상기 제 1 어드레스(ADDR1), 제 2 어드레스(ADDR2), 및 상기 제 3 데이터(Data)가 저장된 것으로서 그 역할은 도 10에서 상세히 설명한다.
상기 반도체 테스트 장비(100)가 상기 반도체 메모리 장치(106)를 테스트하는 동작을 간략하게 설명하면 다음과 같다.
먼저 상기 패턴 발생부(101)는 상기 반도체 메모리 장치(106)가 테스트 모드로 동작하기 위한 제어 신호(C)와 상기 패턴을 상기 반도체 메모리 장치(106)로 출력함으로써 상기 반도체 메모리 장치(106)의 모든 메모리 셀에 데이터를 라이트한다. 이어서 제 1 어드레스(ADDR1)의 메모리 셀에 저장된 데이터가 상기 제 2 어드레스(ADDR2)에 따라 차례로 데이터 핀을 통해 리드되어 상기 이미 라이트된 데이터와 비교된다.
상기 에러 캐치부(104)에 저장된다. 상기 에러 캐치부(104)에 저장된 정보를 분석함으로써, 즉 패일된 데이터를 출력하는 데이터핀 번호와 이에 해당하는 제 1 및 제 2 어드레스(ADDR1,ADDR2)를 분석함으로써 상기 반도체 메모리 장치(106)의 어느 메모리 뱅크, 어느 메모리 블록의 어느 메모리 셀이 패일된 것임을 알 수 있다.
상기 제 2 어드레스(ADDR2)에는 상기 반도체 메모리 장치(106)의 메모리 블록들과 상기 메모리 뱅크들을 구분하기 위한 가상의 어드레스 비트뿐만 아니라 상기 제 1 어드레스(ADDR1)의 메모리 셀에 저장된 데이터가 출력되는 데이터 입출력 선들을 구분하기 위한 가상의 어드레스 비트가 포함될 수 있다. 상기 반도체 테스트 장비(100)가 상기 반도체 메모리 장치(106)에 데이터를 라이트한 후 리드할 때 상기 패턴 발생부(101)의 제어 신호(C)는 데이터가 데이터 입출력선 번호에 따라 차례로 리드되도록하는 상기 반도체 메모리 장치(106)를 제어한다.
도 10은 상기 도 9에 도시된 에러 캐치부(104)의 개략도이다.
상기 도 3 및 도 10을 참조하면, 상기 에러 캐치부(104)는 16개의 어드레스로 나뉘고 각 어드레스에는 반도체 메모리 장치(106)의 패일된 메모리 셀의 위치를 나타내는 제 1 및 제 2 어드레스(ADDR1,ADDR2), 상기 제 1 및 제 2 어드레스(ADDR1,ADDR2)에 할당된 메모리 셀에 저장된 데이터가 출력되는 데이터핀 번호가 저장된다.
상기 제 1 어드레스(ADDR1)에는 로우 어드레스의 8번 비트(RA8)가 포함된 물리적 어드레스이고 상기 제 2 어드레스(ADDR2)는 로우 어드레스의 9 및 10번 비트(RA9,RA10)로 이루어진 가상의 어드레스이다.
상기 에러 캐치 메모리(104)의 첫 번째 어드레스에는 로우 어드레스의 8번 비트(RA8)가 논리 로우이고 제 2 어드레스(ADDR2)가 00이며 0 또는 3번 데이터핀(DQ0,DQ3)으로 데이터가 출력되는 0번 메모리 블록(Block0)이 포함되며 패일된 메모리 셀의 물리적 어드레스가 저장되고, 16번째 어드레스에는 로우 어드레스의 8번 비트(RA8)가 논리 하이이고 제 2 어드레스(ADDR2)가 11이며 1 또는 2 번 데이터핀(DQ1,DQ2)으로 데이터가 출력되는 15번 메모리 블록(Block15)의 물리적 어드레스가 저장된다.
다시말해서 반도체 메모리 장치의 각 메모리 블록의 패일 정보는 상기 에러 캐치 메모리(104)의 각 어드레스에 1:1로 저장된다. 따라서 상기 에러 캐치 메모리(22)에 저장된 정보를 분석하여 패일된 메모리 셀이 반도체 메모리 장치(101)의 0 내지 15번 메모리 블록들(Block1 내지 Block15) 중 어느 하나의 어느 메모리 셀 어레이에 해당하는지 알 수 있고, 그 결과 상기 패일된 메모리 셀을 로우 리던던트 라인 또는 칼럼 리던던트 라인으로 리페어할 수 있다.
상기에서는 제 2 어드레스(ADDR2)가 로우 어드레스의 9번 및 10번 비트(RA9,RA10)로 이루어진 경우를 나타낸 것이지만 이외에 메모리 뱅크들 및 데이터 입출력선을 구분하기 위한 비트(RA9,CA8,CA9)로 형성될 수 있다. 이때 패일된 메모리 셀이 상기 제 1 어드레스(ADDR1)에 할당된 메모리 셀들 중 어느 데이터 입출력선 번호에 연결되어 있는 어느 하나인지 알 수 있으므로 각 메모리 셀 어레이의 제 1 어드레스(ADR1)와 데이터 입출력선에 따른 패일 비트 맵(fail bit map)이 구현될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 전술한 실시예에서는 다수개의 메모리 뱅크들을 구비하는 반도체 메모리 장치에 대하여 기술되었으나, 본 발명은 다수개의 메모리 뱅크들을 구비하는 메모리 코아가 다수 개 포함되는 반도체 장치에 대해서도 적용된다. 예를 들어, 로우 어드레스와 칼럼 어드레스로 이루어진 물리적 어드레스에 할당된 메모리 셀, 다수의 메모리 셀들로 이루어진 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 메모리 코아, 다수의 메모리 코아들을 구비하는 반도체 메모리 장치에 대해서도 본 발명의 테스트 방법 및 장치를 이용함으로써, 패일된 메모리셀에 대한 분석을 용이하게 할 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 다수의 메모리 뱅크를 구비한 반도체 메모리 장치에 각 메모리 셀 어레이를 구분하기 위한 가상의 어드레스를 발생하고 상기 가상의 어드레스에 따라 물리적 어드레스의 메모리 셀에 저장된 데이터를 차례로 리드함으로써 패일된 메모리 셀이 어느 메모리 셀 어레이에 포함된 것인지 알 수 있다.

Claims (13)

  1. 로우 어드레스와 칼럼 어드레스로 이루어진 물리적 어드레스(physical address)에 할당된 메모리 셀, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치의 메모리 테스트 방법에 있어서,
    상기 메모리 뱅크들 중 어느 하나를 선택하고 상기 선택된 메모리 뱅크에 형성된 모든 물리적 제 1 어드레스에 할당된 메모리 셀들에 데이터를 라이트하는 제 1 단계;
    상기 메모리 뱅크들 중 나머지를 차례로 선택하여 상기 제 1 단계를 진행하는 제 2 단계;
    상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 제 3 단계;
    상기 제 1 및 제 2 어드레스의 각 비트를 변화시키면서 상기 제 1 어드레스의 메모리 셀들에 저장된 데이터들을 데이터핀들을 통해 반도체 메모리 장치 외부로 차례로 리드하고 상기 리드된 데이터와 상기 제 1 또는 제 2 단계에서 이미 라이트된 데이터가 일치하지 않을 경우 상기 제 1 및 제 2 어드레스와 상기 데이터가 출력된 데이터핀 번호로 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지를 판단하는 제 4 단계를 포함하며,
    상기 제 2 어드레스는
    상기 메모리 뱅크들과 메모리 블록들 각각을 구분하기 위한 어드레스인 것을특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  2. 제 1 항에 있어서, 상기 제 2 어드레스는
    로우 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 n(n=0,1,2,…)개의 비트로 이루어지고 상기 n은 상기 메모리 뱅크들과 메모리 블록들수에 따라 결정되는 것을 특징으로하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  3. 로우 어드레스와 칼럼 어드레스로 이루어진 물리적 어드레스(physical address)에 할당된 메모리 셀, 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치의 메모리 테스트 방법에 있어서,
    상기 메모리 뱅크들 중 어느 하나를 선택하고 상기 선택된 메모리 뱅크에 형성된 모든 물리적 제 1 어드레스에 할당된 메모리 셀들에 데이터를 라이트하는 제 1 단계;
    상기 메모리 뱅크들 중 나머지를 차례로 선택하여 상기 제 1 단계를 진행하는 제 2 단계;
    상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 제 3 단계;
    상기 제 1 및 제 2 어드레스의 각 비트를 변화시키면서 상기 제 1 어드레스의 메모리 셀들에 저장된 데이터들을 데이터핀들을 통해 반도체 메모리 장치 외부로 차례로 리드하고 상기 리드된 데이터와 상기 제 1 또는 제 2 단계에서 이미 라이트된 데이터가 일치하지 않을 경우 상기 제 1 및 제 2 어드레스와 상기 데이터가 출력된 데이터핀 번호로 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지를 판단하는 제 4 단계를 포함하며,
    상기 제 2 어드레스는
    상기 메모리 뱅크들과 각 메모리 셀 어레이에 할당된 데이터 입출력선들 각각을 구분하기 위한 어드레스인 것을 특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  4. 제 3 항에 있어서, 상기 제 2 어드레스는
    로우 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 n(n=0,1,2,…)개의 비트와
    칼럼 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 m(n=0,1,2,…)개의 비트로 이루어지고, 상기 n은 상기 메모리 뱅크들의 수에 따라 결정되고 상기 m은 상기 각 메모리 셀 어레이에 할당된 데이터 입출력선들의 수에 따라 결정되는 것을 특징으로하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  5. 제 3 항에 있어서, 제 4 단계는
    모든 제 1 어드레스의 메모리 셀들에 대해 상기 데이터 입출력선에 따른 패일 비트 맵(fail bit map)을 구현하는것을 특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  6. 제 1 항 또는 제 3 항에 있어서, 상기 반도체 메모리 장치는
    동기식 디램(Synchronous DRAM)인 것을 특징으로 하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  7. 제 1 항 또는 제 3 항있어서, 상기 반도체 메모리 장치는
    메모리와 로직이 결합된 복합 메모리 장치(MML)인 것을 특징으로하는 다수개의 메모리 뱅크를 구비하는 반도체 메모리 장치의 테스트 방법.
  8. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치를 테스트하는 반도체 메모리 테스트 장비에 있어서,
    상기 각 메모리 셀 어레이에서 상기 메모리 셀들 중 어느 하나를 지정하기 위해 로 어드레스와 칼럼 어드레스로 이루어진 물리적(physical) 제 1 어드레스와 상기 제 1 어드레스에 할당된 메모리 셀들에 라이트하기 위한 제 1 데이터를 발생하는 패턴 발생부;
    상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 가상 어드레스 발생부;
    상기 반도체 메모리 장치의 데이터핀들에서 출력된 데이터를 검출하는 데이터 검출부;
    상기 데이터 검출부에서 검출된 제 2 데이터와 상기 제 1 데이터를 비교하여 패일된 데이터를 출력하는 데이터 핀 번호를 제 3 데이터로하여 출력하는 비교부; 및
    상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 저장하는 에러 캐치부를 구비하고,
    상기 제 2 어드레스는
    상기 메모리 뱅크들과 메모리 블록들 각각을 구분하기 위한 어드레스이며,
    상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 분석함으로써어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지 판단되는 것을 특징으로 하는 반도체 메모리 테스트 장비.
  9. 제 8 항에 있어서, 상기 에러 캐치부는
    각 어드레스에 상기 반도체 메모리 장치의 각 블록들에 대한 패일 정보가 1:1로 저장되는 에러 캐치 메모리로 이루어진 것을 특징으로하는 반도체 메모리 테스트 장비.
  10. 제 8 항에 있어서, 상기 제 2 어드레스는
    로우 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 n개의 비트로 이루어지고 상기 n은 상기 메모리 뱅크들과 메모리 블록들수에 따라 결정되는 것을 특징으로 하는 반도체 메모리 테스트 장비.
  11. 다수의 메모리 셀들로 이루어진 메모리 셀 어레이, 다수의 메모리 셀 어레이들로 이루어진 메모리 블록, 다수의 메모리 블록들을 구비하는 메모리 뱅크, 다수의 메모리 뱅크들을 구비하는 반도체 메모리 장치를 테스트하는 반도체 메모리 테스트 장비에 있어서,
    상기 각 메모리 셀 어레이에서 상기 메모리 셀들 중 어느 하나를 지정하기 위해 로 어드레스와 칼럼 어드레스로 이루어진 물리적(physical) 제 1 어드레스와 상기 제 1 어드레스에 할당된 메모리 셀들에 라이트하기 위한 제 1 데이터를 발생하는 패턴 발생부;
    상기 제 1 어드레스의 메모리 셀들 각각을 구분하기 위한 가상의 제 2 어드레스를 발생하는 가상 어드레스 발생부;
    상기 반도체 메모리 장치의 데이터핀들에서 출력된 데이터를 검출하는 데이터 검출부;
    상기 데이터 검출부에서 검출된 제 2 데이터와 상기 제 1 데이터를 비교하여 패일된 데이터를 출력하는 데이터 핀 번호를 제 3 데이터로하여 출력하는 비교부; 및
    상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 저장하는 에러 캐치부를 구비하고,
    상기 제 2 어드레스는
    상기 메모리 뱅크들과 각 메모리 셀 어레이에 할당된 데이터 입출력선들 각각을 구분하기 위한 어드레스이며,
    상기 제 1 어드레스, 제 2 어드레스, 및 상기 제 3 데이터를 분석함으로써 어느 메모리 뱅크, 어느 메모리 블록, 어느 메모리 셀 어레이의 메모리 셀이 패일된 것인지 판단되는것을 특징으로 하는 반도체 메모리 테스트 장비.
  12. 제 11 항에 있어서, 상기 제 2 어드레스는
    로우 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 n개의 비트와
    칼럼 어드레스 중 상기 제 1 물리적 어드레스에 포함되지 않는 m개의 비트로이루어지고, 상기 n은 상기 메모리 뱅크들의 수에 따라 결정되고 상기 m은 상기 각 메모리 셀 어레이에 할당된 데이터 입출력선들의 수에 따라 결정되는 것을 특징으로하는 반도체 메모리 테스트 장비.
  13. 제 12 항에 있어서, 상기 제 2 어드레스가 상기 에러 캐치부에 저장될 때
    상기 에러 캐치부에 의해 상기 모든 제 1 어드레스의 메모리 셀들에 대해 상기 데이터 입출력선에 따른 패일 비트 맵(fail bit map)이 구현되는 것을 특징으로하는 반도체 메모리 테스트 장비.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001014892A (ja) * 1999-06-25 2001-01-19 Mitsubishi Electric Corp 半導体記憶装置
US6694461B1 (en) * 1999-07-26 2004-02-17 Ati International Srl System and method for testing integrated memories
US6671845B1 (en) * 1999-10-19 2003-12-30 Schlumberger Technologies, Inc. Packet-based device test system
JP2001167005A (ja) * 1999-12-08 2001-06-22 Nec Corp メモリ診断方法とメモリ診断回路および半導体記憶装置
US6671645B2 (en) * 2001-09-28 2003-12-30 Ciena Corporation Method for in-service RAM testing
US6631340B2 (en) * 2001-10-15 2003-10-07 Advantest Corp. Application specific event based semiconductor memory test system
JP2003303499A (ja) * 2002-04-08 2003-10-24 Mitsubishi Electric Corp 半導体集積回路
KR100883735B1 (ko) * 2002-11-15 2009-02-13 가부시키가이샤 어드밴티스트 반도체메모리 시험장치 및 불량해석용 어드레스 발생기
US7107493B2 (en) * 2003-01-21 2006-09-12 Hewlett-Packard Development Company, L.P. System and method for testing for memory errors in a computer system
US20050039089A1 (en) * 2003-08-11 2005-02-17 Elias Gedamu System and method for analysis of cache array test data
JP2013137843A (ja) * 2011-12-28 2013-07-11 Elpida Memory Inc 半導体装置
KR101963629B1 (ko) * 2016-07-07 2019-03-29 고려대학교 산학협력단 메모리 관리 시스템 및 그 방법
CN111833940B (zh) * 2019-04-15 2022-06-24 华邦电子股份有限公司 一种存储芯片及其控制方法
CN113393893A (zh) * 2020-03-11 2021-09-14 长鑫存储技术有限公司 存储器的测试方法及相关设备
KR20230105594A (ko) 2022-01-04 2023-07-11 에스케이하이닉스 주식회사 반도체장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09245498A (ja) * 1996-03-04 1997-09-19 Hitachi Ltd 半導体記憶装置とそのテスト方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61113184A (ja) 1984-11-06 1986-05-31 Nec Corp ダイナミツクランダムアクセス半導体メモリ
JPH03209699A (ja) 1990-01-11 1991-09-12 Ando Electric Co Ltd セルフチェック回路つきパターンメモリ回路
US5550394A (en) * 1993-06-18 1996-08-27 Texas Instruments Incorporated Semiconductor memory device and defective memory cell correction circuit
US5383193A (en) * 1992-09-25 1995-01-17 Atmel Corporation Method for testing non-volatile memories
JPH11219600A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09245498A (ja) * 1996-03-04 1997-09-19 Hitachi Ltd 半導体記憶装置とそのテスト方法

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