JPH11219600A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH11219600A JPH11219600A JP10022303A JP2230398A JPH11219600A JP H11219600 A JPH11219600 A JP H11219600A JP 10022303 A JP10022303 A JP 10022303A JP 2230398 A JP2230398 A JP 2230398A JP H11219600 A JPH11219600 A JP H11219600A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- clock signal
- circuit
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
Abstract
(57)【要約】
【課題】 信号のスキューの影響を受けることなく高速
で外部から同期型メモリへ直接アクセスして同期型メモ
リのテストを行なう。 【解決手段】 半導体集積回路装置（１）は、クロック
信号に同期して動作するＳＤＲＡＭモジュール（２）
と、このＳＤＲＡＭモジュールとデータの授受を行なっ
て必要な処理を行なうロジック回路（３）と、外部から
の信号をこのＳＤＲＡＭモジュール（２）の動作クロッ
クに対応するクロック信号に同期して取込み転送する直
接メモリアクセス回路（４）と、テストモード指示信号
（ＴＥ）に従ってロジック回路と直接メモリアクセス回
路４の出力信号の一方を選択してＳＤＲＡＭモジュール
に与えるセレクタ（５）とを備える。
で外部から同期型メモリへ直接アクセスして同期型メモ
リのテストを行なう。 【解決手段】 半導体集積回路装置（１）は、クロック
信号に同期して動作するＳＤＲＡＭモジュール（２）
と、このＳＤＲＡＭモジュールとデータの授受を行なっ
て必要な処理を行なうロジック回路（３）と、外部から
の信号をこのＳＤＲＡＭモジュール（２）の動作クロッ
クに対応するクロック信号に同期して取込み転送する直
接メモリアクセス回路（４）と、テストモード指示信号
（ＴＥ）に従ってロジック回路と直接メモリアクセス回
路４の出力信号の一方を選択してＳＤＲＡＭモジュール
に与えるセレクタ（５）とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）などの大記憶
容量メモリとプロセサなどのロジック回路とが同一半導
体基板上に集積化された半導体集積回路装置に関し、特
に、クロック信号に同期して動作する同期型メモリとロ
ジック回路とが集積化された半導体集積回路装置に関す
る。より特定的には、この同期型メモリを外部からテス
トするための構成に関する。
ナミック・ランダム・アクセス・メモリ）などの大記憶
容量メモリとプロセサなどのロジック回路とが同一半導
体基板上に集積化された半導体集積回路装置に関し、特
に、クロック信号に同期して動作する同期型メモリとロ
ジック回路とが集積化された半導体集積回路装置に関す
る。より特定的には、この同期型メモリを外部からテス
トするための構成に関する。
【０００２】
【従来の技術】最近、プロセサなどのロジック回路（以
下、単にロジック回路と称す）と大記憶容量のＤＲＡＭ
とを同一チップ（半導体基板）上に集積化したＤＲＡＭ
内蔵ロジック半導体集積回路装置が開発されている。こ
のようなＤＲＡＭ内蔵ロジック半導体集積回路装置にお
いては、ロジック回路とＤＲＡＭとの間の配線を短くす
ることができ、またその配線の寄生容量および抵抗も小
さくなり、高速で信号およびデータの授受を行なうこと
ができる。また、ロジック回路とＤＲＡＭとは、内部配
線のみで相互接続されるため、ピン端子数の制限を受け
ないため、データバスの幅を広くして、転送データのビ
ット幅を大きくすることができ、高速のデータ転送を行
なうことができる。
下、単にロジック回路と称す）と大記憶容量のＤＲＡＭ
とを同一チップ（半導体基板）上に集積化したＤＲＡＭ
内蔵ロジック半導体集積回路装置が開発されている。こ
のようなＤＲＡＭ内蔵ロジック半導体集積回路装置にお
いては、ロジック回路とＤＲＡＭとの間の配線を短くす
ることができ、またその配線の寄生容量および抵抗も小
さくなり、高速で信号およびデータの授受を行なうこと
ができる。また、ロジック回路とＤＲＡＭとは、内部配
線のみで相互接続されるため、ピン端子数の制限を受け
ないため、データバスの幅を広くして、転送データのビ
ット幅を大きくすることができ、高速のデータ転送を行
なうことができる。
【０００３】このようなＤＲＡＭ内蔵ロジック半導体集
積回路装置は、ロジック回路のみがパッドを介してピン
端子に結合される。したがって、内蔵されたＤＲＡＭの
機能をテストする場合、ロジック回路を介してテストを
行なう必要がある。しかしながら、この場合、テストを
行なうための制御をロジック回路が行なうことになり、
ロジック回路の負荷が大きくなる。また、外部からロジ
ック回路に対し、ＤＲＡＭの機能テストを行なうための
命令を与えて、このロジック回路から機能テストを行な
うための制御信号をＤＲＡＭに対して与え、このテスト
結果をロジック回路を介して読出す必要がある。このた
め、ＤＲＡＭの機能テストは、ロジック回路を介して実
行されることになり、ＤＲＡＭの動作タイミングマージ
ンなどのテストを正確に行なうことができない。また、
プログラム容量の観点からも、ロジック回路が発生する
テストパターンの数も制限を受け、十分なテストを行な
うことができず、ＤＲＡＭの信頼性を十分に把握するこ
とが困難である。そこで、外部から直接、専用の試験装
置を介してＤＲＡＭをテストする必要が生じる。
積回路装置は、ロジック回路のみがパッドを介してピン
端子に結合される。したがって、内蔵されたＤＲＡＭの
機能をテストする場合、ロジック回路を介してテストを
行なう必要がある。しかしながら、この場合、テストを
行なうための制御をロジック回路が行なうことになり、
ロジック回路の負荷が大きくなる。また、外部からロジ
ック回路に対し、ＤＲＡＭの機能テストを行なうための
命令を与えて、このロジック回路から機能テストを行な
うための制御信号をＤＲＡＭに対して与え、このテスト
結果をロジック回路を介して読出す必要がある。このた
め、ＤＲＡＭの機能テストは、ロジック回路を介して実
行されることになり、ＤＲＡＭの動作タイミングマージ
ンなどのテストを正確に行なうことができない。また、
プログラム容量の観点からも、ロジック回路が発生する
テストパターンの数も制限を受け、十分なテストを行な
うことができず、ＤＲＡＭの信頼性を十分に把握するこ
とが困難である。そこで、外部から直接、専用の試験装
置を介してＤＲＡＭをテストする必要が生じる。
【０００４】図２４は、従来の、ＤＲＡＭ内蔵ロジック
半導体集積回路の全体の構成を概略的に示す図である。
図２４において、ＤＲＡＭ内蔵ロジック半導体集積回路
装置（以下、単に半導体集積回路装置と称す）９００
は、ＤＲＡＭモジュール９０２と、このＤＲＡＭモジュ
ール９０２に対するデータアクセスを行なうとともに、
外部から与えられる命令または内蔵するプログラムに従
って所定の処理を行なうロジック回路９０４と、テスト
パッド９０７を介して与えられるテストモード指示信号
ＴＥに従ってロジック回路９０４の入出力ノードとテス
ト用のパッドＴＰａ…ＴＰｂ、ＴＰｃ…ＴＰｄの一方を
選択してＤＲＡＭモジュール９０２へ電気的に接続する
選択回路９０６を含む。ロジック回路９０４へは、パッ
ドＬＰａ…ＬＰｂ、ＬＰｃ…ＬＰｄ、ＬＰｅ…ＬＰｆを
介して外部からのデータおよび信号が与えられる。通
常、この半導体集積回路装置９００においては、チップ
周辺に沿ってパッドが配置されているが、図２４におい
ては、その一部のパッドのみを示す。
半導体集積回路の全体の構成を概略的に示す図である。
図２４において、ＤＲＡＭ内蔵ロジック半導体集積回路
装置（以下、単に半導体集積回路装置と称す）９００
は、ＤＲＡＭモジュール９０２と、このＤＲＡＭモジュ
ール９０２に対するデータアクセスを行なうとともに、
外部から与えられる命令または内蔵するプログラムに従
って所定の処理を行なうロジック回路９０４と、テスト
パッド９０７を介して与えられるテストモード指示信号
ＴＥに従ってロジック回路９０４の入出力ノードとテス
ト用のパッドＴＰａ…ＴＰｂ、ＴＰｃ…ＴＰｄの一方を
選択してＤＲＡＭモジュール９０２へ電気的に接続する
選択回路９０６を含む。ロジック回路９０４へは、パッ
ドＬＰａ…ＬＰｂ、ＬＰｃ…ＬＰｄ、ＬＰｅ…ＬＰｆを
介して外部からのデータおよび信号が与えられる。通
常、この半導体集積回路装置９００においては、チップ
周辺に沿ってパッドが配置されているが、図２４におい
ては、その一部のパッドのみを示す。
【０００５】選択回路９０６は、パッド９０７を介して
与えられるテストモード指示信号ＴＥの活性化時、テス
トパッドＴＰａ〜ＴＰｂ、ＴＰｃ〜ＴＰｄをＤＲＡＭモ
ジュール９０２に電気的に接続する。ＤＲＡＭモジュー
ル９０２は、複数のメモリセル、およびメモリセル選択
回路、および選択回路に対する制御回路を含む。したが
って、この図２４に示す構成においては、テストモード
指示信号ＴＥを活性化することにより、ＤＲＡＭモジュ
ール９０２に対し外部から直接アクセスすることがで
き、ＤＲＡＭモジュール９０２に対し、従来用いられて
いるテストプログラムに従ってテストを行なうことがで
きる。
与えられるテストモード指示信号ＴＥの活性化時、テス
トパッドＴＰａ〜ＴＰｂ、ＴＰｃ〜ＴＰｄをＤＲＡＭモ
ジュール９０２に電気的に接続する。ＤＲＡＭモジュー
ル９０２は、複数のメモリセル、およびメモリセル選択
回路、および選択回路に対する制御回路を含む。したが
って、この図２４に示す構成においては、テストモード
指示信号ＴＥを活性化することにより、ＤＲＡＭモジュ
ール９０２に対し外部から直接アクセスすることがで
き、ＤＲＡＭモジュール９０２に対し、従来用いられて
いるテストプログラムに従ってテストを行なうことがで
きる。
【０００６】図２５は、図２４に示す半導体集積回路装
置のより具体的な構成を示す図である。図２５におい
て、ＤＲＡＭモジュール９０２は、２５６ビット幅の書
込データを受けるデータ入力ノードＷＤと、制御信号を
受ける制御信号入力ノードＣＤと、１６ビット幅のアド
レス信号を受けるアドレス信号入力ノードＡＤと、２５
６ビット幅のデータを出力するデータ出力ノードＲＤを
含む。
置のより具体的な構成を示す図である。図２５におい
て、ＤＲＡＭモジュール９０２は、２５６ビット幅の書
込データを受けるデータ入力ノードＷＤと、制御信号を
受ける制御信号入力ノードＣＤと、１６ビット幅のアド
レス信号を受けるアドレス信号入力ノードＡＤと、２５
６ビット幅のデータを出力するデータ出力ノードＲＤを
含む。
【０００７】テストのために、８ビット幅の書込データ
を受ける書込データ入力パッドＷＰＤ、制御信号を受け
る制御信号入力パッドＣＰＤ、１６ビットのアドレス信
号を受けるアドレス入力パッドＡＰＤ、８ビット幅の読
出データを受ける読出データパッドＲＰＤ、およびＤＲ
ＡＭモジュール９０２から読出された２５６ビット幅の
データのうち８ビットのデータを選択するためのアドレ
ス信号を受けるデータ選択アドレス入力パッドＳＰＤが
設けられる。書込パッドＷＰＤに対しては、８ビットの
外部から与えられる書込データを２５６ビットのテスト
データに拡張する分配回路９０８が設けられ、読出デー
タパッドＲＰＤに対しては、データ選択アドレスパッド
ＳＰＤから与えられたデータ選択用アドレス信号に従っ
て２５６ビットのデータから８ビットのデータを選択す
るための選択回路９０９が設けられる。
を受ける書込データ入力パッドＷＰＤ、制御信号を受け
る制御信号入力パッドＣＰＤ、１６ビットのアドレス信
号を受けるアドレス入力パッドＡＰＤ、８ビット幅の読
出データを受ける読出データパッドＲＰＤ、およびＤＲ
ＡＭモジュール９０２から読出された２５６ビット幅の
データのうち８ビットのデータを選択するためのアドレ
ス信号を受けるデータ選択アドレス入力パッドＳＰＤが
設けられる。書込パッドＷＰＤに対しては、８ビットの
外部から与えられる書込データを２５６ビットのテスト
データに拡張する分配回路９０８が設けられ、読出デー
タパッドＲＰＤに対しては、データ選択アドレスパッド
ＳＰＤから与えられたデータ選択用アドレス信号に従っ
て２５６ビットのデータから８ビットのデータを選択す
るための選択回路９０９が設けられる。
【０００８】選択回路９０６は、ロジック回路９０４か
らの２５６ビットの書込データと分配回路９０８からの
２５６ビットの書込データの一方を選択する切換回路９
０６ｗと、ロジック回路９０４からの制御信号と制御信
号入力パッドＣＰＤから与えられる制御信号の一方を選
択する切換回路９０６ｃと、ロジック回路９０４からの
１６ビットのアドレス信号とアドレス入力パッドＡＰＤ
からの１６ビットのアドレス信号の一方を選択する切換
回路９０６ａと、ＤＲＡＭモジュール９０２から読出さ
れた２５６ビットのデータをロジック回路９０４および
選択回路９０９の一方へ伝達する切換回路９０６ｒを含
む。これらの切換回路９０６ｗ、９０６ｃ、９０６ａお
よび９０６ｒの接続経路は、テストモード指示信号ＴＥ
により設定される。次に、この図２５に示す半導体集積
回路装置の動作を、図２６を参照して説明する。
らの２５６ビットの書込データと分配回路９０８からの
２５６ビットの書込データの一方を選択する切換回路９
０６ｗと、ロジック回路９０４からの制御信号と制御信
号入力パッドＣＰＤから与えられる制御信号の一方を選
択する切換回路９０６ｃと、ロジック回路９０４からの
１６ビットのアドレス信号とアドレス入力パッドＡＰＤ
からの１６ビットのアドレス信号の一方を選択する切換
回路９０６ａと、ＤＲＡＭモジュール９０２から読出さ
れた２５６ビットのデータをロジック回路９０４および
選択回路９０９の一方へ伝達する切換回路９０６ｒを含
む。これらの切換回路９０６ｗ、９０６ｃ、９０６ａお
よび９０６ｒの接続経路は、テストモード指示信号ＴＥ
により設定される。次に、この図２５に示す半導体集積
回路装置の動作を、図２６を参照して説明する。
【０００９】選択回路９０６は、テストモード指示信号
ＴＥの活性化により、パッドＣＰＤ、ＡＰＤ、ＲＰＤと
ＤＲＡＭモジュール９０２とを接続する。データ書込時
においては、アドレス入力パッドＡＰＤにアドレス信号
Ａ０が与えられ、また制御信号入力パッドＣＤにデータ
書込を示す書込指示信号（ライト）が与えられる。ま
た、書込データ入力パッドＷＰＤに書込データＷＤ０が
与えられ、分配回路９０８により、２５６ビットの書込
データに拡張される。ＤＲＡＭモジュール９０２には、
パッドからの内部配線、分配回路９０８および選択回路
９０６における遅延により、アドレス信号、制御信号お
よび書込データが遅れて到達する。したがって、このＤ
ＲＡＭモジュール９０２の入力ノードＡＤ、ＣＤおよび
ＷＤにおいては、到達する信号にスキューが生じる。こ
のスキューが経過し、ＤＲＡＭモジュール９０２の入力
ノードＷＤ、ＣＤおよびＡＤの信号が確定すると、デー
タの書込がＤＲＡＭモジュール９０２内において行なわ
れる。
ＴＥの活性化により、パッドＣＰＤ、ＡＰＤ、ＲＰＤと
ＤＲＡＭモジュール９０２とを接続する。データ書込時
においては、アドレス入力パッドＡＰＤにアドレス信号
Ａ０が与えられ、また制御信号入力パッドＣＤにデータ
書込を示す書込指示信号（ライト）が与えられる。ま
た、書込データ入力パッドＷＰＤに書込データＷＤ０が
与えられ、分配回路９０８により、２５６ビットの書込
データに拡張される。ＤＲＡＭモジュール９０２には、
パッドからの内部配線、分配回路９０８および選択回路
９０６における遅延により、アドレス信号、制御信号お
よび書込データが遅れて到達する。したがって、このＤ
ＲＡＭモジュール９０２の入力ノードＡＤ、ＣＤおよび
ＷＤにおいては、到達する信号にスキューが生じる。こ
のスキューが経過し、ＤＲＡＭモジュール９０２の入力
ノードＷＤ、ＣＤおよびＡＤの信号が確定すると、デー
タの書込がＤＲＡＭモジュール９０２内において行なわ
れる。
【００１０】データ読出を行なう場合には、データ書込
時と同様、アドレス入力パッドＡＰＤにアドレス信号Ａ
１が与えられ、制御信号入力パッドＣＰＤに、データ読
出指示信号（リード）が与えられる。ＤＲＡＭモジュー
ル９０２の入力ノードＡＤおよびＣＤには、到達したア
ドレス信号および制御信号の変化時において、変化した
信号が確定するまでに同様スキューが生じる。ＤＲＡＭ
モジュール９０２において、読出指示が与えられると、
メモリセルの選択動作が与えられたアドレス信号Ａ１に
従って行なわれ、２５６ビットのデータＲＤ１＜０：２
５５＞が読出データ出力ノードＲＤに現われる。この読
出データが現われるとデータ選択アドレス入力パッドＳ
ＰＤへデータ選択用のアドレスＲＤＳＡ１が与えられ
る。このパッドＳＰＤから選択回路９０９の間の配線遅
延により、選択回路９０９のノードＳＤに与えられるデ
ータ選択アドレスも確定するまでにスキューが生じる。
このデータ選択アドレスＲＤＳＡ１が選択回路９０９の
ノードＳＤにおいて確定すると、２５６ビットのうちの
８ビットのデータＲＤ１＜０：７＞が選択されて読出デ
ータ出力パッドＲＰＤに与えられる。続いてデータ読出
を行なう場合においても、ＤＲＡＭモジュール９０２か
らの読出データが変化するため、ＤＲＡＭモジュール９
０２の読出データ出力ノードＲＤにおいてスキューが生
じ、同様、読出データ出力パッドＲＰＤにおいてもスキ
ューが生じる。
時と同様、アドレス入力パッドＡＰＤにアドレス信号Ａ
１が与えられ、制御信号入力パッドＣＰＤに、データ読
出指示信号（リード）が与えられる。ＤＲＡＭモジュー
ル９０２の入力ノードＡＤおよびＣＤには、到達したア
ドレス信号および制御信号の変化時において、変化した
信号が確定するまでに同様スキューが生じる。ＤＲＡＭ
モジュール９０２において、読出指示が与えられると、
メモリセルの選択動作が与えられたアドレス信号Ａ１に
従って行なわれ、２５６ビットのデータＲＤ１＜０：２
５５＞が読出データ出力ノードＲＤに現われる。この読
出データが現われるとデータ選択アドレス入力パッドＳ
ＰＤへデータ選択用のアドレスＲＤＳＡ１が与えられ
る。このパッドＳＰＤから選択回路９０９の間の配線遅
延により、選択回路９０９のノードＳＤに与えられるデ
ータ選択アドレスも確定するまでにスキューが生じる。
このデータ選択アドレスＲＤＳＡ１が選択回路９０９の
ノードＳＤにおいて確定すると、２５６ビットのうちの
８ビットのデータＲＤ１＜０：７＞が選択されて読出デ
ータ出力パッドＲＰＤに与えられる。続いてデータ読出
を行なう場合においても、ＤＲＡＭモジュール９０２か
らの読出データが変化するため、ＤＲＡＭモジュール９
０２の読出データ出力ノードＲＤにおいてスキューが生
じ、同様、読出データ出力パッドＲＰＤにおいてもスキ
ューが生じる。
【００１１】この図２６においては、データ読出動作時
においても、書込データ入力パッドＷＰＤに書込データ
ＷＤ１、ＷＤ２が与えられるように示される。これは、
書込データにおいても、ＤＲＡＭモジュール９０２の書
込データ入力ノードＷＤにおいてスキューが生じること
を明確に示すためである。データ読出動作時、書込デー
タ入力パッドＷＰＤへ、特に書込データを与える必要は
ない。与えられても、ＤＲＡＭモジュール９０２は、デ
ータ読出時、書込データ入力ノードＷＤに与えられたデ
ータを無視する（書込データ入力バッファおよび書込ド
ライバを非動作状態とする）。
においても、書込データ入力パッドＷＰＤに書込データ
ＷＤ１、ＷＤ２が与えられるように示される。これは、
書込データにおいても、ＤＲＡＭモジュール９０２の書
込データ入力ノードＷＤにおいてスキューが生じること
を明確に示すためである。データ読出動作時、書込デー
タ入力パッドＷＰＤへ、特に書込データを与える必要は
ない。与えられても、ＤＲＡＭモジュール９０２は、デ
ータ読出時、書込データ入力ノードＷＤに与えられたデ
ータを無視する（書込データ入力バッファおよび書込ド
ライバを非動作状態とする）。
【００１２】この図２６に示すように、パッドに与えら
れた信号がＤＲＡＭモジュール９０２の対応のノードに
到達するまでに通過する経路の電気的特性が異なるた
め、信号が変化する場合には、配線遅延および変化ビッ
ト数などにより、確定タイミングにずれがあり、したが
って、スキューが生じる。ＤＲＡＭモジュール９０２
は、与えられた制御信号に従ってアドレス信号を取込
み、データアクセスを行なう。このような単に制御信号
に同期してアドレス信号を取込むＤＲＡＭモジュール９
０２を外部から直接アクセスしてテストする際の動作サ
イクルは、アドレス入力パッドＡＰＤへ与えられるアド
レス信号が変化してから次に変化するまでの期間で与え
られる。ＤＲＡＭモジュール９０２は、この動作サイク
ルよりも短い期間確定状態となるアドレス信号に従って
メモリセルの選択を行なう。この様なＤＲＡＭモジュー
ル９０２の動作サイクルは比較的長いため、このスキュ
ーが動作サイクル内において占める期間は小さく、この
スキューがＤＲＡＭモジュールの動作に対して及ぼす影
響はほぼ無視することができる。
れた信号がＤＲＡＭモジュール９０２の対応のノードに
到達するまでに通過する経路の電気的特性が異なるた
め、信号が変化する場合には、配線遅延および変化ビッ
ト数などにより、確定タイミングにずれがあり、したが
って、スキューが生じる。ＤＲＡＭモジュール９０２
は、与えられた制御信号に従ってアドレス信号を取込
み、データアクセスを行なう。このような単に制御信号
に同期してアドレス信号を取込むＤＲＡＭモジュール９
０２を外部から直接アクセスしてテストする際の動作サ
イクルは、アドレス入力パッドＡＰＤへ与えられるアド
レス信号が変化してから次に変化するまでの期間で与え
られる。ＤＲＡＭモジュール９０２は、この動作サイク
ルよりも短い期間確定状態となるアドレス信号に従って
メモリセルの選択を行なう。この様なＤＲＡＭモジュー
ル９０２の動作サイクルは比較的長いため、このスキュ
ーが動作サイクル内において占める期間は小さく、この
スキューがＤＲＡＭモジュールの動作に対して及ぼす影
響はほぼ無視することができる。
【００１３】
【発明が解決しようとする課題】最近、制御信号と異な
るクロック信号に同期してデータの入出力および外部か
らの信号を取込む同期型のメモリが用いられてきてい
る。たとえばシステムクロックであるクロック信号に同
期してデータの入出力を行なうため、データ転送速度
が、クロック信号の速度となる。また、クロック信号を
基準として、外部からの信号を取込むため、外部信号相
互間のタイミングのずれ（スキュー）を考慮する必要が
なく、内部回路の動作を早いタイミングで開始させるこ
とができ、高速アクセスが可能となる。このような同期
型メモリの１つに、同期型ＤＲＡＭ（ＳＤＲＡＭ）があ
る。このＳＤＲＡＭを、図２４に示すＤＲＡＭモジュー
ルに代えて用いる場合、ロジック回路とメモリの間のデ
ータ転送を行なう場合、クロック信号に従ってＳＤＲＡ
Ｍモジュールを動作させることができ、より高速動作す
るＤＲＡＭ内蔵ロジック半導体集積回路装置を実現する
ことができる。このような場合、信頼性を保証するため
には、内蔵ＳＤＲＡＭモジュールを、外部から機能テス
トを行なう必要がある。この場合、図２５に示す構成に
おいてＤＲＡＭモジュール９０２を、ＳＤＲＡＭモジュ
ールで置換えることが考えられる。
るクロック信号に同期してデータの入出力および外部か
らの信号を取込む同期型のメモリが用いられてきてい
る。たとえばシステムクロックであるクロック信号に同
期してデータの入出力を行なうため、データ転送速度
が、クロック信号の速度となる。また、クロック信号を
基準として、外部からの信号を取込むため、外部信号相
互間のタイミングのずれ（スキュー）を考慮する必要が
なく、内部回路の動作を早いタイミングで開始させるこ
とができ、高速アクセスが可能となる。このような同期
型メモリの１つに、同期型ＤＲＡＭ（ＳＤＲＡＭ）があ
る。このＳＤＲＡＭを、図２４に示すＤＲＡＭモジュー
ルに代えて用いる場合、ロジック回路とメモリの間のデ
ータ転送を行なう場合、クロック信号に従ってＳＤＲＡ
Ｍモジュールを動作させることができ、より高速動作す
るＤＲＡＭ内蔵ロジック半導体集積回路装置を実現する
ことができる。このような場合、信頼性を保証するため
には、内蔵ＳＤＲＡＭモジュールを、外部から機能テス
トを行なう必要がある。この場合、図２５に示す構成に
おいてＤＲＡＭモジュール９０２を、ＳＤＲＡＭモジュ
ールで置換えることが考えられる。
【００１４】図２７は、ＳＤＲＡＭモジュール内蔵ロジ
ック半導体集積回路装置の要部の構成を概略的に示す図
である。図２７において、ＳＤＲＡＭモジュール９１０
とロジック回路９１２の間に、テストモード指示信号Ｔ
Ｅに応じて信号の経路を切換える選択回路９０６が設け
られる。ＳＤＲＡＭモジュール９１０は、クロック信号
に同期して動作するため、ロジック回路９１２からクロ
ック信号が出力され、またテスト時においては、外部か
らパッドＣＫＰＤを介してクロック信号が与えられる。
選択回路９０６は、このロジック回路９１２からのクロ
ック信号とパッドＣＫＰＤからのクロック信号の一方を
選択するための切換回路９０６ｃｋを含む。他の構成
は、図２５に示す構成と同じであり、対応する部分には
同一の参照符号を付す。
ック半導体集積回路装置の要部の構成を概略的に示す図
である。図２７において、ＳＤＲＡＭモジュール９１０
とロジック回路９１２の間に、テストモード指示信号Ｔ
Ｅに応じて信号の経路を切換える選択回路９０６が設け
られる。ＳＤＲＡＭモジュール９１０は、クロック信号
に同期して動作するため、ロジック回路９１２からクロ
ック信号が出力され、またテスト時においては、外部か
らパッドＣＫＰＤを介してクロック信号が与えられる。
選択回路９０６は、このロジック回路９１２からのクロ
ック信号とパッドＣＫＰＤからのクロック信号の一方を
選択するための切換回路９０６ｃｋを含む。他の構成
は、図２５に示す構成と同じであり、対応する部分には
同一の参照符号を付す。
【００１５】ＳＤＲＡＭモジュール９１０は、そのクロ
ック入力ノードＣＫＤに与えられたクロック信号ＣＬＫ
に同期して、ノードＷＤ、ＣＤおよびＡＤに与えられた
信号を取込み、また読出データ出力ノードＲＤからクロ
ック信号に同期してデータを出力する。次に、この図２
７に示す半導体集積回路装置の動作を図２８に示すタイ
ミングチャート図を参照して説明する。
ック入力ノードＣＫＤに与えられたクロック信号ＣＬＫ
に同期して、ノードＷＤ、ＣＤおよびＡＤに与えられた
信号を取込み、また読出データ出力ノードＲＤからクロ
ック信号に同期してデータを出力する。次に、この図２
７に示す半導体集積回路装置の動作を図２８に示すタイ
ミングチャート図を参照して説明する。
【００１６】テストモード動作時においては、テストモ
ード指示信号ＴＥが活性化され、選択回路９０６が、Ｓ
ＤＲＡＭモジュール９１０とロジック回路９１２とを切
離し、ＳＤＲＡＭモジュール９１０をパッドを介して外
部からアクセス可能な状態に設定する。クロック入力パ
ッドＣＫＰＤに与えられるクロック信号が、選択回路９
０６を介してＳＤＲＡＭモジュール９１０のクロック入
力ノードＣＫＤへ与えられる。このパッドＣＫＰＤに与
えられるクロック信号は、遅延してＳＤＲＡＭモジュー
ル９１０のクロック入力ノードＣＫＤへ与えられるだけ
である。
ード指示信号ＴＥが活性化され、選択回路９０６が、Ｓ
ＤＲＡＭモジュール９１０とロジック回路９１２とを切
離し、ＳＤＲＡＭモジュール９１０をパッドを介して外
部からアクセス可能な状態に設定する。クロック入力パ
ッドＣＫＰＤに与えられるクロック信号が、選択回路９
０６を介してＳＤＲＡＭモジュール９１０のクロック入
力ノードＣＫＤへ与えられる。このパッドＣＫＰＤに与
えられるクロック信号は、遅延してＳＤＲＡＭモジュー
ル９１０のクロック入力ノードＣＫＤへ与えられるだけ
である。
【００１７】パッドＣＫＰＤへ外部から与えられるクロ
ック信号の各クロックサイクルごとに、アドレス入力パ
ッドＡＰＤへアドレス信号が与えられる。入力パッドＡ
ＰＤへ与えられるアドレス信号は複数ビットを有してお
り、したがって、各ビットの変化タイミングが異なり、
ＳＤＲＡＭモジュール９１０のアドレス入力ノードＡＤ
へ到達するアドレス信号には、スキューが存在する。
ック信号の各クロックサイクルごとに、アドレス入力パ
ッドＡＰＤへアドレス信号が与えられる。入力パッドＡ
ＰＤへ与えられるアドレス信号は複数ビットを有してお
り、したがって、各ビットの変化タイミングが異なり、
ＳＤＲＡＭモジュール９１０のアドレス入力ノードＡＤ
へ到達するアドレス信号には、スキューが存在する。
【００１８】制御信号入力パッドＣＰＤへ与えられる制
御信号は、ＳＤＲＡＭモジュール９１０の制御信号入力
ノードＣＤへ与えられるが、その信号状態の変化時にお
いて同様に、スキューが生じる（書込動作指示信号と読
出動作指示信号両者が変化するため、両者の変化タイミ
ングの最悪ケースおよび最良ケースを考慮する必要があ
る。）。同様、書込データ入力パッドＷＰＤに与えられ
る書込データは、８ビットデータであり、分配回路９０
８によりさらに２５６ビットに拡張されるため、選択回
路９０６を介してＳＤＲＡＭモジュール９１０へ与えら
れるときスキューが生じる。アドレス信号も同様にスキ
ューが生じる。
御信号は、ＳＤＲＡＭモジュール９１０の制御信号入力
ノードＣＤへ与えられるが、その信号状態の変化時にお
いて同様に、スキューが生じる（書込動作指示信号と読
出動作指示信号両者が変化するため、両者の変化タイミ
ングの最悪ケースおよび最良ケースを考慮する必要があ
る。）。同様、書込データ入力パッドＷＰＤに与えられ
る書込データは、８ビットデータであり、分配回路９０
８によりさらに２５６ビットに拡張されるため、選択回
路９０６を介してＳＤＲＡＭモジュール９１０へ与えら
れるときスキューが生じる。アドレス信号も同様にスキ
ューが生じる。
【００１９】アドレス入力パッドＡＰＤへは、クロック
入力パッドＣＫＰＤへ与えられるクロック信号の立上が
りエッジで確定状態となるようにアドレス信号が与えら
れる。ＳＤＲＡＭモジュール９１０は、クロック入力ノ
ードＣＫＤに与えられるクロック信号の立上がりエッジ
で、与えられた信号を取込む。したがって、クロック入
力パッドＣＫＰＤに与えられるクロック信号のサイクル
♯０において与えられたアドレス信号Ａ１がその制御信
号入力ノードＣＤへ与えられたデータ読出指示信号（リ
ード）に従って取込まれ、データ読出動作が行なわれ
る。ＳＤＲＡＭモジュール９１０においては、このアド
レス信号Ａ１に従って内部でメモリセルを選択する。Ｓ
ＤＲＡＭモジュール９１０は、通常のＳＤＲＡＭと同様
の構成を備えており、データ読出指示が与えられてか
ら、データを実際に出力するまでに、コラム・リード・
レイテンシ（ＣＡＳレイテンシ）ＣＬと呼ばれる期間が
必要である。図２８においては、コラムリードレイテン
シＣＬが１の場合のデータ読出動作を示す。したがっ
て、このアドレス信号Ａ１により指定されたメモリセル
のデータＲＤ１＜０：２５５＞は、クロック入力パッド
ＣＫＰＤへ与えられるクロック信号のサイクル♯１にお
いて確定状態となる。ＳＤＲＡＭモジュール９１０のデ
ータ出力ノードＲＤは選択回路９０６ｒを介して選択回
路９０９に結合され、この経路の負荷容量のため読出デ
ータにスキューが生じる。このクロック入力パッドＣＫ
ＰＤに与えられるクロック信号のサイクル♯１におい
て、パッドＳＰＤに、データ選択用アドレスが印加さ
れ、選択回路９０９が、そのノードＳＤに与えられたデ
ータ選択アドレスＲＤＳＡ１に従って８ビットデータＲ
Ｄ１＜０：７＞を選択して出力する。
入力パッドＣＫＰＤへ与えられるクロック信号の立上が
りエッジで確定状態となるようにアドレス信号が与えら
れる。ＳＤＲＡＭモジュール９１０は、クロック入力ノ
ードＣＫＤに与えられるクロック信号の立上がりエッジ
で、与えられた信号を取込む。したがって、クロック入
力パッドＣＫＰＤに与えられるクロック信号のサイクル
♯０において与えられたアドレス信号Ａ１がその制御信
号入力ノードＣＤへ与えられたデータ読出指示信号（リ
ード）に従って取込まれ、データ読出動作が行なわれ
る。ＳＤＲＡＭモジュール９１０においては、このアド
レス信号Ａ１に従って内部でメモリセルを選択する。Ｓ
ＤＲＡＭモジュール９１０は、通常のＳＤＲＡＭと同様
の構成を備えており、データ読出指示が与えられてか
ら、データを実際に出力するまでに、コラム・リード・
レイテンシ（ＣＡＳレイテンシ）ＣＬと呼ばれる期間が
必要である。図２８においては、コラムリードレイテン
シＣＬが１の場合のデータ読出動作を示す。したがっ
て、このアドレス信号Ａ１により指定されたメモリセル
のデータＲＤ１＜０：２５５＞は、クロック入力パッド
ＣＫＰＤへ与えられるクロック信号のサイクル♯１にお
いて確定状態となる。ＳＤＲＡＭモジュール９１０のデ
ータ出力ノードＲＤは選択回路９０６ｒを介して選択回
路９０９に結合され、この経路の負荷容量のため読出デ
ータにスキューが生じる。このクロック入力パッドＣＫ
ＰＤに与えられるクロック信号のサイクル♯１におい
て、パッドＳＰＤに、データ選択用アドレスが印加さ
れ、選択回路９０９が、そのノードＳＤに与えられたデ
ータ選択アドレスＲＤＳＡ１に従って８ビットデータＲ
Ｄ１＜０：７＞を選択して出力する。
【００２０】このクロック入力パッドＣＫＰＤのクロッ
ク信号のサイクル♯１においても、再びデータ読出指示
が与えられて、そのアドレス信号Ａ２に従って次のデー
タの読出が行なわれる。このクロック入力パッドＣＫＰ
Ｄに与えられるクロック信号のサイクル♯２においても
同様、アドレス信号Ａ３に従ってデータ読出が行なわれ
る。次の読出指示に対して、データ選択アドレスＲＤＳ
Ａ２が与えられ、次の読出データＲＤ２＜０：７＞が読
出される。この場合においても、選択回路９０９におけ
る選択動作により、パッドＲＰＤに与えられる読出デー
タにスキューが生じる。
ク信号のサイクル♯１においても、再びデータ読出指示
が与えられて、そのアドレス信号Ａ２に従って次のデー
タの読出が行なわれる。このクロック入力パッドＣＫＰ
Ｄに与えられるクロック信号のサイクル♯２においても
同様、アドレス信号Ａ３に従ってデータ読出が行なわれ
る。次の読出指示に対して、データ選択アドレスＲＤＳ
Ａ２が与えられ、次の読出データＲＤ２＜０：７＞が読
出される。この場合においても、選択回路９０９におけ
る選択動作により、パッドＲＰＤに与えられる読出デー
タにスキューが生じる。
【００２１】ここで、図２８においては、データ読出動
作時においても、書込データ入力パッドＷＰＤに書込デ
ータＷＤ１、ＷＤ２、ＷＤ３、およびＷＤ４が順次印加
される状態が示される。これは、ＳＤＲＡＭモジュール
９１０に伝達される書込データが、その変化時スキュー
が生じることを明確に示すためである。データ読出時に
書込データが与えられても、ＳＤＲＡＭモジュール９１
０は、読出指示に従ってデータ読出を行ない、データ書
込は行なわないため、何ら誤動作は生じない。これは、
データ書込時において読出データ選択のためのアドレス
ＲＤＳＡが与えられている場合も同様である。
作時においても、書込データ入力パッドＷＰＤに書込デ
ータＷＤ１、ＷＤ２、ＷＤ３、およびＷＤ４が順次印加
される状態が示される。これは、ＳＤＲＡＭモジュール
９１０に伝達される書込データが、その変化時スキュー
が生じることを明確に示すためである。データ読出時に
書込データが与えられても、ＳＤＲＡＭモジュール９１
０は、読出指示に従ってデータ読出を行ない、データ書
込は行なわないため、何ら誤動作は生じない。これは、
データ書込時において読出データ選択のためのアドレス
ＲＤＳＡが与えられている場合も同様である。
【００２２】この図２８に示すように、ＳＤＲＡＭモジ
ュール９１０の動作サイクルは、制御信号入力パッドＣ
ＫＰＤに与えられるクロック信号のサイクルにより決定
される。このクロック信号は、高速のクロック信号であ
る。したがって、スキューの時間幅が同じであってもＳ
ＤＲＡＭモジュール９１０におけるスキューがクロック
サイクルにおいて占める割合が図２４および２５に示す
様な非同期型ＤＲＡＭの場合に比べて大きくなる。ＳＤ
ＲＡＭモジュール９１０においては、そのクロック入力
ノードＣＫＤに与えられるクロック信号の立上がりエッ
ジに同期して外部から与えられるデータの取込み、また
はこのクロック信号に同期してデータの出力を行なう。
したがって、スキューが大きい場合、正確な信号を取込
むことができず、正確な動作を行なうことができなくな
るという問題が生じる。スキューが大きくなった場合、
このＳＤＲＡＭモジュール９１０の各入力ノードへ与え
られる信号が有効状態となる期間が短くなり、たとえば
動作モード指定信号の変化時において、外部の試験装置
は、このスキューを見込んで動作する必要があり、実効
的にクロックサイクルが短くなり、高速でＳＤＲＡＭモ
ジュールのテストを外部から正確に行なうことができな
くなるという問題が生じる。
ュール９１０の動作サイクルは、制御信号入力パッドＣ
ＫＰＤに与えられるクロック信号のサイクルにより決定
される。このクロック信号は、高速のクロック信号であ
る。したがって、スキューの時間幅が同じであってもＳ
ＤＲＡＭモジュール９１０におけるスキューがクロック
サイクルにおいて占める割合が図２４および２５に示す
様な非同期型ＤＲＡＭの場合に比べて大きくなる。ＳＤ
ＲＡＭモジュール９１０においては、そのクロック入力
ノードＣＫＤに与えられるクロック信号の立上がりエッ
ジに同期して外部から与えられるデータの取込み、また
はこのクロック信号に同期してデータの出力を行なう。
したがって、スキューが大きい場合、正確な信号を取込
むことができず、正確な動作を行なうことができなくな
るという問題が生じる。スキューが大きくなった場合、
このＳＤＲＡＭモジュール９１０の各入力ノードへ与え
られる信号が有効状態となる期間が短くなり、たとえば
動作モード指定信号の変化時において、外部の試験装置
は、このスキューを見込んで動作する必要があり、実効
的にクロックサイクルが短くなり、高速でＳＤＲＡＭモ
ジュールのテストを外部から正確に行なうことができな
くなるという問題が生じる。
【００２３】この図２８に示すＳＤＲＡＭモジュールに
おいては、バースト長（データ書込／読出指示が与えら
れたときに連続して１つのデータ入出力ノード当り書込
／読出されるデータの数）は１である。しかしながら、
バースト長が複数の場合であっても、データ読出時にお
いて図２７に示す選択回路９０９による選択動作が行な
われており、読出データにスキューが生じ、また読出デ
ータも各バーストサイクルごとに変化するため同様スキ
ューが生じる。
おいては、バースト長（データ書込／読出指示が与えら
れたときに連続して１つのデータ入出力ノード当り書込
／読出されるデータの数）は１である。しかしながら、
バースト長が複数の場合であっても、データ読出時にお
いて図２７に示す選択回路９０９による選択動作が行な
われており、読出データにスキューが生じ、また読出デ
ータも各バーストサイクルごとに変化するため同様スキ
ューが生じる。
【００２４】また、コラム・リード・レイテンシＣＬ
は、ＳＤＲＡＭモジュール９１０のクロックサイクルに
合せて変更可能である（データ読出しに要する時間はク
ロックサイクルに係わらず一定であるため）。
は、ＳＤＲＡＭモジュール９１０のクロックサイクルに
合せて変更可能である（データ読出しに要する時間はク
ロックサイクルに係わらず一定であるため）。
【００２５】図２９は、コラム・リード・レイテンシＣ
Ｌが３の場合のデータ読出動作を示す図である。このコ
ラム・リード・レイテンシＣＬが３の場合には、ＳＤＲ
ＡＭモジュール９１０において、そのクロック入力ノー
ドＣＬＫＤに与えられたクロック信号に従ってデータ読
出モード指示をアドレス信号とともに取込んだ後、３ク
ロックサイクル経過後に、アドレス指定されたメモリセ
ルのデータＲＤ１＜０：２５５＞が確定する。したがっ
て、ＳＤＲＡＭモジュール９１０のクロック入力ノード
ＣＫＤに与えられるクロック信号のサイクル♯３におい
て、データが出力される。
Ｌが３の場合のデータ読出動作を示す図である。このコ
ラム・リード・レイテンシＣＬが３の場合には、ＳＤＲ
ＡＭモジュール９１０において、そのクロック入力ノー
ドＣＬＫＤに与えられたクロック信号に従ってデータ読
出モード指示をアドレス信号とともに取込んだ後、３ク
ロックサイクル経過後に、アドレス指定されたメモリセ
ルのデータＲＤ１＜０：２５５＞が確定する。したがっ
て、ＳＤＲＡＭモジュール９１０のクロック入力ノード
ＣＫＤに与えられるクロック信号のサイクル♯３におい
て、データが出力される。
【００２６】したがって、このコラム・リード・レイテ
ンシＣＬが変化した場合、それに合せて、外部からデー
タ選択用のアドレス信号をパッドＳＰＤへ与える必要が
あり、コラム・リード・レイテンシＣＬの値に応じて、
データ選択用のアドレス信号を与えるタイミングを変更
する必要があり、外部の試験装置の負荷が大きくなると
いう問題が生じる。
ンシＣＬが変化した場合、それに合せて、外部からデー
タ選択用のアドレス信号をパッドＳＰＤへ与える必要が
あり、コラム・リード・レイテンシＣＬの値に応じて、
データ選択用のアドレス信号を与えるタイミングを変更
する必要があり、外部の試験装置の負荷が大きくなると
いう問題が生じる。
【００２７】したがって、高速のクロック信号に同期し
て動作するＳＤＲＡＭモジュールを用いる場合、単に信
号／ＲＡＳ，／ＣＡＳに従ってアドレス信号を取込むク
ロック非同期型ＤＲＡＭモジュールを外部からテストす
る構成を利用すると、正確に高速でテストを行なうこと
ができなくなるという問題が生じる。
て動作するＳＤＲＡＭモジュールを用いる場合、単に信
号／ＲＡＳ，／ＣＡＳに従ってアドレス信号を取込むク
ロック非同期型ＤＲＡＭモジュールを外部からテストす
る構成を利用すると、正確に高速でテストを行なうこと
ができなくなるという問題が生じる。
【００２８】この発明の目的は、外部から正確かつ高速
にＳＤＲＡＭモジュールなどの同期型メモリのテストを
行なうことのできる同期型メモリ内蔵ロジック半導体集
積回路装置を提供することである。
にＳＤＲＡＭモジュールなどの同期型メモリのテストを
行なうことのできる同期型メモリ内蔵ロジック半導体集
積回路装置を提供することである。
【００２９】
【課題を解決するための手段】この発明は、要約すれ
ば、セレクタとパッドとの間に、クロック信号に同期し
て動作する同期型直接メモリアクセス回路を設ける。
ば、セレクタとパッドとの間に、クロック信号に同期し
て動作する同期型直接メモリアクセス回路を設ける。
【００３０】すなわち、請求項１に係る半導体集積回路
装置は、クロック信号に同期して動作する同期型メモリ
と、この同期型メモリと同一半導体基板上に形成され、
かつ同期型メモリとデータの授受を行なうロジック回路
と、半導体基板外部から与えられるデータを含む信号を
クロック信号に対応するテストクロック信号に同期して
取込む同期型直接メモリアクセス回路と、テストモード
指示信号に応答してロジック回路および同期型直接メモ
リアクセス回路の出力信号の一方を選択して同期型メモ
リに与える選択回路を備える。
装置は、クロック信号に同期して動作する同期型メモリ
と、この同期型メモリと同一半導体基板上に形成され、
かつ同期型メモリとデータの授受を行なうロジック回路
と、半導体基板外部から与えられるデータを含む信号を
クロック信号に対応するテストクロック信号に同期して
取込む同期型直接メモリアクセス回路と、テストモード
指示信号に応答してロジック回路および同期型直接メモ
リアクセス回路の出力信号の一方を選択して同期型メモ
リに与える選択回路を備える。
【００３１】請求項２に係る半導体集積回路装置は、請
求項１の同期型直接メモリアクセス回路が、テストクロ
ック信号に同期して、外部から与えられる信号を取込む
取込タイミングと異なるタイミングで前記クロック信号
に同期して選択回路へ取込んだ信号を転送する手段を含
む。
求項１の同期型直接メモリアクセス回路が、テストクロ
ック信号に同期して、外部から与えられる信号を取込む
取込タイミングと異なるタイミングで前記クロック信号
に同期して選択回路へ取込んだ信号を転送する手段を含
む。
【００３２】請求項３に係る半導体集積回路装置は、請
求項１の同期型直接メモリアクセス回路が、さらに、同
期型メモリから読出された複数ビットのデータを受けか
つテストクロック信号に同期して取込むデータ取込手段
を含む。
求項１の同期型直接メモリアクセス回路が、さらに、同
期型メモリから読出された複数ビットのデータを受けか
つテストクロック信号に同期して取込むデータ取込手段
を含む。
【００３３】請求項４に係る半導体集積回路装置は、請
求項３の同期型直接メモリアクセス回路が、さらに、外
部から与えられるアドレス信号をテストクロック信号に
同期して転送するアドレス転送手段と、データ取込手段
からの複数ビットのデータから所定数のビットのデータ
を該転送アドレス信号に従って選択するデータ選択手段
を含む。
求項３の同期型直接メモリアクセス回路が、さらに、外
部から与えられるアドレス信号をテストクロック信号に
同期して転送するアドレス転送手段と、データ取込手段
からの複数ビットのデータから所定数のビットのデータ
を該転送アドレス信号に従って選択するデータ選択手段
を含む。
【００３４】請求項５に係る半導体集積回路装置は、請
求項４のアドレス転送手段が、同期型メモリがデータ読
出指示を与えられてから有効データを出力するまでに要
するクロックサイクルに対応する期間取込んだアドレス
信号をテストクロック信号に同期した転送動作により遅
延してデータ選択手段へ与えるシフト回路をさらに含
む。
求項４のアドレス転送手段が、同期型メモリがデータ読
出指示を与えられてから有効データを出力するまでに要
するクロックサイクルに対応する期間取込んだアドレス
信号をテストクロック信号に同期した転送動作により遅
延してデータ選択手段へ与えるシフト回路をさらに含
む。
【００３５】請求項６の半導体集積回路装置は、請求項
１の同期型メモリが、データ読出時複数ビットのデータ
を出力する手段を含み、また同期型直接メモリアクセス
回路は、テストクロック信号に同期してこの同期型メモ
リから読出されたデータをラッチするデータラッチ手段
と、このデータラッチ手段のデータラッチと同じタイミ
ングで、与えられたアドレス信号をラッチするアドレス
ラッチと、このアドレスラッチのラッチしたアドレス信
号に従ってデータラッチ手段のラッチデータから所定数
のビットのデータを選択するデータ選択手段を含む。
１の同期型メモリが、データ読出時複数ビットのデータ
を出力する手段を含み、また同期型直接メモリアクセス
回路は、テストクロック信号に同期してこの同期型メモ
リから読出されたデータをラッチするデータラッチ手段
と、このデータラッチ手段のデータラッチと同じタイミ
ングで、与えられたアドレス信号をラッチするアドレス
ラッチと、このアドレスラッチのラッチしたアドレス信
号に従ってデータラッチ手段のラッチデータから所定数
のビットのデータを選択するデータ選択手段を含む。
【００３６】請求項７に係る半導体集積回路装置は、請
求項４または６の同期型直接メモリアクセス回路が、さ
らに、テストクロック信号に同期してデータ選択手段が
選択したデータを転送して外部へ出力する出力転送手段
を備える。
求項４または６の同期型直接メモリアクセス回路が、さ
らに、テストクロック信号に同期してデータ選択手段が
選択したデータを転送して外部へ出力する出力転送手段
を備える。
【００３７】請求項８に係る半導体集積回路装置は、請
求項１の同期期型直接メモリアクセス回路が、所定のパ
ッドを介して時分割多重化して与えられるアドレス信号
を受けてロウアドレス信号とコラムアドレス信号とに分
離する手段をさらに備える。同期型メモリは、選択回路
を介してこのアドレス分離手段により分離されたロウア
ドレス信号とコラムアドレス信号とをそれぞれ受ける別
々に設けられるロウアドレス入力ノードおよびコラムア
ドレス入力ノードとを有する。
求項１の同期期型直接メモリアクセス回路が、所定のパ
ッドを介して時分割多重化して与えられるアドレス信号
を受けてロウアドレス信号とコラムアドレス信号とに分
離する手段をさらに備える。同期型メモリは、選択回路
を介してこのアドレス分離手段により分離されたロウア
ドレス信号とコラムアドレス信号とをそれぞれ受ける別
々に設けられるロウアドレス入力ノードおよびコラムア
ドレス入力ノードとを有する。
【００３８】請求項９に係る半導体集積回路装置は、請
求項８の装置において、ロウアドレス信号はコラムアド
レス信号よりビット数が多く、同期型メモリは複数ビッ
トのデータを出力し、所定のパッドは、コラムアドレス
信号を受ける第１のパッドと、複数ビットのデータから
所定数のビットのデータを選択するためのデータアドレ
ス信号を受ける第２のパッドとを含む。これら第１およ
び第２のパッドは並列にロウアドレス信号の異なるビッ
トを受ける。
求項８の装置において、ロウアドレス信号はコラムアド
レス信号よりビット数が多く、同期型メモリは複数ビッ
トのデータを出力し、所定のパッドは、コラムアドレス
信号を受ける第１のパッドと、複数ビットのデータから
所定数のビットのデータを選択するためのデータアドレ
ス信号を受ける第２のパッドとを含む。これら第１およ
び第２のパッドは並列にロウアドレス信号の異なるビッ
トを受ける。
【００３９】請求項１０の半導体集積回路装置は、請求
項９の同期型メモリが、複数ビットの書込データを受け
る書込入力ノードを有し、所定のパッドがさらに、デー
タ書込時書込データのビットにマスクをかけるビットを
指示するマスク指示ビットを受けるパッドをさらに含
む。同期型直接メモリアクセス回路は、所定のパッドに
与えられた信号からさらにマスク指示ビットを分離する
手段を含む。
項９の同期型メモリが、複数ビットの書込データを受け
る書込入力ノードを有し、所定のパッドがさらに、デー
タ書込時書込データのビットにマスクをかけるビットを
指示するマスク指示ビットを受けるパッドをさらに含
む。同期型直接メモリアクセス回路は、所定のパッドに
与えられた信号からさらにマスク指示ビットを分離する
手段を含む。
【００４０】請求項１１に係る半導体集積回路装置は、
請求項１のクロック信号とテストクロック信号とが同一
周波数の信号である。
請求項１のクロック信号とテストクロック信号とが同一
周波数の信号である。
【００４１】請求項１２に係る半導体集積回路装置は、
請求項１のクロック信号とテストクロック信号とが別々
のパッドを介して与えられる。
請求項１のクロック信号とテストクロック信号とが別々
のパッドを介して与えられる。
【００４２】請求項１３に係る半導体集積回路装置は、
請求項３の同期型直接メモリアクセス回路が、データ取
込手段からの複数ビットのデータを１ビットデータに縮
退してテストクロック信号に同期して出力する手段を備
える。
請求項３の同期型直接メモリアクセス回路が、データ取
込手段からの複数ビットのデータを１ビットデータに縮
退してテストクロック信号に同期して出力する手段を備
える。
【００４３】請求項１４に係る半導体集積回路装置は、
請求項１の同期型直接メモリアクセス回路が、外部から
与えられる複数ビットの書込データを、この複数ビット
よりも多いビットのテスト書込データを生成してテスト
クロック信号に同期して転送する手段を含み、同期型メ
モリは、テスト書込データのビットを並列に受ける書込
データ入力ノードを有する。
請求項１の同期型直接メモリアクセス回路が、外部から
与えられる複数ビットの書込データを、この複数ビット
よりも多いビットのテスト書込データを生成してテスト
クロック信号に同期して転送する手段を含み、同期型メ
モリは、テスト書込データのビットを並列に受ける書込
データ入力ノードを有する。
【００４４】請求項１５に係る半導体集積回路装置は、
請求項１０の第２のパッドがマスク指示ビットを受け
る。
請求項１０の第２のパッドがマスク指示ビットを受け
る。
【００４５】請求項１６に係る半導体集積回路装置は請
求項１０の同期型直接メモリアクセス回路が外部からの
制御信号に従ってマスク指示ビットにかかわらず全デー
タビットを書込許可状態に設定する手段を含む。
求項１０の同期型直接メモリアクセス回路が外部からの
制御信号に従ってマスク指示ビットにかかわらず全デー
タビットを書込許可状態に設定する手段を含む。
【００４６】クロック信号に同期して外部から与えられ
る信号を取込んでいるため、この同期型直接メモリアク
セス回路の出力信号は、クロック信号に同期して確定状
態となり、同期型メモリへは、変化タイミングが同じで
あるためスキューの極めて少ない信号が伝達される。し
たがって、このクロック信号に同期して取込むことによ
り、同期型メモリへ与える信号の有効期間を十分に長く
することができ、スキューの影響を最小限にでき、応じ
て高速動作が可能となり、また正確に同期型メモリを動
作させることができる。
る信号を取込んでいるため、この同期型直接メモリアク
セス回路の出力信号は、クロック信号に同期して確定状
態となり、同期型メモリへは、変化タイミングが同じで
あるためスキューの極めて少ない信号が伝達される。し
たがって、このクロック信号に同期して取込むことによ
り、同期型メモリへ与える信号の有効期間を十分に長く
することができ、スキューの影響を最小限にでき、応じ
て高速動作が可能となり、また正確に同期型メモリを動
作させることができる。
【００４７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、半導体集積
回路装置１は、データを記憶するダイナミック型メモリ
セルを有しかつクロック信号に同期して動作するＳＤＲ
ＡＭモジュール２と、ＳＤＲＡＭモジュール２とデータ
の授受を行なうロジック回路３と、外部から与えられる
信号（データを含む）をクロック信号に同期して取込み
かつ転送する（同期型）直接メモリアクセス回路４と、
テストモード指示信号ＴＥに従ってロジック回路３およ
び直接メモリアクセス回路４の一方の出力信号を選択し
てＳＤＲＡＭモジュール２へ与えるセレクタ５と、図示
しない外部に設けられた試験装置からパッド７を介して
与えられるテストモード指示信号ＴＥに従って特定のパ
ッド８ａ〜８ｂ〜８ｃをロジック回路３および直接メモ
リアクセス回路４の一方に電気的に接続するパッド切換
回路６を含む。ロジック回路３は、また残りのパッド９
ａ，９ｂ〜９ｃ、９ｄ〜９ｅを介して信号の入出力を行
なう。パッド切換回路６は、テストモード指示信号ＴＥ
の活性化時、パッド８ａ〜８ｂ〜８ｃを直接メモリアク
セス回路４に電気的に接続する。テストモード指示信号
ＴＥの非活性化時、パッド切換回路６は、これらのパッ
ド８ａ〜８ｂ〜８ｃをロジック回路３に電気的に接続す
る。試験用のパッドを通常動作モード時において用いら
れるパッドと共用することによりパッド占有面積を低減
する。なお、図１においては、半導体集積回路装置１の
チップ四辺周辺に沿ってパッドが数多く配置されるが、
これらは、図面を簡略化するために明確には示していな
い（・で示す）。
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、半導体集積
回路装置１は、データを記憶するダイナミック型メモリ
セルを有しかつクロック信号に同期して動作するＳＤＲ
ＡＭモジュール２と、ＳＤＲＡＭモジュール２とデータ
の授受を行なうロジック回路３と、外部から与えられる
信号（データを含む）をクロック信号に同期して取込み
かつ転送する（同期型）直接メモリアクセス回路４と、
テストモード指示信号ＴＥに従ってロジック回路３およ
び直接メモリアクセス回路４の一方の出力信号を選択し
てＳＤＲＡＭモジュール２へ与えるセレクタ５と、図示
しない外部に設けられた試験装置からパッド７を介して
与えられるテストモード指示信号ＴＥに従って特定のパ
ッド８ａ〜８ｂ〜８ｃをロジック回路３および直接メモ
リアクセス回路４の一方に電気的に接続するパッド切換
回路６を含む。ロジック回路３は、また残りのパッド９
ａ，９ｂ〜９ｃ、９ｄ〜９ｅを介して信号の入出力を行
なう。パッド切換回路６は、テストモード指示信号ＴＥ
の活性化時、パッド８ａ〜８ｂ〜８ｃを直接メモリアク
セス回路４に電気的に接続する。テストモード指示信号
ＴＥの非活性化時、パッド切換回路６は、これらのパッ
ド８ａ〜８ｂ〜８ｃをロジック回路３に電気的に接続す
る。試験用のパッドを通常動作モード時において用いら
れるパッドと共用することによりパッド占有面積を低減
する。なお、図１においては、半導体集積回路装置１の
チップ四辺周辺に沿ってパッドが数多く配置されるが、
これらは、図面を簡略化するために明確には示していな
い（・で示す）。
【００４８】パッド８ａ〜８ｂ〜８ｃには、テストデー
タ、テスト動作に必要な制御信号、およびＳＤＲＡＭモ
ジュール２を同期動作させるためのクロック信号が与え
られる。直接メモリアクセス回路４は、この外部から与
えられるクロック信号に同期して、パッド切換回路６を
介して与えられる信号（以下、特に断らない限りデータ
を含む）を取込みかつ転送する。
タ、テスト動作に必要な制御信号、およびＳＤＲＡＭモ
ジュール２を同期動作させるためのクロック信号が与え
られる。直接メモリアクセス回路４は、この外部から与
えられるクロック信号に同期して、パッド切換回路６を
介して与えられる信号（以下、特に断らない限りデータ
を含む）を取込みかつ転送する。
【００４９】図２は、図１に示す半導体集積回路装置１
の動作を示すタイミングチャート図である。図２におい
て、外部クロック信号ＥＸＴＣＬＫは、パッド８ａ〜８
ｃに含まれるクロック入力パッドへ与えられる外部クロ
ック信号であり、また外部信号ＥＸＴＳＩＧは、これら
のパッド８ａ〜８ｃへ与えられるアドレス信号、デー
タ、および制御信号を代表的に示す。パッド８ａ〜８ｃ
へ与えられる外部信号ＥＸＴＳＩＧは、図示しない外部
に設けられた試験装置からクロック信号ＥＸＴＣＬＫに
同期して与えられる。直接メモリアクセス回路４は、テ
スト動作時、パッド切換回路６を介して与えられる外部
信号ＥＸＴＳＩＧを外部クロック信号ＥＸＴＣＬＫに同
期して取込む。半導体集積回路装置１内部において、信
号のスキューが生じるのは、パッドからＳＤＲＡＭモジ
ュールにまで到達する信号経路の配線容量の相違、配線
長の相違、配線抵抗の相違および中間の回路における信
号変化タイミングのずれなどに起因する信号伝搬遅延期
間のずれである。外部クロック信号ＥＸＴＣＬＫに同期
して直接メモリアクセス回路４において外部信号ＥＸＴ
ＳＩＧを取込むことにより、この直接メモリアクセス回
路４内部における信号は、確定状態の外部信号を取込ん
でいるため、スキューは生じないかまたは生じてもごく
わずかである（図においては試験装置からパッドへ印加
される信号のスキューはない様に示す）。
の動作を示すタイミングチャート図である。図２におい
て、外部クロック信号ＥＸＴＣＬＫは、パッド８ａ〜８
ｃに含まれるクロック入力パッドへ与えられる外部クロ
ック信号であり、また外部信号ＥＸＴＳＩＧは、これら
のパッド８ａ〜８ｃへ与えられるアドレス信号、デー
タ、および制御信号を代表的に示す。パッド８ａ〜８ｃ
へ与えられる外部信号ＥＸＴＳＩＧは、図示しない外部
に設けられた試験装置からクロック信号ＥＸＴＣＬＫに
同期して与えられる。直接メモリアクセス回路４は、テ
スト動作時、パッド切換回路６を介して与えられる外部
信号ＥＸＴＳＩＧを外部クロック信号ＥＸＴＣＬＫに同
期して取込む。半導体集積回路装置１内部において、信
号のスキューが生じるのは、パッドからＳＤＲＡＭモジ
ュールにまで到達する信号経路の配線容量の相違、配線
長の相違、配線抵抗の相違および中間の回路における信
号変化タイミングのずれなどに起因する信号伝搬遅延期
間のずれである。外部クロック信号ＥＸＴＣＬＫに同期
して直接メモリアクセス回路４において外部信号ＥＸＴ
ＳＩＧを取込むことにより、この直接メモリアクセス回
路４内部における信号は、確定状態の外部信号を取込ん
でいるため、スキューは生じないかまたは生じてもごく
わずかである（図においては試験装置からパッドへ印加
される信号のスキューはない様に示す）。
【００５０】この直接メモリアクセス回路４が、また外
部クロック信号ＥＸＴＣＬＫに同期してその内部信号を
セレクタ５を介してＳＤＲＡＭモジュール２へ与える。
この場合においても、直接メモリアクセス回路４からの
信号は、クロック信号ＥＸＴＣＬＫに同期して伝達され
ているため、その確定タイミングは、外部クロック信号
ＥＸＴＣＬＫに関して決定されており、スキューはほと
んど生じないか、または生じてもごくわずかである。Ｓ
ＤＲＡＭモジュール２へは、直接メモリアクセス回路４
およびセレクタ５を介して外部クロック信号ＥＸＴＣＬ
Ｋが伝達される。したがって、このＳＤＲＡＭモジュー
ル２のクロック入力ノードへ与えられる内部クロック信
号ＩＮＴＣＬＫは、単に外部クロック信号ＥＸＴＣＬＫ
に対して遅延したクロック信号である。この内部クロッ
ク信号ＩＮＴＣＬＫの立上がりに同期して、ＳＤＲＡＭ
モジュール２が、与えられた信号を取込む。この状態に
おいて、直接メモリアクセス回路４からの信号は、クロ
ック信号に同期して出力されており、内部クロック信号
ＩＮＴＣＬＫの立上がり時においては、ＳＤＲＡＭモジ
ュールの入力部に伝達された信号は安定な状態となって
おり、ＳＤＲＡＭモジュール２は、確実に与えられた信
号を取込み内部動作を行なうことができる。
部クロック信号ＥＸＴＣＬＫに同期してその内部信号を
セレクタ５を介してＳＤＲＡＭモジュール２へ与える。
この場合においても、直接メモリアクセス回路４からの
信号は、クロック信号ＥＸＴＣＬＫに同期して伝達され
ているため、その確定タイミングは、外部クロック信号
ＥＸＴＣＬＫに関して決定されており、スキューはほと
んど生じないか、または生じてもごくわずかである。Ｓ
ＤＲＡＭモジュール２へは、直接メモリアクセス回路４
およびセレクタ５を介して外部クロック信号ＥＸＴＣＬ
Ｋが伝達される。したがって、このＳＤＲＡＭモジュー
ル２のクロック入力ノードへ与えられる内部クロック信
号ＩＮＴＣＬＫは、単に外部クロック信号ＥＸＴＣＬＫ
に対して遅延したクロック信号である。この内部クロッ
ク信号ＩＮＴＣＬＫの立上がりに同期して、ＳＤＲＡＭ
モジュール２が、与えられた信号を取込む。この状態に
おいて、直接メモリアクセス回路４からの信号は、クロ
ック信号に同期して出力されており、内部クロック信号
ＩＮＴＣＬＫの立上がり時においては、ＳＤＲＡＭモジ
ュールの入力部に伝達された信号は安定な状態となって
おり、ＳＤＲＡＭモジュール２は、確実に与えられた信
号を取込み内部動作を行なうことができる。
【００５１】半導体集積回路装置１の内部信号を、ＳＤ
ＲＡＭモジュール２の動作クロック信号ＩＮＴＣＬＫに
対応する外部クロック信号ＥＸＴＣＬＫに同期して取込
かつ転送することにより、内部信号の変化タイミング
は、この外部クロック信号ＥＸＴＣＬＫの変化タイミン
グを基準として決定され、スキューをほぼ抑制した内部
信号をＳＤＲＡＭモジュール２へ伝達することができ、
外部から直接ＳＤＲＡＭモジュール２へアクセスして高
速でスキューの影響を何ら受けることなくＳＤＲＡＭモ
ジュール２を動作させることができ、高速動作環境下で
確実にＳＤＲＡＭモジュール２のテストを行なうことが
できる。図３は、図１に示す半導体集積回路装置のより
具体的な構成を示す図である。図３において、ＳＤＲＡ
Ｍモジュール２は、制御信号ＣＴＬ＜ ＞を受ける制御
信号入力ノード群２ａ、１１ビットのロウアドレス信号
ＲＡ＜１０：０＞を受けるロウアドレス信号入力ノード
群２ｂ、６ビットのコラムアドレス信号ＣＡ＜５：０＞
を受けるコラムアドレス信号入力ノード群２ｃ、書込デ
ータに対しどのビットにマスクをかけるかを示す書込デ
ータマスク信号ＤＭ＜３１：０＞を受ける書込マスク入
力ノード群２ｄ、２５６ビットの書込データＷＤ＜２５
５：０＞を受けるデータ入力ノード群２ｅ、およびコラ
ム・リード・レイテンシＣＬを指定するレイテンシデー
タＣＬ＜１：０＞を受ける入力ノード群２ｆ、および２
５６ビットの読出データを出力するデータ出力ノード群
２ｇを含む。このＳＤＲＡＭモジュール２は、クロック
信号入力ノード２ｈに与えられるクロック信号ＣＬＫに
同期してデータの入出力および与えられた信号の取込を
行なう。
ＲＡＭモジュール２の動作クロック信号ＩＮＴＣＬＫに
対応する外部クロック信号ＥＸＴＣＬＫに同期して取込
かつ転送することにより、内部信号の変化タイミング
は、この外部クロック信号ＥＸＴＣＬＫの変化タイミン
グを基準として決定され、スキューをほぼ抑制した内部
信号をＳＤＲＡＭモジュール２へ伝達することができ、
外部から直接ＳＤＲＡＭモジュール２へアクセスして高
速でスキューの影響を何ら受けることなくＳＤＲＡＭモ
ジュール２を動作させることができ、高速動作環境下で
確実にＳＤＲＡＭモジュール２のテストを行なうことが
できる。図３は、図１に示す半導体集積回路装置のより
具体的な構成を示す図である。図３において、ＳＤＲＡ
Ｍモジュール２は、制御信号ＣＴＬ＜ ＞を受ける制御
信号入力ノード群２ａ、１１ビットのロウアドレス信号
ＲＡ＜１０：０＞を受けるロウアドレス信号入力ノード
群２ｂ、６ビットのコラムアドレス信号ＣＡ＜５：０＞
を受けるコラムアドレス信号入力ノード群２ｃ、書込デ
ータに対しどのビットにマスクをかけるかを示す書込デ
ータマスク信号ＤＭ＜３１：０＞を受ける書込マスク入
力ノード群２ｄ、２５６ビットの書込データＷＤ＜２５
５：０＞を受けるデータ入力ノード群２ｅ、およびコラ
ム・リード・レイテンシＣＬを指定するレイテンシデー
タＣＬ＜１：０＞を受ける入力ノード群２ｆ、および２
５６ビットの読出データを出力するデータ出力ノード群
２ｇを含む。このＳＤＲＡＭモジュール２は、クロック
信号入力ノード２ｈに与えられるクロック信号ＣＬＫに
同期してデータの入出力および与えられた信号の取込を
行なう。
【００５２】ロウアドレス信号入力ノード群２ｂおよび
コラムアドレス信号入力ノード群２ｃそれぞれに対し
て、与えられたアドレス信号をラッチするためのラッチ
回路が設けられる。ＳＤＲＡＭモジュール２は、すべて
内部配線によりその入力ノードが接続されており、ピン
数を低減する必要はない。したがって、このＳＤＲＡＭ
モジュール２においては、ロウアドレス信号入力ノード
群２ｂとコラムアドレス信号入力ノード群２ｃがそれぞ
れ別々に設けられる。制御信号ＣＴＬ＜ ＞に含まれる
動作モード指示信号に従って、これらのロウアドレス信
号入力ノード群２ｂおよびコラムアドレス信号入力群２
ｃそれぞれに設けられたラッチ回路を動作させる。
コラムアドレス信号入力ノード群２ｃそれぞれに対し
て、与えられたアドレス信号をラッチするためのラッチ
回路が設けられる。ＳＤＲＡＭモジュール２は、すべて
内部配線によりその入力ノードが接続されており、ピン
数を低減する必要はない。したがって、このＳＤＲＡＭ
モジュール２においては、ロウアドレス信号入力ノード
群２ｂとコラムアドレス信号入力ノード群２ｃがそれぞ
れ別々に設けられる。制御信号ＣＴＬ＜ ＞に含まれる
動作モード指示信号に従って、これらのロウアドレス信
号入力ノード群２ｂおよびコラムアドレス信号入力群２
ｃそれぞれに設けられたラッチ回路を動作させる。
【００５３】ロジック回路３も、このＳＤＲＡＭモジュ
ール２の各入力ノード群と対応して、制御信号ＬＣＴＬ
＜ ＞の出力ノード群３ａ、ロウアドレス信号ＬＲＡ＜
１０：０＞の出力ノード群３ｂ、コラムアドレス信号Ｌ
ＣＡ＜５：０＞の出力ノード群３ｃ、書込マスクデータ
ＬＤＭ＜３１：０＞の出力ノード群３ｄ、書込データＬ
ＷＤ＜２５５：０＞の出力ノード群３ｅ、クロック信号
ＬＣＬＫの出力ノード３ｆ、コラム・リード・レイテン
シデータＬＣＬ＜１：０＞の出力ノード群３ｇ、および
データＬＲＤ＜２５５：０＞の入力ノード群３ｅを含
む。
ール２の各入力ノード群と対応して、制御信号ＬＣＴＬ
＜ ＞の出力ノード群３ａ、ロウアドレス信号ＬＲＡ＜
１０：０＞の出力ノード群３ｂ、コラムアドレス信号Ｌ
ＣＡ＜５：０＞の出力ノード群３ｃ、書込マスクデータ
ＬＤＭ＜３１：０＞の出力ノード群３ｄ、書込データＬ
ＷＤ＜２５５：０＞の出力ノード群３ｅ、クロック信号
ＬＣＬＫの出力ノード３ｆ、コラム・リード・レイテン
シデータＬＣＬ＜１：０＞の出力ノード群３ｇ、および
データＬＲＤ＜２５５：０＞の入力ノード群３ｅを含
む。
【００５４】また、図１に示すパッド８ａ〜８ｃに対応
する外部パッド群８は、制御信号ＥＣＴＬ＜ ＞の入力
ノード群８ｄ、ロウアドレス信号ＥＲＡ＜１０：０＞の
入力パッド群８ｅ、コラムアドレス信号ＥＣＡ＜５：０
＞の入力パッド群８ｆ、書込データマスク指示データＥ
ＤＭ＜３１：０＞の入力パッド群８ｇ、８ビットの書込
データＥＷＤ＜７：０＞の入力パッド群８ｈ、ＳＤＲＡ
Ｍモジュール２から読出された２５６ビットの読出デー
タＲＤ＜２５５：０＞のうち８ビットの読出データを選
択するためのアドレスを入力する出力選択アドレスＥＯ
ＳＥＬ＜４：０＞の入力パッド群８ｉ、および読出デー
タＥＲＤ＜０：７＞を出力するためのデータ出力パッド
群８ｊを含む。
する外部パッド群８は、制御信号ＥＣＴＬ＜ ＞の入力
ノード群８ｄ、ロウアドレス信号ＥＲＡ＜１０：０＞の
入力パッド群８ｅ、コラムアドレス信号ＥＣＡ＜５：０
＞の入力パッド群８ｆ、書込データマスク指示データＥ
ＤＭ＜３１：０＞の入力パッド群８ｇ、８ビットの書込
データＥＷＤ＜７：０＞の入力パッド群８ｈ、ＳＤＲＡ
Ｍモジュール２から読出された２５６ビットの読出デー
タＲＤ＜２５５：０＞のうち８ビットの読出データを選
択するためのアドレスを入力する出力選択アドレスＥＯ
ＳＥＬ＜４：０＞の入力パッド群８ｉ、および読出デー
タＥＲＤ＜０：７＞を出力するためのデータ出力パッド
群８ｊを含む。
【００５５】外部パッド群８は、さらに、外部からのコ
ラム・リード・レイテンシデータＥＣＬ＜０：１＞のパ
ッド群８ｋ、ＳＤＲＡＭモジュール２へ与えられるクロ
ック信号を受ける外部クロック信号ＥＣＬＫの入力パッ
ド８ｌ、および直接メモリアクセス回路４における信号
転送動作を制御するテストクロック信号ＥＴＣＬＫを受
けるパッド８ｍを含む。クロック信号ＥＴＣＬＫおよび
およびＥＣＬＫは、同じ周波数を有するクロック信号で
ある。２つのクロック信号ＥＣＬＫおよびＥＴＣＬＫを
用い、テスト信号ＥＴＣＬＫで直接メモリアクセス回路
４の信号転送を行なうことにより、ＳＤＲＡＭモジュー
ル２へ与えられる信号のＳＤＲＡＭモジュール２のクロ
ック入力ノードＣＬＫに与えられるクロック信号に対す
るセットアップ時間およびホールト時間のウィンドウを
このクロック信号ＣＬＫに対して移動させることがで
き、動作マージンのテストを行なうことができる。
ラム・リード・レイテンシデータＥＣＬ＜０：１＞のパ
ッド群８ｋ、ＳＤＲＡＭモジュール２へ与えられるクロ
ック信号を受ける外部クロック信号ＥＣＬＫの入力パッ
ド８ｌ、および直接メモリアクセス回路４における信号
転送動作を制御するテストクロック信号ＥＴＣＬＫを受
けるパッド８ｍを含む。クロック信号ＥＴＣＬＫおよび
およびＥＣＬＫは、同じ周波数を有するクロック信号で
ある。２つのクロック信号ＥＣＬＫおよびＥＴＣＬＫを
用い、テスト信号ＥＴＣＬＫで直接メモリアクセス回路
４の信号転送を行なうことにより、ＳＤＲＡＭモジュー
ル２へ与えられる信号のＳＤＲＡＭモジュール２のクロ
ック入力ノードＣＬＫに与えられるクロック信号に対す
るセットアップ時間およびホールト時間のウィンドウを
このクロック信号ＣＬＫに対して移動させることがで
き、動作マージンのテストを行なうことができる。
【００５６】外部パッド群８は、図１に示すパッド８ａ
〜８ｂ〜８ｃに対応し、直接メモリアクセス回路４と外
部パッド群８の間には、図１に示すパッド切換回路６が
配置される。しかしながら、図３においては、図面を簡
略化するために、このパッド群を選択的にロジック回路
３または直接メモリアクセス回路４へ接続するパッド切
換回路６は示していない。
〜８ｂ〜８ｃに対応し、直接メモリアクセス回路４と外
部パッド群８の間には、図１に示すパッド切換回路６が
配置される。しかしながら、図３においては、図面を簡
略化するために、このパッド群を選択的にロジック回路
３または直接メモリアクセス回路４へ接続するパッド切
換回路６は示していない。
【００５７】直接メモリアクセス回路４は、パッド８ｍ
を介して与えられるテストクロック信号ＥＴＣＬＫのた
とえば立上がりに同期して、パッド８ｄ〜８ｉを介して
与えられる信号をラッチする（取込む）ラッチ回路４ａ
と、ラッチ回路４ａにラッチされたデータのうち書込デ
ータを２５６ビットの書込データに拡張するとともに、
残りの信号を伝達する信号分配回路４ｂと、パッド８ｍ
からのテストクロック信号ＥＴＣＬＫのたとえば立下が
りに同期して、信号分配回路４ｂの出力信号をラッチす
るラッチ回路４ｃと、パッド７を介して与えられるテス
トモード指示信号ＴＥに従ってラッチ回路４ｃの出力信
号、パッド８ｌからのクロック信号ＥＣＬＫおよびパッ
ド８ａからのコラム・リード・レイテンシデータＥＣＬ
＜０：１＞とロジック回路３の出力信号との一方を選択
するセレクタ５を含む。ラッチ回路４ａおよび４ｃは、
それぞれ与えられた信号をテストクロック信号ＥＴＣＬ
Ｋの１クロックサイクル期間保持する。ラッチ回路４ａ
および４ｃは、それぞれテストクロック信号ＥＴＣＬＫ
の異なるエッジ（一方が立上がりエッジ、他方が立下が
りエッジ）に同期して与えられた信号をラッチする。し
たがって、パッド８ｄ〜８ｉに与えられた信号は、外部
クロック信号ＥＴＣＬＫの１クロックサイクル経過後、
セレクタ５を介してＳＤＲＡＭモジュール２へ与えられ
る。
を介して与えられるテストクロック信号ＥＴＣＬＫのた
とえば立上がりに同期して、パッド８ｄ〜８ｉを介して
与えられる信号をラッチする（取込む）ラッチ回路４ａ
と、ラッチ回路４ａにラッチされたデータのうち書込デ
ータを２５６ビットの書込データに拡張するとともに、
残りの信号を伝達する信号分配回路４ｂと、パッド８ｍ
からのテストクロック信号ＥＴＣＬＫのたとえば立下が
りに同期して、信号分配回路４ｂの出力信号をラッチす
るラッチ回路４ｃと、パッド７を介して与えられるテス
トモード指示信号ＴＥに従ってラッチ回路４ｃの出力信
号、パッド８ｌからのクロック信号ＥＣＬＫおよびパッ
ド８ａからのコラム・リード・レイテンシデータＥＣＬ
＜０：１＞とロジック回路３の出力信号との一方を選択
するセレクタ５を含む。ラッチ回路４ａおよび４ｃは、
それぞれ与えられた信号をテストクロック信号ＥＴＣＬ
Ｋの１クロックサイクル期間保持する。ラッチ回路４ａ
および４ｃは、それぞれテストクロック信号ＥＴＣＬＫ
の異なるエッジ（一方が立上がりエッジ、他方が立下が
りエッジ）に同期して与えられた信号をラッチする。し
たがって、パッド８ｄ〜８ｉに与えられた信号は、外部
クロック信号ＥＴＣＬＫの１クロックサイクル経過後、
セレクタ５を介してＳＤＲＡＭモジュール２へ与えられ
る。
【００５８】直接メモリアクセス回路４は、さらに、テ
ストクロック信号ＥＴＣＬＫに同期してＳＤＲＡＭモジ
ュール２から読出された２５６ビットのデータＲＤ＜２
５５：０＞をラッチするラッチ回路４ｅと、ラッチ回路
４ｃから与えられるデータ選択アドレス信号ＯＳＥＬ＜
４：０＞に従ってラッチ回路４ｅがラッチする２５６ビ
ットのデータから８ビットのデータを選択する選択回路
４ｆと、テストクロック信号ＥＴＣＬＫに同期して、選
択回路４ｆからの読出データをラッチしてパッド群８ｊ
へ与えるラッチ回路４ｇを含む。
ストクロック信号ＥＴＣＬＫに同期してＳＤＲＡＭモジ
ュール２から読出された２５６ビットのデータＲＤ＜２
５５：０＞をラッチするラッチ回路４ｅと、ラッチ回路
４ｃから与えられるデータ選択アドレス信号ＯＳＥＬ＜
４：０＞に従ってラッチ回路４ｅがラッチする２５６ビ
ットのデータから８ビットのデータを選択する選択回路
４ｆと、テストクロック信号ＥＴＣＬＫに同期して、選
択回路４ｆからの読出データをラッチしてパッド群８ｊ
へ与えるラッチ回路４ｇを含む。
【００５９】ラッチ回路４ｅは、たとえばテストクロッ
ク信号ＥＴＣＬＫの立下がりエッジで与えられたデータ
をラッチし、ラッチ回路４ｇは、選択回路４ｆから与え
られたデータの転送クロック信号ＥＴＣＬＫのたとえば
立上がりエッジで出力する。このＳＤＲＡＭ２のデータ
出力ノード群２ｇは、またロジック回路３のデータ入力
ノード群３ｅに接続される。テスト動作時のデータ読出
時において、ロジック回路３は非動作状態であり、この
ＳＤＲＡＭモジュール２から、テストデータを与えても
何ら問題は生じない。セレクタ５を介することなく読出
データＲＤ＜２５５：０＞をロジック回路３へ伝達する
ことにより、通常動作モード時において高速でＳＤＲＡ
Ｍモジュール２からロジック回路３へスキューを生じさ
せることなく読出データを転送することができる（セレ
クタ５のゲート遅延がなくなる）。この場合において
も、ＳＤＲＡＭモジュール２のデータ出力ノード群２ｇ
は、何らパッドおよび出力セレクタ５には接続されず、
内部配線のみが接続されるため、大きな寄生容量は存在
せず、小さなスキューで高速で読出データをラッチ回路
４ｅおよびロジック回路３へ転送することができる。次
に、この図３に示す半導体集積回路装置のテスト時の動
作について説明する。
ク信号ＥＴＣＬＫの立下がりエッジで与えられたデータ
をラッチし、ラッチ回路４ｇは、選択回路４ｆから与え
られたデータの転送クロック信号ＥＴＣＬＫのたとえば
立上がりエッジで出力する。このＳＤＲＡＭ２のデータ
出力ノード群２ｇは、またロジック回路３のデータ入力
ノード群３ｅに接続される。テスト動作時のデータ読出
時において、ロジック回路３は非動作状態であり、この
ＳＤＲＡＭモジュール２から、テストデータを与えても
何ら問題は生じない。セレクタ５を介することなく読出
データＲＤ＜２５５：０＞をロジック回路３へ伝達する
ことにより、通常動作モード時において高速でＳＤＲＡ
Ｍモジュール２からロジック回路３へスキューを生じさ
せることなく読出データを転送することができる（セレ
クタ５のゲート遅延がなくなる）。この場合において
も、ＳＤＲＡＭモジュール２のデータ出力ノード群２ｇ
は、何らパッドおよび出力セレクタ５には接続されず、
内部配線のみが接続されるため、大きな寄生容量は存在
せず、小さなスキューで高速で読出データをラッチ回路
４ｅおよびロジック回路３へ転送することができる。次
に、この図３に示す半導体集積回路装置のテスト時の動
作について説明する。
【００６０】データ書込時の動作は、図２に示すタイミ
ングチャートと同じである。内部クロック信号ＩＮＴＣ
ＬＫがＳＤＲＡＭモジュール２のクロック入力ノード２
ｈに与えられ、クロック信号ＣＬＫの立上がりエッジ
で、セレクタ５を介して与えられた信号の取込が行なわ
れる。ラッチ回路４ａおよび４ｃは、それぞれテストク
ロック信号ＥＴＣＬＫの立上がりエッジおよび立下がり
エッジでラッチ状態となっており、ラッチ回路４ａおよ
び４ｃの出力ノードは、パッドから切離されており、ま
たラッチ回路４ａおよび４ｃの出力信号の変化タイミン
グはテストクロック信号により決定されており、スキュ
ーはほとんど生じず、セレクタ５を介してＳＤＲＡＭモ
ジュール２へ信号が与えられる。次に、図４を参照し
て、データ読出時の動作について説明する。
ングチャートと同じである。内部クロック信号ＩＮＴＣ
ＬＫがＳＤＲＡＭモジュール２のクロック入力ノード２
ｈに与えられ、クロック信号ＣＬＫの立上がりエッジ
で、セレクタ５を介して与えられた信号の取込が行なわ
れる。ラッチ回路４ａおよび４ｃは、それぞれテストク
ロック信号ＥＴＣＬＫの立上がりエッジおよび立下がり
エッジでラッチ状態となっており、ラッチ回路４ａおよ
び４ｃの出力ノードは、パッドから切離されており、ま
たラッチ回路４ａおよび４ｃの出力信号の変化タイミン
グはテストクロック信号により決定されており、スキュ
ーはほとんど生じず、セレクタ５を介してＳＤＲＡＭモ
ジュール２へ信号が与えられる。次に、図４を参照し
て、データ読出時の動作について説明する。
【００６１】外部クロック信号ＥＣＬＫのサイクル♯１
において、外部の制御信号ＥＣＴＬ（ＥＣＴＬ＜ ＞）
を、データ読出を指定する状態に設定する（リード）。
この外部制御信号ＥＣＴＬが、テストクロック信号ＥＴ
ＣＬＫの立上がりに同期して、ラッチ回路４ａによりラ
ッチされる。次いでこのラッチ回路４ａにラッチされた
データは、信号分配回路４ｂおよびラッチ回路４ｃを介
して、伝達されて外部クロック信号ＥＣＬＫのクロック
サイクル♯１の立下がりエッジに同期してセレクタ５を
介してＳＤＲＡＭモジュール２へ与えられる。ＳＤＲＡ
Ｍモジュール２に対しては、また外部クロック信号ＥＣ
ＬＫが直接メモリアクセス回路４を介して与えられる。
において、外部の制御信号ＥＣＴＬ（ＥＣＴＬ＜ ＞）
を、データ読出を指定する状態に設定する（リード）。
この外部制御信号ＥＣＴＬが、テストクロック信号ＥＴ
ＣＬＫの立上がりに同期して、ラッチ回路４ａによりラ
ッチされる。次いでこのラッチ回路４ａにラッチされた
データは、信号分配回路４ｂおよびラッチ回路４ｃを介
して、伝達されて外部クロック信号ＥＣＬＫのクロック
サイクル♯１の立下がりエッジに同期してセレクタ５を
介してＳＤＲＡＭモジュール２へ与えられる。ＳＤＲＡ
Ｍモジュール２に対しては、また外部クロック信号ＥＣ
ＬＫが直接メモリアクセス回路４を介して与えられる。
【００６２】ＳＤＲＡＭモジュール２は、外部クロック
信号ＥＣＬＫのクロックサイクル♯２におけるクロック
信号ＣＬＫの立上がりに同期して、制御信号入力ノード
群２ａに与えられた制御信号ＣＴＬ＜ ＞を取込み、内
部でデータの読出動作を開始する。コラム・リード・レ
イテンシＣＬが１であるため、この内部クロック信号Ｃ
ＬＫの次の立上りエッジ（外部クロック信号ＥＣＬＫの
サイクル♯３）において読出データＲＤ＜２５５：０＞
がＳＤＲＡＭモジュール２から出力される。以降、読出
指示が各クロックサイクルにおいて与えられており、Ｓ
ＤＲＡＭモジュール２からデータが順次読出される。
信号ＥＣＬＫのクロックサイクル♯２におけるクロック
信号ＣＬＫの立上がりに同期して、制御信号入力ノード
群２ａに与えられた制御信号ＣＴＬ＜ ＞を取込み、内
部でデータの読出動作を開始する。コラム・リード・レ
イテンシＣＬが１であるため、この内部クロック信号Ｃ
ＬＫの次の立上りエッジ（外部クロック信号ＥＣＬＫの
サイクル♯３）において読出データＲＤ＜２５５：０＞
がＳＤＲＡＭモジュール２から出力される。以降、読出
指示が各クロックサイクルにおいて与えられており、Ｓ
ＤＲＡＭモジュール２からデータが順次読出される。
【００６３】ラッチ回路４ｅは、テストクロック信号Ｅ
ＴＣＬＫの立下がりエッジでこのＳＤＲＡＭモジュール
２から読出されたデータをラッチする。外部クロック信
号ＥＣＬＫのサイクル♯３において、また外部からのデ
ータ選択用アドレスＥＯＳＥＬ（ＥＯＳＥＬ＜４：０
＞）が与えられており、ラッチ回路４ｃの出力信号がこ
の外部クロック信号ＥＣＬＫのクロックサイクル♯３の
立下がりに同期して変化する。したがって、ラッチ回路
４ｅの出力データおよびラッチ回路４ｃからのデータ選
択用アドレス信号が、同じタイミングで確定状態とな
り、選択回路４ｆが、この与えられたデータ選択用アド
レス信号ＯＳＥＬ＜４：０＞に従ってラッチ回路４ｅの
ラッチする２５６ビットの読出データＲＤ＜２５５：０
＞から８ビットのデータを選択する。ラッチ回路４ｇ
は、この選択回路４ｆの出力信号をテストクロック信号
ＥＴＣＬＫの立上がりエッジに同期して取込みラッチす
る。したがって、外部クロック信号ＥＣＬＫのサイクル
♯４のテストクロック信号ＥＴＣＬＫ立上がりエッジに
同期して、データ出力パッド群８ｊの読出データＥＲＤ
＜７：０＞が変化する（図４の（ｉ）の波形参照）。以
降、このテストクロック信号ＥＴＣＬＫの立上がりエッ
ジに同期して、データがデータ出力ノード群８ｊに伝達
される。
ＴＣＬＫの立下がりエッジでこのＳＤＲＡＭモジュール
２から読出されたデータをラッチする。外部クロック信
号ＥＣＬＫのサイクル♯３において、また外部からのデ
ータ選択用アドレスＥＯＳＥＬ（ＥＯＳＥＬ＜４：０
＞）が与えられており、ラッチ回路４ｃの出力信号がこ
の外部クロック信号ＥＣＬＫのクロックサイクル♯３の
立下がりに同期して変化する。したがって、ラッチ回路
４ｅの出力データおよびラッチ回路４ｃからのデータ選
択用アドレス信号が、同じタイミングで確定状態とな
り、選択回路４ｆが、この与えられたデータ選択用アド
レス信号ＯＳＥＬ＜４：０＞に従ってラッチ回路４ｅの
ラッチする２５６ビットの読出データＲＤ＜２５５：０
＞から８ビットのデータを選択する。ラッチ回路４ｇ
は、この選択回路４ｆの出力信号をテストクロック信号
ＥＴＣＬＫの立上がりエッジに同期して取込みラッチす
る。したがって、外部クロック信号ＥＣＬＫのサイクル
♯４のテストクロック信号ＥＴＣＬＫ立上がりエッジに
同期して、データ出力パッド群８ｊの読出データＥＲＤ
＜７：０＞が変化する（図４の（ｉ）の波形参照）。以
降、このテストクロック信号ＥＴＣＬＫの立上がりエッ
ジに同期して、データがデータ出力ノード群８ｊに伝達
される。
【００６４】この図４（ｉ）に示す波形においては、テ
ストクロック信号ＥＴＣＬＫの立上がりエッジに同期し
てラッチ回路４ｇが与えられたデータをラッチして出力
している。しかしながら、このラッチ回路４ｇは、選択
回路４ｆから与えられたデータをテストクロック信号Ｅ
ＴＣＬＫの立上がりエッジに同期して取込み、次いでこ
のテストクロック信号ＥＴＣＬＫの立下がりエッジに同
期して出力するように構成されてもよい（図４（ii）参
照））。この動作は、単にラッチ回路４ｇにおける内部
構成を、２段のフリップフロップで構成することにより
実現される（この構成については後に説明する）。
ストクロック信号ＥＴＣＬＫの立上がりエッジに同期し
てラッチ回路４ｇが与えられたデータをラッチして出力
している。しかしながら、このラッチ回路４ｇは、選択
回路４ｆから与えられたデータをテストクロック信号Ｅ
ＴＣＬＫの立上がりエッジに同期して取込み、次いでこ
のテストクロック信号ＥＴＣＬＫの立下がりエッジに同
期して出力するように構成されてもよい（図４（ii）参
照））。この動作は、単にラッチ回路４ｇにおける内部
構成を、２段のフリップフロップで構成することにより
実現される（この構成については後に説明する）。
【００６５】したがって、このデータ読出時において
も、ＳＤＲＡＭモジュール２から読出されたデータは、
テストクロック信号ＥＴＣＬＫに同期してラッチされ、
次いで、このテストクロック信号ＥＴＣＬＫに同期して
出力されるため、確定状態となった信号を伝達している
ため、確定状態となったタイミングで信号（データ）を
ラッチしかつ転送しており、スキューのほとんど生じな
い、十分な長さの有効状態期間を有する読出データをパ
ッド群８ｊへ伝達することができ、高速のデータ読出
を、外部から直接ＳＤＲＡＭモジュール２に対してアク
セスして行なうことができる。次に、各部の構成につい
て説明する。
も、ＳＤＲＡＭモジュール２から読出されたデータは、
テストクロック信号ＥＴＣＬＫに同期してラッチされ、
次いで、このテストクロック信号ＥＴＣＬＫに同期して
出力されるため、確定状態となった信号を伝達している
ため、確定状態となったタイミングで信号（データ）を
ラッチしかつ転送しており、スキューのほとんど生じな
い、十分な長さの有効状態期間を有する読出データをパ
ッド群８ｊへ伝達することができ、高速のデータ読出
を、外部から直接ＳＤＲＡＭモジュール２に対してアク
セスして行なうことができる。次に、各部の構成につい
て説明する。
【００６６】［２つのクロック信号の作用］図５は、テ
ストクロック信号ＥＴＣＬＫおよびＳＤＲＡＭモジュー
ル２へ与えられるクロック信号ＥＣＬＫ（ＣＬＫ）のタ
イミング関係を示す図である。今、図５に示すように、
外部クロック信号ＥＣＬＫが、テストクロック信号ＥＴ
ＣＬＫに対し、遅延時間ｔｄａを有している場合を考え
る。ＳＤＲＡＭモジュールに対しては、この外部クロッ
ク信号ＥＣＬＫが遅延した信号ＣＬＫが与えられる。直
接メモリアクセス回路４からの制御信号ＣＴＬ＜ ＞
は、テストクロック信号ＥＴＣＬＫの立下がりに同期し
て出力される。ＳＤＲＡＭモジュールは、クロック信号
ＣＬＫの立上がりに同期して与えられた信号を取込み、
内部動作を行なう。したがって、この場合、制御信号Ｃ
ＴＬ＜ ＞のセットアップ時間およびホールド時間は、
それぞれｔｓａおよびｔｈａとなる。
ストクロック信号ＥＴＣＬＫおよびＳＤＲＡＭモジュー
ル２へ与えられるクロック信号ＥＣＬＫ（ＣＬＫ）のタ
イミング関係を示す図である。今、図５に示すように、
外部クロック信号ＥＣＬＫが、テストクロック信号ＥＴ
ＣＬＫに対し、遅延時間ｔｄａを有している場合を考え
る。ＳＤＲＡＭモジュールに対しては、この外部クロッ
ク信号ＥＣＬＫが遅延した信号ＣＬＫが与えられる。直
接メモリアクセス回路４からの制御信号ＣＴＬ＜ ＞
は、テストクロック信号ＥＴＣＬＫの立下がりに同期し
て出力される。ＳＤＲＡＭモジュールは、クロック信号
ＣＬＫの立上がりに同期して与えられた信号を取込み、
内部動作を行なう。したがって、この場合、制御信号Ｃ
ＴＬ＜ ＞のセットアップ時間およびホールド時間は、
それぞれｔｓａおよびｔｈａとなる。
【００６７】外部クロック信号ＥＣＬＫが、テストクロ
ック信号ＥＴＣＬＫに対し遅延時間ｔｄｂを有している
場合、（ｔｄｂ＞ｔｄａ）、ＳＤＲＡＭモジュール２へ
は、制御信号ＣＴＬ＜ ＞が、外部テストクロック信号
ＥＴＣＬＫの立下がりに同期して出力されるため、その
確定タイミングは、変化しない。一方、クロック信号Ｃ
ＬＫは、外部クロック信号ＥＣＬＫの遅延信号である。
したがって、この場合、クロック信号ＣＬＫの立上がり
エッジに対する制御信号ＣＴＬ＜ ＞の変化時点が移動
し、セットアップ時間およびホールド時間は、それぞれ
ｔｓｂおよびｔｈｂとなる。この場合、ホールド時間ｔ
ｈｂがホールド時間ｔｈａよりも短くなり、一方セット
アップ時間ｔｓｂが、セットアップ時間ｔｓａよりも長
くなる。
ック信号ＥＴＣＬＫに対し遅延時間ｔｄｂを有している
場合、（ｔｄｂ＞ｔｄａ）、ＳＤＲＡＭモジュール２へ
は、制御信号ＣＴＬ＜ ＞が、外部テストクロック信号
ＥＴＣＬＫの立下がりに同期して出力されるため、その
確定タイミングは、変化しない。一方、クロック信号Ｃ
ＬＫは、外部クロック信号ＥＣＬＫの遅延信号である。
したがって、この場合、クロック信号ＣＬＫの立上がり
エッジに対する制御信号ＣＴＬ＜ ＞の変化時点が移動
し、セットアップ時間およびホールド時間は、それぞれ
ｔｓｂおよびｔｈｂとなる。この場合、ホールド時間ｔ
ｈｂがホールド時間ｔｈａよりも短くなり、一方セット
アップ時間ｔｓｂが、セットアップ時間ｔｓａよりも長
くなる。
【００６８】したがって、この外部からのクロック信号
ＥＴＣＬＫおよびＥＣＬＫの位相を異ならせることによ
り、ＳＤＲＡＭモジュールのセットアップ時間およびホ
ールド時間についてのマージンをテストすることができ
る。
ＥＴＣＬＫおよびＥＣＬＫの位相を異ならせることによ
り、ＳＤＲＡＭモジュールのセットアップ時間およびホ
ールド時間についてのマージンをテストすることができ
る。
【００６９】［ラッチ回路の構成］図６（Ａ）は、図３
に示すラッチ回路４ａの構成の一例を示す図である。図
６（Ａ）において、ラッチ回路４ａは、テストクロック
信号ＥＴＣＬＫがＨレベルのときにオン状態となる転送
ゲート４ａａと、転送ゲート４ａａを介して与えられる
信号ＩＮを反転するインバータ４ａｂと、インバータ４
ａｂの出力信号を反転して出力信号ＯＵＴを生成するイ
ンバータ４ａｃと、インバータ４ａｂの出力信号をイン
バータ４ａｂの入力部へ伝達するインバータ４ａｄを含
む。インバータ４ａｂおよび４ａｄは、ラッチ回路を構
成する。次に、この図６（Ａ）に示すラッチ回路４ａの
動作を図６（Ｂ）に示す波形図を参照して説明する。
に示すラッチ回路４ａの構成の一例を示す図である。図
６（Ａ）において、ラッチ回路４ａは、テストクロック
信号ＥＴＣＬＫがＨレベルのときにオン状態となる転送
ゲート４ａａと、転送ゲート４ａａを介して与えられる
信号ＩＮを反転するインバータ４ａｂと、インバータ４
ａｂの出力信号を反転して出力信号ＯＵＴを生成するイ
ンバータ４ａｃと、インバータ４ａｂの出力信号をイン
バータ４ａｂの入力部へ伝達するインバータ４ａｄを含
む。インバータ４ａｂおよび４ａｄは、ラッチ回路を構
成する。次に、この図６（Ａ）に示すラッチ回路４ａの
動作を図６（Ｂ）に示す波形図を参照して説明する。
【００７０】テストクロック信号ＥＴＣＬＫがＨレベル
のとき、転送ゲート４ａａがオン状態となり、入力信号
ＩＮを取込み、インバータ４ａｂへ伝達する。転送ゲー
ト７ａａを介して与えられた入力信号ＩＮは、インバー
タ４ａｂおよび４ａｄによりラッチされる。インバータ
４ａｃが、このインバータ４ａｂの出力信号を反転し
て、出力信号ＯＵＴを生成する。テストクロック信号Ｅ
ＴＣＬＫがＬレベルとなると、転送ゲート４ａａがオフ
状態となり、このラッチ回路４ａがラッチ状態となり、
出力信号ＯＵＴは、入力信号ＩＮの状態にかかわらず、
その状態は変化しない。したがって、出力信号ＯＵＴ
は、テストクロック信号ＥＴＣＬＫの立上がりに同期し
て変化し、１クロックサイクル期間その状態を保持す
る。
のとき、転送ゲート４ａａがオン状態となり、入力信号
ＩＮを取込み、インバータ４ａｂへ伝達する。転送ゲー
ト７ａａを介して与えられた入力信号ＩＮは、インバー
タ４ａｂおよび４ａｄによりラッチされる。インバータ
４ａｃが、このインバータ４ａｂの出力信号を反転し
て、出力信号ＯＵＴを生成する。テストクロック信号Ｅ
ＴＣＬＫがＬレベルとなると、転送ゲート４ａａがオフ
状態となり、このラッチ回路４ａがラッチ状態となり、
出力信号ＯＵＴは、入力信号ＩＮの状態にかかわらず、
その状態は変化しない。したがって、出力信号ＯＵＴ
は、テストクロック信号ＥＴＣＬＫの立上がりに同期し
て変化し、１クロックサイクル期間その状態を保持す
る。
【００７１】図７は、図３に示すラッチ回路４ｃおよび
４ｅの構成を示す図である。図７において、ラッチ回路
４ｃおよび４ｅの各々は、テストクロック信号／ＥＴＣ
ＬＫがＨレベルのときに導通する転送ゲート１４ａと、
転送ゲート１４ａを介して与えられる入力信号ＩＮを反
転するインバータ１４ｂと、インバータ１４ｂの出力信
号を反転して出力信号ＯＵＴを生成するインバータ１４
ｃと、インバータ１４ｂの出力信号を反転してインバー
タ１４ｂの入力部へ伝達するインバータ１４ｄを含む。
４ｅの構成を示す図である。図７において、ラッチ回路
４ｃおよび４ｅの各々は、テストクロック信号／ＥＴＣ
ＬＫがＨレベルのときに導通する転送ゲート１４ａと、
転送ゲート１４ａを介して与えられる入力信号ＩＮを反
転するインバータ１４ｂと、インバータ１４ｂの出力信
号を反転して出力信号ＯＵＴを生成するインバータ１４
ｃと、インバータ１４ｂの出力信号を反転してインバー
タ１４ｂの入力部へ伝達するインバータ１４ｄを含む。
【００７２】この図７に示すラッチ回路４ｃおよび４ｅ
は、図６に示すラッチ回路４ａと、与えられるテストク
ロック信号の位相が異なる点を除いて構成は同じであ
る。したがって、ラッチ回路４ｃおよび４ｅは、テスト
クロック信号ＥＴＣＬＫがＬレベルのとき（補のテスト
クロック信号／ＥＴＣＬＫがＨレベルのとき）、入力信
号ＩＮを取込み、ラッチしかつ出力し、テストクロック
信号ＥＴＣＬＫがＬレベル（補のテストクロック信号／
ＥＴＣＬＫがＬレベルのとき）、その出力信号ＯＵＴの
状態を保持する（ラッチする）。これにより、テストク
ロック信号ＥＴＣＬＫの立下がりに同期して信号を出力
するラッチ回路を得ることができる。
は、図６に示すラッチ回路４ａと、与えられるテストク
ロック信号の位相が異なる点を除いて構成は同じであ
る。したがって、ラッチ回路４ｃおよび４ｅは、テスト
クロック信号ＥＴＣＬＫがＬレベルのとき（補のテスト
クロック信号／ＥＴＣＬＫがＨレベルのとき）、入力信
号ＩＮを取込み、ラッチしかつ出力し、テストクロック
信号ＥＴＣＬＫがＬレベル（補のテストクロック信号／
ＥＴＣＬＫがＬレベルのとき）、その出力信号ＯＵＴの
状態を保持する（ラッチする）。これにより、テストク
ロック信号ＥＴＣＬＫの立下がりに同期して信号を出力
するラッチ回路を得ることができる。
【００７３】この図６（Ａ）に示すラッチ回路４ａと同
じ構成を、図３に示すデータ出力用のラッチ回路４ａが
有していれば、図４の（ｉ）に示す外部読出データＥＲ
Ｄ〈７：０〉のタイミングでデータを出力することがで
きる。
じ構成を、図３に示すデータ出力用のラッチ回路４ａが
有していれば、図４の（ｉ）に示す外部読出データＥＲ
Ｄ〈７：０〉のタイミングでデータを出力することがで
きる。
【００７４】［データ出力用ラッチ回路４ｅの構成］図
８は、図３に示す読出データを出力するラッチ回路４ｅ
の他の構成を示す図である。図８において、ラッチ回路
４ｇは、入力信号ＩＮを受けるインバータ４ｇａと、入
力信号ＩＮとテストクロック信号ＥＴＣＬＫを受けるＮ
ＡＮＤ回路４ｇｂと、インバータ４ｇａの出力信号とテ
ストクロック信号ＥＴＣＬＫを受けるＮＡＮＤ回路４ｇ
ｃと、ＮＡＮＤ回路４ｇｂおよび４ｇｃの出力信号をラ
ッチするＮＡＮＤ回路４ｇｄおよび４ｇｅを含む。ＮＡ
ＮＤ回路４ｇｄは、ＮＡＮＤ回路４ｇｂおよび４ｇｅの
出力信号を受ける。ＮＡＮＤ回路４ｇｅは、ＮＡＮＤ回
路４ｇｃおよび４ｇｄの出力信号を受ける。
８は、図３に示す読出データを出力するラッチ回路４ｅ
の他の構成を示す図である。図８において、ラッチ回路
４ｇは、入力信号ＩＮを受けるインバータ４ｇａと、入
力信号ＩＮとテストクロック信号ＥＴＣＬＫを受けるＮ
ＡＮＤ回路４ｇｂと、インバータ４ｇａの出力信号とテ
ストクロック信号ＥＴＣＬＫを受けるＮＡＮＤ回路４ｇ
ｃと、ＮＡＮＤ回路４ｇｂおよび４ｇｃの出力信号をラ
ッチするＮＡＮＤ回路４ｇｄおよび４ｇｅを含む。ＮＡ
ＮＤ回路４ｇｄは、ＮＡＮＤ回路４ｇｂおよび４ｇｅの
出力信号を受ける。ＮＡＮＤ回路４ｇｅは、ＮＡＮＤ回
路４ｇｃおよび４ｇｄの出力信号を受ける。
【００７５】ラッチ回路４ｇは、さらに、補のテストク
ロック信号／ＥＴＣＬＫとＮＡＮＤ回路４ｇｄの出力信
号を受けるＮＡＮＤ回路４ｇｆと、補のテストクロック
信号／ＥＴＣＬＫとＮＡＮＤ回路４ｇｅの出力信号を受
けるＮＡＮＤ回路４ｇｇと、ＮＡＮＤ回路４ｇｆおよび
４ｇｇの出力信号をラッチするＮＡＮＤ回路４ｇｈおよ
び４ｇｉを含む。ＮＡＮＤ回路４ｇｈは、ＮＡＮＤ回路
４ｇｆおよび４ｇｉの出力信号を受けて出力信号ＯＵＴ
を出力する。ＮＡＮＤ回路４ｇｉは、ＮＡＮＤ回路４ｇ
ｈの出力信号ＯＵＴとＮＡＮＤ回路４ｇｇの出力信号と
を受ける。次に、この図８に示すラッチ回路の動作を図
９に示すタイミング図を参照して説明する。
ロック信号／ＥＴＣＬＫとＮＡＮＤ回路４ｇｄの出力信
号を受けるＮＡＮＤ回路４ｇｆと、補のテストクロック
信号／ＥＴＣＬＫとＮＡＮＤ回路４ｇｅの出力信号を受
けるＮＡＮＤ回路４ｇｇと、ＮＡＮＤ回路４ｇｆおよび
４ｇｇの出力信号をラッチするＮＡＮＤ回路４ｇｈおよ
び４ｇｉを含む。ＮＡＮＤ回路４ｇｈは、ＮＡＮＤ回路
４ｇｆおよび４ｇｉの出力信号を受けて出力信号ＯＵＴ
を出力する。ＮＡＮＤ回路４ｇｉは、ＮＡＮＤ回路４ｇ
ｈの出力信号ＯＵＴとＮＡＮＤ回路４ｇｇの出力信号と
を受ける。次に、この図８に示すラッチ回路の動作を図
９に示すタイミング図を参照して説明する。
【００７６】テストクロック信号ＥＴＣＬＫがＨレベル
のとき、補のテストクロック信号／ＥＴＣＬＫはＬレベ
ルである。この状態においては、ＮＡＮＤ回路４ｇｂお
よび４ｇｃがインバータとして動作し、入力信号ＩＮお
よびインバータ４ｇａの出力信号がＮＡＮＤ回路４ｇｂ
および４ｇｃを介してＮＡＮＤ回路４ｇｄおよび４ｇｅ
へ伝達されてラッチされる。したがって、ＮＡＮＤ回路
４ｇｄおよび４ｇｅの出力信号は、このテストクロック
信号ＥＴＣＬＫの立上がりに同期して変化する。一方、
ＮＡＮＤ回路４ｇｆおよび４ｇｇの出力信号はＨレベル
に固定されており、出力信号ＯＵＴの状態は変化しな
い。
のとき、補のテストクロック信号／ＥＴＣＬＫはＬレベ
ルである。この状態においては、ＮＡＮＤ回路４ｇｂお
よび４ｇｃがインバータとして動作し、入力信号ＩＮお
よびインバータ４ｇａの出力信号がＮＡＮＤ回路４ｇｂ
および４ｇｃを介してＮＡＮＤ回路４ｇｄおよび４ｇｅ
へ伝達されてラッチされる。したがって、ＮＡＮＤ回路
４ｇｄおよび４ｇｅの出力信号は、このテストクロック
信号ＥＴＣＬＫの立上がりに同期して変化する。一方、
ＮＡＮＤ回路４ｇｆおよび４ｇｇの出力信号はＨレベル
に固定されており、出力信号ＯＵＴの状態は変化しな
い。
【００７７】テストクロック信号ＥＴＣＬＫがＬレベル
に立下がると、ＮＡＮＤ回路４ｇｂおよび４ｇｃの出力
信号がＨレベルとなり、ＮＡＮＤ回路４ｇｄおよび４ｇ
ｅの出力信号の状態は変化しない。一方、ＮＡＮＤ回路
４ｇｆおよび４ｇｇがインバータとして動作し、ＮＡＮ
Ｄ回路４ｇｄおよび４ｇｅの出力信号をＮＡＮＤ回路４
ｇｈおよび４ｇｉに伝達する。したがって、テストクロ
ック信号ＥＴＣＬＫの立下がりに同期して出力信号ＯＵ
Ｔの状態が変化する。以後、このテストクロック信号Ｅ
ＴＣＬＫの立上がりおよび立下がりに同期して、入力信
号ＩＮの伝送が行なわれる。
に立下がると、ＮＡＮＤ回路４ｇｂおよび４ｇｃの出力
信号がＨレベルとなり、ＮＡＮＤ回路４ｇｄおよび４ｇ
ｅの出力信号の状態は変化しない。一方、ＮＡＮＤ回路
４ｇｆおよび４ｇｇがインバータとして動作し、ＮＡＮ
Ｄ回路４ｇｄおよび４ｇｅの出力信号をＮＡＮＤ回路４
ｇｈおよび４ｇｉに伝達する。したがって、テストクロ
ック信号ＥＴＣＬＫの立下がりに同期して出力信号ＯＵ
Ｔの状態が変化する。以後、このテストクロック信号Ｅ
ＴＣＬＫの立上がりおよび立下がりに同期して、入力信
号ＩＮの伝送が行なわれる。
【００７８】したがって、この図８に示すラッチ回路を
用いれば、テストクロック信号ＥＴＣＬＫの立上がりに
同期して入力信号ＩＮを取込み、テストクロック信号Ｅ
ＴＣＬＫの立下がりに同期して出力信号ＯＵＴを出力す
ることができる。これにより、図４の（ｉｉ）に示す読
出データＥＲＤ〈７：０〉のタイミングで、選択回路か
ら与えられた読出データを出力することができる。
用いれば、テストクロック信号ＥＴＣＬＫの立上がりに
同期して入力信号ＩＮを取込み、テストクロック信号Ｅ
ＴＣＬＫの立下がりに同期して出力信号ＯＵＴを出力す
ることができる。これにより、図４の（ｉｉ）に示す読
出データＥＲＤ〈７：０〉のタイミングで、選択回路か
ら与えられた読出データを出力することができる。
【００７９】なお、ラッチ回路４ａ、４ｃ、４ｅおよび
４ｇとしては、クロック信号のエッジに同期して与えら
れた信号を取込みかつラッチ状態となるＤ型フリップフ
ロップが用いられてもよい。
４ｇとしては、クロック信号のエッジに同期して与えら
れた信号を取込みかつラッチ状態となるＤ型フリップフ
ロップが用いられてもよい。
【００８０】［メモリセルアレイ構成］図１０（Ａ）
は、ＳＤＲＡＭモジュール２内のメモリアレイ部の構成
を概略的に示す図である。図１０（Ａ）において、メモ
リアレイは、４つのメモリマットＭＡＡ、ＭＡＢ、ＭＡ
ＣおよびＭＡＤを含む。メモリマットＭＡＡおよびＭＡ
ＣはバンクＡを構成し、メモリマットＭＡＢおよびＭＡ
ＤはバンクＢを構成する。バンクの指定は、ロウおよび
コラムアドレス信号各々と同時に与えられる図示しない
バンクアドレス信号により行なわれ、バンクＡおよびＢ
は、それぞれ互いに独立に、行選択動作を活性／非活性
化することができる。
は、ＳＤＲＡＭモジュール２内のメモリアレイ部の構成
を概略的に示す図である。図１０（Ａ）において、メモ
リアレイは、４つのメモリマットＭＡＡ、ＭＡＢ、ＭＡ
ＣおよびＭＡＤを含む。メモリマットＭＡＡおよびＭＡ
ＣはバンクＡを構成し、メモリマットＭＡＢおよびＭＡ
ＤはバンクＢを構成する。バンクの指定は、ロウおよび
コラムアドレス信号各々と同時に与えられる図示しない
バンクアドレス信号により行なわれ、バンクＡおよびＢ
は、それぞれ互いに独立に、行選択動作を活性／非活性
化することができる。
【００８１】図１０（Ｂ）は、１つのメモリマットＭＡ
の構成を概略的に示す図である。メモリマットＭＡ（Ｍ
ＡＡ−ＭＡＤ）は、上側ブロックＵＢおよび下側ブロッ
クＬＢに分割される。これらのブロックＵＢおよびＬＢ
は、それぞれ、８個の行ブロックＵＲＢ０〜ＵＲＢ７お
よびＬＲＢ０〜ＬＲＢ７に分割される。メモリマットＭ
Ａに対し、行を選択するためのロウデコーダＲＤおよび
列を選択するためのコラムデコーダＣＤが設けられる。
ロウデコーダＲＤは、上側ブロックＵＢおよび下側ブロ
ックＬＢそれぞれにおいて１つの行ブロック内において
ワード線を選択する。
の構成を概略的に示す図である。メモリマットＭＡ（Ｍ
ＡＡ−ＭＡＤ）は、上側ブロックＵＢおよび下側ブロッ
クＬＢに分割される。これらのブロックＵＢおよびＬＢ
は、それぞれ、８個の行ブロックＵＲＢ０〜ＵＲＢ７お
よびＬＲＢ０〜ＬＲＢ７に分割される。メモリマットＭ
Ａに対し、行を選択するためのロウデコーダＲＤおよび
列を選択するためのコラムデコーダＣＤが設けられる。
ロウデコーダＲＤは、上側ブロックＵＢおよび下側ブロ
ックＬＢそれぞれにおいて１つの行ブロック内において
ワード線を選択する。
【００８２】図１０（Ｃ）は、１つのメモリマットＭＡ
の列についての構成を概略的に示す図である。メモリマ
ットＭＡは、１６個の列ブロックＣＢ０〜ＣＢＦに分割
される。この列ブロックＣＢ０〜ＣＢＦは、図１０
（Ｂ）に示す上側ブロックＵＢおよび下側ブロックＬＢ
上にわたって延在して配置している。コラムデコーダＣ
Ｄは、列ブロックＣＢ０〜ＣＢＦそれぞれにおいて４つ
の列を同時に選択する。上側ブロックＵＢにおいて４ビ
ットのメモリセルが選択され、下側ブロックＬＢにおい
て４ビットのメモリセルが選択される。したがって、列
ブロックＣＢ０〜ＣＢＦそれぞれにおいて８ビットのメ
モリセルが同時に選択される。これにより、１つのメモ
リマットＭＡにおいては、同時に８・１６＝１２８ビッ
トのメモリセルが選択される。
の列についての構成を概略的に示す図である。メモリマ
ットＭＡは、１６個の列ブロックＣＢ０〜ＣＢＦに分割
される。この列ブロックＣＢ０〜ＣＢＦは、図１０
（Ｂ）に示す上側ブロックＵＢおよび下側ブロックＬＢ
上にわたって延在して配置している。コラムデコーダＣ
Ｄは、列ブロックＣＢ０〜ＣＢＦそれぞれにおいて４つ
の列を同時に選択する。上側ブロックＵＢにおいて４ビ
ットのメモリセルが選択され、下側ブロックＬＢにおい
て４ビットのメモリセルが選択される。したがって、列
ブロックＣＢ０〜ＣＢＦそれぞれにおいて８ビットのメ
モリセルが同時に選択される。これにより、１つのメモ
リマットＭＡにおいては、同時に８・１６＝１２８ビッ
トのメモリセルが選択される。
【００８３】図１０（Ｄ）は、１つのバンクについての
列ブロックの構成を示す図である。１つのメモリマット
が１６個の列ブロックＣＢ０〜ＣＢＦに分割されるた
め、１つのバンクにおいては、メモリアレイが３２個の
列ブロックＢ♯０〜Ｂ♯３１に分割されることと等価と
なる。列ブロックＢ♯０〜Ｂ♯３１それぞれにおいて８
ビットのメモリセルが同時に選択されるため、合計２５
６ビットのメモリセルが同時に選択される。列ブロック
Ｂ♯０〜Ｂ♯３１それぞれに、書込ドライブ回路が設け
られている。書込データマスク指示ビットＤＭ〈３１：
０〉により、列ブロック単位でデータ書込に対するマス
クがかけられる。
列ブロックの構成を示す図である。１つのメモリマット
が１６個の列ブロックＣＢ０〜ＣＢＦに分割されるた
め、１つのバンクにおいては、メモリアレイが３２個の
列ブロックＢ♯０〜Ｂ♯３１に分割されることと等価と
なる。列ブロックＢ♯０〜Ｂ♯３１それぞれにおいて８
ビットのメモリセルが同時に選択されるため、合計２５
６ビットのメモリセルが同時に選択される。列ブロック
Ｂ♯０〜Ｂ♯３１それぞれに、書込ドライブ回路が設け
られている。書込データマスク指示ビットＤＭ〈３１：
０〉により、列ブロック単位でデータ書込に対するマス
クがかけられる。
【００８４】図１１は、直接メモリアクセス回路に含ま
れる書込データ拡張部の構成を示す図である。図１１に
おいて、書込データビットＷＤ〈０〉〜ＷＤ〈７〉それ
ぞれに対しバッファＢＦ０〜ＢＦ７が設けられる。バッ
ファＢＦ０〜ＢＦ７の出力信号は、それぞれデータ転送
線ＤＬ０〜ＤＬ７上に伝達される。データ転送線ＤＬ０
は、列ブロックＢ♯０〜Ｂ♯３１それぞれの対応するデ
ータ線に接続される。したがって、８ビットの書込デー
タＷＤ〈０〉〜ＷＤ〈７〉が、列ブロックＢ♯０〜Ｂ♯
３１の各グローバルＩＯバス線対（ＧＩＯ０〜ＧＩＯ
７）に対応して拡張される。これにより、各列ブロック
Ｂ♯０〜Ｂ♯３１それぞれにおいて、８ビットの書込デ
ータＷＤ〈０〉〜ＷＤ〈７〉が伝達され、合計２５６ビ
ットの書込データＷＤ〈２５５：０〉が８ビットの書込
データＷＤ〈０〉〜ＷＤ〈７〉から生成される。ここ
で、グローバルＩＯバス線対は各列ブロックにおいて列
方向に延在して設けられるデータ伝達線である。また、
列ブロックＢ♯０〜Ｂ♯３１各々にマスク指示ビットＷ
Ｄ〈０〉〜ＷＤ〈７〉が対応して設けられ、書込マスク
が行なわれる。
れる書込データ拡張部の構成を示す図である。図１１に
おいて、書込データビットＷＤ〈０〉〜ＷＤ〈７〉それ
ぞれに対しバッファＢＦ０〜ＢＦ７が設けられる。バッ
ファＢＦ０〜ＢＦ７の出力信号は、それぞれデータ転送
線ＤＬ０〜ＤＬ７上に伝達される。データ転送線ＤＬ０
は、列ブロックＢ♯０〜Ｂ♯３１それぞれの対応するデ
ータ線に接続される。したがって、８ビットの書込デー
タＷＤ〈０〉〜ＷＤ〈７〉が、列ブロックＢ♯０〜Ｂ♯
３１の各グローバルＩＯバス線対（ＧＩＯ０〜ＧＩＯ
７）に対応して拡張される。これにより、各列ブロック
Ｂ♯０〜Ｂ♯３１それぞれにおいて、８ビットの書込デ
ータＷＤ〈０〉〜ＷＤ〈７〉が伝達され、合計２５６ビ
ットの書込データＷＤ〈２５５：０〉が８ビットの書込
データＷＤ〈０〉〜ＷＤ〈７〉から生成される。ここ
で、グローバルＩＯバス線対は各列ブロックにおいて列
方向に延在して設けられるデータ伝達線である。また、
列ブロックＢ♯０〜Ｂ♯３１各々にマスク指示ビットＷ
Ｄ〈０〉〜ＷＤ〈７〉が対応して設けられ、書込マスク
が行なわれる。
【００８５】［選択回路４ｆの構成］図１２は、図３に
示す選択回路４ｆの構成を概略的に示す図である。図１
２において、選択回路４ｆは、ラッチ回路４ｃから与え
られるデータ選択アドレス信号ＯＳＥＬ〈４：０〉をデ
コードするデコーダ４ｆａと、ＳＤＲＡＭモジュールか
らの２５６ビットの読出データに対し、８ビットのデー
タの組それぞれに対して設けられ、デコーダ４ｆａの出
力する信号に従って対応の８ビットのデータを選択する
選択器４ｆ０〜４ｆ３１を含む。図１２においては、読
出データビットＲＤ０〜ＲＤ７が列ブロックＢ♯０から
読出され、ビットＲＤ２４８〜ＲＤ２５５が列ブロック
Ｂ♯３１から読出された場合が一例として示される。す
なわち、選択器４ｆ０〜４ｆ３１は、列ブロックＢ♯０
〜Ｂ♯３１それぞれに対応して設けられる。デコーダ４
ｆａは、５ビットのデータ選択用アドレス信号ＯＳＥＬ
〈４：０〉をデコードし、これらの３２個のブロックＢ
♯０〜Ｂ♯３１のうち１つのブロックを指定する信号を
出力する。選択器４ｆ０〜４ｆ３１は、それぞれ８ビッ
トの選択回路を含み、非選択時出力ハイインピーダンス
状態とされる。選択器４ｆ０〜４ｆ３１の出力信号が、
図３に示すラッチ回路４ｇへ与えられる。
示す選択回路４ｆの構成を概略的に示す図である。図１
２において、選択回路４ｆは、ラッチ回路４ｃから与え
られるデータ選択アドレス信号ＯＳＥＬ〈４：０〉をデ
コードするデコーダ４ｆａと、ＳＤＲＡＭモジュールか
らの２５６ビットの読出データに対し、８ビットのデー
タの組それぞれに対して設けられ、デコーダ４ｆａの出
力する信号に従って対応の８ビットのデータを選択する
選択器４ｆ０〜４ｆ３１を含む。図１２においては、読
出データビットＲＤ０〜ＲＤ７が列ブロックＢ♯０から
読出され、ビットＲＤ２４８〜ＲＤ２５５が列ブロック
Ｂ♯３１から読出された場合が一例として示される。す
なわち、選択器４ｆ０〜４ｆ３１は、列ブロックＢ♯０
〜Ｂ♯３１それぞれに対応して設けられる。デコーダ４
ｆａは、５ビットのデータ選択用アドレス信号ＯＳＥＬ
〈４：０〉をデコードし、これらの３２個のブロックＢ
♯０〜Ｂ♯３１のうち１つのブロックを指定する信号を
出力する。選択器４ｆ０〜４ｆ３１は、それぞれ８ビッ
トの選択回路を含み、非選択時出力ハイインピーダンス
状態とされる。選択器４ｆ０〜４ｆ３１の出力信号が、
図３に示すラッチ回路４ｇへ与えられる。
【００８６】選択器４ｆ０〜４ｆ３１の各々は、８ビッ
トのトランスファゲート（トランスミッションゲート）
またはトライステートバッファで構成される。データ書
込時において、８ビットのデータが各ブロックＢ♯０〜
Ｂ♯３１各々へ分配されている。選択回路４ｆにおい
て、データ選択用アドレス信号ＯＳＥＬ〈４：０〉に従
って１つのブロックを選択して８ビットのデータを読出
すことにより、書込データビットＷＤ〈７：０〉と読出
データＥＲＤ〈７：０〉の論理の一致／不一致を見るこ
とにより、各列ブロック単位で不良を検出することがで
きる。
トのトランスファゲート（トランスミッションゲート）
またはトライステートバッファで構成される。データ書
込時において、８ビットのデータが各ブロックＢ♯０〜
Ｂ♯３１各々へ分配されている。選択回路４ｆにおい
て、データ選択用アドレス信号ＯＳＥＬ〈４：０〉に従
って１つのブロックを選択して８ビットのデータを読出
すことにより、書込データビットＷＤ〈７：０〉と読出
データＥＲＤ〈７：０〉の論理の一致／不一致を見るこ
とにより、各列ブロック単位で不良を検出することがで
きる。
【００８７】なお、直接メモリアクセス回路４におい
て、残りのアドレス信号および制御信号は、単に内部で
バッファ処理されてラッチ回路間を転送されるだけであ
る。
て、残りのアドレス信号および制御信号は、単に内部で
バッファ処理されてラッチ回路間を転送されるだけであ
る。
【００８８】以上のように、この発明の実施の形態１に
従えば、外部からパッドを介して与えられる信号（デー
タを含む）を、クロック信号に同期して取込み転送して
いるため、各信号が確定したタイミングで信号を転送す
ることができ、また確定期間を十分長くとることがで
き、また信号の変化開始タイミングは同じとなりスキュ
ーの影響を受けることなく高速のクロック信号に同期し
て外部から直接ＳＤＲＡＭモジュールへアクセスしてテ
ストを行なうことができる。
従えば、外部からパッドを介して与えられる信号（デー
タを含む）を、クロック信号に同期して取込み転送して
いるため、各信号が確定したタイミングで信号を転送す
ることができ、また確定期間を十分長くとることがで
き、また信号の変化開始タイミングは同じとなりスキュ
ーの影響を受けることなく高速のクロック信号に同期し
て外部から直接ＳＤＲＡＭモジュールへアクセスしてテ
ストを行なうことができる。
【００８９】また、直接メモリアクセス回路の信号の取
込および転送タイミングを規定するテストクロック信号
とＳＤＲＡＭモジュールの動作タイミングを規定するク
ロック信号とを別々の経路を介して与えられるように構
成しているため、ＳＤＲＡＭモジュールに対する信号の
セットアップ時間およびホールド時間を外部から変更す
ることができ、ＳＤＲＡＭの動作マージンのテストを行
なうことができる。
込および転送タイミングを規定するテストクロック信号
とＳＤＲＡＭモジュールの動作タイミングを規定するク
ロック信号とを別々の経路を介して与えられるように構
成しているため、ＳＤＲＡＭモジュールに対する信号の
セットアップ時間およびホールド時間を外部から変更す
ることができ、ＳＤＲＡＭの動作マージンのテストを行
なうことができる。
【００９０】なお、これらのクロック信号ＥＴＣＬＫお
よびＣＬＫとしては、同じパッドを介して与えられる信
号が用いられてもよい。
よびＣＬＫとしては、同じパッドを介して与えられる信
号が用いられてもよい。
【００９１】［実施の形態２］図１３は、この発明の実
施の形態２に従う半導体集積回路装置の全体の構成を概
略的に示す図である。図１３に示す半導体集積回路装置
においては、直接メモリアクセス回路４に対して、アド
レス信号は、パッド群８ｅを介して与えられる。このパ
ッド群８ｅには、好ましくは、外部からのロウアドレス
信号ＥＲＡ〈１０：０〉、コラムアドレス信号ＥＣＡ
〈５：０〉、およびデータ出力用アドレス信号ＥＯＳＥ
Ｌ〈４：０〉が時分割多重化して与えられる。また、書
込マスクビットＥＤＭ〈３１：０〉は与えられず、全ビ
ットに対し書込を確実に行なうための書込指示信号ＥＷ
ＡＬＬを受けるパッド８ｎが設けられる。
施の形態２に従う半導体集積回路装置の全体の構成を概
略的に示す図である。図１３に示す半導体集積回路装置
においては、直接メモリアクセス回路４に対して、アド
レス信号は、パッド群８ｅを介して与えられる。このパ
ッド群８ｅには、好ましくは、外部からのロウアドレス
信号ＥＲＡ〈１０：０〉、コラムアドレス信号ＥＣＡ
〈５：０〉、およびデータ出力用アドレス信号ＥＯＳＥ
Ｌ〈４：０〉が時分割多重化して与えられる。また、書
込マスクビットＥＤＭ〈３１：０〉は与えられず、全ビ
ットに対し書込を確実に行なうための書込指示信号ＥＷ
ＡＬＬを受けるパッド８ｎが設けられる。
【００９２】ロウアドレスおよびコラムアドレスおよび
データ選択用アドレス入力パッド群を共有するため、Ｓ
ＤＲＡＭモジュール２の有するコラム・リード・レイテ
ンシＣＬの値に応じてラッチ回路４ｃの出力するデータ
選択用アドレス信号をシフトするシフタ４ｈが設けられ
る。このシフタ４ｈは、コラム・リード・レイテンシＣ
Ｌ＋１クロックサイクル期間シフト動作を行なう。ＳＤ
ＲＡＭモジュール２は、行選択指示が与えられるときお
よび列選択指示が与えられるときは、別々のクロックサ
イクルである。これは、標準のＳＤＲＡＭと同じであ
る。したがって、パッド群８ｅを、ロウおよびコラムア
ドレス信号に対し共通に用いることにより、パッド数を
低減することができ、試験装置の出力端子数を低減する
ことができる。またシフタ４ｈを用いることにより、デ
ータ読出指示が与えられたときにデータ選択用アドレス
信号を取込んでも、正確にコラム・リード・レイテンシ
経過後に現れるデータをラッチ回路４ｅでラッチした後
に選択回路４ｆで選択することができる。
データ選択用アドレス入力パッド群を共有するため、Ｓ
ＤＲＡＭモジュール２の有するコラム・リード・レイテ
ンシＣＬの値に応じてラッチ回路４ｃの出力するデータ
選択用アドレス信号をシフトするシフタ４ｈが設けられ
る。このシフタ４ｈは、コラム・リード・レイテンシＣ
Ｌ＋１クロックサイクル期間シフト動作を行なう。ＳＤ
ＲＡＭモジュール２は、行選択指示が与えられるときお
よび列選択指示が与えられるときは、別々のクロックサ
イクルである。これは、標準のＳＤＲＡＭと同じであ
る。したがって、パッド群８ｅを、ロウおよびコラムア
ドレス信号に対し共通に用いることにより、パッド数を
低減することができ、試験装置の出力端子数を低減する
ことができる。またシフタ４ｈを用いることにより、デ
ータ読出指示が与えられたときにデータ選択用アドレス
信号を取込んでも、正確にコラム・リード・レイテンシ
経過後に現れるデータをラッチ回路４ｅでラッチした後
に選択回路４ｆで選択することができる。
【００９３】図１４は、図１３に示す直接メモリアクセ
ス回路４のロウおよびコラムアドレス信号に関連する部
分の構成を示す図である。ラッチ回路４ａは、外部から
与えられる１１ビットのアドレス信号ＥＲＡ〈１０：
０〉のうち６ビットの信号ＥＲＡをテストクロック信号
ＥＴＣＬＫに立上がりに同期して取込むラッチ４ａａを
含む。
ス回路４のロウおよびコラムアドレス信号に関連する部
分の構成を示す図である。ラッチ回路４ａは、外部から
与えられる１１ビットのアドレス信号ＥＲＡ〈１０：
０〉のうち６ビットの信号ＥＲＡをテストクロック信号
ＥＴＣＬＫに立上がりに同期して取込むラッチ４ａａを
含む。
【００９４】信号分配回路４ｂは、このラッチ４ａａか
らの６ビットのデータを並列に受けてバッファ処理する
バッファ４ｂａおよび４ｂｂを含む。ラッチ回路４ｃ
は、バッファ４ｂａの出力する６ビットの信号をテスト
クロック信号／ＥＴＣＬＫの立上がりに応答してラッチ
してＳＤＲＡＭモジュール２の６ビットロウアドレス信
号ＲＡとして出力するラッチ４ｃａと、バッファ４ｂｂ
の出力する４ビット信号をテストクロック信号／ＥＴＣ
ＬＫの立上がりに応答して取込みかつラッチして６ビッ
トコラムアドレス信号ＣＡ〈５：０〉として出力するラ
ッチ４ｃｂを含む。
らの６ビットのデータを並列に受けてバッファ処理する
バッファ４ｂａおよび４ｂｂを含む。ラッチ回路４ｃ
は、バッファ４ｂａの出力する６ビットの信号をテスト
クロック信号／ＥＴＣＬＫの立上がりに応答してラッチ
してＳＤＲＡＭモジュール２の６ビットロウアドレス信
号ＲＡとして出力するラッチ４ｃａと、バッファ４ｂｂ
の出力する４ビット信号をテストクロック信号／ＥＴＣ
ＬＫの立上がりに応答して取込みかつラッチして６ビッ
トコラムアドレス信号ＣＡ〈５：０〉として出力するラ
ッチ４ｃｂを含む。
【００９５】したがって、信号分配回路４ｂは単にパッ
ド群８ｅに与えられるアドレス信号を、ロウアドレス信
号およびコラムアドレス信号として分離する。これによ
り、簡易な回路構成で、パッド数を低減して、ロウおよ
びコラムアドレス信号を生成することができる。
ド群８ｅに与えられるアドレス信号を、ロウアドレス信
号およびコラムアドレス信号として分離する。これによ
り、簡易な回路構成で、パッド数を低減して、ロウおよ
びコラムアドレス信号を生成することができる。
【００９６】図１４に示す構成において、ロウアドレス
信号ＥＲＡ〈１０：０〉は、１１ビットの信号であり、
一方コラムアドレス信号は、６ビットの信号ＣＡ〈５：
０〉である。したがって、このアドレス信号が与えられ
るパッドは、さらに５ビット残っている。出力データ選
択用のアドレスＯＳＥＬは、５ビットであり、したがっ
てアドレス入力パッドの残りのパッドを、出力データ選
択用のアドレス入力パッドとして利用することができ
る。
信号ＥＲＡ〈１０：０〉は、１１ビットの信号であり、
一方コラムアドレス信号は、６ビットの信号ＣＡ〈５：
０〉である。したがって、このアドレス信号が与えられ
るパッドは、さらに５ビット残っている。出力データ選
択用のアドレスＯＳＥＬは、５ビットであり、したがっ
てアドレス入力パッドの残りのパッドを、出力データ選
択用のアドレス入力パッドとして利用することができ
る。
【００９７】図１５は、アドレス分配のためのさらに他
の構成を示す図である。図１５に示す構成においては、
パッド群８ｅの残りの５ビットのパッド８ｅｂに対し、
クロック信号ＥＴＣＬＫに同期して、与えられたアドレ
ス信号をラッチするラッチ４ａｂが設けられる。パッド
群８ｅに含まれる６ビットのパッド８ｅａは、図１４に
示す構成と同様、ラッチ４ａａに結合される。
の構成を示す図である。図１５に示す構成においては、
パッド群８ｅの残りの５ビットのパッド８ｅｂに対し、
クロック信号ＥＴＣＬＫに同期して、与えられたアドレ
ス信号をラッチするラッチ４ａｂが設けられる。パッド
群８ｅに含まれる６ビットのパッド８ｅａは、図１４に
示す構成と同様、ラッチ４ａａに結合される。
【００９８】信号分配回路４ｂにおいて、このラッチ４
ａｂに対して並列に、５ビットのバッファ４ｂｃおよび
４ｂｄが並列に設けられる。
ａｂに対して並列に、５ビットのバッファ４ｂｃおよび
４ｂｄが並列に設けられる。
【００９９】ラッチ回路４ｃにおいては、さらに、バッ
ファ４ｂｃおよび４ｂｄそれぞれに対応して補のテスト
クロック信号／ＥＴＣＬＫの立上がりに同期して、対応
のバッファ４ｂｃおよび４ｂｄの出力信号をラッチする
５ビットのラッチ４ｃｃおよび４ｃｄが設けられる。ラ
ッチ４ｃｃからロウアドレス信号ビットが出力され、ラ
ッチ４ｃｄから、出力データ選択用のアドレス信号ＯＳ
ＥＬ〈４：０〉が出力される。ラッチ４ｃａおよび４ｃ
ｃの出力信号が、ロウアドレス信号ＲＡ〈１０：０〉と
してセレクタを介してＳＤＲＡＭモジュールへ与えられ
る。
ファ４ｂｃおよび４ｂｄそれぞれに対応して補のテスト
クロック信号／ＥＴＣＬＫの立上がりに同期して、対応
のバッファ４ｂｃおよび４ｂｄの出力信号をラッチする
５ビットのラッチ４ｃｃおよび４ｃｄが設けられる。ラ
ッチ４ｃｃからロウアドレス信号ビットが出力され、ラ
ッチ４ｃｄから、出力データ選択用のアドレス信号ＯＳ
ＥＬ〈４：０〉が出力される。ラッチ４ｃａおよび４ｃ
ｃの出力信号が、ロウアドレス信号ＲＡ〈１０：０〉と
してセレクタを介してＳＤＲＡＭモジュールへ与えられ
る。
【０１００】したがって、この図１５に示す構成の場
合、アドレス信号入力パッドをすべて共用することがで
き、ロウアドレス信号の各ビットの伝達経路の負荷が同
じとなり、正確なタイミングで信号の伝達を行なうこと
ができる。また、出力データ選択用のアドレス信号を入
力するために別のパッドをも設ける必要がなく、パッド
数をより低減することができる。
合、アドレス信号入力パッドをすべて共用することがで
き、ロウアドレス信号の各ビットの伝達経路の負荷が同
じとなり、正確なタイミングで信号の伝達を行なうこと
ができる。また、出力データ選択用のアドレス信号を入
力するために別のパッドをも設ける必要がなく、パッド
数をより低減することができる。
【０１０１】図１６は、この発明の実施の形態２の半導
体集積回路装置のデータ読出時の動作を示すタイミング
チャート図である。図１６においては、コラム・リード
・レイテンシＣＬが３の場合のデータ読出動作が一例と
して示される。
体集積回路装置のデータ読出時の動作を示すタイミング
チャート図である。図１６においては、コラム・リード
・レイテンシＣＬが３の場合のデータ読出動作が一例と
して示される。
【０１０２】外部クロック信号ＥＣＬＫのサイクル♯０
においてアクティブコマンドが与えられる。このとき、
外部の制御信号ＥＣＴＬ〈〉がアクティブコマンドを示
すアクト（ＡＣＴ）の状態に設定される。このアクティ
ブコマンドが与えられると、パッドへ与えられるアドレ
ス信号ＥＲＡ〈１０：０〉はロウアドレス信号である。
このロウアドレス信号ＲＡが、外部のテストクロック信
号ＥＴＣＬＫの立下がりに同期して直接メモリアクセス
回路４から出力されてＳＤＲＡＭモジュールへ与えられ
る。
においてアクティブコマンドが与えられる。このとき、
外部の制御信号ＥＣＴＬ〈〉がアクティブコマンドを示
すアクト（ＡＣＴ）の状態に設定される。このアクティ
ブコマンドが与えられると、パッドへ与えられるアドレ
ス信号ＥＲＡ〈１０：０〉はロウアドレス信号である。
このロウアドレス信号ＲＡが、外部のテストクロック信
号ＥＴＣＬＫの立下がりに同期して直接メモリアクセス
回路４から出力されてＳＤＲＡＭモジュールへ与えられ
る。
【０１０３】クロックサイクル♯２の外部クロック信号
ＥＣＬＫの立上がりエッジでリードコマンドが与えられ
る。リードコマンドと同時に、コラムアドレス信号が与
えられる。以降クロックサイクル♯３、♯４および♯５
において、リードコマンドが繰返し与えられ、同時にコ
ラムアドレス信号Ｃ０、Ｃ１、Ｃ２およびＣ３が同時に
与えられる。これらのコラムアドレス信号Ｃ０〜Ｃ３と
並列に、出力データ選択用のアドレス信号ＥＯＳＥＬが
与えられる。これらのデータ選択用アドレスＥＯＳＥＬ
およびコラムアドレス信号Ｃ（Ｃ０〜Ｃ３）は、それぞ
れ外部クロック信号ＥＣＬＫの立下がりエッジでシフタ
４ｈおよびＳＤＲＡＭモジュール２へ与えられる。ＳＤ
ＲＡＭモジュール２においては、クロック信号ＣＬＫの
立上がりエッジで与えられたリードコマンドおよびコラ
ムアドレス信号に従って、内部で列選択動作を行なって
データの読出を行なう。コラム・リード・レイテンシＣ
Ｌが３であるため、このＳＤＲＡＭにおいて外部クロッ
ク信号ＥＣＬＫのサイクル♯３においてデータ読出動作
が開始されると、３クロックサイクル経過後の外部クロ
ック信号ＥＣＬＫのクロックサイクル♯６における内部
クロック信号ＣＬＫの立上がりエッジで読出データが確
定する。このＳＤＲＡＭモジュールから読出されたデー
タが、ラッチ回路４ｅによりテストクロック信号ＥＴＣ
ＬＫの立下がりに同期して取込まれてラッチされる。
ＥＣＬＫの立上がりエッジでリードコマンドが与えられ
る。リードコマンドと同時に、コラムアドレス信号が与
えられる。以降クロックサイクル♯３、♯４および♯５
において、リードコマンドが繰返し与えられ、同時にコ
ラムアドレス信号Ｃ０、Ｃ１、Ｃ２およびＣ３が同時に
与えられる。これらのコラムアドレス信号Ｃ０〜Ｃ３と
並列に、出力データ選択用のアドレス信号ＥＯＳＥＬが
与えられる。これらのデータ選択用アドレスＥＯＳＥＬ
およびコラムアドレス信号Ｃ（Ｃ０〜Ｃ３）は、それぞ
れ外部クロック信号ＥＣＬＫの立下がりエッジでシフタ
４ｈおよびＳＤＲＡＭモジュール２へ与えられる。ＳＤ
ＲＡＭモジュール２においては、クロック信号ＣＬＫの
立上がりエッジで与えられたリードコマンドおよびコラ
ムアドレス信号に従って、内部で列選択動作を行なって
データの読出を行なう。コラム・リード・レイテンシＣ
Ｌが３であるため、このＳＤＲＡＭにおいて外部クロッ
ク信号ＥＣＬＫのサイクル♯３においてデータ読出動作
が開始されると、３クロックサイクル経過後の外部クロ
ック信号ＥＣＬＫのクロックサイクル♯６における内部
クロック信号ＣＬＫの立上がりエッジで読出データが確
定する。このＳＤＲＡＭモジュールから読出されたデー
タが、ラッチ回路４ｅによりテストクロック信号ＥＴＣ
ＬＫの立下がりに同期して取込まれてラッチされる。
【０１０４】シフタ４ｈは、ラッチ４ｃｄから出力され
るアドレス信号をコラム・リード・レイテンシＣＬより
１クロックサイクル期間長い期間シフトして、テストク
ロック信号ＥＴＣＬＫの立下がりに同期して出力する。
したがって、ラッチ回路４ｅから選択回路４ｆへ与えら
れるデータおよびシフタ４ｈから出力される選択アドレ
ス信号がともに同じタイミングで確定状態へ移行し、選
択回路４ｆが正確に、読出されたデータの選択を行な
う。この選択回路４ｆにより選択されたデータは、図１
３に示すラッチ回路４ｇにより、テストクロック信号Ｅ
ＴＣＬＫの立下がりに同期して出力される。すなわち、
ラッチ回路４ｇは、外部からのテストクロック信号ＥＴ
ＣＬＫＫの立上がりに同期して選択回路４ｆの出力デー
タを取込み、このテストクロック信号ＥＴＣＬＫの立下
がりに同期して、取込んだデータを出力する（図８に示
す構成を参照）。
るアドレス信号をコラム・リード・レイテンシＣＬより
１クロックサイクル期間長い期間シフトして、テストク
ロック信号ＥＴＣＬＫの立下がりに同期して出力する。
したがって、ラッチ回路４ｅから選択回路４ｆへ与えら
れるデータおよびシフタ４ｈから出力される選択アドレ
ス信号がともに同じタイミングで確定状態へ移行し、選
択回路４ｆが正確に、読出されたデータの選択を行な
う。この選択回路４ｆにより選択されたデータは、図１
３に示すラッチ回路４ｇにより、テストクロック信号Ｅ
ＴＣＬＫの立下がりに同期して出力される。すなわち、
ラッチ回路４ｇは、外部からのテストクロック信号ＥＴ
ＣＬＫＫの立上がりに同期して選択回路４ｆの出力デー
タを取込み、このテストクロック信号ＥＴＣＬＫの立下
がりに同期して、取込んだデータを出力する（図８に示
す構成を参照）。
【０１０５】なお、この図１６に示す構成において、８
ビットの読出データＲＤ〈７：０〉は、テストクロック
信号ＥＴＣＬＫの立上がりに同期して出力されるように
構成されてもよい。
ビットの読出データＲＤ〈７：０〉は、テストクロック
信号ＥＴＣＬＫの立上がりに同期して出力されるように
構成されてもよい。
【０１０６】したがって、このシフタ４ｈを用いること
により、リードコマンド印加時にコラムアドレス信号と
同時に出力データ選択用のアドレス信号を与えることが
でき、コラムアドレス信号とデータ選択用のアドレス信
号を別々の異なるタイミングで与える必要はなく、制御
が容易となる。
により、リードコマンド印加時にコラムアドレス信号と
同時に出力データ選択用のアドレス信号を与えることが
でき、コラムアドレス信号とデータ選択用のアドレス信
号を別々の異なるタイミングで与える必要はなく、制御
が容易となる。
【０１０７】［シフタ４ｈの構成］図１７は、図１３に
示すシフタ４ｈの構成を概略的に示す図である。図１７
において、シフタ４ｈは、テストクロック信号ＥＴＣＬ
Ｋに従って与えられた信号をシフトするシフト回路４ｈ
ａ、４ｈｂ、４ｈｃ、および４ｈｄと、外部からのコラ
ム・リード・レイテンシＣＬを指定するデータＥＣＬ
〈１：０〉をデコードしかつそのデコード結果をラッチ
するデコードラッチ４ｈｅと、シフト回路４ａａ〜４ｈ
ｄそれぞれの出力部に設けられ、デコードラッチ４ｈｅ
からのコラム・リード・レイテンシ指示信号ＣＬ〜ＣＬ
４それぞれに応答して作動状態となるトライステートバ
ッファ４ｈｆ、４ｈｇ、４ｈｅおよび４ｈｉを含む。こ
れらのトライステートバッファ４ｈｆ〜４ｈｉの出力は
共通に接続されて選択回路４ｆに結合される。このシフ
タ４ｈの出力信号が、図１３に示す選択回路４ｆへ出力
データ選択用アドレスとして与えられる。
示すシフタ４ｈの構成を概略的に示す図である。図１７
において、シフタ４ｈは、テストクロック信号ＥＴＣＬ
Ｋに従って与えられた信号をシフトするシフト回路４ｈ
ａ、４ｈｂ、４ｈｃ、および４ｈｄと、外部からのコラ
ム・リード・レイテンシＣＬを指定するデータＥＣＬ
〈１：０〉をデコードしかつそのデコード結果をラッチ
するデコードラッチ４ｈｅと、シフト回路４ａａ〜４ｈ
ｄそれぞれの出力部に設けられ、デコードラッチ４ｈｅ
からのコラム・リード・レイテンシ指示信号ＣＬ〜ＣＬ
４それぞれに応答して作動状態となるトライステートバ
ッファ４ｈｆ、４ｈｇ、４ｈｅおよび４ｈｉを含む。こ
れらのトライステートバッファ４ｈｆ〜４ｈｉの出力は
共通に接続されて選択回路４ｆに結合される。このシフ
タ４ｈの出力信号が、図１３に示す選択回路４ｆへ出力
データ選択用アドレスとして与えられる。
【０１０８】デコードラッチ４ｈｅは、レイテンシデー
タＥＣＬ〈１：０〉をデコードし、４つのレイテンシ指
示信号ＣＬ１〜ＣＬ４のうち１つを活性状態へ駆動す
る。トライステートバッファ４ｈｆ〜４ｈｉは、対応の
レイテンシ指示信号ＣＬ１〜ＣＬ４が活性状態のときに
作動状態とされ、対応のレイテンシ指示信号が非活性状
態のときには出力ハイインピーダンス状態とされる。
タＥＣＬ〈１：０〉をデコードし、４つのレイテンシ指
示信号ＣＬ１〜ＣＬ４のうち１つを活性状態へ駆動す
る。トライステートバッファ４ｈｆ〜４ｈｉは、対応の
レイテンシ指示信号ＣＬ１〜ＣＬ４が活性状態のときに
作動状態とされ、対応のレイテンシ指示信号が非活性状
態のときには出力ハイインピーダンス状態とされる。
【０１０９】シフト回路４ｈａは、２サイクル期間テス
トクロック信号ＥＴＣＬＫに従って与えられたアドレス
信号ＯＳＥＬ（ＯＳＥＬ〈４：０〉）をシフトする。残
りのシフト回路４ｈｂ〜４ｈｄはテストクロック信号Ｅ
ＴＣＬＫの１クロックサイクル期間与えられた信号をシ
フトする。シフタ４ｈは、コラム・リード・レイテンシ
ＣＬよりも１クロックサイクル期間長い期間シフト動作
を行なう。したがって初段のシフト回路４ｈａのみが、
２サイクル期間与えられたアドレス信号ＯＳＥＬをシフ
トする。デコードラッチ４ｈｅは、レイテンシデータＥ
ＣＬ〈１：０〉をデコードし、指定されたレイテンシに
対応するレイテンシ指示信号ＣＬ１〜ＣＬ４のいずれか
を活性状態へ駆動する。レイテンシ指示信号ＣＬ１が活
性状態とされた場合には、シフト回路４ｈａの出力信号
が選択されて選択回路４ｆへ与えられる。この場合、シ
フト回路４ｈａは２サイクル期間シフト動作を行なって
おり、したがってレイテンシよりも１クロックサイクル
期間長い期間シフト動作をこのシフタ４ｈが行なう。残
りのレイテンシ２、３および４をそれぞれ示すレイテン
シ指示信号ＣＬ２〜ＣＬ４についても同じである。
トクロック信号ＥＴＣＬＫに従って与えられたアドレス
信号ＯＳＥＬ（ＯＳＥＬ〈４：０〉）をシフトする。残
りのシフト回路４ｈｂ〜４ｈｄはテストクロック信号Ｅ
ＴＣＬＫの１クロックサイクル期間与えられた信号をシ
フトする。シフタ４ｈは、コラム・リード・レイテンシ
ＣＬよりも１クロックサイクル期間長い期間シフト動作
を行なう。したがって初段のシフト回路４ｈａのみが、
２サイクル期間与えられたアドレス信号ＯＳＥＬをシフ
トする。デコードラッチ４ｈｅは、レイテンシデータＥ
ＣＬ〈１：０〉をデコードし、指定されたレイテンシに
対応するレイテンシ指示信号ＣＬ１〜ＣＬ４のいずれか
を活性状態へ駆動する。レイテンシ指示信号ＣＬ１が活
性状態とされた場合には、シフト回路４ｈａの出力信号
が選択されて選択回路４ｆへ与えられる。この場合、シ
フト回路４ｈａは２サイクル期間シフト動作を行なって
おり、したがってレイテンシよりも１クロックサイクル
期間長い期間シフト動作をこのシフタ４ｈが行なう。残
りのレイテンシ２、３および４をそれぞれ示すレイテン
シ指示信号ＣＬ２〜ＣＬ４についても同じである。
【０１１０】シフト回路４ｈａ〜４ｈｄとしては、図８
に示す回路を利用することができる。図８に示すラッチ
回路は、半クロックサイクル期間、与えられた信号をシ
フトするシフト回路と等価である。したがって、この図
８に示す回路を２段設けることにより、１クロックサイ
クル期間シフト動作を行なうシフト回路を実現すること
ができる。
に示す回路を利用することができる。図８に示すラッチ
回路は、半クロックサイクル期間、与えられた信号をシ
フトするシフト回路と等価である。したがって、この図
８に示す回路を２段設けることにより、１クロックサイ
クル期間シフト動作を行なうシフト回路を実現すること
ができる。
【０１１１】なお、デコードラッチ４ｈｅは、外部から
の制御信号に含まれるコラム・リード・レイテンシ設定
指示信号の活性化に応答して活性化され、コラム・レイ
テンシデータＥＣＬ〈１：０〉をデコードし、そのデコ
ード結果をラッチする。
の制御信号に含まれるコラム・リード・レイテンシ設定
指示信号の活性化に応答して活性化され、コラム・レイ
テンシデータＥＣＬ〈１：０〉をデコードし、そのデコ
ード結果をラッチする。
【０１１２】［書込データマスクビットを省略するため
の構成］図１８は、直接メモリアクセス回路４のさらに
他の構成を示す図である。図１８においては、アドレス
信号に関連する部分の構成のみを示す。この図１８に示
す構成においては、図１５に示す構成に加えて、さら
に、５ビットラッチ４ｂｅの出力信号を受けて、データ
書込時デコード動作を行なって、３２ビットの書込デー
タマスクビットを生成するデコーダ４ｂｅと、このデコ
ーダ４ｂｅの出力信号を補のテストクロック信号／ＥＴ
ＣＬＫに従ってラッチするラッチ４ｃｅと、外部からの
マスク解除指示信号ＥＷＡＬＬをテストクロック信号Ｅ
ＴＣＬＫに従ってラッチし、そのラッチした信号をデコ
ーダ４ｂａへ与えるラッチ４ｈｅが設けられる。他の構
成は、図１５に示す構成と同じであり、対応する部分に
は同一の参照番号を付し、その詳細説明は省略する。
の構成］図１８は、直接メモリアクセス回路４のさらに
他の構成を示す図である。図１８においては、アドレス
信号に関連する部分の構成のみを示す。この図１８に示
す構成においては、図１５に示す構成に加えて、さら
に、５ビットラッチ４ｂｅの出力信号を受けて、データ
書込時デコード動作を行なって、３２ビットの書込デー
タマスクビットを生成するデコーダ４ｂｅと、このデコ
ーダ４ｂｅの出力信号を補のテストクロック信号／ＥＴ
ＣＬＫに従ってラッチするラッチ４ｃｅと、外部からの
マスク解除指示信号ＥＷＡＬＬをテストクロック信号Ｅ
ＴＣＬＫに従ってラッチし、そのラッチした信号をデコ
ーダ４ｂａへ与えるラッチ４ｈｅが設けられる。他の構
成は、図１５に示す構成と同じであり、対応する部分に
は同一の参照番号を付し、その詳細説明は省略する。
【０１１３】デコーダ４ｂｅは、データ書込時、５ビッ
トの信号をデコードし、３２個の出力のうち１つを選択
状態へ駆動する。このとき、デコーダ４ｂｅは、ラッチ
４ａｃからの信号ＥＷＡＬＬが、マスク解除指示状態の
ときには、すべての信号をマスク禁止状態に設定する。
したがって、この図１８に示す構成に従えば、書込デー
タに対するマスクをかけるビットＥＷＤ〈３１：０〉に
対するパッドおよび初段のラッチを設ける必要はなく、
パッド数の低減（試験装置の出力端子数の低減）および
直接メモリアクセス回路の構成要素数の低減を図ること
ができる。デコーダ４ｂｅの出力信号は、３２個の列ブ
ロックのうち１つのブロックを規定する。このラッチ４
ａｃに与えられる信号ＥＷＡＬＬにより、すべての列ブ
ロックに対するマスクを解除する。これにより、データ
書込時、パッド群８ｅｂに与えられる信号の状態を「ド
ントケア」状態に設定して、全列ブロックへデータの書
込を行なって試験を行なうことができる。
トの信号をデコードし、３２個の出力のうち１つを選択
状態へ駆動する。このとき、デコーダ４ｂｅは、ラッチ
４ａｃからの信号ＥＷＡＬＬが、マスク解除指示状態の
ときには、すべての信号をマスク禁止状態に設定する。
したがって、この図１８に示す構成に従えば、書込デー
タに対するマスクをかけるビットＥＷＤ〈３１：０〉に
対するパッドおよび初段のラッチを設ける必要はなく、
パッド数の低減（試験装置の出力端子数の低減）および
直接メモリアクセス回路の構成要素数の低減を図ること
ができる。デコーダ４ｂｅの出力信号は、３２個の列ブ
ロックのうち１つのブロックを規定する。このラッチ４
ａｃに与えられる信号ＥＷＡＬＬにより、すべての列ブ
ロックに対するマスクを解除する。これにより、データ
書込時、パッド群８ｅｂに与えられる信号の状態を「ド
ントケア」状態に設定して、全列ブロックへデータの書
込を行なって試験を行なうことができる。
【０１１４】図１９は、図１８に示すデコーダ４ｂｅの
１ビットの書込マスク指示データＷＤ〈ｉ〉に対する構
成の一例を示す図である。図１９において、このデコー
ダ４ｂｅは、ラッチ４ａｂから与えられる信号Ｉ０〜Ｉ
４と、ラッチ４ａｃから与えられる信号ＥＷＡＬＬとを
受けるＮＡＮＤ回路４ｂｅｉを含む。ＮＡＮＤ回路４ｂ
ｅｉから書込データマスク指示ビットＷＤ〈ｉ〉が出力
される。このＮＡＮＤ回路４ｂｅｉは、信号ＥＷＡＬＬ
がＬレベルのときには、書込マスク指示ビットＷＤ
〈ｉ〉をＨレベルに設定し、対応の列ブロックＢ♯ｉに
対するデータ書込を許可する。一方、信号ＥＷＡＬＬが
Ｈレベルのときには、ＮＡＮＤ回路４ｂｅｉは、与えら
れた信号Ｉ０〜Ｉ４の論理状態の組合せに従ってマスク
指示ビットＷＤ〈ｉ〉の論理状態を設定する。入力信号
Ｉ０〜Ｉ４がすべてＨレベルのときには、書込マスク指
示ビットＷＤ〈ｉ〉がＬレベルとなり、対応の列ブロッ
クＢ♯ｉに対するデータ書込が禁止される。ここで、入
力信号Ｉ０〜Ｉ４は、パッド群８ｅｂからラッチ４ａｂ
を介して与えられる信号および補の信号の所定の組合せ
である。信号ＥＷＡＬＬがＬレベルに設定されている場
合には、入力信号Ｉ０〜Ｉ４の論理状態にかかわらず、
書込マスク指示ビットＷＤ〈ｉ〉がＨレベルとなり、対
応の列ブロックに対し、確実にデータの書込を行なうこ
とができる。
１ビットの書込マスク指示データＷＤ〈ｉ〉に対する構
成の一例を示す図である。図１９において、このデコー
ダ４ｂｅは、ラッチ４ａｂから与えられる信号Ｉ０〜Ｉ
４と、ラッチ４ａｃから与えられる信号ＥＷＡＬＬとを
受けるＮＡＮＤ回路４ｂｅｉを含む。ＮＡＮＤ回路４ｂ
ｅｉから書込データマスク指示ビットＷＤ〈ｉ〉が出力
される。このＮＡＮＤ回路４ｂｅｉは、信号ＥＷＡＬＬ
がＬレベルのときには、書込マスク指示ビットＷＤ
〈ｉ〉をＨレベルに設定し、対応の列ブロックＢ♯ｉに
対するデータ書込を許可する。一方、信号ＥＷＡＬＬが
Ｈレベルのときには、ＮＡＮＤ回路４ｂｅｉは、与えら
れた信号Ｉ０〜Ｉ４の論理状態の組合せに従ってマスク
指示ビットＷＤ〈ｉ〉の論理状態を設定する。入力信号
Ｉ０〜Ｉ４がすべてＨレベルのときには、書込マスク指
示ビットＷＤ〈ｉ〉がＬレベルとなり、対応の列ブロッ
クＢ♯ｉに対するデータ書込が禁止される。ここで、入
力信号Ｉ０〜Ｉ４は、パッド群８ｅｂからラッチ４ａｂ
を介して与えられる信号および補の信号の所定の組合せ
である。信号ＥＷＡＬＬがＬレベルに設定されている場
合には、入力信号Ｉ０〜Ｉ４の論理状態にかかわらず、
書込マスク指示ビットＷＤ〈ｉ〉がＨレベルとなり、対
応の列ブロックに対し、確実にデータの書込を行なうこ
とができる。
【０１１５】なお、この図１９に示す構成において、デ
ータ書込を示す信号（ライトコマンド）が与えられたと
きに、ＮＡＮＤ回路４ｂｅｉがデコード動作を行なうよ
うに構成されてもよい。これは、たとえば、ＮＡＮＤ回
路４ｂｅｉの出力に、ＮＡＮＤ回路４ｂｅｉの出力信号
とライトコマンドを受けるＡＮＤ回路を設けることによ
り実現される。
ータ書込を示す信号（ライトコマンド）が与えられたと
きに、ＮＡＮＤ回路４ｂｅｉがデコード動作を行なうよ
うに構成されてもよい。これは、たとえば、ＮＡＮＤ回
路４ｂｅｉの出力に、ＮＡＮＤ回路４ｂｅｉの出力信号
とライトコマンドを受けるＡＮＤ回路を設けることによ
り実現される。
【０１１６】以上のように、この第３の構成に従えば、
書込にマスクをかけるパッド群と、ロウアドレス信号入
力パッド群と共有することができ、パッド数の低減、お
よび初段のラッチ回路数を低減することができる。
書込にマスクをかけるパッド群と、ロウアドレス信号入
力パッド群と共有することができ、パッド数の低減、お
よび初段のラッチ回路数を低減することができる。
【０１１７】［変更例］図２０は、この発明の実施の形
態２の直接メモリアクセス回路の変更例の構成を概略的
に示す図である。図２０において、直接メモリアクセス
回路４は、パッド群８ｅに与えられる１１ビットの信号
を図示しないテストクロック信号に同期してラッチする
ラッチ４ａｘと、パッド８ｎに与えられる信号ＥＷＡＬ
Ｌをテストクロック信号に同期してラッチする１ビット
のラッチ４ａｙと、ラッチ４ａｘの出力信号をバッファ
処理する１１ビットのバッファ回路４ｂｘと、ラッチ４
ａｙの出力信号をバッファ処理する１ビットのバッファ
回路４ｂｙと、補のテストクロック信号に同期してバッ
ファ４ｂｘの１１ビットの出力信号をラッチする１ビッ
トのラッチ４ｃｘと、バッファ回路４ｂｙの出力信号を
補のテストクロック信号に同期してラッチする１ビット
のラッチ４ｃｙを含む。ラッチ４ａｘおよび４ａｙは、
図１３に示すラッチ回路４ａに含まれ、バッファ回路４
ｂｘおよび４ｂｙは、図１３に示す信号分配回路４ｂに
含まれ、ラッチ４ｃｘおよび４ｃｙは、図１３に示すラ
ッチ回路４ｃに含まれる。
態２の直接メモリアクセス回路の変更例の構成を概略的
に示す図である。図２０において、直接メモリアクセス
回路４は、パッド群８ｅに与えられる１１ビットの信号
を図示しないテストクロック信号に同期してラッチする
ラッチ４ａｘと、パッド８ｎに与えられる信号ＥＷＡＬ
Ｌをテストクロック信号に同期してラッチする１ビット
のラッチ４ａｙと、ラッチ４ａｘの出力信号をバッファ
処理する１１ビットのバッファ回路４ｂｘと、ラッチ４
ａｙの出力信号をバッファ処理する１ビットのバッファ
回路４ｂｙと、補のテストクロック信号に同期してバッ
ファ４ｂｘの１１ビットの出力信号をラッチする１ビッ
トのラッチ４ｃｘと、バッファ回路４ｂｙの出力信号を
補のテストクロック信号に同期してラッチする１ビット
のラッチ４ｃｙを含む。ラッチ４ａｘおよび４ａｙは、
図１３に示すラッチ回路４ａに含まれ、バッファ回路４
ｂｘおよび４ｂｙは、図１３に示す信号分配回路４ｂに
含まれ、ラッチ４ｃｘおよび４ｃｙは、図１３に示すラ
ッチ回路４ｃに含まれる。
【０１１８】直接メモリアクセス回路４は、さらに、ラ
ッチ４ｃｘからの１１ビットの信号をバッファ処理して
ロウアドレス信号ＲＡ〈１０：０〉を出力する１１ビッ
トのバッファ回路４ｘａと、ラッチ４ｃｘからの１１ビ
ットの信号のうち所定の６ビットの信号をバッファ処理
してコラムアドレス信号ＣＡ〈５：０〉を出力するバッ
ファ回路４ｘｂと、残りの５ビットの信号をバッファ処
理して出力データ選択用アドレスＯＳＥＬ〈４：０〉を
出力する５ビットのバッファ回路４ｘｃと、バッファ回
路４ｘｃと同じ信号を受け、ラッチ４ｃｙの出力信号に
従ってデコード動作を行なうとともにバッファ処理する
デコーダ／ドライバ４ｘｄを含む。デコーダ／ドライバ
４ｘｄから書込データマスク指示ビットＷＤ〈３１：
０〉が出力される。
ッチ４ｃｘからの１１ビットの信号をバッファ処理して
ロウアドレス信号ＲＡ〈１０：０〉を出力する１１ビッ
トのバッファ回路４ｘａと、ラッチ４ｃｘからの１１ビ
ットの信号のうち所定の６ビットの信号をバッファ処理
してコラムアドレス信号ＣＡ〈５：０〉を出力するバッ
ファ回路４ｘｂと、残りの５ビットの信号をバッファ処
理して出力データ選択用アドレスＯＳＥＬ〈４：０〉を
出力する５ビットのバッファ回路４ｘｃと、バッファ回
路４ｘｃと同じ信号を受け、ラッチ４ｃｙの出力信号に
従ってデコード動作を行なうとともにバッファ処理する
デコーダ／ドライバ４ｘｄを含む。デコーダ／ドライバ
４ｘｄから書込データマスク指示ビットＷＤ〈３１：
０〉が出力される。
【０１１９】この図２０に示す構成においては、信号の
分配が、出力段のラッチ回路４ｃに含まれるラッチ４ｃ
ｘの出力信号に対して行なわれる。この構成の場合、こ
の出力段のラッチ回路４ｃに含まれるラッチの数をパッ
ドの数と同じとすることができ、直接メモリアクセス回
路の構成要素数をより低減することができる。デコーダ
／ドライバ４ｘｄの構成は、先の図１８および図１９に
示す構成と同じであり、したがって、単にこの図２０に
示す構成においては、パッド群８ｅに与えられた分配
が、出力段のラッチ回路４ｃの出力に対して行なわれる
点が異なるだけであり、同じ動作が行なわれる。
分配が、出力段のラッチ回路４ｃに含まれるラッチ４ｃ
ｘの出力信号に対して行なわれる。この構成の場合、こ
の出力段のラッチ回路４ｃに含まれるラッチの数をパッ
ドの数と同じとすることができ、直接メモリアクセス回
路の構成要素数をより低減することができる。デコーダ
／ドライバ４ｘｄの構成は、先の図１８および図１９に
示す構成と同じであり、したがって、単にこの図２０に
示す構成においては、パッド群８ｅに与えられた分配
が、出力段のラッチ回路４ｃの出力に対して行なわれる
点が異なるだけであり、同じ動作が行なわれる。
【０１２０】なお、パッド群の共有は、各信号のビット
数および印加タイミングに応じて上述の形態から適当に
選択されればよい。
数および印加タイミングに応じて上述の形態から適当に
選択されればよい。
【０１２１】以上のように、この発明の実施の形態２に
従えば、共通のパッド群を、複数の信号に対して共通に
利用しているため、パッド数および回路構成要素数を低
減することができる。
従えば、共通のパッド群を、複数の信号に対して共通に
利用しているため、パッド数および回路構成要素数を低
減することができる。
【０１２２】［実施の形態３］図２１は、この発明の実
施の形態３に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図２１に示す半導体集積回路
装置は、図１３に示す半導体集積回路装置と以下の点が
異なっている。すなわち、ラッチ回路４ｅから出力され
る２５６ビットのデータを１ビットのデータに縮退する
縮退回路４ｊと、縮退回路４ｊの出力する１ビットの信
号をテストクロック信号ＥＴＣＬＫに従って転送してパ
ッド８ｐへ与えるラッチ４ｋが設けられる。他の構成
は、図１３に示す構成と同じであり、対する部分には同
一参照番号を付し、その詳細説明は省略する。
施の形態３に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図２１に示す半導体集積回路
装置は、図１３に示す半導体集積回路装置と以下の点が
異なっている。すなわち、ラッチ回路４ｅから出力され
る２５６ビットのデータを１ビットのデータに縮退する
縮退回路４ｊと、縮退回路４ｊの出力する１ビットの信
号をテストクロック信号ＥＴＣＬＫに従って転送してパ
ッド８ｐへ与えるラッチ４ｋが設けられる。他の構成
は、図１３に示す構成と同じであり、対する部分には同
一参照番号を付し、その詳細説明は省略する。
【０１２３】縮退回路４ｊを用いて２５６ビットのデー
タを１ビットの信号に縮退することにより、２５６ビッ
トのデータを選択回路４ｆで順次選択して８ビット単位
で出力する場合に比べて、大幅にテスト時間を短縮する
ことができる。
タを１ビットの信号に縮退することにより、２５６ビッ
トのデータを選択回路４ｆで順次選択して８ビット単位
で出力する場合に比べて、大幅にテスト時間を短縮する
ことができる。
【０１２４】図２２は、図２１に示す縮退回路４ｊの構
成を概略的に示す図である。図２２において、縮退回路
４ｊは、それぞれが３２ビットのデータを受けて受けた
ビットの論理の一致／不一致を判定する３２ビットＥＸ
ＯＲ回路４ｊ０〜４ｊ７と、３２ビットＥＸＯＲ回路４
ｊ０〜４ｊ７の出力信号を受けて、一致／不一致指示信
号ＥＣＭＰを出力するＡＮＤ回路４ｊａを含む。３２ビ
ットＥＸＯＲ回路４ｊ０は、読出データＲＤ〈２５５：
０〉のうち、ＲＤ〈８ｉ〉のビットを受ける。ここで、
ｉは、０〜３１の整数である。したがって、３２ビット
ＥＸＯＲ回路４ｊｘは、ビットＲＤ〈８ｉ＋ｘ〉を受け
る。ここで、ｘは、０〜７である。この３２ビットＥＸ
ＯＲ回路４ｊ０〜４ｊ７それぞれが受けるデータビット
は、先に説明した３２個の列ブロックＢ♯０〜Ｂ♯３１
における同じ書込データビットに対するデータビットで
ある。この書込データと読出データとの対応関係につい
て以下に図２３を参照して説明する。
成を概略的に示す図である。図２２において、縮退回路
４ｊは、それぞれが３２ビットのデータを受けて受けた
ビットの論理の一致／不一致を判定する３２ビットＥＸ
ＯＲ回路４ｊ０〜４ｊ７と、３２ビットＥＸＯＲ回路４
ｊ０〜４ｊ７の出力信号を受けて、一致／不一致指示信
号ＥＣＭＰを出力するＡＮＤ回路４ｊａを含む。３２ビ
ットＥＸＯＲ回路４ｊ０は、読出データＲＤ〈２５５：
０〉のうち、ＲＤ〈８ｉ〉のビットを受ける。ここで、
ｉは、０〜３１の整数である。したがって、３２ビット
ＥＸＯＲ回路４ｊｘは、ビットＲＤ〈８ｉ＋ｘ〉を受け
る。ここで、ｘは、０〜７である。この３２ビットＥＸ
ＯＲ回路４ｊ０〜４ｊ７それぞれが受けるデータビット
は、先に説明した３２個の列ブロックＢ♯０〜Ｂ♯３１
における同じ書込データビットに対するデータビットで
ある。この書込データと読出データとの対応関係につい
て以下に図２３を参照して説明する。
【０１２５】図２３に示すように、メモリアレイは、３
２個の列ブロックＢ♯０〜Ｂ♯３１を含む。列ブロック
Ｂ♯０からは、読出データビットＲＤ〈０〉−ＲＤ
〈７〉が読出され、列ブロックＢ♯１から、読出データ
ビットＲＤ〈８〉−ＲＤ〈１５〉が読出される。以下、
各列ブロックから８ビットのデータが読出される。列ブ
ロックＢ♯３１から、データビットＲＤ〈２４８〉−Ｒ
Ｄ〈２５５〉が読出される。
２個の列ブロックＢ♯０〜Ｂ♯３１を含む。列ブロック
Ｂ♯０からは、読出データビットＲＤ〈０〉−ＲＤ
〈７〉が読出され、列ブロックＢ♯１から、読出データ
ビットＲＤ〈８〉−ＲＤ〈１５〉が読出される。以下、
各列ブロックから８ビットのデータが読出される。列ブ
ロックＢ♯３１から、データビットＲＤ〈２４８〉−Ｒ
Ｄ〈２５５〉が読出される。
【０１２６】テスト動作時においては、外部からの８ビ
ットの書込データＥＷＤ〈０：７〉が、列ブロックＢ♯
０〜Ｂ♯３１にそれぞれ書込まれる（図１１参照）。し
たがって、テスト動作時読出データとしては、列ブロッ
クＢ♯０〜Ｂ♯３１から、書込データＥＷＤ〈０：７〉
に対応する８ビットのデータが並列に読出される。これ
らの列ブロックＢ♯０〜Ｂ♯３１から並列に読出された
合計２５６ビットのデータのうち、同じ書込データビッ
トに対応する読出データビットをグループに分割する。
したがって、読出データビットＲＤ〈８ｉ〉のグループ
の各ビットは、外部からの書込データビットＥＷＤ
〈０〉に対応し、読出データビットＲＤ〈８ｉ＋１〉
は、外部からの書込データビットＥＷＤ〈１〉に対応す
る。また、読出データビットＲＤ〈８ｉ＋７〉が、書込
データビットＥＷＤ〈７〉に対応する。この分類は、各
列ブロックにおいて設けられている８ビットのグローバ
ルデータバスのバス線ＧＩＯに応じて分類することによ
り、容易に実現される。
ットの書込データＥＷＤ〈０：７〉が、列ブロックＢ♯
０〜Ｂ♯３１にそれぞれ書込まれる（図１１参照）。し
たがって、テスト動作時読出データとしては、列ブロッ
クＢ♯０〜Ｂ♯３１から、書込データＥＷＤ〈０：７〉
に対応する８ビットのデータが並列に読出される。これ
らの列ブロックＢ♯０〜Ｂ♯３１から並列に読出された
合計２５６ビットのデータのうち、同じ書込データビッ
トに対応する読出データビットをグループに分割する。
したがって、読出データビットＲＤ〈８ｉ〉のグループ
の各ビットは、外部からの書込データビットＥＷＤ
〈０〉に対応し、読出データビットＲＤ〈８ｉ＋１〉
は、外部からの書込データビットＥＷＤ〈１〉に対応す
る。また、読出データビットＲＤ〈８ｉ＋７〉が、書込
データビットＥＷＤ〈７〉に対応する。この分類は、各
列ブロックにおいて設けられている８ビットのグローバ
ルデータバスのバス線ＧＩＯに応じて分類することによ
り、容易に実現される。
【０１２７】したがって、この書込データＥＷＤ〈０：
７〉として、さまざまなビットパターンを有する書込デ
ータを用いて試験を行ない、ビット間干渉などを試験す
る場合においても、図２２に示す３２ビットＥＸＯＲ回
路４ｊ０〜４ｊ７のそれぞれは、同じ書込データに対応
するビットに対応する読出データビットを受けるため、
これらの論理の一致／不一致を判定することにより、メ
モリセルの不良を正確に検出することができる。
７〉として、さまざまなビットパターンを有する書込デ
ータを用いて試験を行ない、ビット間干渉などを試験す
る場合においても、図２２に示す３２ビットＥＸＯＲ回
路４ｊ０〜４ｊ７のそれぞれは、同じ書込データに対応
するビットに対応する読出データビットを受けるため、
これらの論理の一致／不一致を判定することにより、メ
モリセルの不良を正確に検出することができる。
【０１２８】ここで、グローバルデータバス線ＧＩＯ０
−ＧＩＯ７とデータの対応関係は以下のようにすること
により、データビットのグループ化が容易に実現され
る。書込データビットＥＷＤ〈０〉〜ＥＷＤ〈７〉それ
ぞれが、グローバルＩＯバス線ＧＩＯ０〜ＧＩＯ７に対
応づける。グローバルＩＯバス線対ＧＩＯ０〜ＧＩＯ７
には、またデータが読出される。このグローバルＩＯバ
ス線対ＧＩＯ０〜ＧＩＯ７を読出データビットＲＤ〈８
ｉ〉〜ＲＤ〈８ｉ＋７〉にそれぞれ対応づける。これに
より、列ブロックそれぞれにおいて、読出される８ビッ
トのデータを、書込データに応じて容易に分類すること
ができる。
−ＧＩＯ７とデータの対応関係は以下のようにすること
により、データビットのグループ化が容易に実現され
る。書込データビットＥＷＤ〈０〉〜ＥＷＤ〈７〉それ
ぞれが、グローバルＩＯバス線ＧＩＯ０〜ＧＩＯ７に対
応づける。グローバルＩＯバス線対ＧＩＯ０〜ＧＩＯ７
には、またデータが読出される。このグローバルＩＯバ
ス線対ＧＩＯ０〜ＧＩＯ７を読出データビットＲＤ〈８
ｉ〉〜ＲＤ〈８ｉ＋７〉にそれぞれ対応づける。これに
より、列ブロックそれぞれにおいて、読出される８ビッ
トのデータを、書込データに応じて容易に分類すること
ができる。
【０１２９】以上のように、この発明の実施の形態３に
従えば、同時に読出される２５６ビットのデータを１ビ
ットデータに縮退して出力しているために、試験時間を
大幅に短縮することができる。
従えば、同時に読出される２５６ビットのデータを１ビ
ットデータに縮退して出力しているために、試験時間を
大幅に短縮することができる。
【０１３０】［その他の適用例］上述の半導体集積回路
装置は、クロック信号の立上がりエッジでデータおよび
外部信号の取込を行なう同期型メモリを内蔵している。
しかしながら、ＤＤＲＳＤＲＡＭと呼ばれる、クロック
信号の立上がりエッジおよび立下がりエッジに同期して
データの入出力を行なうとともに、クロック信号の一方
のエッジで外部信号（制御信号およびアドレス信号）を
取込む構成の同期型メモリであっても、本発明は適用可
能である。書込データ転送経路および読出データ転送経
路において、２つのラッチ回路を設け、クロック信号の
立上がりおよび立下がりに同期して、この２系統のラッ
チ回路を切換えることにより、クロック信号の立上がり
および立下がりに同期して、データの転送を行なうこと
ができ、ＤＤＲ（ダブル・データ・レート）でのデータ
の書込／読出を行なうことができる。制御信号およびア
ドレス信号は、クロック信号の一方のエッジで同期して
転送されるだけであり、先の実施の形態１から３と同様
の構成を用いることができる。
装置は、クロック信号の立上がりエッジでデータおよび
外部信号の取込を行なう同期型メモリを内蔵している。
しかしながら、ＤＤＲＳＤＲＡＭと呼ばれる、クロック
信号の立上がりエッジおよび立下がりエッジに同期して
データの入出力を行なうとともに、クロック信号の一方
のエッジで外部信号（制御信号およびアドレス信号）を
取込む構成の同期型メモリであっても、本発明は適用可
能である。書込データ転送経路および読出データ転送経
路において、２つのラッチ回路を設け、クロック信号の
立上がりおよび立下がりに同期して、この２系統のラッ
チ回路を切換えることにより、クロック信号の立上がり
および立下がりに同期して、データの転送を行なうこと
ができ、ＤＤＲ（ダブル・データ・レート）でのデータ
の書込／読出を行なうことができる。制御信号およびア
ドレス信号は、クロック信号の一方のエッジで同期して
転送されるだけであり、先の実施の形態１から３と同様
の構成を用いることができる。
【０１３１】また、同期型メモリとして、クロック信号
に同期して動作するメモリであればよく、ＳＳＲＡＭ
（シンクロナスＳＲＡＭ）であってもよく、またフラッ
シュメモリと呼ばれる一括消去型ＥＥＰＲＯＭ（電気的
に書込消去可能なリード・オンリー・メモリ）であって
もクロックに同期して外部信号の取込およびデータの出
力が行なわれる構成であれば、本発明は適用可能であ
る。
に同期して動作するメモリであればよく、ＳＳＲＡＭ
（シンクロナスＳＲＡＭ）であってもよく、またフラッ
シュメモリと呼ばれる一括消去型ＥＥＰＲＯＭ（電気的
に書込消去可能なリード・オンリー・メモリ）であって
もクロックに同期して外部信号の取込およびデータの出
力が行なわれる構成であれば、本発明は適用可能であ
る。
【０１３２】なお、ロジック回路３において、動作モー
ドを指定するコマンドをデコードし、動作モード指示信
号を発生するコマンドデコーダが設けられており、ＳＤ
ＲＡＭモジュールに対しては、その動作モード指示信号
が与えられる構成の場合、直接メモリアクセス回路４に
おいてコマンドデコーダが設けられてもよい。この場
合、外部の試験装置は、従来のＳＤＲＡＭのテストプロ
グラムを用いて、制御信号発生シーケンスを変更するこ
となくＳＤＲＡＭモジュールを外部から直接アクセスし
てテストすることができる。もちろん試験装置が、動作
モード指示信号を発生して直接メモリアクセス回路４へ
与える構成が用いられてもよい。
ドを指定するコマンドをデコードし、動作モード指示信
号を発生するコマンドデコーダが設けられており、ＳＤ
ＲＡＭモジュールに対しては、その動作モード指示信号
が与えられる構成の場合、直接メモリアクセス回路４に
おいてコマンドデコーダが設けられてもよい。この場
合、外部の試験装置は、従来のＳＤＲＡＭのテストプロ
グラムを用いて、制御信号発生シーケンスを変更するこ
となくＳＤＲＡＭモジュールを外部から直接アクセスし
てテストすることができる。もちろん試験装置が、動作
モード指示信号を発生して直接メモリアクセス回路４へ
与える構成が用いられてもよい。
【０１３３】
【発明の効果】以上のように、この発明に従えば、同期
型メモリの動作クロックと対応するクロック信号に同期
して動作する直接メモリアクセス回路を、オンチップに
設け、ロジック回路と直接メモリアクセス回路の一方を
テストモード指示信号に応じてセレクタにより選択して
同期型メモリに接続するように構成しているため、信号
のスキューを抑制して、高速でかつ正確に同期型メモリ
のテストを外部から行なうことができる。
型メモリの動作クロックと対応するクロック信号に同期
して動作する直接メモリアクセス回路を、オンチップに
設け、ロジック回路と直接メモリアクセス回路の一方を
テストモード指示信号に応じてセレクタにより選択して
同期型メモリに接続するように構成しているため、信号
のスキューを抑制して、高速でかつ正確に同期型メモリ
のテストを外部から行なうことができる。
【０１３４】請求項１に係る発明に従えば、同期型メモ
リの動作クロック信号に対応するテストクロック信号に
同期して外部から与えられるデータを含む信号を取込む
同期型直接メモリアクセス回路をオンチップに設け、テ
ストモード指示信号に従ってロジック回路および同期型
直接メモリアクセス回路の出力信号の一方を選択して同
期型メモリへ与えるように構成しているため、クロック
信号に同期して同期型メモリへ外部から信号を与えるこ
とができ、応じてクロック信号に同期して信号の転送を
行なうことができ、信号転送時のスキューを抑制するこ
とができ、高速のクロック信号を用いて同期型メモリの
テストを外部から行なうことができる。
リの動作クロック信号に対応するテストクロック信号に
同期して外部から与えられるデータを含む信号を取込む
同期型直接メモリアクセス回路をオンチップに設け、テ
ストモード指示信号に従ってロジック回路および同期型
直接メモリアクセス回路の出力信号の一方を選択して同
期型メモリへ与えるように構成しているため、クロック
信号に同期して同期型メモリへ外部から信号を与えるこ
とができ、応じてクロック信号に同期して信号の転送を
行なうことができ、信号転送時のスキューを抑制するこ
とができ、高速のクロック信号を用いて同期型メモリの
テストを外部から行なうことができる。
【０１３５】請求項２に係る発明に従えば、同期型直接
メモリアクセス回路が、テストクロック信号に同期して
外部からの信号を取込むタイミングと異なるタイミング
でテストクロック信号に同期して選択回路へデータ信号
を転送するように構成しているために、直接メモリアク
セス回路においてクロック信号に同期して信号を順次転
送しており、スキューの影響を抑制して、正確なタイミ
ングで、同期型メモリへ信号を転送することができ、正
確に、同期型メモリのテストを行なうことができる。
メモリアクセス回路が、テストクロック信号に同期して
外部からの信号を取込むタイミングと異なるタイミング
でテストクロック信号に同期して選択回路へデータ信号
を転送するように構成しているために、直接メモリアク
セス回路においてクロック信号に同期して信号を順次転
送しており、スキューの影響を抑制して、正確なタイミ
ングで、同期型メモリへ信号を転送することができ、正
確に、同期型メモリのテストを行なうことができる。
【０１３６】請求項３に係る発明に従えば、同期型直接
メモリアクセス回路は、さらに、同期型メモリから読出
された複数ビットのデータを受けてテストクロック信号
に同期して取込むデータ取込手段を含んでおり、読出デ
ータに対しても、スキューの影響を受けることなく正確
なタイミングで読出データの転送を行なうことができ
る。
メモリアクセス回路は、さらに、同期型メモリから読出
された複数ビットのデータを受けてテストクロック信号
に同期して取込むデータ取込手段を含んでおり、読出デ
ータに対しても、スキューの影響を受けることなく正確
なタイミングで読出データの転送を行なうことができ
る。
【０１３７】請求項４に係る発明に従えば、直接メモリ
アクセス回路が、外部からのアドレス信号をテストクロ
ック信号に同期して転送するアドレス転送手段と、同期
型メモリから読出された複数ビットのデータから所定数
ビットのデータをこの転送されたアドレスに従って選択
する手段とを含んでいるため、クロック信号に同期して
アドレスを転送するため、正確なタイミングで読出され
たデータの選択を行なうことができる。
アクセス回路が、外部からのアドレス信号をテストクロ
ック信号に同期して転送するアドレス転送手段と、同期
型メモリから読出された複数ビットのデータから所定数
ビットのデータをこの転送されたアドレスに従って選択
する手段とを含んでいるため、クロック信号に同期して
アドレスを転送するため、正確なタイミングで読出され
たデータの選択を行なうことができる。
【０１３８】請求項５に係る発明に従えば、アドレス転
送手段は、データ読出指示の印加時同期型メモリからデ
ータ読出指示を与えられてから有効データが出力するま
でに要するクロックサイクルに対応する期間アドレス信
号をテストクロック信号に同期してシフトして遅延して
データ選択手段へ与えるように構成しているため、コラ
ム・リード・レイテンシを考慮して外部から新たにデー
タ選択用のアドレス信号を与える必要はなく、容易に、
正確なタイミングで読出データに対する選択を行なうこ
とができる。
送手段は、データ読出指示の印加時同期型メモリからデ
ータ読出指示を与えられてから有効データが出力するま
でに要するクロックサイクルに対応する期間アドレス信
号をテストクロック信号に同期してシフトして遅延して
データ選択手段へ与えるように構成しているため、コラ
ム・リード・レイテンシを考慮して外部から新たにデー
タ選択用のアドレス信号を与える必要はなく、容易に、
正確なタイミングで読出データに対する選択を行なうこ
とができる。
【０１３９】請求項６に係る発明に従えば、直接メモリ
アクセス回路が、テストクロック信号に同期して同期型
メモリから読出されたデータをラッチするデータラッチ
と、このデータラッチのデータラッチタイミングと同じ
タイミングでアドレス信号をラッチするアドレスラッチ
と、このアドレスラッチのラッチしたアドレスに従って
データラッチのラッチしたデータから所定数のビットの
データを選択するデータ選択手段とを含んでいるため、
正確なタイミングで、読出された複数ビットのデータか
ら対応のデータを選択して外部へ読出すことができる。
アクセス回路が、テストクロック信号に同期して同期型
メモリから読出されたデータをラッチするデータラッチ
と、このデータラッチのデータラッチタイミングと同じ
タイミングでアドレス信号をラッチするアドレスラッチ
と、このアドレスラッチのラッチしたアドレスに従って
データラッチのラッチしたデータから所定数のビットの
データを選択するデータ選択手段とを含んでいるため、
正確なタイミングで、読出された複数ビットのデータか
ら対応のデータを選択して外部へ読出すことができる。
【０１４０】請求項７に係る発明に従えば、データ選択
手段が選択したデータをさらにテストクロック信号に同
期して外部へ出力するように構成しているので、外部装
置に対するデータサンプリングタイミングを、容易に確
立することができ、正確なタイミングでデータの取込を
試験装置が行なって判定動作を行なうことができる。
手段が選択したデータをさらにテストクロック信号に同
期して外部へ出力するように構成しているので、外部装
置に対するデータサンプリングタイミングを、容易に確
立することができ、正確なタイミングでデータの取込を
試験装置が行なって判定動作を行なうことができる。
【０１４１】請求項８に係る発明に従えば、所定のパッ
ドを介してアドレス信号をロウアドレス信号およびコラ
ムアドレス信号を分割的に印加して、直接メモリアクセ
ス回路内でロウアドレス信号とコラムアドレス信号とを
分離し、同期型メモリは、ロウアドレス入力ノードおよ
びコラムアドレス入力ノードに、分離されたロウアドレ
ス信号およびコラムアドレス信号を受けるため、外部か
らのアドレス信号を受けるパッド数を低減することがで
きる。め請求項９に係る発明に従えば、ロウアドレス信
号はコラムアドレス信号よりもビット数が多いため、こ
の所定のパッドにコラムアドレス信号を受けるパッドと
複数ビットから所定数のビットのデータを選択するため
のデータ選択アドレスを受ける第２のパッドとを設けて
いるために、データ選択用のアドレスを受けるためのパ
ッドを削減することができ、外部の試験装置の出力端子
数を低減することができる。
ドを介してアドレス信号をロウアドレス信号およびコラ
ムアドレス信号を分割的に印加して、直接メモリアクセ
ス回路内でロウアドレス信号とコラムアドレス信号とを
分離し、同期型メモリは、ロウアドレス入力ノードおよ
びコラムアドレス入力ノードに、分離されたロウアドレ
ス信号およびコラムアドレス信号を受けるため、外部か
らのアドレス信号を受けるパッド数を低減することがで
きる。め請求項９に係る発明に従えば、ロウアドレス信
号はコラムアドレス信号よりもビット数が多いため、こ
の所定のパッドにコラムアドレス信号を受けるパッドと
複数ビットから所定数のビットのデータを選択するため
のデータ選択アドレスを受ける第２のパッドとを設けて
いるために、データ選択用のアドレスを受けるためのパ
ッドを削減することができ、外部の試験装置の出力端子
数を低減することができる。
【０１４２】請求項１０に係る発明に従えば、この所定
のパッドを、さらに、データ書込時の書込データにマス
クをかけるビットを指示するマスク指示ビットをも受け
るように構成して、直接メモリアクセス回路内でこのマ
スク指示ビットを分離するように構成していたので、書
込データマスク指示ビットを入力するためのパッドを削
減することができ、外部の試験装置のピン端子数をさら
に低減することができる。
のパッドを、さらに、データ書込時の書込データにマス
クをかけるビットを指示するマスク指示ビットをも受け
るように構成して、直接メモリアクセス回路内でこのマ
スク指示ビットを分離するように構成していたので、書
込データマスク指示ビットを入力するためのパッドを削
減することができ、外部の試験装置のピン端子数をさら
に低減することができる。
【０１４３】請求項１１に係る発明に従えば、クロック
信号とテストクロック信号とが同一周波数の信号であ
り、同期型メモリの動作周波数に合わせて信号の転送を
行なうことができ、正確なタイミングでデータの入出力
を同期型メモリが行なうように信号を同期型メモリへ伝
達することができる。
信号とテストクロック信号とが同一周波数の信号であ
り、同期型メモリの動作周波数に合わせて信号の転送を
行なうことができ、正確なタイミングでデータの入出力
を同期型メモリが行なうように信号を同期型メモリへ伝
達することができる。
【０１４４】請求項１２に係る発明に従えば、クロック
信号とテストクロック信号とを別々のパッドを介して与
えるように構成しているため、テストクロック信号と同
期型メモリのクロック信号とを位相をずらせることによ
り、同期型メモリへ与えられる信号のクロック信号に対
するセットアップ時間およびホールド時間を調整するこ
とができ、動作マージンテストを容易に行なうことがで
きる。
信号とテストクロック信号とを別々のパッドを介して与
えるように構成しているため、テストクロック信号と同
期型メモリのクロック信号とを位相をずらせることによ
り、同期型メモリへ与えられる信号のクロック信号に対
するセットアップ時間およびホールド時間を調整するこ
とができ、動作マージンテストを容易に行なうことがで
きる。
【０１４５】請求項１３に係る発明に従えば、同期型メ
モリから読出される複数ビットのデータを１ビットデー
タに縮退してテストクロック信号に同期して出力する手
段をさらに設けているため、同期型メモリのテスト時間
を大幅に短縮することができる。
モリから読出される複数ビットのデータを１ビットデー
タに縮退してテストクロック信号に同期して出力する手
段をさらに設けているため、同期型メモリのテスト時間
を大幅に短縮することができる。
【０１４６】請求項１４に係る発明に従えば、外部から
の複数ビットの書込データに従ってこの書込データより
も多いビットのテスト書込データを生成して同期型メモ
リへテストクロック信号に同期して並列に与えるように
構成しているため、書込データのスキューが低減され、
また外部の試験装置は書込データを出力するための端子
数を低減することができる。また、同期型メモリの書込
データを外部から入力するためのパッド数をも低減する
ことができる。
の複数ビットの書込データに従ってこの書込データより
も多いビットのテスト書込データを生成して同期型メモ
リへテストクロック信号に同期して並列に与えるように
構成しているため、書込データのスキューが低減され、
また外部の試験装置は書込データを出力するための端子
数を低減することができる。また、同期型メモリの書込
データを外部から入力するためのパッド数をも低減する
ことができる。
【０１４７】請求項１５に係る発明に従えば、データ選
択アドレスパッドとマスク指示ビット入力パッドとを共
用しているため、パッド数が低減される。
択アドレスパッドとマスク指示ビット入力パッドとを共
用しているため、パッド数が低減される。
【０１４８】請求項１６に係る発明に従えば、外部から
の制御信号によりマスク指示ビットをすべて無効として
データ書込を全ビットに対して行なっているため、パッ
ド共用時でも正確にデータの書込を行なえる。
の制御信号によりマスク指示ビットをすべて無効として
データ書込を全ビットに対して行なっているため、パッ
ド共用時でも正確にデータの書込を行なえる。
【図１】 この発明の実施の形態１に従う半導体集積回
路装置の全体の構成を概略的に示す図である。
路装置の全体の構成を概略的に示す図である。
【図２】 図１に示す半導体集積回路装置の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図３】 この発明の実施の形態１に従う半導体集積回
路装置の構成を具体的に示す図である。
路装置の構成を具体的に示す図である。
【図４】 図３に示す半導体集積回路装置の動作を示す
タイミングチャート図である。
タイミングチャート図である。
【図５】 テストクロック信号と同期型メモリ動作用ク
ロック信号の作用を説明するためのタイミングチャート
図である。
ロック信号の作用を説明するためのタイミングチャート
図である。
【図６】 （Ａ）は、テストクロック信号に同期してラ
ッチするラッチ回路の構成を示し、（Ｂ）は、（Ａ）に
示すラッチ回路の動作を示すタイミングチャート図であ
る。
ッチするラッチ回路の構成を示し、（Ｂ）は、（Ａ）に
示すラッチ回路の動作を示すタイミングチャート図であ
る。
【図７】 補のテストクロック信号に同期してラッチす
るラッチ回路の構成の一例を示す図である。
るラッチ回路の構成の一例を示す図である。
【図８】 ラッチ回路のさらに他の構成を示す図であ
る。
る。
【図９】 図８に示すラッチ回路の動作を示すタイミン
グチャート図である。
グチャート図である。
【図１０】 （Ａ）〜（Ｄ）は、ＳＤＲＡＭモジュール
内のアレイ構成を概略的に示す図である。
内のアレイ構成を概略的に示す図である。
【図１１】 ８ビット書込データから２５６ビット書込
データを生成する信号分配回路の部分の構成を概略的に
示す図である。
データを生成する信号分配回路の部分の構成を概略的に
示す図である。
【図１２】 図３に示す選択回路の構成を概略的に示す
図である。
図である。
【図１３】 この発明の実施の形態２に従う半導体集積
回路装置の全体の構成を概略的に示す図である。
回路装置の全体の構成を概略的に示す図である。
【図１４】 図１３に示す信号分配回路の構成を概略的
に示す図である。
に示す図である。
【図１５】 図１３に示す信号分配回路の第２の構成を
概略的に示す図である。
概略的に示す図である。
【図１６】 図１３に示す半導体集積回路装置の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図１７】 図１３に示すシフタの構成を概略的に示す
図である。
図である。
【図１８】 図１３に示す信号分配回路の第３の構成を
概略的に示す図である。
概略的に示す図である。
【図１９】 図１８に示すデコーダの構成を概略的に示
す図である。
す図である。
【図２０】 この発明の実施の形態２の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２１】 この発明の実施の形態３に従う半導体集積
回路装置の全体の構成を概略的に示す図である。
回路装置の全体の構成を概略的に示す図である。
【図２２】 図２１に示す縮退回路の構成を概略的に示
す図である。
す図である。
【図２３】 テスト書込データとメモリセルへの書込デ
ータと読出データとの対応関係を概略的に示す図であ
る。
ータと読出データとの対応関係を概略的に示す図であ
る。
【図２４】 従来の非同期型ＤＲＡＭ内蔵半導体集積回
路装置の構成を概略的に示す図である。
路装置の構成を概略的に示す図である。
【図２５】 図２４に示す構成をより具体的に示す図で
ある。
ある。
【図２６】 図２４に示す半導体集積回路装置の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図２７】 図２４に示す半導体集積回路装置を、同期
型メモリで置換えた場合の構成を概略的に示す図であ
る。
型メモリで置換えた場合の構成を概略的に示す図であ
る。
【図２８】 図２７に示す半導体集積回路装置の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図２９】 図２７に示す半導体集積回路装置の動作を
示すタイミングチャート図である。
示すタイミングチャート図である。
１ 半導体集積回路装置、２ ＳＤＲＡＭモジュール、
３ ロジック回路、５セレクタ、４ 直接メモリアクセ
ス回路、４ａ，４ｃ，４ｅ，４ｇ ラッチ回路、４ｂ
信号分配回路、４ｈ シフタ、４ｆ 選択回路、８ 外
部パッド群、８ｄ〜８ｎ パッド群、８ｐ パッド、４
ｊ 縮退回路、４ｋ ラッチ。
３ ロジック回路、５セレクタ、４ 直接メモリアクセ
ス回路、４ａ，４ｃ，４ｅ，４ｇ ラッチ回路、４ｂ
信号分配回路、４ｈ シフタ、４ｆ 選択回路、８ 外
部パッド群、８ｄ〜８ｎ パッド群、８ｐ パッド、４
ｊ 縮退回路、４ｋ ラッチ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/407 Ｇ０１Ｒ 31/28 Ｂ 11/401 Ｇ１１Ｃ 11/34 ３６２Ｓ ３７１Ａ (72)発明者 林 勇 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 萬行 厚雄 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (16)
- 【請求項１】 クロック信号に同期してデータの入出力
および与えられた信号の取込を行なう同期型メモリ、 前記同期型メモリと同一半導体基板上に形成され、前記
同期型メモリとデータの授受を行なうロジック回路、 前記半導体基板外部から与えられるデータを含む信号を
前記クロック信号に対応するテストクロック信号に同期
して取込む同期型直接メモリアクセス回路、およびテス
トモード指示信号に応答して、前記ロジック回路および
前記同期型直接メモリアクセス回路の出力信号の一方を
選択して前記同期型メモリに与える選択回路を備える、
半導体集積回路装置。 - 【請求項２】 前記同期型直接メモリアクセス回路は、
前記テストクロック信号に同期して前記外部から与えら
れる信号を取込む取込タイミングと異なるタイミングで
前記テストクロック信号に同期して前記選択手段へ取込
んだ信号を転送する手段を含む、請求項１記載の半導体
集積回路装置。 - 【請求項３】 前記同期型メモリは、前記クロック信号
に同期して複数ビットのデータを出力する手段を含み、 前記同期型直接メモリアクセス回路が、さらに、前記同
期型メモリから読出された複数ビットのデータを受けか
つ前記テストクロック信号に同期して取込むデータ取込
手段を含む、請求項１記載の半導体集積回路装置。 - 【請求項４】 前記同期型直接メモリアクセス回路は、
外部から与えられるアドレス信号を前記テストクロック
信号に同期して転送するアドレス転送手段と、 前記データ取込手段からの複数ビットのデータから所定
数のビットのデータを前記アドレス転送手段からのアド
レスに従って選択するデータ選択手段をさらに含む、請
求項３記載の半導体集積回路装置。 - 【請求項５】 前記アドレス転送手段は、データ読出指
示の印加時に与えられるアドレス信号を、前記同期型メ
モリが前記データ読出指示を与えられてから有効データ
を出力するまでに要するクロックサイクルに対応する期
間、前記テストクロック信号に同期して転送を行なう動
作により遅延して前記データ選択手段へ与えるシフト回
路を含む、請求項４記載の半導体集積回路装置。 - 【請求項６】 前記同期型メモリは、データ読出時複数
ビットのデータを出力する手段を含み、 前記同期型直接メモリアクセス回路は、前記テストクロ
ック信号に同期して前記同期型メモリから読出された複
数ビットのデータをラッチするデータラッチ手段と、 前記データラッチ手段のデータラッチと同じタイミング
で、与えられたアドレス信号をラッチするアドレスラッ
チと、 前記アドレスラッチのラッチしたアドレス信号に従って
前記データラッチ手段のラッチしたデータから所定数の
ビットのデータを選択するデータ選択手段をさらに含
む、請求項１記載の半導体集積回路装置。 - 【請求項７】 前記同期型直接メモリアクセス回路は、
前記テストクロック信号に同期して前記データ選択手段
が選択したデータを外部へ出力する出力転送手段をさら
に備える、請求項４または６記載の半導体集積回路装
置。 - 【請求項８】 前記同期型直接メモリアクセス回路は、
所定のパッドを介して時分割多重化されて与えられるア
ドレス信号をロウアドレス信号とコラムアドレス信号と
に分離する手段をさらに備え、 前記同期型メモリは、前記選択手段を介して前記分離さ
れたロウアドレス信号およびコラムアドレス信号をそれ
ぞれ並列に受ける互いに別々に設けられるロウアドレス
入力ノードおよびコラムアドレス入力を有する、請求項
１記載の半導体集積回路装置。 - 【請求項９】 前記ロウアドレス信号は、前記コラムア
ドレス信号よりビット数が多く、かつ前記同期型メモリ
はデータ読出時複数ビットのデータを出力し、 前記所定のパッドは、前記コラムアドレス信号を受ける
第１のパッドと、前記複数ビットのデータから所定数の
ビットのデータを選択するためのデータアドレス信号を
受ける第２のパッドとを含み、前記第１および第２のパ
ッドは並列に前記ロウアドレス信号の異なるビットを受
ける、請求項８記載の半導体集積回路装置。 - 【請求項１０】 前記所定のパッドは、さらに、データ
書込時書込データにマスクをかけるビットを指示するマ
スク指示ビットを受けるパッドをさらに含み、 前記同期型直接メモリアクセス回路は、前記所定のパッ
ドに与えられた信号から前記マスク指示ビットを分離す
る手段をさらに含む、請求項９記載の半導体集積回路装
置。 - 【請求項１１】 前記クロック信号と前記テストクロッ
ク信号とは同一周波数の信号である、請求項１記載の半
導体集積回路装置。 - 【請求項１２】 前記クロック信号と前記テストクロッ
ク信号とは別々のパッドを介して前記同期型直接メモリ
アクセス回路に与えられる、請求項１記載の半導体集積
回路装置。 - 【請求項１３】 前記同期型直接メモリアクセス回路
は、さらに、前記データ取込手段からの複数ビットのデ
ータを１ビットデータに縮退して前記テストクロック信
号に同期して出力する手段をさらに備える、請求項３記
載の半導体集積回路装置。 - 【請求項１４】 前記同期型直接メモリアクセス回路
は、外部から与えられる複数ビットの書込データを受
け、該受けた書込データのビット数よりも多いビット数
のテスト書込データを生成して前記テストクロック信号
に同期して転送する手段を含み、前記同期型メモリは、
前記テスト書込データのビットを並列に受ける書込デー
タ入力ノードを有する、請求項１記載の半導体集積回路
装置。 - 【請求項１５】 前記第２のパッドは前記マスク指示ビ
ットを受ける、請求項１０記載の半導体集積回路装置。 - 【請求項１６】 前記同期型直接メモリアクセス回路
は、外部からの制御信号に従って前記マスク指示ビット
にかかわらずデータビットをすべて書込許可状態に設定
する手段をさらに含む、請求項１０記載の半導体集積回
路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10022303A JPH11219600A (ja) | 1998-02-03 | 1998-02-03 | 半導体集積回路装置 |
| US09/143,253 US5991232A (en) | 1998-02-03 | 1998-08-28 | Clock synchronous memory embedded semiconductor integrated circuit device |
| TW087114247A TW394873B (en) | 1998-02-03 | 1998-08-28 | Clock synchronous memory embedded semiconductor integrated circuit device |
| KR1019980039704A KR100302247B1 (ko) | 1998-02-03 | 1998-09-24 | 클럭 동기형 메모리 내장 반도체 집적 회로 장치 |
| DE19844703A DE19844703A1 (de) | 1998-02-03 | 1998-09-29 | Integrierte Halbleiterschaltungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10022303A JPH11219600A (ja) | 1998-02-03 | 1998-02-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11219600A true JPH11219600A (ja) | 1999-08-10 |
Family
ID=12078984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10022303A Withdrawn JPH11219600A (ja) | 1998-02-03 | 1998-02-03 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5991232A (ja) |
| JP (1) | JPH11219600A (ja) |
| KR (1) | KR100302247B1 (ja) |
| DE (1) | DE19844703A1 (ja) |
| TW (1) | TW394873B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7047461B2 (en) | 2001-12-20 | 2006-05-16 | Renesas Technology Corp. | Semiconductor integrated circuit device with test data output nodes for parallel test results output |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| JP2009169897A (ja) * | 2008-01-21 | 2009-07-30 | Internatl Business Mach Corp <Ibm> | メモリのテストを実行する方法、コンピュータ・プログラム、およびシステム |
| KR20160147967A (ko) * | 2014-06-30 | 2016-12-23 | 인텔 코포레이션 | I/o ac 타이밍을 위한 듀티 사이클 기반 타이밍 마지닝 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW340262B (en) * | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| KR100252057B1 (ko) * | 1997-12-30 | 2000-05-01 | 윤종용 | 단일 및 이중 데이터 율 겸용 반도체 메모리 장치 |
| US6275444B1 (en) | 1998-02-24 | 2001-08-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit |
| KR100297709B1 (ko) * | 1998-04-21 | 2001-08-07 | 윤종용 | 다수개의메모리뱅크를구비하는반도체메모리장치의테스트방법및반도체메모리테스트장비 |
| US6560669B1 (en) * | 1998-05-19 | 2003-05-06 | Micron Technology, Inc. | Double data rate synchronous memory with block-write |
| JP2000057120A (ja) * | 1998-08-05 | 2000-02-25 | Nec Corp | Ｅｅｐｒｏｍ内蔵ワンチップマイクロコンピュータ |
| JP3259696B2 (ja) * | 1998-10-27 | 2002-02-25 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JP2000163965A (ja) | 1998-11-27 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| GB2348717B (en) * | 1999-01-11 | 2003-08-06 | Sgs Thomson Microelectronics | Data flow control circuitry |
| US6976195B1 (en) * | 1999-01-29 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for testing a memory device with compressed data using a single output |
| JP3180317B2 (ja) * | 1999-02-09 | 2001-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100331553B1 (ko) * | 1999-09-16 | 2002-04-06 | 윤종용 | 여러번의 프로빙 및 안정된 본딩을 허용하는 패드를 갖는 집적회로 장치 |
| JP4975203B2 (ja) * | 2000-01-20 | 2012-07-11 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US6373778B1 (en) | 2000-01-28 | 2002-04-16 | Mosel Vitelic, Inc. | Burst operations in memories |
| US6191997B1 (en) | 2000-03-10 | 2001-02-20 | Mosel Vitelic Inc. | Memory burst operations in which address count bits are used as column address bits for one, but not both, of the odd and even columns selected in parallel. |
| JP3871853B2 (ja) * | 2000-05-26 | 2007-01-24 | 株式会社ルネサステクノロジ | 半導体装置及びその動作方法 |
| US6553449B1 (en) * | 2000-09-29 | 2003-04-22 | Intel Corporation | System and method for providing concurrent row and column commands |
| DE10052211A1 (de) * | 2000-10-20 | 2002-05-08 | Infineon Technologies Ag | Integrierte Schaltung mit Testbetriebsart und Verfahren zum Testen einer Vielzahl solcher integrierter Schaltungen |
| US6691272B2 (en) * | 2000-12-12 | 2004-02-10 | Lsi Logic Corporation | Testing of high speed DDR interface using single clock edge triggered tester data |
| KR100400311B1 (ko) | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 신호 지연 제어 장치 |
| US6452865B1 (en) * | 2001-08-09 | 2002-09-17 | International Business Machines Corporation | Method and apparatus for supporting N-bit width DDR memory interface using a common symmetrical read data path with 2N-bit internal bus width |
| US6621755B2 (en) * | 2001-08-30 | 2003-09-16 | Micron Technology, Inc. | Testmode to increase acceleration in burn-in |
| JP4339534B2 (ja) * | 2001-09-05 | 2009-10-07 | 富士通マイクロエレクトロニクス株式会社 | メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置 |
| KR100511912B1 (ko) * | 2002-03-13 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 메모리에 사용되는 데이터 출력 구동 장치 |
| US7170179B1 (en) * | 2002-04-29 | 2007-01-30 | Cypress Semiconductor Corp. | Chip select method through double bonding |
| DE60316068T8 (de) * | 2002-05-13 | 2009-02-26 | SICRONIC REMOTE KG, LLC, Wilmington | Prüfverfahren und -gerät für Konfigurationsspeicherzellen in programmierbaren logischen Bauelementen (PLDS) |
| JP4229652B2 (ja) * | 2002-07-19 | 2009-02-25 | 株式会社ルネサステクノロジ | 半導体回路装置 |
| US7245551B2 (en) * | 2004-08-19 | 2007-07-17 | Micron Technology, Inc. | Read command triggered synchronization circuitry |
| JP4695373B2 (ja) | 2004-10-05 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | メモリテスト回路及びメモリテスト方法 |
| JP4949707B2 (ja) * | 2006-03-22 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそのテスト方法 |
| CN101617371B (zh) | 2007-02-16 | 2014-03-26 | 莫塞德技术公司 | 具有多个外部电源的非易失性半导体存储器 |
| JP2009283515A (ja) * | 2008-05-19 | 2009-12-03 | Panasonic Corp | 半導体集積回路 |
| US8149643B2 (en) | 2008-10-23 | 2012-04-03 | Cypress Semiconductor Corporation | Memory device and method |
| JP2011060353A (ja) * | 2009-09-08 | 2011-03-24 | Elpida Memory Inc | レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム |
| KR101374465B1 (ko) * | 2010-07-07 | 2014-03-18 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
| US9484117B2 (en) * | 2013-04-09 | 2016-11-01 | Elite Semiconductor Memory Technology Inc. | Semiconductor memory device having compression test mode |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5294750A (en) * | 1990-09-18 | 1994-03-15 | Ngk Insulators, Ltd. | Ceramic packages and ceramic wiring board |
| FR2697663B1 (fr) * | 1992-10-30 | 1995-01-13 | Hewett Packard Cy | Circuit de test de mémoire. |
| US5723381A (en) * | 1995-09-27 | 1998-03-03 | Siemens Aktiengesellschaft | Formation of self-aligned overlapping bitline contacts with sacrificial polysilicon fill-in stud |
| US5712584A (en) * | 1996-01-19 | 1998-01-27 | Sgs-Thomson Microelectronics, Inc. | Synchronous stress test control |
| US5757705A (en) * | 1997-01-22 | 1998-05-26 | Micron Technology, Inc. | SDRAM clocking test mode |
| JPH10283777A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 |
-
1998
- 1998-02-03 JP JP10022303A patent/JPH11219600A/ja not_active Withdrawn
- 1998-08-28 US US09/143,253 patent/US5991232A/en not_active Expired - Lifetime
- 1998-08-28 TW TW087114247A patent/TW394873B/zh not_active IP Right Cessation
- 1998-09-24 KR KR1019980039704A patent/KR100302247B1/ko not_active IP Right Cessation
- 1998-09-29 DE DE19844703A patent/DE19844703A1/de not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7047461B2 (en) | 2001-12-20 | 2006-05-16 | Renesas Technology Corp. | Semiconductor integrated circuit device with test data output nodes for parallel test results output |
| JP2007066026A (ja) * | 2005-08-31 | 2007-03-15 | Renesas Technology Corp | 半導体装置とその試験方法及び製造方法 |
| JP2009169897A (ja) * | 2008-01-21 | 2009-07-30 | Internatl Business Mach Corp <Ibm> | メモリのテストを実行する方法、コンピュータ・プログラム、およびシステム |
| KR20160147967A (ko) * | 2014-06-30 | 2016-12-23 | 인텔 코포레이션 | I/o ac 타이밍을 위한 듀티 사이클 기반 타이밍 마지닝 |
| JP2017528728A (ja) * | 2014-06-30 | 2017-09-28 | インテル コーポレイション | Ｉ／ｏ ａｃタイミングのためのデューティサイクルベースのタイミングマージニング |
Also Published As
| Publication number | Publication date |
|---|---|
| DE19844703A1 (de) | 1999-08-05 |
| KR100302247B1 (ko) | 2001-09-22 |
| TW394873B (en) | 2000-06-21 |
| US5991232A (en) | 1999-11-23 |
| KR19990071400A (ko) | 1999-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11219600A (ja) | 半導体集積回路装置 | |
| JP4339534B2 (ja) | メモリチップとロジックチップとを搭載し，メモリチップの試験を可能にした半導体装置 | |
| US8819298B2 (en) | Command interface systems and methods | |
| US10074444B2 (en) | Repair circuit, semiconductor apparatus and semiconductor system using the same | |
| US8987735B2 (en) | Semiconductor device | |
| US11049584B2 (en) | Integrated circuit memory devices having buffer dies and test interface circuits therein that support testing and methods of testing same | |
| US5875153A (en) | Internal/external clock option for built-in self test | |
| US11262941B2 (en) | Apparatuses and methods including memory commands for semiconductor memories | |
| US10482921B2 (en) | Error detection code hold pattern synchronization | |
| JP4422321B2 (ja) | 同期式メモリ装置のデータ出力装置 | |
| US10600498B1 (en) | Reduced footprint fuse circuit | |
| JP2021093129A (ja) | メモリデバイスへのコマンドバストレーニングの技術 | |
| JP2003187600A (ja) | 半導体集積回路装置 | |
| JP3681892B2 (ja) | 半導体装置のデータ入出力回路及びデータ入出力方法 | |
| US11748035B2 (en) | Command address input buffer bias current reduction | |
| KR20170116918A (ko) | 다중-입력 쉬프트 레지스터 기능을 지원하는 입출력 회로 및 이를 포함하는 메모리 장치 | |
| JP2005339659A (ja) | 半導体記憶装置及びその動作方法 | |
| JP2008077635A (ja) | メモリシステム | |
| CN111630597A (zh) | 半宽度双泵数据路径 | |
| US20230335209A1 (en) | Semiconductor memory device including command log register and command log output method thereof | |
| KR20200088751A (ko) | 반도체 메모리 장치 및 반도체 메모리 장치의 테스트 방법 | |
| KR20140086630A (ko) | 반도체 메모리 장치 및 그의 동작 방법 | |
| JP2000268600A (ja) | 半導体装置 | |
| KR20050031731A (ko) | 핀수를 줄일 수 있는 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050202 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071101 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080710 |