TW394873B - Clock synchronous memory embedded semiconductor integrated circuit device - Google Patents

Description

_ ΗΊ 五、發明説明（1 )

Ui_所屬的枝術領域 本發明爲關於將 DRAM(Dynamic Random Access Memory)等之大記憶容量記憶體與處理器等之邏輯電路爲 積體化於同一半導體基板上的半導體積體化電路裝置，尤 其爲關於同步於時脈（clock)訊號而動作之同步型記憶體 (SDRAM)與邏輯電路爲積體化的半導體積體電路裝置。更 特定的則爲關於由外部對該同步型記憶體實行測試的構 成。 習用的持術 最近開發有將處理器等的邏輯電路（以下簡稱邏輯電 、路）與大記憶容量之DRAM爲積體化於同一晶片（半導體基 板）上之DRAM內裝邏輯半導體積體電路裝置。該DRAM 內裝邏輯半導體積體電路裝置可縮短邏輯電路與DRAM之 間的配線，並可減小其配線的寄生容量及電阻，能達成以 高速實行訊號及數據的授受。又由於邏輯電路與DRAM之 .， 經濟部中央標準局員工消費合作社印製 間爲僅由內部配線相互連接而不受針（pin)端子數的限制，, 可增大數據匯流排的幅度而加大傳送數據的位元幅，由而 能實行高速的數據傳送。 上述之DRAM內裝邏輯半導體積體電路中只有邏輯電 路爲可由連接墊（pad)連接於針端子。因此欲測試所含有 DRAM的機能時，有必要介由邏輯電路實行。然如此則爲 由邏輯電路實行對於測試的控制而增大暹輯電路的負荷。 同時需要由外部對邏輯電路供給實施DRAM機能測試的指 令，再由邏輯電路供給實行機能測試的控制訊號於DRAM, 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2_^7公趁) 1 310029 Λ Η1 經濟部中央標準局ta〈工消t合作社印製 五、發明説明（2 ) 然後介由邏輯電路將其測試結果讀出》因此對於DRAM之 機能測試爲介由邏輯電路實行而無法正確的實行對DRAM 之動作定時容限（timing margin)等的測試。又由程式容量 的觀點而言，由邏輯電路所能發生的測試樣式（pattern)數 亦受限制而不能實行充分的測試，因而不容易十分的把握 DRAM的信賴性。由此變成有必要直接介由外部之專用的 測試裝置實行對DRAM的測試。 第24圖表示習用之DRAM內裝邏輯半導體積體電路 之全體構成的槪略圖。第24圖中，DRAM內裝邏輯半導體 積體電路裝置（以下簡稱半導體積體電路裝置）900包含 DRAM組件902，對該DRAM組件902實行數據存取，並依 據由外部的指令及內裝之程式實行預定之處理的邏輯電路 9 04，依據測試墊9 07供給之測試模式指示訊號TE選擇邏 輯電路904之輸出入節點（node)與測試用連接墊TPa...TPb， TPc...TPd之一方而電氣的連接至DRAM組件902之選擇 電路906。由外部的數據及訊號爲介由連接墊LPa...LPb， LPc...LPd, LPe...LPf供給於邏輯電路904。通常半導體積 體電路裝置900沿其晶片周邊配置有連接墊，第24圖中則 僅表示其一部分。 選擇電路906於由連接墊907供給的測試模式指示訊 號TE爲活性化時將測試墊TPa~TPb，TPc~TPd電氣的連接 於DRAM組件902。DRAM組件902包含複數的記憶體晶 胞，記憶體晶胞選擇電路以及對於選擇電路的控制電路。 由此以第24圖的構成於使測試模式指示訊號TE爲活性化 本紙張尺度適用中國國家標準（CNS ) A4ML格（210X 297公及） 2 310029 讀 先 閱 背 之 注 ，意 訂 :線 經濟部中央標嗥局負.Η消费合作社印繁

A7 _ B7 五、發明説明（3 ) 時，對於DRAM902可由外部直接存取，可依據.習用的測試 程式對DRAM組件902實行測試。 第251圖爲第24圖所示半導體積體電路裝置之更具體 的構成圖。第25圖中，DRAM組件902具有256位元幅之 接受寫入數據的數據輸入節點WD，接受控制訊號的控制 訊號輸入節點CD，接受16位元幅之位址訊號的位址訊號 輸入節點AD，及輸出25位元幅之數據的數據輸出節點 RD 9 爲測試的實施，設有接受8位元幅之寫入數據的寫入 數據輸入蟄WPD,接受控制訊號的控制訊號輸入墊CPD， 接受16位元之位址訊號的位址訊號輸入墊APD，8位元幅 之接入讀出數據的讀出數據墊RPD，以及接受用以選擇由 DRAM組件902讀出之256位元幅的數據中之8位元數據 的位址訊號之數據選擇位址輸入墊SPD。對於寫入墊WPD 設有將外部供給之8位元寫入數據擴張爲25 6位元的測試 數據之分配電路908，對於讀出數據墊RPD設有依據由數 據選擇位址墊SPD供給之數據犟擇用位址訊號從256位元 數據中選擇8位元之數據的選擇電路909。 選擇電路906含有選擇邏輯電路904之256位元的寫 入數據與分配軍路908之25 6位元的寫入之一方的切換電 路906w，選擇邏輯電路904之控制訊號與由控制訊號墊 CPD供給之控制訊號之一方的切換電路906c，選擇邏輯電 路904之16位元位址訊號與由位址輸入墊APD輸入之16 位元位址訊號之一方的切換電路906a，以及傳達由DRAM 請 先 閱

I 意 事 項 尝 訂 }線 本紙張尺度適用中國國家標卒（CNS ) Λ4規格（210X 297公釐） 3 310029 五、發明説明（4 ) 組件902讀出的256位元之數據供給於邏輯電路904與選 擇電路909之一方的切換電路906r»上述切換電路906w, 906c, 906a及906r之連接經路爲由測試模式指示訊號TE 設定。以下參照第26圖說明第.25圖所示半導體積體電路 裝置的動作。 選擇電路906於測試模式指示訊號TE爲活性化時，將 連接墊CPD，APD，RPD與DRAM組件902連接，於數據寫 入時，位址訊號A0供給至位址輸入墊APD,又表示數據寫 入的寫入指示訊號（寫入）爲供給至控制訊號輸入墊CPD。 又寫入數據WD0爲供給於寫入數據輸入墊WPD，由分配 電路908擴張爲256位元的寫入數據》在DRAM組件902，位 址訊號，控制訊號及寫入數據，由於自連接墊的內部配線， 分配電路908及選擇電路906的延遲，將延遲到達於DRAM 組件902。因此在DRAM組件902之輸入節點AD, CD及 WD其到達的訊號將發生參差（skew)。經過上述的參差而 於DRAM組件902之輸入節點WD，CD及AD的訊號確定 後，於DRAM組件902內實行數據的寫入。 於實行數據讀出時，與寫入數據時同樣的供給位址訊 號A1於位址輸入墊AP，供給數據讀出指示訊號（讀出）於 控制訊號輸入墊CPD。對於DRAM組件902之輸入節點AD 及CD於到達的位址訊號及控制訊號變化時，在變化的訊 號確定之前同樣發生參差。當供給讀出指示於DRAM組件 9 02時，依據記憶體晶胞之選擇動作供給的位址訊號A1實 行之256位元的數據RD1<0:256>將現於讀出數據輸出節點 310029 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公泣） A7 B7 經滴部中央標準局員Η消费合作社印敕 五、發明说明（5 ) RD。該讀出數據出現後供給數據選擇用的位址RDSA1於 數據選擇位址輸入墊SPD。由於該連接墊SPD至選擇電路 9〇9之間沾配線延遲，在供給於選擇電路909之節點SD的 數據選擇位址亦在確定之前發生參差。當數據選擇位址 RDSA1於選擇電路909之節點SD確定時，256位元中之8 位元數據RD1<0:7>被選擇而供給至讀出數據輸出墊RPD ° 接蓍於實行數據讀出時，由DRAM組件902之讀出數據亦 變化，因此於DRAM組件902之讀出數據輸出節點RD發 生參差，同樣在讀出數據輸出墊RPD亦發生參差。 第26谓表示於數據讀出動作時，對寫入數據輸入墊 WPD亦供給有寫入數據WD1，WD2。此爲明確表示對於寫 入數據於DRAM組件902之寫入數據輸入節點WD亦發生 參差。於數據讀出動作時，並不必要特地供給寫入數據於 寫入數據輸入墊WPD。即使供給時，DRAM組件902亦於 數據讀出時將供給於寫入數據輸入節點WD的數據予以忽 略（將寫入數據輸入緩衝器及寫入驅動器設定爲非動作狀 態）。 如第26圖所示，由於供給至連接墊的訊號到達DRAM 組件902之對應的節點所通過的經路之電氣特性不同，於 訊號的變化時，由配線延遲及變化的位元數等而發生確定 定時的偏差，因此發生參差。DRAM組件902爲依據所供 給的控制訊號取入位址訊號以實施數據存取》對於如上述 單由同步於控制訊號以取入位址訊號之DRAM.:組件902從 外部直接存取而實施測試時之動作周期爲以供給至位址輸 ¥紙张尺^元孑國國家標攀（。奶)八4規格（210/297公釐) " Γ7Ζ~ 請 閱 背 之 注 意 事 項 ，裝 訂 線 A7 B7 五 、乂 發明説明（6 ) 入 墊 APD的位址訊號變化後至其次之變化 的 期 間 制定 〇 DRAM組件902則依據比該動作周期爲短的 期 間 成 爲確 定 狀 態 的位it訊號實行記憶體晶胞的選_。由 於 上 述 DRAM 組件 9 02之動作周期比較長，其參差占有動 作 周 期 內的 期 間 小 ，因此其參差對於DRAM組件的動作所 及 的 影 響大 約 可 忽 略。 蕞近有使用以同步於與控制訊號爲不同 的 時 脈 訊號 而 實 施 數據之輸入輸出及由外部取入訊號的同 步 型 記 憶體 〇 而 由 於使用同步於系統時脈之時脈（clock)訊 號 實 行 數據 的 輸 入 輸出，因此數據的傳送速度成爲時脈訊 號 的 速 度。 又 由 於 以時脈訊號爲基準取入自外部的訊號， 因 此 不 必考 慮 外 部 訊號相互間之定時的偏差（參差），能使 內 部 電 路之 動 作 以 較早的定時開始而實行高速存取。上述 同 步 型 記憶 體 之 1 有如同步型DRAM(SDRAM)。以該SDRAM代替第 24 圖 所 示之DRAM組件而實行邏輯電路與記憶 體 之 間 的數 據 傳 送 時，則可依時脈訊號使SDRAM組件動 作 而 可 製成 更 爲 高 速動作之DRAM內裝邏輯半導體積體電 路 裝 置 。在 上 述 狀 態，爲要保證其信賴性，有必要由外部對 內裝 之 SDRAM組件實行機能測試。於此可考慮於第 25 圖 的構 成 中 以 SDRAM組件代替DRAM組件902。 第27圖表示SDRAM組件內裝之邏輯半 導 體 積 體電 路 裝 置 的要部構成槪略圖。第27圖中，在SDRAM 組 件910 與 邏 輯電路912之間設有隨應於測試模式指 示 訊 號 TE 而 切 換 訊號之經路的選擇電路906 » SDRAM組 件 910 爲同 步 本錄尺度適用中國國家標御）Μ規格（2丨™楚） 6 310029 五、發明説明（ 請 先 閱 讀， 背 1¾ 意 事 項 再，、 填 I裝 頁 於時脈訊號動作，因此由邏輯電路912輸出時脈訊號，又 於測試時則由外部介由墊CKPD供給時脈訊號。選擇電路 906包含用以選擇邏輯電路912之時脈訊號及墊CKPD之 時脈訊號之一的切換電路906cke其他的構成相同於第25 圖所示，其對應的部分註以同一符號。 SDRAM組件910爲同步於供給至其時脈輸入節點CKD 的時脈訊號CLK取入供給在節點WD，CD及AD的訊號，並 爲同步於時脈訊號輸出讀出數據輸出節點RD的數據。以 下參照第28圖的定時圖說明第27圖之半導體積體電路裝 置的動作。 訂 線 於測試模式動作時，測試模式指示訊號ΤΕ爲活性化， 選擇電路906將SDRAM組件910自邏輯電路912切離而 將SDRAM組件910設定爲可介由連接墊由外存取的狀態。 供給在時脈輸入墊CKPD之時脈訊號介由選擇電路906供 給至SDRAM組件910之時脈輸入節點CKD。而只有該供 給至連接墊CKPD的時脈訊號爲經延遲後供給至SDRAM 組件910的時脈輸入節點CKD。 經濟部中央標準局員工消費合作社印製 位址訊號爲按由外部供給至連接墊CKPD之時脈訊號 的各時脈周期供給至位址輸入墊APD。供給於輸入墊APD 的位址訊號具有複數位元，因此各位元的變化定時不同， 到達SDRAM組件910之位址輸入節點AD的位址訊號存在 有參差。 供給於控制訊號輸入墊 CPD之控制訊號爲供給於 SDRAM組件910之控制訊號輸入節點CD，於其訊號狀態 本紙張尺度適用中國國家標準（CNS ) Λ4坭格（210X297公犮） 7 310029 五、發明説明（8 ) 的變化時亦同樣發生參差（由於寫入動作指示訊號與讀出 動作指示訊號兩者將變化，因此有必要考慮兩者之定時之 變化的最壞與最佳狀態）。同樣的供給於寫入數據輸入墊 WPD之寫入數據爲8位元數據，而由分配電路90 8將其擴 張爲25 6位元，因此介由選擇電路906供給至SDRAM組件 910時將發生參差。位址訊號亦同樣發生參差。 經濟部中央標準局員工消费合作社印製 對於位址輸入墊APD爲於供給時脈輸入墊CKPD之時 脈訊號的上升邊緣成爲確定狀態的供給以位址訊號。 SDRAM組件910爲於供給時脈輸入節點CKD之時脈訊號 的上升邊緣取入所供給的訊號。因此在供給至時脈輸入墊 CKPD之時脈訊號的周期#〇所供給的位址訊號A1爲依據 供給至控制訊號輸入節點CD的數據讀出指示訊號（讀出） 取入以實行數據讀出動作。於SDRAM組件910爲依據該 位址訊號A1選擇內部記憶體晶胞。SDRAM組件910具有 與通常之SDRAM同樣的構成，由數據讀出指示至實際輸 出數據之間需要所請列讀出等待時間（CAS latence)CL的期 間。第28圖表示列讀出等待時間CL爲1時之數據讀出動 作。因此由位址訊號 A1指定之記憶體晶胞的數據 RD1<0:255>爲於供給時脈輸入墊CKPD的時脈訊號之周期 # 1成爲確定狀態。SDRAM組件910之數據輸出節點RD 爲介由選擇電路906r連接於選擇電路909，而由於該經路 之負荷容量對讀出數據將產生延遲。於該供給時脈輸入墊 CKPD之時脈訊號的周期#1，數據選擇用位址爲施加於連 接墊SPD，而選擇電路909爲依據供給於節點SD之數據選 本紙張尺度適用中國國家標準（CNS ) Λ4^格（210X 297公從） 8 310029 經濟部中央標準局員工消費合作社印製 五、發明説明（9 ) 擇位址RDSA1選擇8位元數據RD1<0:7>並予輸出。 於時脈輸入墊CKPD之時脈訊號的周期#1，再次獲得 數據讀出指示而依據其位址訊號 A2讀出其次的數據。於 該供給於時脈輸入墊CKPD之時脈訊號的周期#2亦爲同 樣的，依據位址訊號A3實行數據讀出。對於其次之讀出 指示則供給數據選擇位址RDSA2，讀出其次的讀出數據 RD2<0:7>。此時亦由選擇電路909的選擇動作，供給於連 接墊RPD的讀出數據將發生參差。 第28圖亦表示於數據讀出動作時，對於寫入數據輸入 墊WPD爲順次施加寫入數據WD1，WD2，WD3及WD4的狀 態。由此明確表示傳達於SDRAM組件910的寫入數據於 其變化時發生參差。於數據讀出時供給寫入數據，SDRAM 組件910亦爲依據讀出指示實行數據讀出而不實施數據寫 入，因此不致發生任何誤動作。上述狀態於數據寫入時供 給用於讀出數據選擇的位址RDSA之場合亦同樣。 如第28圖所示，SDRAM組件910的動作周期爲由供 給在控制訊號輸入墊CKPD之時脈訊號的周期決定。該時 脈訊號爲高速的時脈訊號。因此即使參差的時間幅相同於 SDRAM組件910之參差占有時脈周期的比率比較於第24 圖及第25圖所示非同步型DRAM的場合爲大。於SDRAM 組件910爲同步於供給其時脈輸入節點CKD之時脈訊號的 上升邊緣取入由外部供給的數據，又爲同步於時脈訊號而 實行數據之輸出。因此參差大時無法取入正確的訊號，而 發生無法實行正確動作的問題。參差增大的狀態使得供給 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公沒） 9 310029 請 閱_ 讀 背

I 項 裝 本衣 頁 訂 線 五、發明説明（10 ) 於SDRAM組件910之各輸入節點的訊號成爲有效狀態的 期間變短，例如於動作模式指定訊號的變化時，外部測試 裝置有必要預估該參差而動作，其實效的時脈周期變短， 發生無法由外部以高速正確的測試SDRAM組件的問題。 第28圖所示SDRAM組件的脈衝串（burst)長（烘給數據 寫入/讀出指示時相當於1個數據輸入輸出節點之寫入/讀 出的數據數）爲1。然而於脈衝串長爲複數時，其數據讀出 時亦實行第27圖所示用選擇電路909的選擇動作，於讀出 數據發生參差，又讀出數據亦於各脈衝串周期變化而同樣 發生參差。 又列讀出等待時間CL爲可能連同SDRAM組件910的 時脈周期而變更（由於數據讀出所需的時間爲固定而無關 於時脈周期）。 經濟部中央標準局員工消費合作社印製 第29圖表示列讀出等待時間CL爲3時之數據讀出動 作。列讀出等待時間CL爲3時，於SDRAM組件910在依 據供給至時脈輸入節點CKD的時脈訊號將數據讀出模式指 示連同位址訊號取入後，再經過3時脈周期之後由位址指 定的記憶體晶胞的數據RD1 <0:255>得以確定。因此在供給 SDRAM組件910之時脈輸入節點CKD之時脈訊號的周期 # 3輸出數據。 因此於上述列讀出等待時間CL變化時，有必要由外 部供給與其配合之數據選擇用位址訊號於連接墊SPD，而 有必要隨應於列讀出等待時間CL之値以變更供給數據選 擇用位址訊號的定時，以f發生外部之測試裝置的負荷增 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X2W公姑） 10 310029 五、發明説明（11 ) 大的問題。 因此於應用同步於高速的時脈訊號動作的SDRAM組 件時，如利用單爲依據訊號/r AS, /C AS取入位址訊號之由 外部測試非時脈同步型DRAM組件的構成，Μ發圭無法高 速而正確的實行測試的問題》 發明的槪要 本發明以提供能由外部以高速並正確的測試SDRAM 組件等之同步型記憶體之內裝該同步型記憶體的邏輯半導 體積體電路爲目的。 本發明的要點爲於選擇器與連接墊之間，設置同步於 時脈訊號而動作的同步型記憶體直接存取電路。 經濟部中央標準局員工消费合作社印製 本發明的半導體積體電路裝置爲具備同步於時脈訊號 動作的同步型記憶體，與該同步型記憶體形成在同一半導 體基板上並與同步型記憶體實行數據之授受的邏輯電路， 將半導體基板外部供給之含有數據的訊號爲同步於對應時 脈訊號之測試時脈訊號予以取入之同步型記憶體直接存取 電路，以及應於測試模式指示訊號選擇邏輯電路及同步型 記憶體直接存取電路之輸出訊號之一方而供給於同步型記 億體的選擇電路。 由於爲同步時脈訊號取入自外部供給的訊號，因此上 述同步型記憶體直接存取電路的輸出訊號爲同步於時脈訊 號成爲確定狀態，對於同步型記憶體之定時的變化爲相同 而能傳達參差爲極小的訊號》因此由於同步該時脈訊號取 入數據，能充分的增長供給至同步型記憶體之訊號的有效 本紙張尺度適用中國國家標準（CNS ) 格（210X297^^ ) 11 310029 五、發明説明（I2 ) 期間，抑制參差的影響於最小限，相應的能m @ @ f乍， 並能正確的達成同步型記憶體的動作。 圖面的簡單說明 第1圖表示本發明之實施形態1的半導體積體電路裝 置之全體的槪略構成圖。 第2圖表示第1圖所示半導體積體電路裝置之動作的 時序圖。 第3圖表示本發明之實施形態1的半導體積體電路裝 置之具體構成圖。 第4圖表示第3圖所示半導體積體電路裝置之動作時 序圖。 第5圖表示說明測試時脈訊號與同步型記憶體動作用 時脈訊號之作用的時序圖。 第6圖（A)表示同步於測試時脈訊號閂鎖之問鎖電路 構成，（B)表示（A)之閂鎖電路的動作時序圖。 第7圖表示同步於倒測試時脈訊號實行閂鎖之問鎖電 路之一構成例。 經濟部中央標準局員工消费合作社印裝 第8圖表示另一閂鎖電路的構成圖。 第9圖表示第8圖所示閂鎖電路之動作時序圖。 第10圖10A~10D槪略的表示SDRAM組件內之陣列構 成。 第11圖表示由8位元寫入數據作成256位元寫入數 據之訊號分配電路之部分的槪略構成圖。 第12圖表示第3圖所示選擇電路的槪略構成圖。 本紙張尺度適用中國國家標準（CNS ) A4«L格（210X 297公犮） ι2 310029

經濟部中央標準局員工消费合作社印製 五 、> 發明説明（13 ) 1 i 第 13 圖表示本 發 明 之 實 施 形 態 2 的 半 導 體 積 體 電 路 1 I 裝 置 之 全體的槪略構成 圖 〇 1 1 1 第 14 圖表示第13 圖 所 示 訊 號 分 配 電 路 之 槪 略 構 成 1 1 圖 先 〇 閱 I 讀. 1 I 第 15 圖表示第 13 圖所示訊號 分 配 電 路 之 第 2 抛 m 略 構 背 面 1 成 圖 〇 注 意 事 1 1 第 16 圖表示第 13 圖所示半導體 積 體 電 路 裝 置 之 動 作 項 再㈣ 1 _ 1 時 序 圖 〇 w 1 裝 頁 1 第 17 圖表示第 13 圖 所 示 移 位 器 的 槪略構成圖 〇 1 I 第 18 圖表示第 13 圖 所 示 丨號 分 配 電 路 之 第 3 槪 略 構 I 1 成 圖 〇 1 1 第 19 圖表示第 18 圖 所 示 解 碼 器 的槪略構成圖 〇 訂 1 第 20 圖表示本 發 明 之 實 施 形 態 2 之 變 更 例 的 做 概 略 構 1 1 成 圖 〇 1 I 第 21 圖表Tpc本 發 明 之 實 施 形 態 3 的 半 導 體 積 腊 電 路 1 /線 裝 置 之 全體的槪略構 成 圖 〇 第 22 圖表示第 21 圖 所 示 退 縮 電 路 之槪B 各構成圖 0 1 第 23 圖表示測 試 寫 入 數 據 與 供 給 記 憶 體 的 寫 入 數 據 1 1 以 及 讀 出數據之對應 關 係 的 槪 略 圖 〇 ! | 第 24 圖表示習 用 之 非 同 步 型 DRAM 內 裝 半 導 體 積 體 1 I 電 路 裝 置之槪略構成 圖 〇 1 | 第 25 圖表示第 24 圖 之 更 具 體 的 溝成圖 〇 1 第 26 圖表示第 24 圖所示半導 體 積 體 電 路 裝 置 的 動 作 1 1 時 序 圖 〇 1 1 本紙張尺度適用中國國家標準（CNS ) Λ4^格（210X29?公兑） 13 310029 ΙΓ ΙΓ 經濟部中央標準局員工消費合作社印製 五、發明説明（Η ) 第27圖表示第24圖所示半導體積體電路裝置更換以 同步型記憶體時的槪略構成圖。 第28圖表示第27圖所示半導體積體電路裝置的動作 時序圖》 第29圖表示第27圖所示半導體積體電路裝置的動作 時序圖》 發明的實施形態 實施形熊1 第1圖表示本發明之實施形態1的半導體積體電路裝 置的全體槪略構成圖。第1圖中，半導體積體電路裝置1 包含具有用以記憶數據之動態型記憶體晶胞並爲同步於時 脈訊號動作的SDRAM組件2，與SDRAM組件2實行數據 之授受的邏輯電路3，將自外部供給的訊號（包含數據）以同 步於時脈訊號取入並傳送（同步型）的記憶體直接存取電路 4，依據測試模式指示訊號TE選擇邏輯電路3及記憶體直 接存取電路4之一方的輸出訊號以供給於SDRAM組件2 的選擇器5,以及依據未圖示之設在外部的測試裝置介由 連接墊7供給的測試模式指示訊號TE將特定的連接墊 8a~8b~8c電氣的連接於邏輯電路3及記憶體直接存取電路 4之一方的連接墊切換電路6。邏輯電路3並介由其餘的 連接塾9a, 9b~9c，9d~9e實行訊號的輸入輸出。連接墊切 換電路6於測試模式指示訊號TE爲活性化時，將連接墊 8a~8b〜8c電氣的連接於記憶體直接存取電路4。於測試模 式指示訊號TE之非活性化時，連接墊切換電路6將該等 裝 訂 線 . ( (請先閱讀背面之注意事項.#''瑱寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4«L格（210X297公犮） 14 310029 五、發明説明（I5 ) 連接墊8a~8b~8c電氣的連接於邏輯電路3。測試用的連接 墊爲與通常動作模式時的連接墊共用而減低連接墊占用面 積。第1圖中在半導體積體電路裝置1之沿晶片四周邊配 置多數的連接墊，圖中則爲簡化未做明確表示（以•表示）。 對於連接墊8a〜8b~8c爲供給測試數據，測試動作所需 要的控制訊號，及使SDRAM組件2同步動作的時脈訊號。 記憶體直接存取電路4爲同步於該外部供給之時脈訊號將 介由連接墊切換電路6供給的訊號（以下除非另有註明爲 包含數據）取入並傳送。 第2圖表示第1圖所示半導體積體電路裝置1之動作 時序圖。第2圖中，外部時脈訊號EXT CLK爲供給於連接 墊8a~8c中之時脈輸入墊的外部時脈訊號，又外部訊號 EXTSIG貝『J代表性的表示供給於連接墊8a~8c之位址訊號， 數據及控制訊號。供給於連接墊8a~8c之外部訊號EXTSIG 爲同步於未圖示之設在外部的測試裝置之時脈訊號 EXTCLK。記憶體直接存取電路4於測試動作時，將介由連 接墊切換電路6供給之外部訊號EXTSIG爲同步於外部時 脈訊號EXTCLK而取入。半導體積體電路裝置1內部所發 生之訊號的參差爲由自連接墊至SDRAM組件之訊號經路 的配線容量的不同，配線長的不同，配線電阻的不同以起 因於中間電路之訊號變化定時之偏差的訊號傳送延遲時間 的偏差等。然而由於記憶體直接存取電路4爲同步於外部 時脈訊號EXTCLK取入外部訊號EXTSIG，記憶體直接存取 電路4爲取入內部訊號爲在確定狀態的訊號，因此幾無或 本紙張尺度適用中國國家標準（CNS ) Λ4规格（21〇X 297公趁） 15 310029 經濟部中央標準局員工消費合作社印製 五、發明説明（16 ) 僅有少許的參差（圖中表示由測試裝置至施加於連接墊的 訊號爲無參差的狀態 記憶體直接存取電路 4並爲同步於外部時脈訊號 EXTCLK將內部訊號介由選擇器5供給於SDRAM組件2 〇 此時亦由於記憶體直接存取電路4的訊號爲同步於時脈訊 號EXT CLK傳達，其確定的定時爲依外部時脈訊號EXT CLK 決定，參差爲幾乎不發生或發生亦僅少許。對於SDRAM 組件2爲介由記憶體直接存取電路4及選擇器5供給外部 時脈訊號EXTCLK。因此供給於該SDRAM組件2之時脈輸 入節點的內部時脈訊號INTCLK爲只對外部時脈訊號 EXTCLK延遲的時脈訊號。SDRAM組件2爲同步於該內部 時脈訊號INTCLK的上升取入供給的訊號。在該狀態下由 記憶體直接存取電路4的訊號爲同步於時脈訊號輸出，於 內部時脈訊號INTCLK上升時，傳送至SDRAM組件之輸入 部的訊號是爲於安定狀態，因此SDRAM組件2能取出確 定的訊號以實行內部內部動作。 由於將半導積體電路裝置1之內部訊號爲同步於對應 SDRAM組件2之動作時脈訊號INTCLK之外部時脈訊號 EXTCLK取入並傳送，因此內部訊號之定時的變化爲以外 部時脈訊號EXTCLK的定時之變化爲基準而決定，能將少 許抑制參差的內部訊號傳達於SDRAM組件2，可由外部對 SDRAM組件2直接存取以高速並不受任何參差的影響使 SDRAM組件2動作，而能在高速動作環境下確實的實施 SDRAM組件2的測試。 ^紙張尺度適用中國國家標準（CNS ) A4«L格（2!〇X2y7公兑Γ 16 310029 (請先閱讀背面之注意事項各填寫本頁) .裝. 、-° :線 Λ 7 ΙΓ 經濟部中央標準局員工消f合作社印製 五 、 發明説明（17 ) 1 I 第 3圖表示第 1圖所示半導體積體電 路裝 置 之 更 具 體 1 I 的 構 成 。第3圖中， SDRAM組件2具有接受控制訊號 CTL 1 1 I < >的控制訊號輸入 節點群2a，接受11位 元之 行 位 址 訊 號 --V * 請 1 1 1 RA<10: 0>之行位址訊號輸入節點群2b,接 受6 位 元 之 列 位 先 閲. 讀 *_ 1 1 址 訊 號 CA<5:0>之列位址訊號輸入節點群 2 c， 接 受 表 示 對 t Ϊ& 之 [ ^ I 於 寫 入 數據之那一 -位元施加遮膜之寫入數據〗 遼 膜 訊 號 意 辜 1 1 DM<3 1 0>之寫入遮 膜輸入節點群2d，接受 256 位 元 之 寫 入 項 1 ^ I 數 據 WD<255:0> 之 敦據輸入節點群2e,接 受指 定 列 讀 出 等 本 W 1 裝 1 待 時 間 CL之等待E 诗間數據CL<1:0>的輸 入節 點 群 2f, 以 Μ I 1 I 及 輸 出 256位元之 讀出數據的數據輸出節點群 2g 〇 上 述 1 1 SDRAM 組件2爲同 步於供給在時脈訊號輸入節點2h 之 時 1 1 脈 訊 號 CLK實行數 據的輸入輸出以及取入 對其 所 供 給 的 訊 訂 1 D|& 〇 1 | 對 於行位址訊號輸入節點群2b及列 位址 訊 號 輸 入 節 1 I 點 群 2c 各設用以閂 鎖位址訊號的閂鎖電路 ，SDRAM 耜 件 2 1 1 )線 全 部 爲 由內部配線 連接其輸入節點，不必減 低 其 針 端 子 ；| 數 〇 因 此於上述SDRAM組件2，其行位址 訊號 輸 入 節 點 群 1 1 2b 與列位址訊號輸 入節點群2c各爲分別 設置 〇 而 依 據 含 1 1 於 控 制 訊號CTL< > 之動作模式指示訊號使 各設 在 上 述 行 位 1 I 址 訊 號 輸入節點群 2b及列位址訊號輸入節點群2c 的 閂 鎖 1 1 I 電 路 動 作。 1 1 邏 輯電路3爲 對應於SDRAM組件2 之各 輸 入 節 點 群 1 1 設 有 控 制訊號 LCTL< >之輸出節點群 3a,行 位 址 訊 1 1 LRA<10:0>2輸出節 •點群3b，列位址訊號 LCA<5:0>^ 輸 出 1 1 本紙張尺度適用中國國家標隼（CNS )刎说格（210X297公垃） 17 310029 Λ? 經濟部中央標準局員工消f合作社印製 _ I .... . - ..... - - - 五、發明説明（18 ) 節點群3c，寫入遮膜數據LDM<31:0>之輸出節點群3d，寫 入數據LWD<25 5:0>之輸出節點群3e，時脈訊號LCLK之 輸出節點3f，列讀出等待時間LCL<1:0>之輸出節點群3g， 以及數據LRD<255:0>之輸入節點群3e。 對應於第1圖所示之連接墊8a~8c的外部連接墊8具 有控制訊號 ECTL< >之輸入節點群 8d，行位址訊號 ERA<10:0>之輸入墊群8e，列位址訊號ECA<5』> 之輸入墊 群8f，寫入數據遮膜指示數據EDM<31:0>之輸入墊群8g，8 位元之寫入數據EWD<7:0>之輸入墊群8h，輸入用以選擇 由SDRAM組件2讀出之256位元的讀出數據RD<255:0> 中之8位元的讀出數據之位址的輸出選擇位址EOSEL<4:0> 之輸入墊群8i，以及輸出讀出數據ERD<(h7>之數據輸出墊 群8j » 外部連接墊群8又具備接受由外部之列讀出等待時間 數據ECL<0:1>的連接墊群8k，接受供給於SDRAM組件2 之時脈訊號的外部時脈訊號ECLK之輸入墊81，以及控制 記憶體直接存取電路4之訊號傳送動作的測試時脈訊號 ETCLK之連接墊8m。時脈訊號ETCLK及ECLK爲具有相 同頻率的時脈訊號。由使用兩個時脈訊號ECLK及ETCLK， 用測試訊號ETCLK實施記憶體直接存取電路4的訊號傳 送，對於供給SDRAM組件2的訊號中之烘給於SDRAM組 件2的時脈輸入節點CLK之時脈訊號的設立（setup)時間與 保持（hold)時間的窗口（window)可使其對該時脈訊號CLK 移動而測試動作容限（margin)。 請 閲_ 背 之 注 意 項 I裝 頁 訂 本紙張尺度適用中國國家標準（CMS ) A4«L格（210X297公兑〉 18 310029 經濟部中央標準局員工消费合作社印製 ΙΓ 五、發明説明（19 ) 外部連接墊群8爲對應於第1圖所示連接墊8a~8b~8c 於記憶體直接存取電路4與外部連接墊群8之間配置第1 圖所示之連接墊切換電路6，然於第3圖中則爲簡化圖面 未表示將該連接墊群選擇的連接於邏輯電路3或記憶體直 接存取電路4的連接墊切換電路6» 記憶體直接存取電路4包含例如爲同步於介由連接墊 8m供給之測試時脈訊號ETCLK的上升以閂鎖（取入）介由 連接墊8d〜8i供給之訊號的閂鎖電路4a，將閂鎖於閂鎖電 路4a的數據中的寫入數據擴張爲256位元之寫入數據並 將其餘的訊號予以傳達的訊號分配電路4b，例如爲同步於 由連接墊8m之測試時脈訊號ETCLK之下降將訊號分配電 路4b之輸出訊號閂鎖的閂鎖電路4c，以及依據介由連接 墊7供給之測試模式指示訊號TE用以選擇閂鎖電路4c之 輸出訊號，連接墊81之時脈訊號ECLK，由連接墊8a的列 讀出等待時間數據ECL<0:1>，以及邏輯電路3之輸出訊號 之一的選擇器5。閂鎖電路4a及4c各將所供給之訊號保 持測試時脈訊號ETCLK之1時脈周期的期間。閂鎖電路4a 及4c各將同步於測試時脈訊號ETCLK之不同邊緣（1爲上 升邊緣，另1爲下降邊緣）所供給的訊號閂鎖。因此洪給於 連接墊8d~8i的訊號於經過外部時脈訊號ETCLK之1時脈 周期後，介由選擇器5供給於SDRAM組件2。 記憶體直接存取電路4，又包含同步於測試時脈訊號 ETCLK將由 SDRAM組件 2讀出之 256位元的數據 11〇<255:0>閂鎖之閂鎖電路4e,依據由閂鎖電路4c供給之 — 一^------I#------1T------ / ·(請先閱•讀背面之注意事項再试寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4«L格（210X29*7^^ ) 19 310029

I __ 五、發明説明（2〇 ) 數據選擇位址訊號OSEL<4:0>從閂鎖電路4e所閂鎖的256 位元的數據選擇8位元的數據之選擇電路4f，以及同步於 測試時脈訊號ETCLK將選擇電路4f之讀出數據閂鎖而供 給於連接墊群8j之閂鎖電路4g。 經濟部中央標準局員工消费合作社印製 閂鎖電路4e例如爲將於測試時脈訊號ETCLK之下降 邊緣供給之數據閂鎖，閂鎖電路4g則例如於選擇電路4f 供給的數據之測試時脈訊號ETCLK的上升邊緣實行輸出。 SDRAM2之數據輸出節點群又爲連接於邏輯電路3之數 據輸入節點群3e。於測試動作之數據讀出時，邏輯電路3 爲於非動作狀態，因而由SDRAM組件2供給測試數據亦 不致有任何問題。由於不經過選擇器 5將讀出數據 尺〇<255:0>傳達於邏輯電路3，因此於通常動作模式時，能 以高速並不發生參差的將讀出數據由SDRAM組件2傳送 至邏輯電路3(無選擇器5之閘極延遲）。於此由於SDRAM 組件2之數據輸出節點群2g並不連接於任何的連接墊及 輸出選擇器5，只連接內部配線，因此不存在大寄生容量， 能以小量參差而以高速將讀出數據傳送於閂鎖電路4e及 邏輯電路3。以下說明第3圖所示半導體積體電路裝置於 測試時的動作。 數據寫入時之動作爲相同於第2圖所示的時序圖。內 部時脈訊號INTCLK爲供給於SDRAM組件2之時脈輸入 節點2h，於時脈訊號CLK的上升邊緣將介由選擇器5供給 的訊號取入。閂鎖電路4a及4c各於測試時脈訊號ETCLK 之上升邊緣及下降邊緣成爲閂鎖狀態，閂鎖電路4a及4c 本紙張尺度適用中國國家標準（CNS ) Λ4規格（2丨0>< 297公趁） 20 310029

經濟部中央標準局員工消费合作社印製 五、發明説明（21 ) 之輸出節點爲由連接墊切離，又閂鎖電路4a及4c之輸出 訊號的定時之變化爲由測試時脈訊號決定，於此幾乎不發 生參差而訊號爲經由選擇器5供給於SDRAM組件2。其次 參照第4圖說明數據讀出時的動作。 於外部時脈訊號ECLK之周期# 1將外部之控制訊號 ECTL(ECTL< >)設定爲指定數據讀出的狀態（讀出）。該外 部控制訊號ECTL爲同步於測試時脈訊號ECTLK之上升由 閂鎖電路4a予以閂鎖。其次由閂鎖電路4a閂鎖的數據爲 介由訊號分配電路4b及閂鎖電路4c傳達而同步於外部時 脈訊號ECLK之時脈周期#1的下降邊緣介由選擇器5供 給至SDRAM組件2。又外部時脈訊號ECLK爲介由記憶體 直接存取電路4供給於SDRAM組件2。 SDRAM組件2爲同步於外部時脈訊號ECLK之時脈周 期# 2的時脈訊號CLK的上升將供給於控制訊號輸入節點 群2a的控制訊號CTL< >取入而開始內部之數據的讀出動 作。由於列讀出等待時間CL爲1，於內部時脈訊號CLK 之其次的上升邊緣（外部時脈訊號ECLK的周期#3)讀出數 據RD<255:0>爲由SDRAM組件2輸出。其後於各時脈週 期供給以讀出指示，由SDRAM組件2順次讀出數據。 閂鎖電路4e於測試時脈訊號ETCLK的下降邊緣將由 SDRAM組件2讀出的數據閂鎖。於外部時脈訊號ECLK之 周期#3 仍由外部供給有數據選擇用位址 EOSEL(EOSEL<4:0>,閂鎖電路4c之輸出訊號將同步於外 部時脈訊號ECLCK之時脈周期#3的下降而變化。因此閂 裝 訂 線*7 *- (請先鬩讀背面之注意事項再ii寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公始） 21 310029 ίΓ 五、發明説明（22 ) 鎖電路4e之輸出數據及由閂鎖電路4c的數據選擇用位址 訊號以相同的定時成爲確定狀態，選擇電路4f爲依據所供 給的數據選擇用位址訊號OSEL<4:0>從閂鎖電路4e閂鎖之 256位元的讀出數據RD<255:0>中選擇8位元的數據。閂 鎖電路4g爲同步於測試時脈訊號ETCLK的上升邊緣將選 擇電路4f的輸出訊號取入並閂鎖。由此數據輸出墊群8j 之讀出數據ERD<7:0>g同步於外部時脈訊號ECLK之周期 #4的測試時脈訊號ETCLK的上升邊緣變化（參照第4圖 之⑴波形）》其後爲同步於測試時脈訊號ETCLK之上升邊 緣將數據傳達至數據輸出節點群8j« 第4圖（i)所示波形表示同步於測試時脈訊號ETCLK 的上升邊緣閂鎖電路4g將所供給的數據閂鎖而輸出。然 而閂鎖電路4g爲同步於測試時脈訊號ETCLK的上升邊緣 取入選擇電路4f供給的數據，其次爲同步於該測試時脈訊 號ETCLK的下降邊緣將其輸出的構成亦可（參照第4圖 (ii))。上述動作可由只將閂鎖電路4g之內部構成以2段的 正反器（flip-glop)構成而實現（有關該構成容後述）。 經濟部中央標準局—工消費合作社印製 因此於數據的讀出時，由SDRAM組件2讀出的數據 爲同步於測試時脈訊號ETCLK得以閂鎖，接著爲同步於測 試時脈訊號ETCLK輸出而傳達成爲確定狀態的訊號，以確 定狀態的定時閂鎖並傳送訊號，幾乎不發生參差，能將具 有十分長之有效狀態期間的讀出數據傳達至連接墊群8j， 由此能從外部直接對SDRAM組件2存取而實行高速的數 據讀出。以下說明其各部的構成。 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公始） 22 310029 經濟部中央標準局員工消费合作社印製 五、發明説明（23 ) 2個時脈訊號的作用 第5圖表示測試時脈訊號ETCLK及供給至SDRAM組 件2之時脈訊號ECLK(CLK)之定時的關係。如第5圖所示， 以下考慮外部時脈訊號ECLK對於測試時脈訊號ETCLK具 有延遲時間tda的狀態。對SDRAM組件2供給該外部時 脈訊號ECLK爲延遲的訊號CLK。由記憶體直接存取電路 4之控制訊號CTL< >爲同步於測試時脈訊號ETCLK之下 降而輸出。SDRAM組件2取入同步於時脈訊號CLK之上 升時供給的訊號實行內部動作。因而此時之控制訊號 CTL<>2設立時間及保持時間各成爲tsa及tha« 外部時脈訊號ECLK對於測試時脈訊號ETCLK具有延 遲時間tdb時（tdbMda)，控制訊號CTL< >爲同步於外部測 試時脈訊號ETCLK的下降輸出至SDRAM組件2,其確定 的定時不變化。一方面時脈訊號CLK爲外部時脈訊號ECLK 的延遲訊號。因此在上述狀態對於時脈訊號CLK的上升邊 緣的控制訊號CTL< >的變化時點移動，其設立時間及保持 時間各成爲tsb及thb。於此之保持時間thb比保持時間tha 爲短，一方面設立時間tsb比設定時間tsa爲長v 因此由於使外部的時脈訊號ETCLK及ECLK的相位爲 不同，可對於SDRAM組件2實行其對於設定時間及保持 時間之容限的測試。 PJI鎗雷路的構成 第6圖（A)表第3圖.所問鎖電路4 a.之一構成例。 第6圖（A)中，閂鎖電路4a含有於測試時脈訊號ETCLK爲 '(請先閱讀背面之注意事項再4寫本頁)

US 、-° 本紙張尺度適用中國國家標準（CNS) 規格（210x297公犮） 23 310029 經濟·邓中央標隼局員工消f合作社印製 五、發明説明（24 ) Η位準時成爲導通狀態的傳送閘4aa,將介由傳送閘4aa烘 給之訊號IN反轉的反換器4ab,將反換器4ab之輸出訊號 反轉以產生輸出訊號OUT的反換器4ac,以及將反換器4ab 之轉出訊號傳達於反換器4ab之輸入部的反換器4ad。反 換器4ab與4ad構成閂鎖電路。其次參照第6圖（B)的波形 圖說明第6圖（A)所示閂鎖電路4a的動作。 於測試時脈訊號ETCLK爲Η位準時，傳送閘4aa成爲 導通狀態，取入輸入訊號IN而傳達至反換器4ab。介由傳 送閘4aa供給的輸入訊號IN爲由反換器4ab及4ad閂鎖。 反換器4ac將反換器4ab的輸出訊號反轉作成輸出訊號 OUT。於測試時脈訊號ETCLK成爲L位準時，傳送閘4aa 成爲斷通狀態，於此之閂鎖電路4a成爲閂鎖狀態，輸出訊 號OUT爲無關於輸入訊號IN的狀態而維持該狀態不變。 因此輸出訊號OUT爲同步於測試時脈訊號ETCLK之上升 而變化，將該狀態保持1時脈周期的期間。 第7圖表示第3圖之閂鎖電路4c及4e之構成。第7 圖中，閂鎖電路4c及4e各包含於測試時脈訊號/ETCLK爲 Η位準時導通的傳送閘14a，介由傳送閘14a將所供給之輸 入訊號IN反轉之反換器14b，將反換器14b的輸出訊號反 轉以作成輸出訊號OUT的反換器14c，以及將反換器14b 之輸出訊號反轉而傳達至反換器14b之輸入部的反換器 1 4 d 〇 第7圖所示的問鎖電路4c及4e,與第6圖所示.之閃 鎖電路4a除了所供給之測試時脈訊號相位不同之外，其構 本紙張尺度適用中國國家標隼（CNS ) Λ4%格（210X297公赴） 24 310029 {諳先閱讀背面之注意事項号4寫本頁) € .裝· ,ιτ 經濟部中央揉準局員工消费合作社印製 五、發明説明（25 ) 成爲相同。亦即問鎖電路4c及4e在測試時脈訊號ETCLK 爲L位準時（倒測試時脈訊號/ETCLK爲Η位準時）取入輸 入訊號ΙΝ，將其閂鎖並輸出，於測試時脈訊號ETCLK爲Η 位準時（倒測試時脈訊號/ETCLK：爲L位準時），其輸出訊號 OUT的狀態爲保持（將其閂鎖）。由此構成同步於測試時脈 訊號ETCLK之下降而輸出訊號的閂鎖電路。 如第3圖所示數據輸出用之,問鎖電路4a具有與第6 圖所示閂鎖電路同樣的構成，即能以第4圖之（i)所示外部 讀出數據ERD<7:0>的定時以輸出數據》 數據輸出用閂鎖雷路4e的構成 第8圖表示第3圖所示用於輸出讀出數據的閂鎖電路 4e的另一構成。第8圖中，閂鎖電路4g包含接受輸入訊 號IN的反換器4g,接受輸入訊號IN與測試時脈訊號 ETCLK之NAND電路4gb,接受反換器4ga之輸出訊號與 測試時脈訊號ETCLK之NAND電路4gc,以及用以閂鎖 NAND電路4gb與4gc之輸出訊號的NAND電路4gd及4ge » NAND電路4gd接受NAND電路4gb及4ge的輸出訊號。 NAND電路4ge接受NAND電路4gc及4gd的輸出訊號" 閂鎖電路4g更具有接受倒測試時脈訊號/etCLK及 NAND電路4gd的輸出訊號的NAND電路4gf，接受倒測試 時脈訊號及NAND電路4ge之輸出訊號的NAND電路4gg, 用以閂鎖NAND電路4gf及4gg之輸出訊號的NAND電路 4gh及4gi。NAND電路4gh爲接受NAND電路4gf及4gi 之輸出訊號以輸出其輸出訊號OUT。NAND電路4gi爲接 (請先閱讀背面之注意事項再^寫本頁) 、-° 本紙張尺度適用中國國家標準（CNS ) A4«L格（) 25 310029 經濟部中央標準局員工消费合作社印製 五、發明説明（26 ) 受NAND電路的輸出訊號OUT與NAND電路4gg的輸 出訊號。其次參照第9圖所示的定時圖說明第8圖所示閂 鎖電路的動作。 於測試時脈訊號ETCLK爲Η位準時，倒測試時脈訊號 /ETCLK爲L位準。在此狀態下NAND電路4gb及4gc動 作爲反換器，輸入訊號IN及反換器4ga之輸出訊號爲介由 NAND電路4gb及4gc傳達於NAND電路4gd及4ge並被 閂鎖。因此NAND電路4gd及4ge之輸出訊號爲同步於測 試時脈訊號ETCLK的上升而變化。一方面NAND電路4gf 及4gg的輸出訊號爲固定於Η位準，其輸出訊號OUT的狀 態不變化。 於測試時脈訊號ETCLK下降爲L位準時，NAND電路 4gb及4gc的輸出訊號成爲Η位準，NAND電路4gd及4ge 的輸出訊號狀態不變化。一方面NAND電路4gf及4gg動 作爲反換器，將NAND電路4gd與4ge的輸出訊號傳達於 NAND電路4gh及4gi。因此爲同步於測試時脈訊號ETCLK 的下降使其輸出訊號OUT的狀態變化。其後爲同步於測試 時脈訊號ETCLK的上升及下降以傳送輸入訊號IN。 因於應用第8圖所示之閂鎖電路時，可同步於測試時 脈訊號ETCLK的上升取出輸入訊號IN,並同步於測試時 脈訊號ETCLK的下降輸出其輸出訊號OUT。由於此而能 以第4圖之（ii)所示讀出數據ERD<7:0>的定時而輸出選擇 電路供給之讀出數據。 又對於閂鎖電路4a, 4c，4e及4g亦可使用同步於時脈 --.--^------- (請先閱讀背面之注意事項再^离本頁) 、-° " 本紙張尺度適用中國國家標準（CNS ) Λ4现格（2丨0乂297公# ) 26 310029

五、發明説明（27 ) 訊號之邊緣取入所供給的訊號並使其成爲閂鎖狀態的D型 正反器。 記憶體晶胞陣列的耩成 第10圖A表示SDRAM組件2內之記憶體陣列部的 構成槪略圖。第10圖A中，記憶體陣列包含4個記憶體 板（mat)MAA，MAB，MAC 及 MAD。記憶體板 MAA 及 MAC 構成庫（bank)A，記憶體板MAB及MAD構成庫B »庫的指 定爲由行及列位址訊號各爲同時供給之未圖示的庫位址訊 號實行，對於庫A及庫B可各爲互相獨立的實施行選擇動 作的活性/非活性化。 第10圖B槪略的表示1記憶體板Μ A的構成。記憶 體板 MA(MAA~MAD)分割爲上側塊（block)UB及下側塊 LB。上述塊UB及LB各分割爲8個行塊URB0~URB7及 LRB0~LRB7。對於記憶體板MA設選擇行之行解碼器RD 及選擇列的列解碼器CD。行解碼器RD對於上側塊UB及 下側塊LB選擇其1行塊內之字（word)線。 第10圖C槪略的表示1記憶體板MA之列的構成》 記憶體板MA分割爲16個的列塊CB0~CBF。列塊CB0~CBF 爲延伸於第10圖B所示上側塊UB及下側塊LB上配置。 列解碼器CD對於各列塊CBO~CBF同時選擇4個列。於上 側塊UB選擇4位元的記憶體晶胞，於下側塊LB亦選擇4 位元的記憶體晶胞。因而於列塊CBO~CBF同時各選擇8 位元的記憶體晶胞。對於1個記憶體板MA則爲同時選擇 8·16=128位元的記憶體晶胞。 --.-------聲-- - . \—. - (請先閱讀背面之注意事項再頊寫本頁) 、-'° 經濟部中央標準局員工消费合作社印製 本紙张尺度適用中國國家橾準（CNS ) Λ4規格（210X 297公犮） 27 310029 ______ 五、發明説明（28 )

第10圖D表示1個庫之列塊的構成。因1記憶體板 爲分割於16個的列塊CBO~CBF，因此1個庫爲等併於記 憶體陣列分割成32個的列塊B#0~B#31。又由各列塊B # 〇~B # 31爲同時選擇8位元的記憶體晶胞，因此合計256 位元的記憶體晶胞同時被選擇。各列塊B # 〇~B # 3 1設寫 入驅動電路。由寫入數據遮膜指示位元DM<31:1>以列塊 爲單位施加對於數據寫入的遮膜（warsk)。

第11圖表示含於記憶體直接存取電路之寫入數據擴 張部的構成。第 11圖中，對於各寫入數據位元 \^<0>~贾〇<7>設緩衝器BFO~BF7。緩衝器BFO~BF7之輸 出訊號各爲傳達於數據傳送線DLO-DL7。對於數據傳送線 DLO-DL7爲連接各爲對應列塊B#0~B# 31之數據線。由 於此，8位元的寫入數據WD<0>~WD<7>爲對應於列塊B # 0-B # 31之各綜合（global)IO匯流排線對（GIO0~GIO7)而被 擴張。8位元的寫入數據WD<0>~WD<7>g傳達於各列塊B # 0-B #31,由8位元之寫入數據1〇<0>~巩〇<7>作成共256 位元的寫入數據WD<255:0>。於此之綜合10匯流排線對 對於各列塊爲延伸於列方向所設之數據傳達線。又於各列 塊B#0~B#31爲對應的設遮膜指示位元WD<0>~WD<7>W 實行寫入遮膜。 選擇電路4f的構成 第12圖表示第3圖之選擇電路4f的槪略構成圖。如 第12圖，選擇電路4f含有對於閂鎖電路4c供給的數據選 擇位址訊號 OSEL<4:0>實施解碼的解碼器 4fa，及對於 本紙張尺度適用中國國家標隼（CNS ) Λ4規格（210X297公t ) 28 310029

經濟部中央標準局員工消費合作社印製 五、發明説明（29 ) SDRAM組件之25 6位元的讀出數據對其各個8位元的數據 組所設之依據解碼器4fa的輸出訊號選擇對應之8位元數 據的選擇器4f0~4f3卜第12圖表示讀出數據位元RDO〜RD7 爲由列塊B#0讀出及位元RD248~RD255由列塊B#31讀 出之例。即選擇器4f0~4f31各爲對應列塊B # 0~B # 31而 設。解碼器4fa將5位元的數據選擇用位址訊號〇SEL<4:0> 解碼，輸出用以指定32個塊B # 0~B # 31中之1塊的訊號。 選擇器4f0~4f31各含8位元的選擇電路，在非選擇時成爲 高輸出阻抗狀態。選擇器4f0~4f31的輸出訊號爲供給至第 3圖所示的閂鎖電路4g。 選擇器 4f0~4f31各爲由 8位元的轉換閘（transter gate/transmission gate)或三態緩衝器構成。於數據寫入時，8 位元的數據爲分配於各塊B#0~B#31。由選擇電路4f依 據數據選擇用位址訊號OSEL<4:0>選擇1個的塊以讀出8 位元的數據，而由判斷寫入數據位元WD<7:0>與讀出數據 ERD<7:0>之論理爲一致/不一致即能以各列塊爲單位檢出 其不良。 於記憶體直接存取電路4之其餘的位址訊號及控制訊 號則只於內部實施緩衝處理而傳送於閂鎖電路之間。 如上所述，依本發明的實施形態1，由於將自外部介 以連接墊供給的訊號（包含數據）爲同步於時脈訊號取入傳 送，能以各訊號爲確定的定時而傳送，又能十分增長確定 期間，訊號的變化開始之定時成爲相同而不受參差的影響， 可同步於高速的時脈訊號由外部對SDRAM組件直接存取 (請先閱讀背面之注意事項再填转本頁) 、v5 丁 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2^7公兑 29 310029 經濟部中央標準局員工消f合作社印製 五、發明説明（30 ) 而實行測試。 由於將制定記憶體直接存取電路之訊號的取入及傳送 之定時的測試時脈訊號與制定SDRAM組件之動作的定時 爲介由各別的經路供給的構成，因此可由外部變更對於 SDRAM組件之訊號的設立時間及保持時間，能實行對於 SDRAM之動作容限的測試。 上述時脈訊號ETCLK及CLK用介由同一連接墊供給 的訊號亦可。 實施形態2 第13圖表示本發明之實施形態2的半導體積體電路 裝置之全體構成的槪略圖。於第13圖所示的半導體積體 電路裝置，對於記憶體直接存取電路4之位址訊號爲介由 連接墊群8e供給。對於連接墊群8e最好爲同時分割多量 化由外部烘給行位址訊號 ERA<10:0>,列位址訊號 ECA<5:0>,及數據輸出用位址訊號 EOSEL<4:0>。此外不 供給寫入遮膜位元EDM<31:0>，而設接受對全部位元確實 的實行寫入之寫入指示訊號EWALL的連接墊8n。 由於行位址，列位址及數據選擇用位址輸入墊群爲共 同，因此設置應於SDRAM組件2所具有之列讀出等待時 間CL之値而移位閂鎖電路4c輸出之數據選擇用位址訊號 的移位器4h。該移位器4h於列讀出等待時間CL+1時脈周 期期間實行移位動作，對於SDRAM組件2爲各於不同的 時脈周期供給行選擇指示及列選擇指示。此爲與標準 SDRAM相同。因此將連接墊群8e對於行及列位址訊號爲 本紙張尺度適用中國國家標準（CNS ) /\4規格（2丨Ο X 297公沒） 30 310029 一· 裝 訂 線 ’(讀先閱'讀背面之注意事項^马寫本頁) _ in 五、發明説明（31 ) 共同而可減低連接墊數，由而減低測試裝置的輸出端子 數。又由移位器的使用，即使於供給數據讀出指示時取 入數據選擇用位址訊號，亦可正確的將經過列讀出等待時 間後現出的數據以閂鎖電路4e閂鎖後由選擇電路4f選擇。 第14圖表示第13圖所示記憶體直接存取電路4之行 及列位址訊號相關連之部分的構成。閂鎖電路4a包含爲 同步於測試時脈訊號ETCLK的上升而取入由外部供給之11 位元的位址訊號ERA<10:0>中之6位元的訊號ERA的閂鎖 4aa ° 訊號分配電路4b包含並聯的接受閂鎖4aa之6位元的 數據而實行緩衝處理的緩衝器4ba及4bb。閂鎖電路4c包 含應答於測試時脈訊號/ETCLK的上升將緩衝器4ba輸出 之6位元訊號閂鎖做爲SDRAM組件2之6位元行位址訊 號RA而輸出的閂鎖4ca，及應答於測試時脈訊號/ETCLK 的上升取入並閂鎖緩衝器4bb輸出之6位元訊號而做爲6 位元列位址訊號CA<5:0>輸出的閂鎖4cb。 如上述，訊號分配電路4b只爲將供給於連接墊群8e 之位址訊號分離爲行位址訊號及列位址訊號。由此能以簡 易的電路構成減低連接墊數而作成行及列位址訊號》 第14圖所示的構成中，行位址訊號丑11八<10:0>爲11 位元的訊號，一方面列位址訊號爲6位元的訊號CA< 5:0>。 亦即位址訊號供給的連接墊尙餘5墊。又輸出數據選擇用 的位址OSEL爲5位元，因此將位址輸入墊所餘的連接墊 利用於輸出數據選擇用之位址輸入墊亦可。 (請先閱讀背面之注意事項再螇寫本頁) $ 經濟部中央標準局員工消f合作社印製 本紙張尺度適用中國國家摞準（CNS ) Λ4規格（210>< 297公垃） 31 310029 ΙΓ ___ 五、發明説明（32 ) 第15圖表示用於位址分配之另一電路構成。如第15 圖所示，對於連接墊群8e之剩餘的5位元的連接墊8eb設 置以同步於時脈訊號ETCLK將所供給位址訊號閂鎖的閂 鎖4ab。含於連接墊群8e之6位元的連接墊8ea則爲與第 14圖所示構成同樣的連接閂鎖4aa。 於訊號分配電路4b對於閂鎖4ab爲並聯的設置5位 元的緩衝器4bc及4bd。 於閂鎖電路4c則各爲對應於緩衝器4bc及4bd設置同 步於倒測試時脈訊號/ETCLK的上升將對應之緩衝器4bc 及4bd的輸出訊號閂鎖的5位元之閂鎖4cc及4cd »由閂 鎖4cc輸出行位址訊號位元，由閂鎖4cd輸出其輸出數據 選擇用的位址訊號OSEL<4:0>。閂鎖4ca及4cc的輸出訊 號做爲行位址訊號RA<10:0>介由選擇器供給於SDRAM組 件。 經濟部中央標準局員工消費合作社印製 如上述於使用第15圖的構成時，可將位址訊號輸入墊 全部共用，行位址訊號之各位元的傳送經路的負荷爲相同， 由而能以正確的定時以傳送訊號。又由於不需另設輸出數 據選擇用的位址訊號輸入墊而更可減低連接墊數。 第16圖表示本發明之實施形態2的半導體積體電路 裝置之數據讀出時的動作時序流程圖。第16圖表示列讀 出等待時間CL爲3時之數據讀出動作爲例。 於外部時脈訊號ETCLK的周期# 0供給活性化指令 (active command) 〇此時將外部的控制訊號ECTL< >設定爲 表示活性化指令之動作（Act)的狀態。於供給上述活性化 本紙張尺度適用中國國家標準（CNS ) /\4规格（210X2^7公趟） 32 31 ⑻29 經濟部中央標準局員工消費合作社印製 五、發明説明（33 ) 指令時，供給至連接墊的位址訊號ERA<10:0>爲行位址訊 號。該行位址訊號RA爲同步於外部的測試時脈訊號ETCLK 的下降由記憶體直接存取電路4輸出而供給於SDRAM組 於外部時脈訊號ETCLK之於周期#2的上升邊緣供給 讀出指令。與讀出指令的同時供給列位址訊號。其後於時 脈周期#3，#4及#5重複供給讀出指令，同時供給列位 址訊號CO，Cl，C2及C3。與上述列位址訊號C0~C3並聯 的供給輸出數據選擇用的位址訊號EOSEL。該等數據選擇 用位址EOSEL及列位址訊號C(C0~C3)各爲於外部時脈訊 號ECLK的下降邊緣供給於移位器4h及SDRAM組件2。 於SDRAM組件2爲依時脈訊號CLK的上升邊緣供給之讀 出指令及列位址訊號於內部實行列選擇動作而實行數據的 讀出。由於列讀出等待時間CL爲3，於SDRAM在外部時 脈訊號ETCLK之周期#3開始數據讀出動作時，於3時脈 周期經過後之外部時脈訊號ETCLK的時脈周期# 6的內部 時脈訊號CLK之上升邊緣其讀出數據爲確定》由SDRAM 組件讀出的數據由閂鎖電路4e以同步於測試時脈訊號 ETCLK的下降取入並閂鎖。 移位器4h將閂鎖4cd輸出的位址訊號移位比較列讀 出等待期間CL長1時脈周期的期間，以同步於測試時脈 訊號ETCLK的下降邊緣予以輸出。因而由閂鎖電路4e供 給至選擇電路4f的數據及由移位器4h輸出的選擇位址訊 號以同一定時移行至確定狀態，選擇電路4f爲正確的實行 Γ- ^ 裝 訂 線 丨 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X297公兑） 33 310029

經濟部中央標隼局員工消费合作社印製 五、發明説明（34 ) 對於讀出之數據的選擇。由選擇電路4f選擇的數據由第13 圖所示的閂鎖電路4g同步於測試時脈訊號ETCLK的下降 而輸出。亦即閂鎖電路4g爲同步於外部測試時脈訊號 ETCLK的上升取入選擇電路4f的輸出數據，而同步於測試 時脈訊號ETCLK的下降將取入的數據輸出（參照第8圖所 示的構成）。 又於第16圖所示的構成，其 8位元之讀出數據 RD<7:0>#同步於測試時脈訊號ETCLK的上升輸出的構成 亦可。 因此由於使用移位器4h，與施加讀出指令時之列位址 訊號的同時可供給輸出數據選擇用的位址訊號，列位址訊 號與數據選擇用的位址訊號不必以不同的定時供給而容易 控制》 移位器4h的構成 第17圖槪略的表示第13圖所示之移位器4h的構成。 如第17圖，移位器4h包含依據測試時脈訊號ETCLK供給 之訊號而移位的移位電路4ha，4hb，4hc及4hd，將用以指 定由外部之列讀出等待時間CL的數據£(：1^<1:0>解碼並將 其解碼結果閂鎖的解碼閂鎖 4he，以及設在移位電路 4ha~4bd之各輸出部之各爲應答於列讀出等待時間指示訊 號CL1-CL4成爲動作狀態的三態緩衝器4hf，4hg，4M及 4hi。該等三態緩衝器4hf~4hi的輸出爲共通連接於選擇電 路4f。移位器4h的輸出訊號爲當做輸出數據選擇用位址 供給第13圖所示之選擇電路4f。 本紙張尺度適用中國國家標準（CNS ) 格（210/2〔;7公处） 34 310029 ~請先聞讀背面之注意事項再>寫本頁) •裝. 訂 線

經濟部中央標準局員工消资合作社印製 五、發明説明（35 ) 解碼閂鎖4he將等待時間數據ECL<1:0>解碼，將4個 等待時間指示訊號CL1~CL4中之一驅動於活性狀態。三態 緩衝器4hf〜4hi爲於對應的等待時間指示訊號CL卜CL4爲 活性狀態時成爲動作狀態，而於對應的等待時間指示訊號 爲非活性狀態時成爲高輸出阻抗狀態。 移位電路4ha於2時脈周期期間依據測試時脈訊號 ETCLK將所供給的位址訊號OSEL(OSEL<4:0>)移位》其餘 的移位電路4hb~4hd將測試時脈訊號ETCLK之1時脈周期 的期間供給的訊號移位。移位器4h實行比列讀出等待時 間CL長1時脈周期之期間的移位動作。因此只有初段的 移位電路4ha實施2周期期間烘給之位址訊號OSEL的移 位》解碼閂鎖4he爲將等待時間數據ECL<1:0>解碼而將對 應於被指定之等待時間的等待時間指示訊號CL1-CL4之一 驅動於活性狀態》如等待時間指示訊號CL1爲活性狀態時， 移位器4ha之輸出訊號被選擇而供給於選擇電路4f。此時 移位電路4ha爲實行2周期期間的移位動作，因此移位器 4h實行比等待時間長1時脈周期期間的移位動作。於其餘 之各表示等待時間2，3及4的等待時間指示訊號CL2~CL4 亦爲相同。 對於移位電路4ha~4hd可利用第8圖所示的電路。第 8圖所示的閂鎖電路爲等價於半時脈周期期間將所供給的 訊號移位的移位電路。因此由設置2段第8圖所示的電路 即可實現1時脈周期期間實行移位動作的移位電路。 解碼閂鎖電路4he爲應答於由外部之控制訊號含有之 (請先閱讀背面之注意事項再'>寫本頁) -一口 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公浼） 35 310029 經濟部中央標準局員工消費合作社印製 五、發明説明（36 ) 列讀出等待時間設定指示訊號的活性化而被活性化，將列 等待時間數據ECL<1:0>解碼並將解碼結果閂鎖。 省略竄λ齡據摭膜位元的構成 第18圖表示記憶體直接存取電路4的另一構成。第18 圖只表示位址訊號所關連的部分。第18圖所示的構成爲 以第15圖所示的構成更加設接受5位元閂鎖4ab之輸出 訊號而於數據寫入時實行解碼動作以作成32位元之寫入 數據遮膜位元的解碼器4be，依據倒測試時脈訊號/ETCLK 將解碼器4be之輸出訊號閂鎖的閂鎖4ce，以及依據測試 時脈訊號ETCLK將自外部的遮膜解除指示訊號EWALL予 以閂鎖而將其閂鎖的訊號供給於解碼器4be的閂鎖4ac。 其他的構成與第15圖所示構成相同，其對應的部分註以相 同符號而省略其詳細說明。 解碼器4be於數據寫入時將5位元的訊號解碼而將32 個輸出之1驅動於選擇狀態。此時之解碼器4be於閂鎖4ac 的訊號EWALL爲遮膜解除指示狀態時將全部的訊號設定 爲遮膜禁止狀態。因此如依第1 8圖的構成，則可不必設用 •於施加對於寫入數據之遮膜的位元EWD<31:0>所需的連接 墊及不必設初段的閂鎖，由此可圖墊數的減低（測試裝置之 輸出端子數的減低）及記憶體直接存取電路的構成要素 數。解碼器4be之輸出訊號規定32個之列塊中之1塊。 由供給於該閂鎖4ac的訊號EWALL解除對於全部列塊的 遮膜。由此於數據寫入時將供給於連接墊群8eb之訊號狀 態設定於「忽略」狀態而對全部的列塊實行數據寫入而實 ΓΤ ? ^ 抑衣 訂 線 - ^ 一 (請先閱讀背面之注意事項再域寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X 297公趁） 36 310029 五、發明説明（37 ) 行測試。 第19圖表示第18圖所示對於解碼器4be之1位元的 寫入遮膜指示數據WD(i)之一構成例。如第19圖所示，解 碼器4be含有接受由閂鎖4ab供給的訊號1〇~14,及由閂鎖 4ac供給的訊號EWALL的NAND電路4bei。NAND電路4bei 輸出寫入數據遮膜指示位元WD<i>。NAND電路4bei於訊 號E WALL爲L位準時設定寫入遮膜指示位元WD<i>爲Η 位準而許可對於對應之列塊B#i之數據寫入。一方面於 訊號EWALL爲Η位準時，NAND電路4bei爲依據所供給 之訊號10~14之論理狀態的組合設定遮膜指示位元WD<i> 的論理狀態。於輸入訊號10〜14均爲Η位準時，寫入遮膜 指示位元WD<i>成爲L位準而禁止對於對應之列塊B#i 的數據寫入。於此之輸入訊號10-14爲由連接墊群8eb介 由閂鎖4ab供給的訊號及倒訊號之預定的組合。當訊號 EWALL爲設定於L位準時，貝[|無關於輸入訊號1〇~14的論 理狀態，寫入遮膜指示位元WD<i>成爲Η位準，對於對應 的列塊能確實的實行數據的寫入。 經濟部中央標準局員工消费合作社印取 第19圖所示的構成中，於供給表示數據寫入的訊號（寫 入指令）時，將NAND電路4bei構成爲實行解碼動作亦可。 上述構成例如可由於NAND電路 4bei的輸出設置接受 NAND電路4bei之輸出訊號及寫入指令的AND電路而達 成。 如上所述，依據上述第3的構成可將施加寫入遮膜的 連接墊群與行位址訊號輸入墊群爲共有，由而可減低墊數 本紙張尺度適用中國國家標準（CNS ) 规格（210X297公妨） 37 310029

經濟部中央標隼局員工消费合作社印製 五、發明説明（38 ) 及初段的閂鎖電路數。 變更例 第20圖槪略的表示本發明之實施形態2的記憶體直 接存取電路之變更例的構成。如第20圖，記憶體直接存取 電路4爲包含同步於未圖示之測試時脈訊號將供給於連接 墊群8e之11位元的訊號閂鎖之閂鎖4ax，同步於測試時 脈訊號將供給於連接墊之訊號EWALL閂鎖之1位元的 閂鎖4ay，將閂鎖4aX之輸出訊號實施緩衝處理之11位元 的緩衝電路4bx，將閂鎖4ay之輸出訊號實施緩衝處理之1 位元的緩衝電路4by，同步於倒測試時脈訊號將緩衝電路 4bx之11位元的輸出訊號閂鎖之11位元的閂鎖4cx，以及 同步於倒測試.時脈訊號將緩衝電路4by之輸出訊號閂鎖之 1位元的閂鎖4cy。閂鎖4ax及4ay爲含於第13圖所示的 閂鎖電路4a，緩衝電路4bx及4by爲含於第13圖所示的 訊號分配電路4b，閂鎖4cx及4cy爲含於第13圖所示之 閂鎖電路4c。 記憶體直接存取電路4又包含對於問鎖4cx輸出之11 位元的訊號實行緩衝處理以輸出行位址訊號RA< 10: 〇>的11 位元之緩衝電路4xa，由閂鎮4cx的11位元訊號之中將預 定之6位元的訊號實行緩衝處理以輸出列位址訊號 CA<5:0>之緩衝電路4xb，對於其餘5位元之訊號實行緩衝 處理以輸出其輸出數據選擇用位址〇SEL<4:0>2 5位元的 緩衝電路4xc，以及接受與緩衝電路4xc相同的訊號而依 據閂鎖4cy的輸出訊號實行解碼動作並實行緩衝處理之解 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公# > 38 310029 (請先閱讀背面之注意事項再續寫本頁) 、-° 丁 % 五、發明説明（39 ) 碼/驅動器4xd。由解碼/驅動器4xd則輸出寫入數據遮膜 指示位元WD<31:0>。 依第20圖所示的構成，其訊號之分配爲對於含在輸出 段之閂鎖電路4c之閂鎖4c X的輸出訊號實行。依此構成時， 含於該輸出段之閂鎖電路4c的閂鎖數能相同於連接墊數， 由而更可減低記憶體直接存取電路之構成要素數。解碼/驅 動器4xd的構成與先前之第18圖及第19圖所示的構成相 同，因此於第20圖所示的構成則只供給於連接墊群8e的 分配爲對於輸出段之閂鎖電路4c的輸出實行之處爲不同， 然爲實行同樣的動作。 又關於連接墊群的共有，則可應於各訊號的位元數及 施加的定時自上述的形態適當的選擇即可。 如上所述，依本發明的實施形態2，由於可將共通的連接 墊群對於複數的訊號共通的利用，因此能減低連接墊數及 電路構成要素。 實施形態？ 經濟部中央標準局員工消费合作社印製 第21圖槪略的表示本發明之實施形態3的半導體積 體電路裝置的全體構成。第21圖所示的半導體積體電路 裝置以下述數點不同於第13圖所示的半導體積體電路裝 置。即設置將閂鎖電路4e輸出的256位元的數據退縮爲1 位元的數據之退縮電路4j及依測試時脈訊號ETCLK將退 縮電路4j輸出之1位元訊號傳送而供給於連接墊8p的閂 鎖4k。其他構成爲相同於第13圖所示的構成，其對應的 部分註以同一符號而省略其詳細說明。 本紙张尺度適用中國國家標準（CNS )八4坭格（210'乂297公兑） 39 310029 _—_ Η" ___ 五、發明説明（40 ) 由使用退縮電路4j將25 6位元的數據退縮爲1位元的 訊號，比較由選擇電路4f順次選擇25 6位元的數據而以8 位元單位輸出的狀態則可大幅的縮短測試時間。 第22圖槪略的表示退縮電路4j的構成。如第22圖所 示，退縮電路4j包含各爲接受32位元的數據而判定所接 受位元之論理爲一致/不一致的32位元EXOR電路4j0~4j7, 及接受32位元EXOR電路4j0~4j7之輸出訊號以輸出一致 /不一致指示訊號ECMP的AND電路4ja。32位元EXOR電 路4j0接受讀出數據RD<255:0>中之RD<8i>的位元。於此 i爲0~31的整數。由此32位元EXOR電路4jx爲接受位元 RD<8i + x_>。於此之X爲0~7»上述32位元EXOR電路4j0~4j7 各所接受的數據位元爲對於先前說明之於32個列塊 0~B #31的相同寫入數據位元的數據位元。以下參照第23 圖說明該寫入數據舆讀出數據的對應關係。 如第23圖所示，記憶體陣列含有32個的列塊B # 0~B #31。列塊B#0讀出數據位元RD<0>~RD<7>，而由列塊 B#1爲讀出數據位元RD<8>~RD<15>。以下由各列塊同樣 讀出8位元的數據。由列塊 B# 31爲讀出數據位元 RD<248>~RD<255>。 於測試動作時，由外部將8位元的寫入數據EWD<0:7> 各寫入列塊B#0~B#31(參照第11圖）。因而於測試動作 時之讀出數據爲由列塊B#0~B# 31並列的讀出對應於寫 入數據丑评〇<0:7>的8位元數據。由上述列塊B#0~B#31 並列讀出之合計256位元的數據中，將對應於相同寫入數 請 閱 讀· 背 面 意 事 項 再产 % 本 頁 裝 經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210X2V7公從） 40 310029

經濟部中央標準局員工消f合作社印裝 五、發明説明（41 ) 據位元的讀出數據位元分類而分割。因此讀出數據位元 RD< 8 i>之組的各位元爲對應於由外部的寫入數據位元 EWD<0>,而讀出數據位元RD<8i+l>爲對應於由外部的寫 入數據位元EWD<1>。又讀出數據位元尺0<8丨+ 7>爲對應於 寫入數據位元EWD<7>。上述分類可依各列塊所設之8位 元的綜合數據匯流排的匯流排線GIO分類而可容易的實 現。 如上所述，對於寫入數據£贾〇<0:7>可用具有各種不 同位元樣式的寫入數據實行測試，於測試位元間的干涉時， 亦由於第22圖所示32位元EXOR電路4j0~4j7各爲接受 對應於相同寫入數據所對應的位元之讀出數據位元，因此 由判定該等之論理的一致/不一致即可正確的檢出記憶體晶 胞的不良。 綜合數據匯流排線GIO0-GIO7與數據之關係則如下安 排即可容易的實現數據位元的分類化。將各寫入數據位元 EWD<0>~EWD<7>爲對應綜合10匯流排線GIO0~GIO7〇對 於綜合10匯流排線對GIO0~GIO7供給讀出數據。將綜合 10匯流排線對 GIO0-GIO7各爲對應讀出數據位元 RD<8i>~RD<8i + 7> »由此可於各列塊將讀出的8位元之數 據爲相應於寫入數據而容易的予以分類。 如上所述，依本發明之實施形態3，由於將同時讀出 之256位元的數據退縮爲1位元數據而輸出，因此可大幅 縮短測試時間。 其他的谪闲fif 本紙張尺度適用中國國家標準（CNS )八4規格（210Χ297~^ ) 310029 7 抑衣 訂 線 '— '-_ (請先閱讀背面之注意事項再球寫本頁)

經濟部中央標準局員工消f合作杜印製 五、發明説明（42 ) 上述的半導體積體電路裝置爲內裝有依據時脈訊號之 上升邊緣實行數據及外部訊號之取入的同步型記憶體》然 而對於稱爲DDRSDRAM之同步於時脈訊號之上升邊緣及 下降邊緣實行數據之輸入輸出，同時用時脈訊號之一方的 邊緣取入外部訊號（控制訊號及位址訊號）之構成的同步型 記憶體亦可適用本發明。即於寫入數據傳送經路及讀出數 據傳送經路設置2個閂鎖電路，同步於時脈訊號之上升及 下降切換該2系統的閂鎖電路而可同步於時脈訊號之上升 及下降實行數據的傳送，亦即可實行DDR(double data rate) 的數據之寫入/讀出。控制訊號及位址訊號則只爲同步於時 脈訊號之一方的邊緣傳送而可使用先前之實施形態1至3 同.樣的構成。 又同步型記憶體則只要爲同步於時脈訊號動作的記憶 體即可，例如 SSRAMUynchronous SRAM)亦可，又稱爲快 閃（flash)記憶體之一括消去型EE PROM (電氣寫入消去可能 之僅讀出記憶體）亦只爲同步於時脈訊號取入外部訊號及 實行數據之傳送的構成即可適用本發明。/ 又對於邏輯電路3爲設置將指定動作模式的指令解碼 而產生動作模式指示訊號/的指令解碼器，對於SDRAM組 件供給其動作模式指示訊號的構成時，則於記憶體直接存 取電路4設指令解碼器亦可。此時之外部測試裝置可使用 習用之SDRAM的測試程式，不必變更控制訊號發生程序 可由外部對SDRAM組件直接存取而實行測試。當然對於 測試裝置爲使用發生動作模式指示訊號供給於記憶體直接 本紙張尺度適用中國國家標準（CNS ) ΛΟ.ί格（210X29?公#.) 42 310029 (請先閱讀背面之注意事項再寫本頁) •裝· 、-° 線_ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（43 ) 存取電路4.,.的構成亦可。 發明的效果 如上所述，依本發明爲將同步於對應同步型記憶體之 動作時脈的時脈訊藏.動作之記憶體直、接存取電路設於晶片 上，應於測試模式指示訊號將邏輯電路與記憶體直接存取 電路之一方由選擇器選擇而連接於同步型記憶體的構成， 因此能抑制訊號的參差而由外部以高速並正確的實行對於 同步型記憶體旅測試。 元件符號之說明 — ^----.裝--------訂------：4 (請先閲讀背面之注意事項再填寫本頁) 1,900 半導體積體電路.裝置 ,2,910 SDRAM 2a至2Ua至3g 範點 3,904,912 邏锝m路 4 記憶體直接存取電路 4a，4c，4.e，4g 閂鎖電路 4aa，14a 傳送閘 4ab 至 4a.d，4ga，14b 至 14d 反換器 43又，4&丫,4。&至.如6,4^，4.(^，.141!；问鎖 4 b 訊號分配電路 4ba.至 4bd 緩衝器 4be,4fa 解碼器 4bei，4gb 至 4gi NAND 電路 4bx,4by,4xa至4xc緩衝電路 4f 選擇電路 4f0 至 4f31，5 選擇器 4h 移位器 4ha 至 4hd 移位電路 4he .解碼閂鎖 4hf 至 4hi 三態緩衝器 4j -：e·· 退縮電路 4j0 至 4j7,4jx EXOR電路 4ja AND電路 4xd 解碼/驅動器 7,8抂至811，86&，861)，8?，9汪至96 連接墊 6 連接墊切換電路 902 DRAM組件 906,909 選擇電路 906a，906c，906ck，906r，906w 切換電路 907 測試墊 908 分配電路 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 43 3 獅 10,000

Claims (1)

1. A8 B8 C8 D8 六、申請專利範圍 1. 一種半導體積體電路裝置，爲具備： 同步於時脈訊號實行數據之輸入輸出及取入所供 給之訊號的同步型記億體； 形成於前述同步型記憶镡之同一半導體基板上與 前述同步型記憶體實行數據之授受的邏輯電路； 同步於對應前述時脈訊號之測試時脈訊號將前述 半導體基板外部所供給之包含數據的訊號取入之同步 型記憶體直接存取電路；以及 應答於測試模式指示訊號，選擇前述邏輯電路及前 述同步型記憶體直接存取電路之輸出訊號的一方而供 給於前述同步型記憶體的選擇電路者。 2. 如申請專利範圍第1項的半導體積體電路裝置，其中 前述同步型記憶體直擇存取電路爲包含以不同於 同步前述測試時脈訊號取入前述由外部供給之訊號的 取入定時的定時而傳送同步於前述測試時脈訊號取入 於前述選擇手段之訊號的手段者。 (請先閲讀背面之注意事項再填寫本頁) 訂 -年 3 澧 SMD 導 半 的 項 經濟部中央標準局員工消費合作社印製 含 包 爲 鼴 憶 第記 圍型 範步 利^ 專述 請前 申 如 輸 中號 其訊 ，脈 置時 裝述 路前 霪' 1 於 體步 積同 段 手 的 據 數 之 由r 受於 接步 含同 包並 爲據 更數 路的 電元 取位 存數 接複 直的 體出 憶讀 記體 型憶 步記 元同型 位St步 數前同 複述 出 前 於 中步 其同 ，含 。 置包 者裝爲 段路更 手電路 入體 Ϊ 獨 取積 數導 之半ϊδ 入的直 二體 其3憶 將第記 號圍型 訊範步 脈 U 同 時專述 試請前 測申 述如 310029 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） A8 B8 C8 D8 六、申請專利範圍 前述測試時脈訊號傳送由外部供給之位址訊號的位址 傳送手段，以及 依據由前述位址傳送手段的位址而自前述數據取 入手段之複數位元之數據選擇預定數之位元的數據之 數據選擇手段者。 5. 如申請專利範圍第4項的半導體積體電路裝置，其中 前述位址傳送手段爲包含將數據讀出指示的施加 時所供給的位址訊號，於供給前述數據讀出指示於前述 同步型記憶體至其輸出有效數據所需要之對應於時脈 周期的期間，由實行同步於前述測試時脈訊號的傳送動 作而延遲其供給至前述數據選擇手段的移位電路者。 6. 如申請專利範圍第1項的半導體積體電路裝置，其中 前述同步型記憶體包含於數據讀出時输出複數位 元之數據的手段， 前述同步型記憶體直接存取電路更爲包含同步於 前述測試诗脈訊號用以冏鎖由前述同步型記憶體讀出 之複數位元的數據之數據閂鎖手段，及 經濟部t央標準局員工消費合作社印製 (請先閎讀背面之注意事項再填寫本頁) 使用與前述數據閂鎖手段之數據閂鎖爲相同的定 時將所供給的位址訊號予以閂鎖的位址閂鎖，以及 依據前述位址閂鎖所閂鎖的位址訊號由前述數據 閂鎖手段所閂鎖的數據選擇預定數之位元的數據之數 據選擇手段者。 7. 如申請專利範圍第4項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路更爲具備同步於 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 45 310029 六、申請專利範圍 俞述測試時脈訊號將前述數據達擇手段所選擇的數據 輸出於外部的輸出傳_手段者。 8. 如申請專利範圍第1項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路更爲具備介由預 定的連接摯以時分割多重化供給之位址訊號分離爲行 位址訊號及列位址訊號之分離手段，又 前述同步型記惲體爲含有介由前述選擇手段用以 並列的接受前述分離之行位址訊骑及列位址訊號之互 爲分別而設的行位址輸人節點及列位址輸入節點者。 9. 如申請專利範圍第8項的半導體積體電路裝置，其中 前述p位址訊號的位元數比前述列位址訊骑爲多， 並且前述同步型記憶镡於數據讀出時爲輸出複數位元 的數據，以及 前述預定的連接墊爲包含接受前述列位址訊號的 第1墊，及接受由前述複數位元的數據中用以選擇預定 數之位元的數據之數據位址訊號的第2墊，前述第1及 第2墊爲並列的接受前述行位址訊號之不同位元者》 經濟部中央標準局員工消費合作社印製 4 0 ·如申請專，利範圍第9項的半雩體積體電路裝置，其中 前述預定的連接墊更含有接受於數據寫入時，指示 對於寫入數據施加遮辱之位元的遮膜指示位元的連接 墊，及 前述同步型記憶體直接存取電路更含有由供給於 前述預定的連接墊的訊號中分離出前述遮膜指示位元 的手段者。 310029 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210 X 297公趋） 經濟部中央標準局員工消費合作社印製 A8 B8 C8 ---______-六、申請專利範圍 11. 如申請專利範圍第10項的半導體積體電路裝置，其中 前述第2墊爲接受前述遮膜指示位元者。 12. 如申請專利範圍第3項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路更鴦具備將自前 述數據取入手段的複數位元的數據退縮爲1位元數據 而同步於前述測試時脈訊號將其輸出的手段者。 13·如申請專利範圍第1項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路含有接受由外部 供給之複數位元的寫入數據以作成比所接受寫入數據 之位元數更多位元數之測試寫入數據而同步於前述測 試時脈訊號傳送的手段； 前述同步型記憶體爲含有並列的接受前述測試寫 入數據之位元的寫入數據輸入節點者。 14. 如申請專利範圍第10項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路更含有依據由外 部之控制訊號而無關於前述遮膜指示位元將全部數據 位元設定爲寫入許可狀態的手段者。 15. 如申請專利範圍第6項的半導體積體電路裝置，其中 前述同步型記憶體直接存取電路更爲具備同步於 前述測試時脈訊號將前述數據選擇手段所選擇的數據 輸出於外部的輸出傳送手段者。 本紙張尺度適用中國國家標準（CNS ) Λ4规格（210X297公釐） 47 310029 (請先聞讀背面之注意事項再填寫本頁) -裝· ,1T —It— _