JP2000163965A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000163965A
JP2000163965A JP10337799A JP33779998A JP2000163965A JP 2000163965 A JP2000163965 A JP 2000163965A JP 10337799 A JP10337799 A JP 10337799A JP 33779998 A JP33779998 A JP 33779998A JP 2000163965 A JP2000163965 A JP 2000163965A
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clock signal
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Tsukasa Oishi
司 大石
Masatoshi Ishikawa
正敏 石川
Shigeki Tomishima
茂樹 冨嶋
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Abstract

(57)【要約】 【課題】 システムの動作モードに合わせて、書込み動
作時のレイテンシを変更可能な同期型半導体記憶装置を
提供する。 【解決手段】 同期型半導体記憶装置１０００は、書込
み動作時に、シングルデータレートＳＤＲＡＭ動作モー
ドでは、外部クロック信号に同期して生成されたライト
クロックＷＣＬＫをシフトさせずに生成した列選択信号
によりメモリセル列の選択を行う。ダブルデータレート
ＳＤＲＡＭ動作モードでは、外部クロック信号に同期し
て生成されたライトクロックＷＣＬＫを選択されたクロ
ック分だけシフトして生成した列選択信号によりメモリ
セル列の選択を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、外部クロック信号に同期して動作する同
期型半導体記憶装置のデータ入出力部の構成に関する。
【０００２】
【従来の技術】近年のマイクロプロセッサ（以下、ＭＰ
Ｕと称す）の動作速度の向上に伴い、主記憶装置として
用いられるダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭと称す）等の高速アクセスを実現するため
に、クロック信号に同期して動作する同期型ＤＲＡＭ
（シンクロナスＤＲＡＭ：以下、ＳＤＲＡＭと称す）等
が用いられている。
【０００３】このような、ＳＤＲＡＭ等の内部動作の制
御は、ロウ系動作およびコラム系動作に分割して制御さ
れる。
【０００４】一方、ＳＤＲＡＭにおいては、一層の高速
動作を可能とするために、メモリセルアレイを互いに独
立動作が可能なバンクに分割した、バンク構成が用いら
れている。すなわち、各バンクごとに、その動作は、ロ
ウ系動作およびコラム系動作について独立に制御されて
いる。
【０００５】
【発明が解決しようとする課題】しかしながら、半導体
記憶装置に対しては、その使用されるシステムによって
は、より一層の高速動作が要求されている。
【０００６】一方で、システムによっては、それほどの
高速動作が要求されない場合も存在する。したがって、
上述したような最高の速度を要求されるシステムに対応
して設計されたＳＤＲＡＭを、それよりも低い動作周波
数が許されるシステムにおいて使用する場合、最高動作
のスペックのまま動作させることは、消費電力の観点等
から望ましくはない。
【０００７】また、システムによっては、システム全体
としての同期動作の仕方として、コントローラ側からの
み同期動作のための基準クロック信号が出力される場合
（ユニディレクショナル）と、システムを構成するコン
トロール装置や、半導体記憶装置のそれぞれに対して、
平等に同期クロック信号が配分される構成となっている
場合（バイディレクショナル）も存在する。
【０００８】したがって、上記２つの場合において、ク
ロック信号のスキューの影響等を考慮すると、より高速
動作を行なうためには、ＳＤＲＡＭ自体の動作モードを
変更することが必要となる場合がある。
【０００９】このような場合に、それぞれの特定用途に
応じて設計を行なうこととすると、その設計や製造に必
要となるコストも上昇する。
【００１０】また、上述したとおり、ＤＲＡＭのスルー
プットの高速化がシステムの性能向上の課題となってい
ることに伴い、それまでＤＲＡＭの主流であったＥＤＯ
方式に代わって、外部から入力されたクロックに同期し
てデータの入出力を行なうＳＤＲＡＭが主流になってい
る。
【００１１】このＳＤＲＡＭ方式では、外部から入力さ
れるクロックの立上がりエッジに同期してデータ、アド
レス、各種コマンドをチップに入力し、メモリチップ内
部の処理も一部クロックに同期して行ない、出力も外部
クロックのエッジに同期して出力される。
【００１２】ところが、画像データ等のように大量のデ
ータを高速に扱う用途に用いられるシステムでは、さら
に高いスループットが必要であることが指摘されてい
る。
【００１３】そのため、新たなＤＲＡＭの入出力方式と
して、外部からデータ用のストローブクロックを与え、
その立上がりと立下がりの両方のエッジに同期してデー
タを入力し、また内部からデータ出力に同期させたスト
ローブクロックを送るダブルデータレート・シンクロナ
スＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭ）と呼ばれる方
式が提案された。
【００１４】ＤＤＲ−ＳＤＲＡＭの一方式のブロック図
を図４８に示す。この図では、１つのデータ入出力端子
によるデータ入出力のみについて示してある。
【００１５】データの書込時は、パッド９０００からス
トローブクロックに同期して入力されたデータは、入力
バッファを経由して、一旦入力レジスタに保持される。
このとき、クロックの立上がりに入ったデータとクロッ
クの立下がり入ったデータは、別々の入力レジスタ９０
０２，９００３に保持される。
【００１６】アドレスの偶奇により入力制御回路がデー
タバスとレジスタの接続スイッチ９００４を切換える。
【００１７】データストローブクロックのレイテンシ
後、クロックに同期してデータは内部のデータバスに出
力される。データストローブのレイテンシは、通常２ク
ロックとられる。メモリアレイは、アドレスの偶奇によ
り分けられ、それぞれ対応するデータバスからデータを
受取り、対応するメモリセルにデータが格納される。デ
ータが連続して書込まれる場合は、アドレスカウンタ９
００６と９００７が必要なアドレスを発生し、メモリア
レイに送る。
【００１８】このとき、アドレスカウンタ９００６と９
００７は、対応するメモリアレイが偶数アドレスである
か奇数アドレスであるかにより、発生させるパターンが
異なる。
【００１９】一方、データの読出時は、アドレスカウン
タ９００６と９００７からメモリアレイに送られたアド
レスにより、対応するメモリセルを読出し、データバス
に出力する。
【００２０】出力制御回路９００８は、アドレスが偶数
であるか奇数であるかによりデータバスと出力レジスタ
の接続を変更し、一旦データをレジスタに格納する。設
定されたレイテンシに合わせて、出力制御回路は出力側
のスイッチ１０１２を切換え、クロックの立上がりエッ
ジと立下がりエッジに同期して出力レジスタ９００９と
９０１０にラッチされているデータを交互に出力する。
【００２１】以上のようなシステムでは、シングルデー
タレートのＳＤＲＡＭ（以下、ＳＤＲ−ＤＲＡＭ）と、
ＤＤＲ−ＳＤＲＡＭでは、チップ内部動作に類似点が多
いものの、出力方式の違いによって、別個のチップを作
製することが必要であった。
【００２２】さらに、上述したようなＤＤＲ−ＳＤＲＡ
Ｍの動作モードよっては、書込まれたデータを、その直
後の読出動作により外部へ読出すというような場合も存
在する。この場合、一旦メモリセルアレイに書込まれた
データを、外部からのアドレス信号に応じて、再びメモ
リセルにアクセスすることにより読出していたのでは、
データ出力の効率が悪いという問題があった。
【００２３】本発明は、上記のような問題点を解決する
ためになされたものであって、システムの要求に応じ
て、外部クロック信号に対するチップ動作のマージンを
柔軟に調整することが可能な同期型半導体記憶装置を提
供することである。
【００２４】したがってこの発明のさらに他の目的は、
シングルデータレートＳＤＲＡＭとダブルデータレート
ＳＤＲＡＭを同一チップで実現することが可能な同期型
半導体記憶装置を提供することである。
【００２５】したがってこの発明のさらに他の目的は、
チップ面積を増大させることなく、データ書込からデー
タ読出までの高速化および回路動作の効率化を図ること
が可能な同期型半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】請求項１記載の同期型半
導体記憶装置は、外部クロック信号に同期して、アドレ
ス信号および制御信号を取りこむ同期型半導体記憶装置
であって、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、外部クロック信号に同期し、か
つ外部クロック信号よりも周波数の高い第１の内部クロ
ック信号を出力する第１の内部同期信号発生回路と、外
部クロック信号に同期した第２の内部クロック信号を出
力する第２の内部同期信号発生回路と、第２の内部クロ
ック信号に同期して、アドレス信号および制御信号を取
りこむ制御信号入力回路と、アドレス信号に応じてメモ
リセルを選択するメモリセル選択回路と、メモリセルへ
の書込みデータが与えられる複数のデータ入出力ノード
と、選択回路により選択されたメモリセルとデータ入出
力ノードとの間に設けられ、書込みデータを授受するイ
ンターフェース回路とを備え、インターフェース回路
は、第１の動作モードにおいては、第２の内部クロック
信号に同期して、複数のデータ入出力ノードの各々から
書込みデータの取りこみを行い、第２の動作モードにお
いては、第１の内部クロック信号に同期して、複数のデ
ータ入出力ノードの各々から書込みデータの取りこみを
行うデータ入出力回路を含み、選択されたメモリセル列
に書込みデータ選択的に与えるゲート回路と、第１の動
作モードであるか第２の動作モードであるかに応じて、
制御信号により書込み動作が指示されてからゲート回路
を活性化するまでのタイミングを可変とする書込みタイ
ミング制御回路とをさらに備える。
【００２７】請求項２記載の同期型半導体記憶装置は、
請求項１記載の同期型半導体記憶装置の構成に加えて、
データの書込みモードにおいて、複数のデータ入出力ノ
ードに与えられた書込みデータのうち、選択された書込
みデータのメモリセルへの書込みを禁止する手段をさら
に備える。
【００２８】請求項３記載の同期型半導体記憶装置は、
請求項２記載の同期型半導体記憶装置の構成に加えて、
前記書込制御回路は、前記第２の内部クロック信号をう
けて所定のクロック数だけ遅延させて、前記メモリセル
への書込み動作を制御するための書込クロックを生成す
るクロックシフト回路を含み、前記クロックシフト回路
は、前記第２の内部クロック信号を受ける第１の内部シ
フト回路と、前記第１の内部シフト回路に直列に接続さ
れ、前記書込クロックを生成するタイミングを決定する
信号を出力する第２の内部シフト回路とを有し、前記第
１の内部シフト回路の出力に応じて、書込禁止動作を制
御するマスククロック信号を生成するタイミングを決定
するタイミング制御回路をさらに含む。
【００２９】請求項４記載の同期型半導体記憶装置は、
外部クロック信号に同期して、アドレス信号および制御
信号を取りこむ同期型半導体記憶装置であって、同期型
半導体記憶装置の動作を制御する制御回路と、行列状に
配置される複数のメモリセルを有するメモリセルアレイ
と、外部クロック信号に同期した第１の内部クロック信
号を出力する第１の内部同期信号発生回路と、アドレス
信号および制御信号を取りこむ制御信号入力回路と、ア
ドレス信号に応じてメモリセルを選択するメモリセル選
択回路と、メモリセルが授受するデータが与えられる複
数のデータ入出力ノードと、選択回路により選択された
メモリセルとデータ入出力ノードとの間にそれぞれ設け
られ、書込みデータを授受する複数のインターフェース
回路とを備え、各インターフェース回路は、制御回路に
制御されて、対応する入出力ノードに時系列として与え
られる複数個のデータを第１の内部クロック信号に同期
して取りこみ保持した上で、選択されたメモリセルに並
列データとして与える第１のラッチ回路と、制御回路に
制御されて、選択されたメモリセルから読み出された複
数個のデータを取りこみ保持し、第１の内部クロック信
号に同期して時系列データに変換して、対応する入出力
ノードに与える第２のラッチ回路と、書込み動作におい
て制御回路に制御されて、第１のラッチ回路に保持され
るデータを第２のラッチ回路に転送する転送回路とを含
み、制御回路は、読出動作が指示され、かつ読出アドレ
スが与えられた場合、直前に行った読出動作および書込
み動作のいずれかにおいて与えられたアドレスと読出ア
ドレスとが一致するときは、第２のラッチ回路に保持さ
れている転送されたデータを第１の内部クロック信号に
同期して時系列データに変換して、対応する入出力ノー
ドに与えさせる。
【００３０】請求項５記載の同期型半導体記憶装置は、
請求項４記載の同期型半導体記憶装置の構成に加えて、
第１の内部クロック信号は、外部クロック信号の２倍の
周波数を有し、外部クロック信号に同期し、外部クロッ
ク信号と同じ周波数を有する第２の内部クロック信号を
出力する第２の内部同期信号発生回路をさらに備え、第
１のラッチ回路は、制御回路に制御されて、複数個のデ
ータを第２の内部クロック信号に同期して、選択された
メモリセルに並列データとして与え、第２のラッチ回路
は、制御回路に制御されて、第２の内部クロック信号に
同期して選択されたメモリセルから読み出された複数個
のデータを取りこみ保持する。
【００３１】請求項６記載の同期型半導体記憶装置は、
請求項５記載の同期型半導体記憶装置の構成に加えて、
第１のラッチ回路は、対応する入出力ノードに時系列と
して与えられる複数個のデータをそれぞれ保持するため
の複数の第１の記憶回路と、対応する入出力ノードと複
数の第１の記憶回路との間に設けられ、時系列として与
えられる複数個のデータを第１の内部クロック信号に同
期して対応する第１の記憶回路に与える複数の第１のス
イッチ回路と、メモリセルと複数の第１の記憶回路との
間に設けられ、複数個のデータを第２の内部クロック信
号に同期して選択されたメモリセルに与える複数の第２
のスイッチ回路とを含み、第２のラッチ回路は、選択さ
れたメモリセルから読み出された複数個のデータをそれ
ぞれ保持するための複数の第２の記憶回路と、メモリセ
ルと複数の第２の記憶回路との間に設けられ、複数個の
データを第２の内部クロック信号に同期して選択された
メモリセルから読み出された複数個のデータを複数の第
３のスイッチ回路と、対応する入出力ノードと複数の第
２の記憶回路との間に設けられ、メモリセルから読み出
された複数個のデータを第１の内部クロック信号に同期
して時系列データとして対応する入出力ノードに与える
複数の第４のスイッチ回路とを含む。
【００３２】請求項７記載の同期型半導体記憶装置は、
外部クロック信号に同期して、アドレス信号および制御
信号を取りこむ同期型半導体記憶装置であって、行列状
に配置される複数のメモリセルを有するメモリセルアレ
イと、外部クロック信号に同期した第１の内部クロック
信号を出力する第１の内部同期信号発生回路と、アドレ
ス信号および制御信号を取りこむ制御信号入力回路と、
アドレス信号に応じてメモリセルを選択するメモリセル
選択回路と、メモリセルが授受するデータが与えられる
複数のデータ入出力ノードと、選択回路により選択され
たメモリセルとデータ入出力ノードとの間にそれぞれ設
けられ、書込みデータを授受する複数のインターフェー
ス回路とを備え、各インターフェース回路は、制御回路
に制御されて、対応する入出力ノードに時系列として与
えられるｍ個（ｍ：自然数）の書込みデータを第１の内
部クロック信号に同期して取りこみ保持した上で、選択
されたメモリセルにｎ個ずつ（ｎ：自然数）のｐ組
（ｐ：自然数）の並列データとして与えるラッチ回路を
含み、同期型半導体記憶装置の動作を制御する制御回路
をさらに備え、制御回路は、選択されたメモリセルを示
すアドレス信号を保持するアドレス保持回路を含み、ｐ
組の書込みデータのうち少なくとも最後の１組の並列デ
ータを、アドレス保持回路に保持されたアドレス信号に
応じて、所定の制御信号が与えられまで待機して選択さ
れたメモリセル与えるようにラッチ回路を制御する。
【００３３】請求項８記載の同期型半導体記憶装置は、
請求項７記載の同期型半導体記憶装置の構成に加えて、
第１の内部クロック信号は、外部クロック信号の２倍の
周波数を有し、外部クロック信号に同期し、外部クロッ
ク信号と同じ周波数を有する第２の内部クロック信号を
出力する第２の内部同期信号発生回路をさらに備え、ラ
ッチ回路は、制御回路に制御されて、複数個のデータを
第２の内部クロック信号に同期して、選択されたメモリ
セルに並列データとして与える。
【００３４】請求項９記載の同期型半導体記憶装置は、
互いに相補な第１および第２の外部クロック信号に基づ
いて、アドレス信号および制御信号を取りこむ同期型半
導体記憶装置であって、行列状に配置される複数のメモ
リセルを有するメモリセルアレイを備え、前記メモリセ
ルアレイは、複数のメモリセルブロックを含み、前記第
１および第２の外部クロック信号に同期して前記同期型
半導体記憶装の動作を制御する制御回路と、前記メモリ
セルブロックにそれぞれ対応して設けられ、前記アドレ
ス信号に応じて複数のメモリセルを一括して選択するメ
モリセル選択回路と、前記メモリセルからの読出データ
データが与えられる複数のデータ入出力ノードと、前記
メモリセル選択回路により選択されたメモリセルと前記
データ入出力ノードとの間に設けられ、前記読出データ
を授受するインターフェース回路とをさらに備え、前記
インターフェース回路は、前記メモリセルブロックの対
にそれぞれ対応して設けられ、前記複数のメモリセルか
らの読出データを保持する複数の保持回路対と、第１の
動作モードにおいては、前記第１および第２の外部クロ
ック信号の活性化エッジに同期して、前記保持回路対に
保持された読出データを対応するデータ入出力ノードの
各々へ交互に与え、第２の動作モードにおいては、前記
第１および第２の外部クロック信号のいずれか一方に同
期して、前記保持回路対のいずれか一方に保持された読
出データを対応するデータ入出力ノードの各々へ与える
データ入出力回路を含む。
【００３５】請求項１０記載の同期型半導体記憶装置
は、請求項９記載の同期型半導体記憶装置の構成に加え
て、前記メモリセル選択回路は、前記第１の外部クロッ
ク信号に同期して動作し、前記データ入出力回路は、前
記第２の外部クロック信号に同期して動作する。
【００３６】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の同期型半導体記憶装置１０００の構成
を示す概略ブロック図である。
【００３７】ＳＤＲＡＭ１０００は、外部から与えられ
る相補なクロック信号ｅｘｔ．ＣＬＫおよびｅｘｔ．／
ＣＬＫを受ける外部クロック信号入力端子１００２と、
外部クロック端子１００２に与えられたクロック信号を
バッファ処理するクロック入力バッファ１５０および１
５２と、クロックバッファ１５０および１５２の出力を
受けて、第１の内部クロック信号ｉｎｔ．ＣＬＫ１およ
び第２の内部クロック信号ｉｎｔ．ＣＬＫ２を生成する
内部制御クロック信号生成回路１００８と、外部制御信
号入力端子１０１０を介して与えられる外部制御信号
を、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に応じて
動作する入力バッファ１０１２〜１０２０を介して受け
るモードデコーダ１０２２とを備える。
【００３８】内部制御信号入力端子１０１０には、信号
ＣＫＥと、チップセレクト信号／ＣＳと、行アドレスス
トローブ信号／ＲＡＳと、列アドレスストローブ信号／
ＣＡＳと書込制御信号／ＷＥと、データマスク信号ＤＭ
０〜ＤＭ３が与えられる。
【００３９】信号ＣＫＥは、チップへの制御信号の入力
を可能とすることを指示するための信号であり、この信
号が活性化されないと、制御信号の入力が許可されずチ
ップとして動作しない。
【００４０】信号／ＣＳは、コマンド信号が入力されて
いるか否かを識別するための信号であり、この信号が活
性化している状態（“Ｌ”レベル）において、クロック
信号の立上がりのエッジにおいて、他の制御信号のレベ
ルの組合せに応じてコマンドの識別が行なわれる。
【００４１】信号／ＲＡＳは、行系回路の動作を指示す
るための信号であり、信号／ＣＡＳは列系回路の動作の
活性化を指示するための信号である。信号／ＷＥは、書
込動作あるいは読出動作の識別をするための信号であ
る。
【００４２】信号ＤＭ０〜ＤＭ３は、それぞれ対応する
データ入出力端子ＤＱ０〜ＤＱ７、ＤＱ８〜ＤＱ１５、
ＤＱ１６〜ＤＱ２３、ＤＱ２４からＤＱ３１に対するデ
ータ授受のマスク動作を指示する信号である。
【００４３】モードデコーダ１０２２は、これら外部制
御信号に応じて、ＳＤＲＡＭ１０００の内部回路の動作
を制御するための内部制御信号を出力する。モードデコ
ーダ１０２２は、たとえば内部制御信号として、信号Ｒ
ＯＷＡ、信号ＣＯＬＡ、信号ＡＣＤ、信号ＰＣ、信号Ｒ
ＥＡＤ、信号ＷＲＩＤＥ、信号ＡＰＣおよび信号ＳＲを
出力する。信号ＲＯＷＡは、ロウ系のアクセスが行なわ
れることを示す信号であり、信号ＣＯＬＡはコラム系ア
クセスが行なわれることを示す信号であり、信号ＡＣＴ
はワード線の活性化を指示する信号である。
【００４４】信号ＰＣはプリチャージ動作を指示して、
行系の回路動作の終了を指示する信号である。信号ＲＥ
ＡＤは列系の回路に対して読出動作を指示するための信
号であり、信号ＷＲＩＴＥは列系の回路に対して書込動
作を指示するための信号である。
【００４５】信号ＡＰＣはオートプリチャージ動作を指
示する信号であり、オートプリチャージ動作が指定され
ると、バーストサイクルの終了とともに、プリチャージ
動作が自動的に開始される。信号ＳＲはセルフリフレッ
シュ動作を指示するための信号であり、セルフリフレッ
シュ動作が開始されると、セルフリフレッシュタイマが
動作し、一定時間が経過すると、ワード線を活性化させ
て、リフレッシュ動作を開始する。
【００４６】ＳＤＲＡＭ１０００は、さらに、セルフリ
フレッシュモードが信号ＳＲにより指定されると、動作
を開始し、一定時間が経過するとワード線の活性化、す
なわちリフレッシュ動作の開始を指示するためのセルフ
リフレッシュタイマ１０５４と、セルフリフレッシュタ
イマ１０５４からの指示に従って、リフレッシュ動作を
行なうアドレスを発生するためのリフレッシュカウンタ
１０５６を含む。
【００４７】ＳＤＲＡＭ１０００は、さらに、入力信号
の“Ｈ”レベルまたは“Ｌ”レベルの判定の基準となる
信号ＶＲＥＦを受ける参照電位入力端子１０２２と、ア
ドレス信号入力端子１０３０を介して与えられるアドレ
ス信号と、上述した外部制御信号との組合せに応じて、
所定の動作モードに対する情報、たとえばバースト長に
対するデータや、後に説明するようなシングルデータレ
ート動作およびダブルデータレート動作のいずれが指定
されているかに関する情報を保持するモードレジスタ１
０４６と、第２の内部クロック信号ｉｎｔ．ＣＬＫ２に
応じて動作するアドレス信号入力バッファ１０３２〜１
０３８を介してアドレス信号を受けて、行アドレスが入
力されるタイミングにおいて、入力された行アドレスを
保持するロウアドレスラッチ１０４８と、アドレス信号
Ａ０〜Ａ１２を受けて、列アドレスが入力されるタイミ
ングにおいてこの列アドレスを保持するコラムアドレス
ラッチ１０５０と、リフレッシュアドレスカウンタ１０
５６からの出力とロウアドレスラッチ１０４８からの出
力とを受けて、通常動作においてはロウアドレスラッチ
１０４８からの出力を、セルフリフレッシュ動作中はリ
フレッシュアドレスカウンタ１０５６からの出力を選択
して出力するマルチプレクサ１０５８と、マルチプレク
サ１０５８からの出力を受けて行アドレスをプリデコー
ドするためのロウプリデコーダ１０６２と、コラムアド
レスラッチ１０５０に保持された列アドレスを基準とし
て、モードレジスタ１０４６からのバースト長のデータ
に応じて内部列アドレスを生成するバーストアドレスカ
ウンタ１０６０と、バーストアドレスカウンタ１０６０
の出力を受けて、対応する列アドレスのプリデコードを
行なうコラムプリデコーダ１０６４と、アドレス入力端
子に与えられるバンクアドレスＢＡ０〜ＢＡ２を、内部
クロック信号ｉｎｔ．ＣＬＫ２に応じて動作する入力バ
ッファ１０４０〜１０４４を介して受け、指定されたバ
ンクアドレス値を保持するバンクアドレスラッチ１０５
２と、バンクアドレスラッチ１０５２の出力を受けて、
バンクアドレスをデコードするバンクデコーダ１０６６
とを備える。
【００４８】なお、アドレス信号入力端子１０３０に与
えられるアドレス信号は、モードレジスタへの動作モー
ド情報の書込を行なう際に、その何ビットかの組合せに
よって、モードレジスタ中にデータを書込むためにも用
いられる。たとえば、バースト長のＢＬや、ＣＡＳレイ
テンシＣＬの値などの設定が、アドレス信号の所定のビ
ット数の組合せにより指定される。
【００４９】また、バンクアドレス信号ＢＡ０〜ＢＡ２
は、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいてアクセスバンクを指示する。すなわ
ち、ロウ系のアクセス時、およびコラム系のアクセス時
のそれぞれにおいて、アドレス信号入力端子１０３０に
与えられたバンクアドレス信号ＢＬＡ０〜ＢＬＡ２は、
バンクアドレスラッチ１０５２に取込まれた後、バンク
デコーダ１０６６によりデコードされた後、各メモリア
レイブロック（バンク）に伝達される。
【００５０】ＳＤＲＡＭ１０００は、さらに、それぞれ
が読出／書込動作を独立に行なうことが可能な単位であ
るバンク０〜バンク１５として動作するメモリアレイブ
ロック１００ａ〜１００ｐと、バンクデコーダ１０６６
からの出力およびロウプリデコーダ１０６２からの出力
に応じて、対応するバンク中の行（ワード線）を選択す
るためのロウデコーダ１１０２、１１１２および１１２
２と、コラムプリデコーダ１０６４からの出力に応じて
対応するバンク中の列（ビット線対）を選択するための
コラムデコーダ１１０４、１１１４および１１２４と、
読出動作においては選択されたバンク中の選択されたメ
モリセルから読出されたデータをグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏに与え、書込動作においては、バスＧ−Ｉ／
Ｏにより伝達された書込データを対応するバンクに与え
るＩ／Ｏポート１１０６、１１１６および１１２６と、
書込動作において、外部から与えられた書込データを保
持し、バーストＧ−Ｉ／Ｏに与え、読出動作において、
バスＧ−Ｉ／Ｏにより伝達された読出データを保持する
データ入出力回路１０８６と、データ入出力回路１０８
６とデータ入出力端子１０７０との間で入出力データＤ
Ｑ０〜ＤＱ３１のやり取りを行なうための双方向入出力
バッファ１０７２〜１０８２とを含む。
【００５１】コラムデコーダ１１０４，１１１４および
１１２４やＩ／Ｏポート１１０６，１１１６および１１
２６の動作は、内部クロック信号ｉｎｔ．ＣＬＫ２をも
とに、タイミング制御回路１０９０により生成されるラ
イトクロック信号ＷＣＬＫやリードクロック信号ＲＣＬ
Ｋに同期して行われる。
【００５２】双方向入出力バッファ１０７２〜１０８２
は、後に説明するようにモードレジスタ１０４６に保持
された動作モードデータに応じて、ダブルデータレート
ＳＤＲＡＭ（以下、ＤＤＲ−ＳＤＲＡＭと称す）動作モ
ードでは、たとえば第１の内部クロック信号ｉｎｔ．Ｃ
ＬＫ１に同期して、シングルデータレートＳＤＲＡＭ
（以下、ＳＤＲ−ＳＤＲＡＭと称す）動作モードでは第
２の内部クロック信号ｉｎｔ．ＣＬＫ２に同期して動作
する。
【００５３】入出力端子１０６８に対して双方向入出力
バッファ１０６９を介して授受される信号ＱＳ０〜ＱＳ
３は、それぞれ対応するデータ入出力端子ＤＱ０〜ＤＱ
７、ＤＱ８〜ＤＱ１５、ＤＱ１６〜ＤＱ２３、ＤＱ２４
からＤＱ３１のデータ授受のタイミングを示す信号であ
る。
【００５４】後に説明するＳＤＲ−ＳＤＲＡＭ動作モー
ドでは、信号信号ＱＳ０〜ＱＳ３を信号ＱＳと総称し、
ＤＤＲ−ＳＤＲＡＭ動作モードでは、信号信号ＱＳ０〜
ＱＳ３を信号ＤＱＳと総称する。
【００５５】図２は、図１に示したＳＤＲＡＭ１０００
のシングルデータレート動作を説明するためのタイミン
グチャートである。
【００５６】図２では、バースト長が８で、リード動作
のＣＡＳレイテンシが３の場合の動作を説明する。
【００５７】［ＳＤＲ−ＳＤＲＡＭモードでの書込動
作］時刻ｔ０において、外部クロック信号ｅｘｔ．ＣＬ
Ｋの立上がり時点において、信号／ＣＳ、信号／ＲＡＳ
が活性状態（“Ｌ”レベル）であって、活性化されるバ
ンクアドレスが指定されることで、対応するバンクの動
作が活性化される。
【００５８】また、時刻ｔ０において与えられたアドレ
ス信号に応じて、対応する行の選択動作が行なわれる。
【００５９】続いて、時刻ｔ１における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりの時点で、信号／ＣＳ、信
号／ＣＡＳおよび信号／ＷＥが活性状態（“Ｌ”レベ
ル）であることに応じて、書込動作が指定される。時刻
ｔ１において与えられるアドレス信号に応じて、連続し
たデータの書込（バーストライト動作）が行なわれる。
すなわち、ＳＤＲＡＭ１０００内における書込動作を指
示する信号ＷＲＩＴＥが活性状態（“Ｈ”レベル）とな
るとともに、バーストアドレスカウンタ１０６０から指
定されたバースト長に応じた内部アドレスｉｎｔ．ＡＤ
Ｄが出力される。
【００６０】これに応じて、時刻ｔ１においてデータ入
出力端子ＤＱ（以下、データ入出力端子１０７０中の任
意の１つをデータ入出力端子ＤＱと呼ぶ）に与えられた
書込データは、ＳＤＲＡＭ１０００内のデータ入出力回
路１０８６中にラッチされ、グローバルＩ／ＯバスＤ／
Ｉ／Ｏを介して、選択されたメモリアレイブロックまで
伝達される。
【００６１】メモリアレイブロック中のＩ／Ｏ線対Ｍ−
Ｉ／Ｏを介して伝達された書込データは、ＳＤＲＡＭ１
０００中において生成される書込クロック信号ＷＣＬＫ
に応じて、内部アドレス信号ｉｎｔ．ＡＤＤにより選択
されたメモリセル列に対応する列選択信号ＹＳが活性化
することで、時刻ｔ２において、ビット線対ＢＬへと伝
達される。
【００６２】これに応じて、選択されたメモリセルへの
データの書込が行なわれる。以下、同様にして、順次、
時刻ｔ３〜ｔ９においてデータ入出力端子ＤＱに与えら
れるデータが、順次選択されたメモリセルへと書込まれ
る。
【００６３】［ＳＤＲ−ＳＤＲＡＭ動作モードでの読出
動作］一方、読出動作においては、時刻ｔ１０における
外部クロック信号ｅｘｔ．ＣＬＫの立上がりの位置にお
いて、信号／ＣＳおよび信号／ＲＡＳが活性化すること
で、バンクアドレス信号により選択されたバンクが活性
化される。
【００６４】さらに、時刻ｔ１０において与えられたア
ドレス信号に応じて、対応する行の選択動作が行なわれ
る。
【００６５】続いて、時刻ｔ１１における外部クロック
信号ｅｘｔ．ＣＬＫの立上がりにおいて、信号／ＣＳお
よび信号／ＣＡＳが活性状態（“Ｌ”レベル）であるこ
とに応じて、読出動作が指定され、時刻ｔ１１において
与えられるアドレス信号により、対応する列の選択動作
が行なわれる。この時刻ｔ１１において与えられたアド
レス信号に応じて、バーストアドレスカウンタ１０６０
は、指定されたバースト長＝８に対応するバーストアド
レスを順次出力する。
【００６６】ＳＤＲＡＭ１０００中において生成される
読出クロック信号ＲＣＬＫに応答して、対応するメモリ
セルの選択が行なわれ、読出データがＩ／Ｏ線対Ｍ−Ｉ
／ＯおよびグローバルＩ／ＯバスＧ−Ｉ／Ｏを介して、
データ入出力回路１０８６まで読出されて保持される。
時刻ｔ１１において与えられた列アドレスに対応する読
出データは、それよりも３クロック後の時刻ｔ１４にお
いて、データ入出力端子ＤＱに対して出力される。
【００６７】以下、同様にして、バーストアドレスカウ
ンタ１０６０により指定されるバーストアドレスから読
出されたデータが、順次時刻ｔ１５〜時刻ｔ２１（図示
せず）において、データ入出力端子ＤＱに与えられる。
【００６８】図３は、図１に示したＳＤＲＡＭ１０００
のダブルデータレート動作の概略を説明するためのタイ
ミングチャートである。
【００６９】図３においては、バースト長が８で、リー
ド動作のＣＡＳレイテンシが２の場合の動作を説明す
る。
【００７０】ここで、バースト長が８、リード時のＣＡ
Ｓレイテンシが２の場合を示している。ＣＡＳレイテン
シが２とは、コマンド入力後２クロック目にデータ出力
が開始されることを意味する。
【００７１】［ＤＤＲ−ＳＤＲＡＭモードでの書込動
作］図３を参照して、時刻ｔ０における外部クロック信
号ｅｘｔ．ＣＬＫの立上がりのエッジにおいて、信号／
ＣＳおよび信号／ＲＡＳが活性状態であることに応じ
て、ＳＤＲＡＭの活性化が指示される 時刻ｔ０において、行アドレスおよびバンクアドレスの
取込が行なわれ、ロウアドレスラッチ１０４８およびバ
ンクアドレスラッチ１０５２中に保持される。
【００７２】続いて、時刻ｔ１において内部クロック信
号ｉｎｔ．ＣＬＫの活性化のエッジで信号／ＣＳ、信号
／ＣＡＳおよび信号／ＷＥが活性状態であることに応じ
て書込動作が指定される。このとき、列アドレスも入力
されコラムアドレスラッチ１０５０がその値を保持す
る。このとき、バーストライトの動作モードを設定する
ことで、次のサイクル以降での書込作業はバーストアド
レスカウンタ１０６０により、ＳＤＲＡＭ１０００内部
において自動的にコラムアドレスをインクリメントさせ
ながら進行することになる。
【００７３】書込動作が指定されることで内部における
書込動作を指示するためのフラグ信号の信号ＷＲＩＴＥ
が活性状態へと変化する。
【００７４】その後は、ＳＤＲＡＭ１０００に与える信
号ＤＱＳに同期して、外部において書込データを変化さ
せることで、書込データの取込が行なわれる。
【００７５】さらに、シリアルに書きこまれたデータ
は、データ入出力回路１０８６において、２ビットごと
に、パラレルデータに変換され、時刻ｔ３以後、時刻ｔ
４〜ｔ６において、選択されたメモリセルに書きこまれ
る。
【００７６】［ＤＤＲ−ＳＤＲＡＭモードでの読出動
作］次に、読出動作においては、時刻ｔ１０において、
外部クロック信号ｅｘｔ．ＣＬＫの立上がりのエッジに
おいて、信号／ＣＳおよび信号ＲＡＳが活性状態である
ことに応じて、ワード線を活性化させるためのＡＣＴコ
マンドの入力が行なわれる。この時点で、ワード線を指
定するアドレスの入力も同時に行なわれる。
【００７７】続いて、時刻ｔ１１において、信号／ＣＳ
および信号／ＣＡＳが活性状態であることに応じて、読
出動作の指定が行なわれる。このとき、列アドレスの指
定が行なわれ、コラムアドレスラッチ１０５０に保持さ
れる。コラムアドレスラッチ１０５０に保持された列ア
ドレスに基づいて、バーストアドレスカウンタ１０６０
が内部アドレスを生成する。ワード線が活性化され、選
択されたメモリセルから２ビット並列に読出され、セン
スアンプにより増幅されたデータは、ＳＤＲＡＭ１００
０中で生成される読出クロックＲＣＬＫに同期して読出
される。
【００７８】２ビット並列に読み出されたデータは、デ
ータ入出力回路１０８６に保持され、シリアルデータに
変換されて、時刻ｔ１３から順次データ入出力端子１０
７０に対して出力されていく。
【００７９】ここで、バーストリードの動作モードに対
する設定が行なわれていると、時刻ｔ１４以降の読出動
作は、内部で自動的にコラムアドレスをインクメントさ
せながら、２ビットの並列読出およびシリアルデータの
変換が順次行なわれ、データ入出力端子への出力が行わ
れることになる。
【００８０】このとき、データ出力に同期して、ＳＤＲ
ＡＭ１０００から信号ＤＱＳを出力し、ＳＤＲＡＭ１０
００の外部に対してデータ出力のタイミングを与える。
【００８１】以上説明したとおり、コラム系のアクセス
においては、アドレス信号はコラムアドレスラッチ１０
５０に取込まれる。この列アドレスのバースト時におけ
る変化の仕方は、インタリーブ方式とシーケンシャル方
式との２種類がある。そのいずれの変化の仕方を選択す
るかは、アドレス信号の組合せにより、モードレジスタ
１０４６中に動作情報として蓄積される。このモードレ
ジスタ１０４６の制御に従って、バーストアドレスカウ
ンタ１０６０の変化の仕方が異なることになる。
【００８２】ＤＤＲ−ＳＤＲＡＭ動作モードでは、外部
クロック信号の１サイクルにおいて、データを２回出力
することが必要である。そこで、ＤＤＲ−ＳＤＲＡＭ動
作モードでの内部回路の動作としては、１クロックサイ
クルにおいて、選択されたメモリアレイブロックから２
個のデータを読出すことになる。そのために、バースト
アドレスカウンタ１０６０から出力されるアドレス信号
は、この２個のデータを読出すための２つのアドレスを
一度に発生させることが必要となる。
【００８３】この場合、問題となるのは、バーストアド
レスの初期状態、すなわち、外部から与えられる列アド
レス信号は、偶数あるいは奇数のいずれのアドレスでも
よいために、バーストアドレスの生成は、入力されたア
ドレスから順次インクリメントしていけばよいわけでは
ないことである。
【００８４】たとえば、外部から列アドレス信号として
１が入力された場合においても、発生されるべきペアの
内部列アドレス信号は、シーケンシャルモードの場合に
は（１、２）であるのに対し、インタリーブモードの場
合には（１、０）となる。
【００８５】したがって、偶数のアドレスでの列選択が
行なわれる場所と、これとペアになる奇数のアドレスで
の列選択（列選択信号が活性化される列）の場所とが異
なることになる。
【００８６】このために、ＳＤＲＡＭ１０００では、偶
数アドレスに対応する領域と奇数アドレスに対応する領
域にメモリセルアレイブロックの各々を分割し、偶数の
アドレスに対応する列選択信号と、奇数のアドレスに対
応する列選択信号のデコーダを分離し、独立に動作させ
る構成となっている。
【００８７】たとえば、メモリセルアレイバンク０にお
いては、偶数アドレスに対応する領域１１００ａと奇数
アドレスに対応する領域１１００ｂとにメモリアレイブ
ロックが分割されている。
【００８８】以上の点を考慮して、ＤＤＲ−ＳＤＲＡＭ
動作モードでの書込み動作および読出動作を見直すと以
下のようである。
【００８９】最初の列アクセスサイクルにおけるアドレ
ス信号は、外部から入力されたままの値がコラムプリデ
コーダ１０６４に伝達される。
【００９０】次のバーストサイクルにおいては、偶数ア
ドレス用のアドレスカウンタと奇数アドレス用のアドレ
スカウンタに対応した処理がそれぞれなされた後、コラ
ム系のプリデコーダ１０６４に伝達されることになる。
【００９１】ＤＤＲ−ＳＤＲＡＭとして動作する場合、
データの入力動作は、上述したとおり、両方向同期の場
合（以下、バイディレクショナルモードと呼ぶ）には、
外部から入力されるＤＱＳクロックに同期して実施され
る。
【００９２】データ出力動作は、ＳＤＲＡＭ１０００内
の内部制御クロック生成回路１００８において生成され
る同期クロックに同期して行なわれる。
【００９３】ライト動作時においては、まず、コマンド
とファーストアドレスが入力される。データは、外部ク
ロックの倍の周波数で、これらコマンドやファーストア
ドレスよりも少し遅れて入力される。外部クロックに対
しては遅れるものの、外部から入力されるＤＱＳクロッ
クをタイミングとしてデータの取込動作を行なうのであ
れば、この遅れは問題とならない。
【００９４】ライトコマンド入力が認識されると、モー
ドデコーダ１０２２はライトフラグＷＲＩＴＥを活性化
し、内部制御クロック発生回路１００８からの内部クロ
ック信号ｉｎｔ．ＣＬＫ２に対応してライトクロック信
号ＷＣＬＫが発生される。データの入力がやや遅れてい
るため、その分列選択動作を制御する信号ＹＳも遅延さ
せる必要がある。
【００９５】図３においては、若干のマージンを見込ん
で、外部クロック信号に対して約２クロック信号分だけ
遅れた位相で信号ＹＳを活性化させる。データ入出力端
子１０７０において、外部クロック信号の２倍の周期の
内部クロック信号ｉｎｔ．ＣＬＫ１に同期してデータ入
出力回路１０８６に取込まれたライトデータは、このラ
イトクロック信号ＷＣＬＫに同期して、２ビット同時
（偶数アドレス分と奇数アドレス分）に、グローバルＩ
／ＯバスＧ−Ｉ／Ｏとアレイ状のメインＩ／Ｏ線対Ｍ−
Ｉ／Ｏを介して伝達される。選択されたメモリアレイブ
ロック中の所定の列に対する列選択信号が活性化するこ
とにより、選択されたビット線対を介して、メモリセル
に対してデータの書込が行なわれる。バーストサイクル
における２回目のアクセス以降は、バーストアドレスカ
ウンタ１０６０からは、バーストの方式に合わせて変化
する内部列アドレス信号が出力され、ライトクロック信
号ＷＣＬＫに合わせて２ビットずつライトデータの書込
が順次行なわれる。
【００９６】リード動作においては、コマンドとファー
ストアドレスが入力されて、モードデコーダ１０２２
が、リードコマンド入力を認識すると、モードデコーダ
１０２２は、リードフラグＲＥＡＤを活性化する。これ
に応じて、内部制御クロック生成回路１００８から出力
される外部クロック信号と同一の周波数を有する内部ク
ロック信号ｉｎｔ．ＣＬＫ２に応答して、リードクロッ
ク信号ＲＣＬＫが発生される。このリードクロック信号
ＲＣＬＫに合わせて、列選択信号ＹＳが活性化され、セ
ンスアンプから２ビット（偶数アドレス群と奇数アドレ
ス群）のデータが同時に読出される。
【００９７】この読出された２ビット分のデータは、メ
インＩ／Ｏ線対Ｍ−Ｉ／ＯおよびグローバルＩ／Ｏバス
Ｇ−Ｉ／Ｏを介して、リードデータとしてデータ入出力
回路１０８６に伝達されラッチされる。このデータ入出
力回路１０８６において、パラレルに入力された２ビッ
ト分の読出データは、シリアル変換が行なわれた後、内
部制御クロック生成回路１００８から出力され、外部ク
ロック信号に対して２倍の周期で変化する内部クロック
信号ｉｎｔ．ＣＬＫ１に同期して、ＣＡＳレイテンシの
タイミングよりも少し早めのクロックタイミングで出力
される。
【００９８】バーストサイクルにおける２回目のアクセ
ス以降は、バーストアドレスカウンタ１０６０から、バ
ーストアドレスの方式に合わせて変化する内部列アドレ
ス信号が出力され、これに応じて、リードクロック信号
ＲＣＬＫに合わせて選択されたメモリセルブロック（バ
ンク）からリードデータの読出が順次行なわれる。
【００９９】図４は、図１に示したＳＤＲＡＭ１０００
の構成をより詳細に示す概略ブロック図である。
【０１００】図４を参照して、ＳＤＲＡＭ１０００は、
外部制御信号入力端子群１０を介して与えられる外部制
御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＣＳ等を受け
て、これをデコードし、内部制御信号を発生するコント
ロール回路２０と、コントロール回路２０から出力され
る内部制御信号を伝達するコマンドデータバス５３ａお
よび５３ｂと、メモリセルが行列状に配列されるメモリ
セルアレイ１００とを備える。
【０１０１】メモリセルアレイ１００は、図４に示すと
おり、全部で１６個のメモリセルブロック１００ａ〜１
００ｂに分割配置されている。たとえば、ＳＤＲＡＭ１
０００の記憶容量が１Ｇビットである場合、各メモリセ
ルブロックは６４Ｍビットの容量を有する。各ブロック
は、独立にバンクとして動作し得る構成となっている。
【０１０２】ＳＤＲＡＭ１０００は、さらに、クロック
信号入力端子１６ａおよび１６ｂに与えられる互いに相
補な外部クロック信号ｅｘｔ．ＣＬＫ、外部クロック信
号／ｅｘｔ．ＣＬＫを受け、コントロール回路２０によ
り制御されて同期動作を開始し、内部クロック信号ｉｎ
ｔ．ＣＬＫ１および内部クロック信号ｉｎｔ．ＣＬＫ２
を出力する内部制御クロック生成回路１００８とを含
む。
【０１０３】アドレス信号入力端子群１２を介して与え
られる外部アドレス信号Ａ０〜Ａｉ（ｉ：自然数）は、
コントロール回路２０の制御の下に、第２内部クロック
信号ｉｎｔ．ＣＬＫ２に同期して、ＳＤＲＡＭ１０００
内に取込まれる。
【０１０４】外部アドレス信号Ａ０〜Ａｉのうち、所定
数のビット数のデータは、アドレスバス５１ａを介し
て、バンクデコーダ２２に与えられる。バンクデコーダ
２２からは、アドレスバス５１ｂおよび５１ｃを介し
て、デコードされたバンクアドレスＢ０〜Ｂ７が、各バ
ンクに伝達される。
【０１０５】一方、アドレス信号入力端子群１２に与え
られるその他の外部アドレス信号は、アドレスバス５０
ａおよび５０ｂを介して、アドレスドライバ５２に伝達
される。アドレスドライバ５２からさらに、アドレスバ
ス５０ｃを介して、アドレス信号は各バンク（メモリセ
ルブロック）に伝達される。
【０１０６】ＳＤＡＲＭ１０００は、さらに、メモリセ
ルブロックの対ごとに設けられ、コントロール回路２０
の制御の下に、アドレスバス５０ｃにより伝達されたロ
ウアドレスをラッチし、プリデコードするロウプリデコ
ーダ３６と、ロウプリデコーダ３６からの出力をもとに
選択されたメモリセルブロックの対応する行（ワード
線）を選択するロウデコーダ４４と、メモリセルブロッ
クごとに設けられ、コントロール回路２０の制御の下
に、アドレスバス５０ｃにより伝達された列アドレスを
ラッチし、プリデコードするコラムプリデコーダ３４
と、プリデコーダ３４からの出力を伝達するコラムプリ
デコーダ線４０と、コラムプリデコーダ線４０からの出
力をもとに選択されたメモリセルブロックの対応する列
（ビット線対）を選択するコラムデコーダ４２とを含
む。
【０１０７】ＳＤＡＲＭ１０００は、さらに、チップ中
央部の長辺方向に沿う領域であって、外部制御信号入力
端子群１０およびアドレス信号入力端子群１２が設けら
れる領域の外側に、それぞれ配置されるデータ入力端子
ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ
入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けら
れる入出力バッファ回路１４ａ〜１４ｆと、入出力バッ
ファと対応するメモリセルブロックとの間でデータの伝
達を行なうデータバス５４と、メモリセルブロック１０
０ａ〜１００ｂにそれぞれ対応して設けられ、データバ
ス５４と選択されたメモリセル列との間でデータの授受
を行なうリード／ライトアンプ３８とを含む。
【０１０８】入出力バッファ回路１４ａ〜１４ｆは、実
施の形態１のデータ入出力バッファと同様の構成を有
し、図示しない実施の形態１と同様の構成のデータ入出
力回路１０８６を介して、メモリセル１００との間でデ
ータの授受を行う。
【０１０９】外部制御信号入力端子群１０へ与えられる
信号／ＲＡＳは、同期型半導体記憶装置１０００の内部
動作を開始させ、かつ内部動作の活性期間を決定するロ
ウアドレスストローブ信号である。この信号／ＲＡＳの
活性化に応じて、ロウデコーダ４４等のメモリセルアレ
イ１００の行を選択する動作と関連する回路は活性状態
とされる。
【０１１０】外部制御信号入力端子群１０へ与えられる
信号／ＣＡＳは、コラムアドレスストローブ信号であ
り、メモリセルアレイ１００における列を選択する回路
を活性状態とする。
【０１１１】外部制御信号入力端子群１０へ与えられる
信号／ＣＳは、このＳＤＲＡＭ１０００が選択されるこ
とを示すチップセレクト信号であり、信号／Ｗは、ＳＤ
ＲＡＭ１０００の書込動作を指示する信号である。
【０１１２】信号／ＣＳ、信号／ＲＡＳ、信号／ＣＡＳ
および信号／ＷＥの取込動作は、内部クロック信号ｉｎ
ｔ．ＣＬＫ２に同期して行なわれる。
【０１１３】また、アドレス信号入力端子群１２に与え
られるアドレス信号の取込動作は第２の内部クロック信
号に同期して行われる。
【０１１４】データ入出力端子ＤＱ０〜ＤＱ３１を介し
てのデータの授受は、ＳＤＲ−ＳＤＲＡＭ動作モードで
あるか、ＤＤＲ−ＳＤＲＡＭ動作モードであるかに応じ
て、第１の内部クロック信号ｉｎｔ．ＣＬＫ１または第
２の内部クロック信号ｉｎｔ．ＣＬＫ１に同期して行な
われる。さらに、動作モードに応じて、データの取りこ
みは、外部から与えられる信号ＤＱＳに同期して行われ
る場合もある。
【０１１５】図５は、クロックツリー１７０および１７
６の構成を示す概略ブロック図である。
【０１１６】まず、データ出力を司るクロックツリー１
７０は、相補な外部クロック信号ｅｘｔ．ＣＬＫおよび
／ｅｘｔ．ＣＬＫを受けて、シンクロナスミラーディレ
イ回路１６６により発生された、外部クロック信号ｅｘ
ｔ．ＣＬＫに対して２倍の周波数を持つクロック信号ｉ
ｎｔ．ＣＬＫ１が、シンクロナスミラーディレイ回路１
６６からの出力を受けて、ツリー状に順次２分割され、
最終的に１６分割した内部クロック信号を出力するクロ
ックツリー１６８を介して、対応するデータ入出力端子
ＤＱ０〜７およびＤＱ８〜１５に分配される構成となっ
ている。
【０１１７】さらに、同一の遅延時間を有するダミー遅
延回路を通してデータストローブ端子ＱＳにも分配され
る。ここで、データストローブ端子ＱＳが、データ入出
力端子ＤＱ０あるいはＤＱ１５に近接して存在する場
合、上述したようなデータ入出力端子に与えられるクロ
ック信号とＤＱＳ信号入出力端子に与えられるクロック
信号との間の位相の誤差が無視できるため、このような
ダミー遅延回路の構成は省略することが可能である。こ
のようにして分配された内部クロック信号ｉｎｔ．ＣＬ
Ｋ１によりデータの出力動作を制御することが可能であ
る。
【０１１８】一方、バイディレクショナルモード等にお
いて、データ入力が行なわれる際のクロックの配分を行
なうクロックツリー１７６の構成について以下に説明す
る。
【０１１９】クロックツリー１７６は、外部から受けた
信号ＤＱＳ０を受けて、各データ入出力端子まで遅延が
同等となるように、このＤＱＳ信号入力端子ＱＳ０に近
い側から分配経路上に遅延調整量の大きい素子１７６２
から順に遅延調整量の小さい素子１７６４〜１７７４を
配置して、これらの遅延素子１７６２〜１７７４をそれ
ぞれ介して、対応するデータ入出力端子に対して信号Ｄ
ＱＳ０を供給する。
【０１２０】図５に示した構成においては、信号ＤＱＳ
０は、バス３０２により、対応するデータ入出力端子Ｄ
Ｑ０〜７に対して伝達される。バス３０２により伝達さ
れた信号ＤＱＳ０は、バッファ回路３０４および最も遅
延量の大きな遅延素子１７６２を介して、対応するデー
タ入出力端子ＤＱ０に与えられる。
【０１２１】以下、データ入出力端子ＤＱ１からＤＱ７
の順番に、遅延量の小さな遅延素子を介して、対応する
データ入出力端子ＤＱ１〜７に信号ＤＱＳ０が伝達され
る。
【０１２２】データ入出力端子ＤＱ８〜１５に対して
も、同様の構成により、外部から与えられた信号ＤＱＳ
１が分配される。
【０１２３】図６は、図４に示したＳＤＲＡＭ１０００
における、第２の内部クロック信号ｉｎｔ．ＣＬＫ２を
外部制御信号入力端子群１０中の入力端子に、それぞれ
分配する構成を示す概念図である。
【０１２４】図６を参照して、クロック信号入力端子に
与えられた外部クロック信号ｅｘｔ．ＣＬＫおよび／ｅ
ｘｔ．ＣＬＫは、バッファ回路１５０および１５２を介
して、内部制御クロック生成回路１００８に与えられ
る。
【０１２５】内部制御クロック生成回路１００８から出
力される内部クロック信号ｉｎｔ．ＣＬＫ２は、まず、
バッファ回路７０に与えられる。
【０１２６】バッファ回路７０の出力は、さらに２分割
されて、それぞれバッファ回路７２ａ、７２ｂに与えら
れる。
【０１２７】バッファ回路７２ａの出力は、さらに２分
割されて、それぞれバッファ回路７４ａ、７４ｂに与え
られる。
【０１２８】一方、バッファ回路７２ｂの出力も、さら
に２分割されて、それぞれバッファ回路７４ｃ、７４ｄ
に与えられる。
【０１２９】バッファ回路７４ａ、７４ｂ、７４ｃおよ
び７４ｄの出力は、さらに、それぞれ２分割された上
で、それぞれ、バッファ回路７６ａおよび７６ｂ、バッ
ファ回路７６ｃおよび７６ｄ、バッファ回路７６ｅおよ
び７６ｆ、バッファ回路７６ｇおよび７６ｈに与えられ
る。
【０１３０】すなわち、バッファ回路７０の出力は、順
次、２分割され最終的に８つのクロック信号に分割され
る。この８つのクロック信号は、それぞれ、配線７８ａ
〜７８ｈに与えられる。配線７８ａ〜７８ｈのそれぞれ
の端部から供給されるクロック信号に同期して、外部制
御信号入力端子群１０から外部制御信号の取込が行なわ
れる。
【０１３１】配線７８ｈの端部からのクロック信号は、
レプリカバッファ回路６２および遅延調整回路６４を介
して、内部制御クロック生成回路１００８に与えられ
る。内部制御クロック生成回路１００８は、遅延調整回
路６４からの出力とバッファ回路１５０から与えられる
外部クロック信号Ｅｘｔ．ＣＬＫの位相を同期させて、
第２の内部クロック信号ｉｎｔ．ＣＬＫ２を生成する。
【０１３２】ここで、遅延調整回路６４が存在しない場
合を想定すると、バッファ回路１５０とレプリカバッフ
ァ回路６２とは同様の構成を有するので、バッファ回路
１５０に与えられる外部クロック信号Ｅｘｔ．ＣＬＫ
と、レプリカバッファ回路６２に与えられる配線７８ｈ
上のクロック信号との位相が等しくなるように調整され
ることになる。ここで、配線７８ｈ上のクロック信号
と、他の配線７８ａ〜７８ｇ上のクロック信号の位相も
等しくなっている。
【０１３３】すなわち、外部制御信号の取込動作は、外
部クロック信号ｅｘｔ．ＣＬＫに同期して行なわれるこ
とになる。
【０１３４】ここで、遅延調整回路６４が設けられてい
るのは、外部クロック信号Ｅｘｔ．ＣＬＫの振幅レベル
やその周期に対するクロック信号の活性期間の比など
が、内部クロック信号ｉｎｔ．ＣＬＫの対応量と異なる
ために、その調整を行なう必要があるためである。
【０１３５】さらに、図６においては、外部制御信号入
力端子群１０に対する内部クロック信号ｉｎｔ．ＣＬＫ
２の分配の構成について説明したが、同様の構成が、ア
ドレス信号入力端子群１２に対応して設けられている。
このような構成とすることで、アドレス信号の取込も外
部クロック信号ｅｘｔ．ＣＬＫに同期して行なわれるこ
とになる。
【０１３６】図７は、ロウプリデコーダ３６の構成を説
明する概略ブロック図である。コマンドアドレスバス５
３ｂは、ロウ系の回路動作を活性化することを指示する
信号Ｒｏｗ、コラム系の回路動作を活性化することを指
示する信号Ｃｌｍ、内部回路の回路動作の活性化を指示
する信号ＡＣＴ、バンクのリセット（プリチャージ）を
指示する信号ＰＣ、すべてのバンクのプリチャージを指
示する信号ＡＰＣ、ビット線等のイコライズが解除され
ることや、不使用ビット線をセンスアンプより切り離す
作業を行なうことを指示する信号ＥＱ、ワード線の活性
化を指示する信号ＲＸＴ、センスアンプの活性化を指示
する信号ＳＥ等の伝達を行なう。
【０１３７】バンクアドレスバス５１ｃは、バンクデコ
ーダ２２によりデコードされたバンクアドレス信号Ｂ０
〜Ｂ７を伝達する。アドレスバス５０ｃは、アドレスド
ライバ５２からのアドレス信号の伝達を行なう。
【０１３８】バンクアドレス信号のうち、たとえばビッ
トデータＢ７が活性状態となり、かつ信号Ｒｏｗが活性
状態となると、ＡＮＤ回路２０３からは活性状態の信号
が出力され、これに応じてワンショットパルス発生回路
２０４から活性なワンショットパルスが出力される。
【０１３９】これに応じて、ドライバ回路２０６が活性
化され、信号ＡＣＴのレベルが取込まれて、レベル保持
回路２０８にそのレベルが保持される。
【０１４０】同様にワンショットパルス発生回路２０４
からの信号に応じて、ドライバ回路２１０が活性化し、
信号ＰＣのレベルを受けて、レベル保持回路２１２がそ
のレベルを保持する。一方、ドライバ回路２１０からの
出力を受けて、ワンショットパルス発生回路２１４は、
レベル保持回路２０８に対してリセット信号を出力す
る。インバータ２２０は、レベル保持回路２０８からの
出力信号に応じて、活性化され、信号ＥＱを受けて出力
する。一方、ＮＯＲ回路２２２は、信号ＡＰＣおよびワ
ンショットパルス発生回路２１４からの信号を受けて、
否定論理和演算結果を出力する。フリップフロップ回路
２２４は、インバータ２２０からの出力に応じてセット
され、ＮＯＲ回路２２２からの出力に応じてリセットさ
れる。後に説明する階層電源制御信号ＳＣＲＣにより活
性化されるドライバ回路２２６は、フリップフロップ回
路２２４の出力を受けて、出力し、このドライバ回路２
２６の出力レベルを、レベル保持回路２２８が保持す
る。このレベル保持回路２２８の出力レベルは、信号
ｌ．ＥＱとして、対応するメモリセルブロックに対して
与えられる。
【０１４１】同様にして、フリップフロップ回路２３４
は、レベル保持回路２０８からの信号に応じて活性化さ
れ、コマンドデータバス５３ｂを介して伝達される信号
ＲＸＴのレベルを入力として受けるインバータ２３０の
出力によりセットされ、ワンショットパルス発生回路２
１４およびコマンドデータバス５３ｂを介して伝達され
る信号ＡＰＣのレベルを受けるＮＯＲ回路２３２の出力
によりリセットされる。
【０１４２】ドライバ回路２３６は、フリップフロップ
回路２３４の出力を受けて、階層電源制御信号ＳＣＲＣ
により活性化される。ドライバ回路２３６の出力レベル
は、レベル保持回路２３８により保持され、このレベル
保持回路２３８の出力レベルが、信号ｌ．ＲＸＴとし
て、対応するメモリセルブロックに出力される。
【０１４３】フリップフロップ回路２４４は、コマンド
データバス５３ｂを介して伝達される信号ＳＥを受け
て、レベル保持回路２０８の出力レベルに応じて活性化
されるインバータ２４０の出力によりセットされ、ワン
ショットパルス発生回路２１４の出力信号およびコマン
ドデータバス５３ｂを介して伝達される信号ＡＰＣのレ
ベルを受けるＮＯＲ回路２４２の出力に応じてリセット
される。ドライバ回路２４６は、フリップフロップ回路
２４４の出力を受け、階層電源制御信号ＳＣＲＣにより
活性化される。ドライバ回路２４６の出力レベルは、レ
ベル保持回路２４４により保持され、このレベル保持回
路２４４の出力レベルが信号ｌ．ＳＥとして、対応する
メモリセルブロックに与えられる。
【０１４４】一方、ラッチ回路２５０は、階層電源制御
信号ＳＣＲＣの活性化に応じてリセットされ、ワンショ
ットパルス発生回路２０４の活性化に応じて活性化し、
アドレスデータバス５０ｃを介して伝達されたアドレス
信号を保持する。ラッチ回路２５０からの出力は、冗長
アドレスデコーダ（図示せず）に伝達されるとともに、
プリデコーダ２５２に与えられ、プリデコードされた結
果が、階層電源制御信号ＳＣＲＣに応じて活性化される
ドライバ回路２５４に与えられる。
【０１４５】ドライバ回路２５４からの出力は、それぞ
れレベル保持回路２５６により保持され、レベル保持回
路２５６が、それぞれ対応するロウプリデコーダ線に出
力される。
【０１４６】図７に示したロウプリデコーダ３６の構成
のうち、レベル保持回路２０８、２１２、２２８、２３
８および２４８ならびにレベル保持回路２５６と、対応
するメモリセルブロックを含む領域２０１は、階層電源
制御信号により制御されない領域であって、活性状態中
においても、待機状態中においても、常に電源電位Ｖｃ
ｃと接地電位Ｖｓｓとを電源電位として動作する領域で
ある。
【０１４７】これに対して、ロウプリデコーダ３６のう
ち領域２０２は、階層電源制御信号により制御されて、
信号ＳＣＲＣが活性状態である期間中は、電源電位Ｖｃ
ｃおよび接地電位Ｖｓｓとを受けて動作し、階層電源制
御信号ＳＣＲＣが不活性状態（“Ｌ”レベル）である期
間中は、電源電位Ｖｃｃよりも低い電位および接地電位
Ｖｓｓよりも高い電位をそれぞれ電源電位として動作す
る領域である。
【０１４８】図８は、コラムプリデコーダ３４の構成を
示す概略ブロック図である。図８を参照して、コントロ
ール回路２０からは、コマンドデータバス５３ｂを介し
て、読出動作を指示するためのリード系アクセス識別信
号ＲＥＡＤと、書込動作を指示するためのライト系アク
セス識別信号ＷＲＩＴＥと、オートプリチャージ動作を
指示するためのオートプリチャージ識別信号ＡＴＰＣ
と、各バンク毎にバースト動作の終了を指示するための
バースト終了識別信号ＢＥＮＤと、コラム選択動作中に
他のバンクが選択された場合、このコラム選択動作を強
制的に終了させることを指示するターミネーション識別
信号ＴＥＲＭと、プリチャージ動作の終了を指示するた
めのプリチャージ動作識別信号ＰＣＣＭが伝達される。
【０１４９】また、信号ＢＡＣＴは、バンクが選択され
るのにともなって、レベル保持回路２０８に保持される
フラグ信号である。
【０１５０】コラムプリデコーダ回路３４は、コマンド
データバス５３ｂにより伝達される信号Ｃｌｍと対応す
るバンクアドレス信号Ｂ７を受けるＡＮＤ回路５１０
と、ＡＮＤ回路５１０の出力が活性化するのに応じてワ
ンショットパルス信号を出力するワンショットパルス生
成回路５１２と、フラグ信号ＢＡＣＴの活性化に応じて
活性化され、ワンショットパルス生成回路５１２の出力
をドライブするドライブ回路５１４と、信号ＡＴＰＣ、
信号ＢＥＮＤおよび信号ＴＥＲＭを受けるＯＲ回路５１
６と、ドライブ回路５１４の出力によりセットされ、Ｏ
Ｒ回路５１６の出力によりリセットされ、コラム系の動
作が活性化されたことを示すコラムフラグ信号Ｃｏｌ．
ＦＬＡＧを出力するフリップフロップ回路５１８とを含
む。
【０１５１】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＲＥＡＤをドライブするインバータ回路５２０と、
信号ＷＲＩＴＥ、信号ＡＴＰＣ、信号ＢＥＮＤおよび信
号ＴＥＲＭを受けるＯＲ回路５２２と、インバータ回路
５２０の出力によりセットされ、ＯＲ回路５２２の出力
によりリセットされ、読出動作が活性化されたことを示
すリードフラグ信号ＲＥＡＤ．ＦＬＡＧを出力するフリ
ップフロップ回路５２４とを含む。
【０１５２】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧの活性化に応じて活
性化され、コマンドデータバス５３ｂにより伝達された
信号ＷＲＩＴＥをドライブするインバータ回路５３０
と、信号ＲＥＡＤ、信号ＡＴＰＣ、信号ＢＥＮＤおよび
信号ＴＥＲＭを受けるＯＲ回路５３２と、インバータ回
路５３０の出力によりセットされ、ＯＲ回路５３２の出
力によりリセットされ、書込動作が活性化されたことを
示すライトフラグ信号ＷＲＩＴＥ．ＦＬＡＧを出力する
フリップフロップ回路５２４とを含む。
【０１５３】コラムプリデコーダ回路３４は、さらに、
コラムフラグ信号Ｃｏｌ．ＦＬＡＧを受けて所定クロッ
ク時間遅延するシフト回路５４２と、フラグ信号ＢＡＣ
Ｔおよびシフト回路５４２の出力を受けるＯＲ回路５４
０と、ＯＲ回路５４０の出力の活性化に応じて活性化さ
れ、コマンドデータバス５３ｂにより伝達された信号Ａ
ＴＰＣをドライブするインバータ回路５４４と、コマン
ドデータバス５３ｂにより伝達された信号ＰＣＣＭＰを
受けるインバータ回路５４６と、インバータ回路５４４
の出力によりセットされ、インバータ回路５４６の出力
によりリセットされ、オートプリチャージ動作が活性化
されたことを示すオートプリチャージフラグ信号ＡＴＰ
Ｃ．ＦＬＡＧを出力するフリップフロップ回路５４８と
を含む。
【０１５４】コラムプリデコーダ回路３４は、さらに、
ワンショットパルス発生回路５１２の出力信号に応じて
活性化され、アドレスバス５０ｃにより伝達されたコラ
ム信号を取りこむラッチ回路５５０を含む。ラッチ回路
５５０は、信号ＳＣＲＣの活性化に応じてリセットされ
る。
【０１５５】コラムプリデコーダ回路３４は、さらに、
ラッチ回路５５０に保持されたコラムアドレスの下位ビ
ットに応じて、活性化する列選択線（図示せず）に対応
するアドレス信号の下位ビットを調整する偶数ビット調
整回路５５２および奇数ビット調整回路５５４と、ラッ
チ回路５５０からの上位ビットデータをプリデコードす
るプリデコーダ５５６と、偶数ビット調整回路５５２か
らの下位ビットデータをプリデコードするプリデコーダ
５５７と、奇数ビット調整回路５５４からの下位ビット
データをプリデコードするプリデコーダ５５８と、信号
ＲＥＡＤまたは信号ＷＲＩＴＥにより活性化され、プリ
デコーダ５５６、５５７および５５８からのプリデコー
ド信号を所定数のクロック（たとえば、２クロック）だ
け遅延して出力するシフト回路５６０と、冗長デコーダ
（図示せず）からのアドレスが欠陥アドレスに相当しな
いことを示す信号Ｍｉｓｓに応じて活性化され、シフト
回路５６０からの出力を受けてコラムプリデコード線の
レベルをシフト回路５６０の出力信号に応じてドライブ
するドライブ回路５６２を含む。
【０１５６】［データ入出力部の詳細構成］図９は、デ
ータ入出力端子ＤＱ０に対応する入出力回路２０００の
構成を示す回路図である。
【０１５７】図９を参照して、アドレスバスＥＶＥＮ０
は、バンク０〜バンク３の偶数アドレス領域に接続され
るデータバスであり、アドレスバスＯＤＤ０は、バンク
０〜バンク３の奇数アドレス領域に接続されるデータバ
スである。また、アドレスバスＥＶＥＮ１は、バンク４
〜バンク７の偶数アドレス領域に接続されるデータバス
であり、アドレスバスＯＤＤ１は、バンク４〜バンク７
の奇数アドレス領域に接続されるデータバスである。
【０１５８】入出力回路２０００は、選択されたバンク
および出力する最初のデータに相当するアドレスが偶数
であるか奇数であるかに応じてアドレスバスＥＶＥＮ
０、ＯＤＤ０、ＥＶＥＮ１およびＯＤＤ１のうちいずれ
か１つを選択しアドレスバスから伝達されたデータをレ
シーバ活性化信号Ｒ−ＥＮに応じて出力するリードデー
タレシーバ回路２１４２、２１４３と、リードクロック
ＲＣＬＫ（ｃｔｒ）でシフト動作を行ないセレクト信号
を出力するシフトレジスタ２１６２と、シフトレジスタ
２１６２の出力するセレクト信号に応じてそれぞれリー
ドデータレシーバ２１４２、２１４３が出力するデータ
を内部に取込むラッチ回路２１４６、２１４８を含む。
【０１５９】入出力回路２０００は、さらに、ＤＤＲ−
ＳＤＲＡＭモードでは、外部クロック信号の２倍周波数
のクロック信号から偶数番目の活性化部分のみを抽出し
たクロック信号ＣＬｅと、奇数番目の活性化部分のみを
抽出したクロック信号ＣＬｏとを受けてＣＡＳレイテン
シおよびモードレジスタの設定に応じてデータ出力用ク
ロックＣＫ１、ＣＫ２として入出力回路内部に伝達する
スイッチ２１６６と、出力クロックＣＫ２に応じてデー
タをシフトするシフトレジスタ２１６４と、出力クロッ
クＣＫ１に応じてデータをシフトするシフトレジスタ２
１７２とを含む。ラッチ２１４６、２１４８はそれぞれ
シフトレジスタ２１７２、２１６４の出力に応じてラッ
チしたデータを選択し出力する。
【０１６０】入出力回路２０００は、さらに、イネーブ
ル信号ＯＥによって活性化されデータを端子ＤＱ０に対
して出力する出力バッファ１０７２ｂと、出力クロック
ＣＫ１の活性化に応じてラッチ２１４８の出力を出力バ
ッファ１０７２ｂに与えるスイッチ２１６８と、出力ク
ロックＣＫ２の活性化に応じてラッチ２１４６の出力を
出力バッファ１０７２ｂに与えるスイッチ２１７０とを
含む。
【０１６１】入出力回路２０００は、さらに、端子ＤＱ
０に外部から入力されたデータをイネーブル信号ＷＥに
応じて増幅して入力する入力バッファ１０７２ａと、信
号ＦＣおよび信号／ＦＣにそれぞれ応じて入力バッファ
１５２の出力を内部に伝達するスイッチ２１７６、２１
７８と、信号／ＦＣをシフトクロックとして受けセレク
ト信号を出力するシフトレジスタ２１７４と、信号／Ｆ
Ｃをシフトクロックとして受けセレクト信号を出力する
シフトレジスタ２１８０と、シフトレジスタ２１７４が
出力するセレクト信号に応じて、スイッチ２１７６を介
して伝達された信号を取込むラッチ２１５６と、シフト
レジスタ２１８０が出力するセレクト信号に応じてスイ
ッチ２１７８が伝達する信号を取込むラッチ２１５４と
を含む。
【０１６２】入出力回路２０００は、さらに、ライトク
ロックＷＣＬＫ（ｌｏｃ）をシフトクロックとして受け
セレクト信号を出力するシフトレジスタ２１８２と、シ
フトレジスタ２１８２が出力するセレクト信号に応じて
ラッチ２１５４、２１５６が出力するデータを受けるマ
ルチプレクサ回路２１５８とをさらに含む。マルチプレ
クサ回路２１５８は受けたデータを書込むバンクおよび
最初に外部より受け取ったデータを書込むアドレス（フ
ァーストアドレス）が偶数であるか奇数であるかに応じ
てデータバスＥＶＥＮ０、ＯＤＤ０、ＥＶＥＮ１、ＯＤ
Ｄ１にデータを分配して出力し、選択されたバスをドラ
イブする。
【０１６３】動作を簡単に説明すると、バンク０〜バン
ク３の偶数アドレス領域、奇数アドレス領域からくるデ
ータまたはバンク４〜バンク７の偶数アドレス領域、奇
数アドレス領域からくるデータのいずれかがレシーバ２
１４２、２１４３の入力部に設けられた４点スイッチ部
分で区別され、取込まれる。
【０１６４】ここにはバンクの上位／下位を区別する信
号と、バースト読出時の最初のアドレスが偶数アドレス
か奇数アドレスかを示す信号が入力される。レシーバ２
１４３、ラッチ２１４８、スイッチ２１６８の設けられ
ている経路が最初に出力されるデータの経路でありレシ
ーバ２１４２、ラッチ２１４６、スイッチ２１７０の設
けられている経路が２番目のデータが出力される経路で
ある。
【０１６５】レシーバ２１４３、２１４２の入力部のス
イッチを経たデータはアンプで増幅されラッチ２１４
８、２１４６の入力部のセレクタ部分に転送される。こ
こで、セレクタはラッチに含まれる４経路のうち１つを
選択する。この経路の選択は、セレクト信号をラッチに
入力するシフトレジスタ２１６２に与えられるリード用
の内部クロックＲＣＬＫ（ｃｔｒ）応じて順次シフトさ
れ、入力されてきたデータは順次ラッチされる。
【０１６６】ラッチに格納されたデータは、ラッチに入
力されたときのクロックと異なるクロックを基準として
出力される。出力側のクロックＣＬｅ、ＣＬｏに応じて
シフト動作を行なうシフトレジスタ２１６４、２１７２
が出力するセレクト信号によって順次、ラッチの出力側
の選択経路がシフトする。出力データのうち奇数番目に
出すデータがラッチ２１４８に格納されており、偶数番
目に出力するデータがラッチ２１４６に格納されてい
る。したがって、リードコマンドを認識したリードクロ
ックＲＣＬＫ（ｃｔｒ）からデータを外部に出力するま
でのレイテンシにより、クロックＣＬｅとクロックＣＬ
ｏのいずれがスイッチ２１６８に制御信号として入力さ
れるかが決まり、スイッチ２１７０には他方のクロック
が制御信号として入力される。たとえば、レイテンシ
が、１．５ならばクロックＣＬｏがスイッチ２１６８に
制御信号として入力され、クロックＣＬｅがスイッチ２
１７０の制御信号として入力される。
【０１６７】ライト時には、外部より最初に入力される
データは無条件にラッチ２１５６に転送され、次に入力
されるデータは無条件にラッチ２１５４に転送され、以
降ラッチ２１５６、２１５４に交互にデータが転送され
る。
【０１６８】ラッチされたデータは、ライト用の内部ク
ロックＷＣＬＫ（ｌｏｃ）に応じマルチプレクサ回路２
１５８に伝達される。マルチプレクサ回路２１５８はバ
ンクアドレスとバーストデータの最初のアドレスに応じ
て対応するデータバスにデータを出力する。
【０１６９】このように、読出データが一旦レジスタ２
１４６、２１４８に取込まれてから外部に出力され、ま
た、書込みデータがレジスタ２１５４、２１５６に取込
まれてから、メモリセルアレイに与えられる構成となっ
ているので、ＳＤＲ−ＳＤＲＡＭ動作モードで動作する
場合と、ＤＤＲ−ＳＤＲＡＭとして動作する場合とで、
クロック信号ＣＫ１、ＣＫ２またはクロック信号ＦＣ，
／ＦＣの周期を変更すれば、内部回路は、いずれの動作
モードでも同一の周期のクロックに基づいて動作させる
ことが可能である。
【０１７０】［ＤＤＲ−ＳＤＲＡＭ動作モードとＳＤＲ
−ＳＤＲＡＭ動作モードでの内部クロック信号の切換の
構成］図１０は、図４に示した内部クロック生成回路１
００８の構成をより詳細に説明するための概略ブロック
図である。
【０１７１】すなわち、内部クロック生成回路１００８
は、モードレジスタ１０４６に与えられた動作モードデ
ータに応じて、ＤＤＲ−ＳＤＲＡＭ動作モードで動作す
る場合と、ＳＤＲ−ＳＤＲＡＭ動作モードで動作する場
合とで、出力する内部クロック信号ｉｎｔ．ＣＬＫ１お
よび内部クロック信号ｉｎｔ．ＣＬＫ２の周波数および
外部クロック信号ｅｘｔ．ＣＬＫに対する同期動作を切
換えて出力する。
【０１７２】以下では、その構成およびその動作につい
て説明する。内部制御クロック生成回路１００８は、基
準電位Ｖｒｅｆと反転外部クロック信号／ｅｘｔ．ＣＬ
Ｋとを受けて、動作モードデータに応じて制御されるス
イッチング回路１８０と、基準電位Ｖｒｅｆとスイッチ
ング回路１８０との出力を受けて、動作モードデータに
応じて制御されるスイッチング回路１８２と、基準電位
Ｖｒｅｆとスイッチング回路１８０の出力とを受けて、
動作モードデータに応じて制御されるスイッチング回路
１８４と、＋入力ノードに外部クロック信号ｅｘｔ．Ｃ
ＬＫを受け、−入力ノードにスイッチング回路１８２の
出力を受ける差動増幅器１５０と、＋入力ノードにスイ
ッチング回路１８４からの出力を受け、−入力ノードに
外部クロック信号ｅｘｔ．ＣＬＫを受ける差動増幅器１
５２と、差動増幅器１５０の出力を受けて、モードレジ
スタ１０４６に保持されたデータに応じて、ＤＬＬ動作
モードあるいはＰＬＬ動作モードを切換えて同期信号を
生成する同期回路１５６と、差動増幅回路１５０の出力
および同期回路１５６の出力を受けて、動作モードデー
タにより制御されるスイッチング回路１８６と、スイッ
チング回路１８６の出力を受けて、バッファリング処理
して内部クロック信号ｉｎｔ．ＣＬＫ２を出力するクロ
ックドライバ１５４とを含む。
【０１７３】クロックドライバ１５４から出力される内
部クロック信号ｉｎｔ．ＣＬＫ２は、ＳＤＲＡＭ１００
０の内部回路、たとえばメモリアレイブロック（バン
ク）に対する行および列の選択動作や、メモリアレイブ
ロック（バンク）からのＩ／Ｏポート１１０６〜１１２
６のデータの読出動作とを制御する内部クロック信号で
ある。
【０１７４】内部制御クロック生成回路１００８は、さ
らに、同期回路１５６からの出力を受けてｎ倍に分周す
る分周回路１５８と、同期回路１５６の出力と分周回路
１５８との出力とを受けて、動作モードデータに応じて
制御されるスイッチング回路１８８と、スイッチング回
路１８８の出力およびクロックドライバ回路１５４の出
力とを受けて、動作モードデータに応じて制御されるス
イッチング回路１９０とを含む。
【０１７５】内部制御クロック生成回路１００８は、さ
らに、差動増幅器１５０の出力を受けて、その活性化の
エッジに応答してワンショットパルス信号を出力するワ
ンショットパルス生成回路１６０と、差動増幅器１５２
の出力を受けて、その活性化のエッジに応答してワンシ
ョットパルスを生成するワンショットパルス生成回路１
６２と、ワンショットパルス生成回路１６０および１６
２の出力を受けるＯＲ回路１６４と、ＯＲ回路１６４の
出力を受けてこれに同期する信号を生成するシンクロナ
スミラーリレー回路１６６と、シンクロナスミラーリレ
ー回路１６６の出力と、ＯＲゲート１６４との出力を受
けて、動作モードデータに応じて制御されるスイッチン
グ回路１９２とを含む。
【０１７６】なお、図１０においては、アドレス信号入
力端子１０３０のうち、アドレス信号Ａ０を受けるアド
レス信号入力端子、制御信号入力端子１０１０のうちチ
ップセレクト信号／ＣＳを受ける外部制御信号入力端
子、データ入出力端子１０７０のうちデータＤＱ０を授
受するデータ入出力端子をそれぞれの代表として示して
いる。
【０１７７】スイッチング回路１９０からの出力は、ア
ドレス信号入力端子群および外部制御信号入力端子群に
対して、クロック信号を位相を揃えて供給するためのク
ロックツリー１６８を経由して、アドレス入力バッファ
３２および外部制御信号バッファ１４とに与えられる。
【０１７８】スイッチング回路１９２の出力は、データ
入出力端子群に含まれるデータ入出力端子のそれぞれに
対して内部クロック信号の位相を揃えて供給するための
クロックツリー１７０を介して、スイッチング回路１９
４および１９６に与えられる。
【０１７９】クロックツリー１７０からの出力は、出力
制御回路１７２により制御され、信号ＱＳ入出力端子に
対して、クロック信号ＱＳを出力する出力バッファ１０
６９ａに与えられる。一方、クロック信号ＱＳ入力端子
からの信号は、入力バッファ１０６９ｂを介して、スイ
ッチング回路１９４に与えられる。
【０１８０】スイッチング回路１９４の出力は、データ
入出力端子群１０７０に含まれるデータ入出力端子のそ
れぞれに対して、スイッチング回路１９４から出力され
るクロック信号を位相を揃えて供給するためのクロック
ツリー１７６を介して、データ取込制御回路１７４に与
えられる。データ取込回路１７４に制御されて、データ
入出力端子１０７０に与えられた書込データを入力バッ
ファ１０７２ａが受ける。
【０１８１】一方、クロックツリー１７０およびクロッ
クツリー１６８の出力を受け、動作モードデータにより
制御されるスイッチング回路１９６からの出力に応じ
て、データ入出力端子に対するデータ出力バッファ１０
７２ｂは、読出データの出力を行なう。出力バッファ１
０７２ｂの動作はデータ出力制御回路１７８により制御
されている。
【０１８２】次に、図１０を参照して、ＤＤＲ−ＳＤＲ
ＡＭ動作モードにおけるスイッチング回路１８０〜１９
６の動作についてより詳しく説明する。
【０１８３】なお、図９においては、ＤＤＲ−ＳＤＲＡ
Ｍ動作モードであって、シンクロナスミラーディレー回
路（ＳＭＤ回路）が使用され、同期回路１５６は非使用
であって、入力クロック信号は相補なクロック信号が用
いられ、データ入出力動作のモードとしてはバイディレ
クショナルモードが設定されている場合の活性な信号の
伝達経路を太線で、非活性な信号の伝達経路を細線で表
わしている。
【０１８４】すなわち、スイッチング回路１８０は、反
転クロック信号／ｅｘｔ．ＣＬＫを受け、スイッチング
回路１８２および１８４に対して出力する側に設定され
ている。スイッチング回路１８２は、スイッチング回路
１８０の出力を受けて、差動増幅器１５０の−入力ノー
ドに与える側に設定されている。スイッチング回路１８
４は、スイッチング回路１８０の出力を受けて、差動増
幅器１５２の＋入力ノードに与える側に設定されてい
る。
【０１８５】スイッチング回路１８６は、差動増幅器１
５０の出力を受けて、クロックドライバ１５４に与える
側に設定されている。
【０１８６】スイッチング回路１８８は同期回路１５６
の出力を受けてスイッチング回路１９０に与える側に設
定されている。スイッチング回路１９０は、クロックド
ライバ１５４の出力を受けてクロックツリー１６８に与
える側に設定されている。スイッチング回路１９２は、
シンクロナスミラーリレー回路１６６の出力を受けて、
クロックツリー１７０に与える側に設定されている。
【０１８７】スイッチング回路１９４は、ＱＳ信号入力
バッファ１０６９ｂの出力を受けて、クロックツリー１
７６に与える側に設定されている。スイッチング回路１
９６は、クロックツリー１７０からの出力を受けて、デ
ータ出力バッファ７４に与える側に設定されている。
【０１８８】以上のようなスイッチング回路１８２〜１
９６の設定により、以下のようなＤＤＲ−ＳＤＲＡＭ動
作モードが設定される。
【０１８９】すなわち、この動作モードにおいては、デ
ータ出力用の同期クロック信号ＣＬｅ，ＣＬｏは、シン
クロナスミラーリレー回路で発生されたものが用いられ
る。このシンクロナスミラーリレー回路１６６からのク
ロック信号を用いることで、ＳＤＲＡＭ１０００が高周
波で動作しており、かつクロックの入力バッファからデ
ータ入出力端子１０７０に対する出力制御に対して、ク
ロックしこのスキューが問題になるような場合、そし
て、コントローラ側が外部クロックと同じタイミングで
データを取込みたい場合に、適応したデータ入出力動作
が可能となる。
【０１９０】一方、たとえば、ＤＬＬ回路として動作し
ている同期回路１５６からの出力信号は入力データ制御
には用いられていない。
【０１９１】この場合、入力される外部クロック信号は
相補な信号のｅｘｔ．ＣＬＫおよび／ｅｘｔ．ＣＬＫと
なっている。
【０１９２】さらに、データ出力時には、ＱＳ信号出力
端子から信号ＱＳが出力され、データ読込時には、コン
トローラ側から与えられる信号ＱＳに応じてデータの取
込が行なわれる、バイディレクショナルモードに対応す
る構成となっている。
【０１９３】一方、内部回路の動作を制御する内部クロ
ック信号ｉｎｔ．ＣＬＫ２は、差動増幅器１５０からの
出力に応じて、クロックドライバ１５４により生成され
る。このクロックドライバ１５４から出力される内部ク
ロック信号ｉｎｔ．ＣＬＫ２がクロックツリー１６８を
介してアドレス信号入力端子群１０３０および外部制御
信号入力端子群１０１０に対して伝達され、これらの信
号の入力タイミングの制御に用いられる。
【０１９４】さらに、ワンショットパルス生成回路１６
０および１６２は、差動増幅器１５０および１５２から
の出力信号の活性化のエッジに対応してワンショットパ
ルスを発生し、ＯＲ回路１６４からは外部クロック信号
ｅｘｔ．ＣＬＫの２倍の周波数の信号が出力される。こ
のＯＲ回路１６４からの出力信号に応じて、シンクロナ
スミラーリレー回路１６６が外部クロック信号ｅｘｔ．
ＣＬＫの２倍の周波数を有する内部クロック信号ｉｎ
ｔ．ＣＬＫ１を生成する。
【０１９５】この内部クロック信号ｉｎｔ．ＣＬＫ１
は、クロックツリー１７０を介して、データ出力バッフ
ァ１０７２ｂおよびＱＳ信号出力バッファ１０６９ａに
対して与えられる。
【０１９６】なお、以上の説明では、第１の内部クロッ
ク信号ｉｎｔ．ＣＬＫ１は、外部クロック信号ｅｘｔ．
ＣＬＫの２倍の周波数を有するものとしたが、本発明は
このような場合に限定されることなく、より一般に、、
第１の内部クロック信号ｉｎｔ．ＣＬＫ１は、外部クロ
ック信号ｅｘｔ．ＣＬＫのＮ倍の周波数を有する構成と
しても良い。
【０１９７】図１１は、差動増幅回路１５０および１５
２とワンショットパルス生成回路１６０および１６２な
らびにＯＲゲート１６４、シンクロナスミラーリレー回
路１６６の動作を説明するためのタイミングチャートで
ある。
【０１９８】時刻ｔ１において、外部クロック信号ｅｘ
ｔ．ＣＬＫが活性状態（“Ｈ”レベル）に立上がり、信
号／ｅｘｔ．ＣＬＫが不活性レベル（“Ｌ”レベル）に
立下がるのに応じて、差動増幅器１５２の出力レベルは
“Ｈ”レベルに、差動増幅器１５０の出力レベルは
“Ｌ”レベルへと変化する。この差動増幅器１５２の出
力レベルが“Ｈ”レベルに立上がるのに応じて、ワンシ
ョットパルス発生回路１６２からワンショットパルスが
出力され、これを受けたＯＲゲート１６４からは、対応
するワンショットパルス信号が出力される。
【０１９９】時刻ｔ２において、信号ｅｘｔ．ＣＬＫが
“Ｌ”レベルに立下がり、信号／ｅｘｔ．ＣＬＫが
“Ｈ”レベルに立上がるのに応じて、差動増幅器１５０
の出力レベルが“Ｈ”レベルとなる。これに応じて、ワ
ンショットパルス発生回路１６０からワンショットパル
スが出力され、ＯＲゲート１６４から対応するワンショ
ットパルス信号が出力される。
【０２００】以下は、同様にして、外部クロック信号ｅ
ｘｔ．ＣＬＫの立上がりのエッジおよび反転外部クロッ
ク信号／ｅｘｔ．ＣＬＫの立上がりのエッジのそれぞれ
に応答して、ＯＲゲート１６４からはワンショットパル
ス信号が出力される。
【０２０１】ＯＲゲート１６４からの出力を受けるシン
クロナスミラーリレー回路１６６からは、ＯＲゲート１
６４から最初のワンショットパルスが出力された後の２
サイクル目、すなわち、時刻ｔ３において、外部クロッ
ク信号ｅｘｔ．ＣＬＫに同期し、かつ外部クロック信号
ｅｘｔ．ＣＬＫの２倍の周波数を有する内部クロック信
号ｉｎｔ．ＣＬＫが出力され始める。
【０２０２】図１２は、図１０に示した内部制御クロッ
ク生成回路１００８の構成において、ＤＤＲ−ＳＤＲＡ
Ｍ動作モードにおいて、アドレス信号の取込および外部
制御信号の取込に対して内部同期回路１５６から出力さ
れるクロック信号が用いられる場合のスイッチング回路
１８０〜１９６の状態を説明するための概略ブロック図
である。
【０２０３】すなわち、図１２に示した状態において
は、ＳＤＲＡＭ１０００の動作モードは、ＤＤＲ−ＳＤ
ＲＡＭ動作モードであって、データ出力には、シンクロ
ナスミラーディレイ回路１６６から出力される内部クロ
ック信号ｉｎｔ．ＣＬＫ１が使用され、アドレス信号の
入力および外部制御信号の入力には、同期回路１５６か
ら出力される信号が用いられ、内部回路の動作にはクロ
ックドライバ１５４から出力される信号が用いられる構
成となっている。
【０２０４】さらに、バイディレクショナルモードの動
作を可能とするように、シンクロナスミラーディレイ回
路１６６からの出力は、ＱＳ信号入出力端子にも与えら
れる構成となっている。
【０２０５】このような構成とすることで、ＤＤＲ−Ｓ
ＤＲＡＭ動作モードにおいては、より高い動作周波数に
おいて、アドレス信号や外部制御信号の取込動作におけ
る外部クロック信号のスキューの影響を抑制することが
可能である。
【０２０６】図１３は、図４に示したＳＤＲＡＭ１００
０がＳＤＲ−ＳＤＲＡＭ動作モードで動作する場合の内
部制御クロック生成回路１００８のスイッチング回路１
８０〜１９６の状態を説明するための概略ブロック図で
ある。
【０２０７】図１３においても、このＳＤＲ−ＳＤＲＡ
Ｍ動作モードにおいて活性な信号を伝達する系統は太線
で示されている。
【０２０８】スイッチング回路１８０、１８２および１
８４は、基準電位Ｖｒｅｆを受ける側に設定されてい
る。差動増幅器１５０は、基準電位および外部クロック
信号ｅｘｔ．ＣＬＫを受けて、この外部クロック信号ｅ
ｘｔ．ＣＬＫと同一の周波数の信号を出力する。スイッ
チング回路１８６は、差動増幅器１５０からの出力を受
ける側に設定されているので、クロックドライバ１５４
は、この差動増幅器１５０からの出力を受けて外部クロ
ック信号ｅｘｔ．ＣＬＫと同一の周波数の内部クロック
信号ｉｎｔ．ＣＬＫ２を出力する。
【０２０９】さらに、スイッチング回路１９０は、クロ
ックドライバ１５４の出力を受ける側に設定されている
ので、クロックドライバ１５４から出力される信号ｉｎ
ｔ．ＣＬＫ２が、クロックツリー１６８を介して、アド
レス信号入力端子群および外部制御信号入力端子群に与
えられる。
【０２１０】さらにスイッチング回路１９４および１９
６も、クロックツリー１６８からの出力を受ける側に設
定されているので、データの入出力動作も、この外部ク
ロック信号ｅｘｔ．ＣＬＫと同一の周波数の内部クロッ
ク信号により制御されることになる。
【０２１１】この場合、スイッチング回路１９４は信号
ＱＳを受ける側には設定されていないので、バイディレ
クショナルモードには対応しない構成となっている。
【０２１２】以上説明したとおり、内部制御クロック生
成回路１００８の動作モードをモードレジスタ１０４６
に保持された動作モードデータに応じて切換えること
で、ＳＤＲＡＭ１０００が搭載されるシステムの仕様に
柔軟に対応した動作モードを選択することが可能とな
る。
【０２１３】［データ読出のためのＩ／Ｏ線対の構成］
図１４は、図４に示したメモリアレイバンクから読出さ
れたデータをグローバルＩ／ＯデータバスＧ−Ｉ／Ｏま
で伝達するサブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ／
Ｏ線対Ｍ−Ｉ／Ｏの配置の一例を示すブロック図であ
る。
【０２１４】図２においては、バンク０（図４のメモリ
セルアレイブロック１００ａに対応）は、４つの領域１
００ａ０〜１００ａ３に分割されている。
【０２１５】バンク０（Ｂａｎｋ−０）は、図４に示し
たメモリセルアレイ１００を１６個に分割した１個分
（６４Ｍｂｉｔ分の領域）に相当している。ここで、図
４に示した構成のうち、左半平面に属するバンク１００
ａ、１００ｂ、１００ｃ、１００ｄ、１００ｉ、１００
ｊ、１００ｋおよび１００ｌのうちの１つが活性状態と
されて、読出動作においては、対応するデータ入出力端
子ＤＱ０〜ＤＱ１５からデータが出力される。一方、図
４の右半平面に属するバンク１００ｅ、１００ｆ、１０
０ｇ、１００ｈ、１００ｍ、１００ｎ、１００ｏおよび
１００ｐのうちの１つのバンクが活性状態とされ、対応
するデータ入出力端子ＤＱ１６〜ＤＱ３１からデータの
出力が行われる。
【０２１６】図１４に示すように、領域１００ａ０〜１
００ａ３の各々は、列方向に８つのメモリセルアレイマ
ットＭＡＢ０〜ＭＡＢ７に分割されている。この各メモ
リセルアレイマットのそれぞれの領域に対応してセンス
アンプ帯（図示せず）が存在し、選択されたメモリセル
からのデータを増幅する。
【０２１７】以下、たとえば、領域１００ａ０の構成を
例にとって説明する。各マットに対して、ワード線方向
（図中Ｇ−Ｉ／Ｏに沿う方向）には、サブＩ／Ｏ線対Ｓ
−Ｉ／Ｏが走っている。外部アドレス信号に応じて選択
されたコラム選択線ＹＳが活性化されることにより、対
応するメモリセル列のセンスアンプと接続されること
で、センスアンプにより増幅された読出データが、サブ
Ｉ／Ｏ線対Ｓ−Ｉ／Ｏに伝達される。このサブＩ／Ｏ線
対Ｓ−Ｉ／Ｏは、２本で１つのデータを伝達する相補構
成となっている。
【０２１８】各メモリセルアレイマットに対して縦方向
（図中Ｇ−Ｉ／Ｏに垂直な方向、メモリセルアレイの列
方向）には、メインＩ／Ｏ線対Ｍ−Ｉ／Ｏが走ってい
る。サブＩ／Ｏ線対により伝達されたデータは、このサ
ブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／Ｏ線対Ｍ−Ｉ／Ｏ
との交点に位置するサブアンプＳＵＡにより増幅された
後、対応するメインＩ／Ｏ線対Ｍ−Ｉ／Ｏに伝達され
る。メインＩ／Ｏ線対Ｍ−Ｉ／Ｏにより伝達された読出
データは、リード／ライトアンプ９０２、９０４、９０
６および９０８により増幅されて、対応するグローバル
Ｉ／ＯバスＧ−Ｉ／Ｏに伝達される。
【０２１９】メインＩ／Ｏ線対も、２本で１つのデータ
を伝達する相補構成である。図１４において、サブＩ／
Ｏ線対とメインＩ／Ｏ線対の交点において黒四角で表わ
された領域が、サブＩ／Ｏ線対Ｓ−Ｉ／ＯとメインＩ／
Ｏ線対Ｍ−Ｉ／Ｏとを接続するトランスファゲートおよ
びサブアンプの位置を示している。
【０２２０】ライト動作においては、上述したのと逆の
経路を介して外部からのデータが選択されたメモリセル
に書込まれる。
【０２２１】１本の列選択線が活性化されることで選択
されるメモリセルの数は、たとえば、４個である。
【０２２２】この場合、図１４に示した例においては、
領域１００ａ０において列選択線ＹＳ０が、領域１００
ａ１において列選択線ＹＳ１が、領域１００ａ２におい
て列選択線ＹＳ２が、領域１００ａ３において列選択線
ＹＳ３がそれぞれ活性化されると、同時に１６個のデー
タの読出が行われることになる。
【０２２３】図１５は、たとえば、メモリセル列領域１
００ａ０において、選択されたビット線対からサブＩ／
Ｏ線対Ｓ−Ｉ／Ｏにデータを伝達するためのトランスフ
ァゲート部の構成を示す回路図である。
【０２２４】図１５においては、１つの列選択線ＹＳ０
によって、２つのメモリセル列が対応する２つのサブＩ
／Ｏ線対Ｓ−Ｉ／Ｏに接続される部分の構成を抜き出し
て示している。
【０２２５】図１５を参照して、列選択線ＹＳ０が活性
化すると、ビット線対ＢＬ０，ＺＢＬ０は、それぞれト
ランスファゲートトランジスタＴＮ０１およびＴＮ０２
を介して、サブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０に接続される。
これによりセンスアンプ２００．０により増幅された読
出データがサブＩ／Ｏ線対Ｓ−Ｉ／Ｏ０に伝達される。
【０２２６】一方、ビット線対ＢＬ１，ＺＢＬ１は、列
選択線ＹＳ０が活性化すると、トランスファゲートトラ
ンジスタＴＮ１１およびＴＮ１２を介して、サブＩ／Ｏ
線対Ｓ−Ｉ／Ｏ１と接続される。これによりセンスアン
プ２００．１により増幅された読出データがサブＩ／Ｏ
線対Ｓ−Ｉ／Ｏ１に伝達される。
【０２２７】コラムデコーダ４２は、信号ＹＳパルスの
活性化に応じて、プリデコード線Ｐ．Ｄ．Ｌからの信号
に基づいて、列選択線ＹＳ０等の選択を行う。
【０２２８】図１６は、本発明の実施の形態１のＳＤＲ
ＡＭ１０００において、たとえば、図３において、列選
択パルス信号ＹＳパルスを、書込動作を制御するための
ライトクロックＷＣＬＫまたは読出動作を制御するため
のリードクロックＲＣＬＫから生成するための列選択タ
イミング制御回路３０００の構成を説明するための概略
ブロック図である。
【０２２９】列選択タイミング制御回路３０００は、書
込動作においてＳＤＲＡＭ１０００内部において生成さ
れるライトクロックＷＣＬＫを受けて、所定の時間だけ
遅延して出力するための可変シフト回路３１００と、可
変シフト回路３１００の出力を受けて、所定時間遅延し
て出力する遅延回路３２００と、遅延回路３２００の出
力を受けて、パルス信号を発生するパルス発生回路３２
１０と、読出動作において、ＳＤＲＡＭ１０００内部に
おいて発生される内部リードクロック信号を受けて、所
定時間遅延して出力する遅延回路３３００と、遅延回路
３３００の出力を受けて、パルス信号を発生するパルス
発生信号３３１０と、パルス発生回路３２１０および３
３１０の出力を受けて、メモリセル列を選択するための
ＹＳパルス信号を出力するＯＲ回路３２２０とを含む。
【０２３０】可変シフト回路３１００は、モードレジス
タ１０４６からの制御信号に応じて、ＳＤＲ−ＳＤＲＡ
Ｍ動作モードにおいては、入力されたライトクロック信
号ＷＣＬＫをシフト動作することなく出力するクロック
シフト回路３１１０と、モードレジスタ１０４６の制御
に応じて、ＳＤＲ−ＳＤＲＡＭ動作モードにおいて、ク
ロックシフト回路３１１０からの出力を、可変シフト回
路３１００の出力として選択的に出力するスイッチ回路
３１１２と、ＤＤＲ−ＳＤＲＡＭ動作モードにおいて、
内部ライトクロック信号ＷＣＬＫを受けて、１クロック
時間分だけ遅延して出力する１クロックシフト回路３１
２０と、信号ＷＣＬＫを受けて、１．５クロックだけ遅
延して出力する１．５クロックシフト回路３１２２と、
信号ＷＣＬＫを受けて２クロック分だけ遅延して出力す
る２クロックシフト回路３１２４と、信号ＷＣＬＫを受
けて、２．５クロックだけ遅延して出力する２．５クロ
ックシフト回路３１２６と、信号ＷＣＬＫを受けて３ク
ロック分だけ遅延して出力する３クロックシフト回路３
１２８と、モードレジスタ１０４６に設定された動作モ
ードデータに応じて制御され、１クロックシフト回路３
１２０〜３クロックシフト回路３１２８からの出力を受
けて、いずれかを可変シフト回路３１００の出力として
選択的に出力するためのスイッチ回路３１３０とを含
む。
【０２３１】すなわち、読出動作モードにおいて、ＣＡ
Ｓレイテンシの大きさはデータ出力部において調整する
ために、読出動作モードにおいては、ＹＳパルスは、リ
ードクロック信号ＲＣＬＫからシフト動作を経ることな
く生成される。
【０２３２】これに対して、書込動作においては、上述
したとおり、外部からライトコマンドＷＲＩＴＥが与え
られた後に、実際にメモリセルアレイにデータの書込が
行なわれるまでには、データのシリアルパラレル変換
や、メモリセルの選択動作等を行なうための時間的なマ
ージンが必要であるため、所定のクロック時間だけシフ
ト動作を行なって、遅延したタイミングで、ＹＳパルス
が発生されることになる。
【０２３３】ここで、上述したとおり、可変シフト回路
３１００において、モードレジスタ１０４６に設定され
たモードデータに従って、内部書込クロック信号ＷＣＬ
Ｋから所定のクロックサイクルだけ遅延した後に、ＹＳ
パルスが生成される。
【０２３４】上述した例においては、書込動作時のＹＳ
パルスの活性化のタイミングが、ＳＤＲ−ＳＤＲＡＭ動
作モードにおいては、ライトコマンドの入力が行なわれ
る外部クロック信号ｅｘｔ．ＣＬＫの活性化エッジに対
応して行なわれるのに対し、ＤＤＲ−ＳＤＲＡＭ動作モ
ードにおいては、ライトコマンドが入力された外部クロ
ック信号ｅｘｔ．ＣＬＫの活性化エッジから２クロック
分だけシフトされたクロックの活性化エッジに対応して
列選択動作が行なわれるという動作を、同一チップ上の
同期型半導体記憶装置で実現することが可能である。
【０２３５】なお、以上の説明においては、同期型半導
体記憶装置がＳＤＲ−ＳＤＲＡＭ動作モードとして動作
するか、ＤＤＲ−ＳＤＲＡＭ動作モードとして動作する
かに応じて、ＹＳパルスの遅延量を変更する構成となっ
ていたが、たとえば、ロウ系の回路動作、すなわちワー
ド線の活性化やセンスアンプの活性化のタイミング、ま
た、コラム系の回路動作としても、上述したようなＹＳ
パルスの活性化だけでなく、データバスの活性化や入出
力データのデータ入出力のタイミング等を調整するため
に、モードレジスタ１０４６に設定されたモードデータ
に応じて、基準となるクロック信号から各動作を制御す
るための制御クロック信号を所定クロックサイクルだけ
遅延させる構成とすることも可能である。
【０２３６】以上のような構成とすることで、バンクご
とに独立に活性化が行われ、かつアドレスバス、コマン
ドデータバスが複数のバンクに共通に設けられている場
合でも、システムの仕様に柔軟に対応することが可能で
ある。
【０２３７】［実施の形態２］実施の形態１のＳＤＲＡ
Ｍ１０００においては、ＳＤＲ−ＤＲＡＭ動作モードと
ＤＤＲ−ＳＤＲＡＭ動作モードとを、切換えて動作可能
とするために、データ入出力部の構成として、図９に示
したようなレジスタ回路によるシリアルパラレル変換が
行なわれる構成とした。
【０２３８】すなわち、データの書込動作においては、
データ入出力端子からレジスタ回路２１５４および２１
５６に、交互にデータが８ビット分書込まれ、一方で、
メモリセルアレイへのデータの書込は、クロック信号Ｗ
ＣＬＫに応じて、レジスタ２１５４および２１５６から
交互にデータバスにデータが与えられる構成となってい
た。
【０２３９】このように、ライトコマンドが入力された
場合において、ライトデータをレジスタ回路（データラ
ッチ）に入力後、順次アレイに転送するときに、アレイ
への転送クロックＷＣＬＫで、同時に出力データ用のラ
ッチ回路（レジスタ２１４６および２１４８）に、書込
データを転送する動作を行なう構成とすることで、一種
のキャッシュメモリとして、レジスタ２１４６および２
１４８を用いることが可能である図１７は、このような
動作を可能とするデータ入出力部４０００の構成を説明
するための概略ブロック図であり、実施の形態１の図９
と対比される図である。
【０２４０】実施の形態１のデータ入出力部２０００の
構成と異なる点は以下のとおりである。
【０２４１】まず、ライトコマンドが与えられると、フ
ラグ保持回路４０１０において、この書込動作が指定さ
れている期間中、ライトフラグのレベルが保持される。
このライトフラグ保持回路４０１０の出力と、ライトク
ロック信号ＷＣＬＫの出力とを受けて、ＡＮＤ回路４０
１２は、転送クロック信号ＴＤを出力する。データ転送
バッファ４０２０は、転送クロックＴＤに応じて、レジ
スタ２１５６からメモリセルアレイに対して出力される
データをデータ読出用のレジスタ回路２１４８に順次転
送する。一方、データ転送バッファ４０２２は、転送ク
ロックＴＤに応じて、データ書込用のレジスタ２１５４
から、メモリセルアレイに向けて出力されるデータを、
順次データ読出用のレジスタ２１４６に転送する。
【０２４２】さらに、マルチプレクサ回路４０３０は、
フラグ保持回路４０１０からの出力に従って、データ書
込動作が指定されている期間中は、クロック信号ＷＣＬ
Ｋに応じて、レジスタ回路２１５６または２１５４から
出力されるデータのうち、いずれを選択してメモリセル
アレイに出力するかを制御するためのシフトレジスタ２
１８２からの出力信号を受けて、この信号を、レジスタ
回路２１４６および２１４８のメモリセルアレイ側に設
けられている切換回路２１４７および２１４９を制御す
る信号として出力し、書込動作が指示されていない期間
中は、シフトレジスタ２１６２からの出力を、切換回路
２１４７および２１４９を制御する信号として出力す
る。
【０２４３】さらに第２には、アドレスラッチ回路４１
００は、直前の読出または書込動作において指定された
アドレスを保持し、アドレス比較回路４１１０は、読出
動作において、与えられた読出アドレスと、アドレスラ
ッチ回路４１００に保持されたアドレスとを比較し、両
者が一致する場合は、切換回路２１６６を活性化して、
レジスタ回路２１４６および２１４８にそれぞれ保持さ
れているデータを、データ入出力端子ＤＱ０に対して出
力させる。
【０２４４】なお、アドレスラッチ回路４１００に保持
されるアドレス信号としては、前回の読出動作における
アドレス信号であってもよいし、前回の書込動作におけ
るアドレス信号であってもよい。
【０２４５】すなわち、以上のような構成により、前回
の読出動作において、読出動作が行なわれたアドレスと
全く同一のアドレスからのデータの読出が、次の読出動
作において指定された場合には、メモリセルアレイをア
クセスすることなく、レジスタ２１４６および２１４８
に保持されたデータが、データ入出力端子ＤＱ０等から
出力されることになる。
【０２４６】一方で、直前の書込動作において、データ
入出力端子から書込まれたデータと、同一のアドレスの
データが、直後の読出動作において指定された場合に
は、この場合もメモリセルアレイにアクセスすることな
く、レジスタ２１４６および２１４８に保持されている
データが、対応するデータ入出力端子ＤＱ０等から出力
されることになる。
【０２４７】これに対して、直前の読出動作または書込
動作において指定されたアドレスと、異なる読出アドレ
スが指定された場合は、メモリセルアレイから読出され
たデータが、レジスタ２１４６または２１４８に転送さ
れる。この転送されたデータは、レジスタ回路２１４６
または２１４８の最下層から順次交互に入力される。実
際には、アドレス信号の一致・不一致を判定する動作と
同時に、メモリセルアレイからのデータ読出動作自体は
実行されており、出力部のレシーバ２１４２または２１
４３が出力するアレイからのデータを、アドレス比較回
路での比較結果が一致している場合には無効化する動作
が行なわれることになる。
【０２４８】図１８は、図１７に示したデータ転送バッ
ファ４０２０の構成を説明するための回路図である。
【０２４９】データ転送バッファ４０２０は、電源電位
Ｖｃｃと接地電圧ＧＮＤとの間に互いに直列に接続され
るｐチャネルＭＯＳトランジスタ４２００、４２０２と
ｎチャネルＭＯＳトランジスタ４２１０および４２１２
とを含む。ｐチャネルＭＯＳトランジスタ４２０２のゲ
ートおよびｎチャネルＭＯＳトランジスタ４２１０のゲ
ートは、レジスタ回路２１５６からの出力を選択するた
めのマルチプレクサ２１５７からの出力を受ける。ｐチ
ャネルＭＯＳトランジスタ４２００は、転送クロックの
反転信号／ＴＤを受け、ｎチャネルＭＯＳトランジスタ
４２１２は、転送クロックＴＤを受ける。
【０２５０】データ転送バッファ４０２０からの出力
は、切換回路４０２１を介して、デマルチプレクサ２１
４９に与えられる。
【０２５１】アドレス比較回路４１１０からの出力に応
じて、切換回路４０２１は、レシーバ２１４３からの出
力またはデータ転送バッファ４０２０からの出力を選択
的にデマルチプレクサ２１４９に与える。
【０２５２】なお、図１８に示した例では、レジスタ回
路２１５６および２１４８については、簡単のために１
ビット分の構成のみを示している。
【０２５３】図１９は、図１７および図１８で説明した
ようなキャッシュ機能付のＳＤＲＡＭの動作を説明する
ためのタイミングチャートである。
【０２５４】図１９においては、バースト長８、ＣＡＳ
レイテンシが２であり、かつライトレイテンシが２であ
る場合のＤＤＲ−ＳＤＲＡＭの通常動作を説明するため
のタイミングチャートである。
【０２５５】図１９を参照して、時刻ｔ０における外部
クロック信号ｅｘｔ．ＣＬＫの立上がりエッジにおい
て、信号／ＣＳおよび信号／ＲＡＳが活性状態であるこ
とに応じて、ＳＤＲＡＭの活性化を指示するためのコマ
ンドＡＣＴが指定される。
【０２５６】時刻ｔ０において、行アドレスおよびバン
クアドレスの取込が行なわれ、ロウアドレスラッチ１０
４８およびバンクアドレスラッチ１０５２中に保持され
る。
【０２５７】続いて、時刻ｔ１において、内部クロック
信号ｉｎｔ．ＣＬＫの活性化のエッジで、信号／ＣＳ、
信号／ＣＡＳおよび信号／ＷＥが活性状態であることに
応じて、書込動作を指定するためのコマンドＷＲＩＴＥ
が指定される。
【０２５８】このとき、列アドレスも入力され、コラム
アドレスラッチ１０５０がその値を保持する。このと
き、バーストライトの動作モードが設定されているた
め、次のサイクル以降での書込動作はバーストアドレス
カウンタ１０６０により、ＳＤＲＡＭ１０００内部にお
いて自動的にコラムアドレスをインクリメントさせなが
ら進行することになる。
【０２５９】書込動作が指定されることで、内部におけ
る書込動作を指示するためのフラグ信号ＷＲＩＴＥが活
性状態へと変化する。
【０２６０】その後は、ＳＤＲＡＭ１０００に与えられ
る信号ＱＳに同期して、ＳＤＲＡＭ１０００の外部にお
いて書込データを変化させることで、書込データの取込
が行なわれる。
【０２６１】さらに、シリアルに書込まれたデータは、
データ入出力回路１０８０において、２ビットごとにパ
ラレルデータに変換され、時刻ｔ３以後、時刻ｔ４〜時
刻ｔ６において、選択されたメモリセルに書込まれる。
続いて、時刻ｔ１１において、内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりのエッジにおいて、信号／ＣＳ、
信号／ＣＡＳが活性状態であって、信号／ＷＥが不活性
状態でることに応じて、読出動作を指示するためのコマ
ンドＲＥＡＤが指定される。
【０２６２】これに応じて、ＳＤＲＡＭ１０００内部に
おいて読出動作を指示するための内部クロック信号ＲＣ
ＬＫの生成が開始される。
【０２６３】時刻ｔ１１から時刻ｔ１２の間において活
性化したＹＳパルスの活性化エッジにおいて選択された
メモリセル列からの読出データは、メインＩ／Ｏ線対Ｍ
−Ｉ／ＯおよびグローバルＩ／Ｏ線対Ｇ−Ｉ／Ｏを経由
して、データ入出力回路１０８６に与えられる。データ
入出力回路１０１８においては、同時に読出された２ビ
ット分のパラレルなデータをシリアルデータに変換し
て、シンクロナスミラーディレイ回路から出力される信
号ＱＳに応じてシリアルデータとしてデータ入出力端子
ＤＱ０等に与える。また、出力データの認識を外部のた
とえばメモリコントローラが行なうことが可能なよう
に、信号ＱＳのＳＤＲＡＭ１０００から外部に出力され
る。
【０２６４】以後は、同様にして、２ビットずつパラレ
ルに読出された読出データが、シリアルデータに変換さ
れつつＳＤＲＡＭ１０００から外部に読出される。
【０２６５】図２０は、キャッシュ動作モードにおい
て、直前に書込まれたデータと同一のアドレスに対応す
るデータが読出される場合の読出動作を説明するための
タイミングチャートであり、図１９と対比される図であ
る。
【０２６６】時刻ｔ０において、ＳＤＲＡＭ１０００の
活性化が指定された後、時刻ｔ６までデータのメモリセ
ルへの書込が行なわれる動作は、図２２に示した場合と
同様であるので、説明は繰返さない。
【０２６７】時刻ｔ１１における内部クロック信号ｉｎ
ｔ．ＣＬＫの立上がりのエッジにおいて、ＲＥＡＤコマ
ンドが指定された際に、与えられたアドレス信号によ
り、時刻ｔ１において指定されたアドレスと同一のアド
レスにデータ書込が行なわれたことをアドレス比較回路
４１１０が検知すると、読出されるべきデータは、レジ
スタ回路２１４６および２１４８に既にラッチされてい
るために、最小のレイテンシすなわち、１クロック後の
時刻ｔ１２からもＳＤＲＡＭ１０００の外部に対して、
読出データおよび信号ＱＳの出力が開示されることにな
る。
【０２６８】以上のようにして、入出力データ部４００
０に存在するレジスタ回路をキャッシュメモリのように
して用いることで、直前の書込動作または読出動作と同
一なアドレスに対して、読出動作を行なう場合の、デー
タ読出速度が向上する。
【０２６９】なお、以上説明したとおり、本動作におい
ては、バイディレクショナルモードの動作であって、デ
ータの書込の際には、信号ＱＳがＳＤＲＡＭ１０００に
与えられ、データの読出の際には、信号ＱＳがＳＤＲＡ
Ｍ１０００から出力される構成となっているため、たと
えば、コントローラの側では、ＳＤＲＡＭ１０００から
のデータ出力が開始されるタイミングを、信号ＱＳによ
り認識することが可能である。
【０２７０】［実施の形態２の変形例］実施の形態２に
おいては、１個のデータ入出力端子あたり、データをラ
ッチするためのレジスタが８個存在し、８個のデータの
シリアル入力およびシリアル出力につき、８個のデータ
で構成されるデータを１組として、そのデータの組に対
応する先頭アドレスが入力されるごとに、キャッシュモ
ードの動作を行なう構成となっていた。
【０２７１】さらに、細かいデータの組に対して、キャ
ッシュモードの動作を実行するためには、複数のアドレ
スラッチの組を用意し、順次ライトコマンドの入力に従
ってアドレスを設定することで、データを出力するため
のラッチ群を、上述したようなアドレスラッチのセット
の数に各々分割して動作させることで、このような動作
を実現することが可能である。
【０２７２】図２１は、このように、より細かいデータ
の組に対してキャッシュモード動作が可能なデータ入出
力部５０００の構成を示す概略ブロック図である。
【０２７３】図２１に示した例においては、データ入出
力端子１個あたり２個のデータで１つの組をなすものと
している。すなわち、レジスタ回路２１４６および２１
４８に対して、１回の転送クロックで同時に転送される
２個のデータが１つの組をなすものとしている。
【０２７４】チップ全体として３２個のデータ入出力端
子があるとすると、６４個のデータの組に対してキャッ
シュメモリとして動作することが可能となり、言い換え
ると、８バイト分のデータをレジスタ２１４６および２
１４８をキャッシュメモリとして動作せることで処理す
ることができる。
【０２７５】その場合に、レジスタ回路２１４６および
２１４８は、２個のデータごとに１つのデータ入出力端
子４個に分割される。これが、３２個のデータ入出力端
子ごとに存在するので、この３２個のデータ入出力端子
から出力される６４個分のデータについては、１つのア
ドレスラッチに保持されたアドレス信号と、読出動作時
に比較されたアドレス信号とを比較することで、一致し
ている場合に、このレジスタ回路２１４６および２１４
８に保持されているデータを、メモリセルアレイからの
読出データよりも優先して外部に出力することが可能で
ある。
【０２７６】したがって、図２１に示したような構成で
は、アドレスラッチ回路４５００は、４組のラッチ回路
を有する構成となっている。
【０２７７】図２１に示した構成では、順次書込動作が
指定されるたびに、古いデータ順に、レジスタ２１４６
および２１４８から消去していく構成とするために、レ
ジスタ２１４６および２１４８はいわゆる先入れ先出し
メモリ（ＦＩＦＯ）の構成となっているものとする。
【０２７８】すなわち、書込動作において、書込用のレ
ジスタ回路２１５４および２１５６の出力側からデータ
転送バッファ４０２０および４０２２を介してラッチ回
路２１４６および２１４８に与えられる書込データは、
ＦＩＦＯメモリのまず最下層に入力される。レジスタ２
１４６および２１４８は、データの入力動作が行なわれ
るために、順次入力されたデータを上層側にシフトして
いき、最上層に達したデータは、次にデータの入力が行
なわれる際に消去される構成となっている。
【０２７９】同様にして、アドレスラッチ回路４５００
もＦＩＦＯ構成となっており、４回分のアドレス信号が
入力されると、それ以前のアドレスは順次消去されてい
く構成となっている。これに対応して、アドレス比較回
路４５１０も４組存在し、入力された読出アドレスと、
アドレスラッチ回路４５００に保持されている４組のア
ドレス信号との比較を行ない、入力アドレスとアドレス
ラッチ中のアドレス信号とが一致すると、一致信号を出
力する比較回路に対応する、出力データラッチからの出
力が選択されるように、出力用のシフトレジスタ２１６
４の値を強制的に書換える。これにより、レジスタ２１
４６および２１４８のうち、アドレス比較回路において
一致が検出されたアドレスに対応するデータが、データ
入出力端子に与えられる構成となっている。
【０２８０】一方、読出動作において、与えられ読出ア
ドレスとアドレスラッチ４５００中のアドレス信号とが
一致しない場合は、メモリセルアレイからのデータがレ
ジスタ回路２１４６および２１４８に転送される。この
データは、同様にして、ＦＩＦＯメモリであるレジスタ
２１４６および２１４８の最下層に入力される。同時
に、アドレス信号もアドレスラッチ４５００の最下層に
設定される。
【０２８１】実際には、一致不一致を判定する動作と並
行して、メモリセルアレイからのデータ読出は実行され
ており、出力部のレシーバ２１４２および２１４３で受
けたアレイからのデータが、アドレス比較回路４５１０
での比較結果が一致している場合には、無効化されて、
レジスタ２１４６および２１４８には書込まれない構成
となっている。
【０２８２】このような構成とすることで、より細かい
データのセットで、キャッシュモード動作を実行するこ
とが可能となる。
【０２８３】［実施の形態３］図２２は、バースト長が
８、ＣＡＳレイテンシが３である場合のＳＤＲ−ＳＤＲ
ＡＭの動作を説明するためのタイミングチャートであ
る。
【０２８４】時刻ｔ１において、ＷＲＩＴＥコマンドが
与えられて、バースト書込みが終了した後、引き続い
て、時刻ｔ９において、ＲＥＡＤコマンドが直ちに与え
られる以外は、基本的に図２に示したＳＤＲ−ＳＤＲＡ
Ｍの動作と同様である。
【０２８５】ＳＤＲ−ＳＤＲＡＭ動作モードにおいて
は、時刻ｔ１において、書込動作を指定するためのＷＲ
ＩＴＥコマンドが与えられた後、８クロック後の時刻ｔ
１１において、はじめて、次の読出動作を指定するため
のＲＥＡＤコマンドを与えることが可能となる。
【０２８６】図２３は、バースト長が８、ＣＡＳレイテ
ンシが２である場合のＤＤＲ−ＳＤＲＡＭの動作を説明
するためのタイミングチャートである。
【０２８７】ＤＤＲ−ＳＤＲＡＭ動作においては、デー
タの書込はダブルデータレートで行なわれるものの、時
刻ｔ１において、書込動作を指定するためのＷＲＩＴＥ
コマンドが与えられてから、実際にメモリセルアレイに
データが書込まれるまでに、２クロック分のライトレイ
テンシが存在するために、時刻ｔ１においてＷＲＩＴＥ
コマンドが与えられた後に、引続き書込動作を指定する
ためのＷＲＩＴＥコマンドを与えるためには、時刻ｔ１
から５クロック分の時間が経過した時刻ｔ７であること
が必要である。
【０２８８】書込動作に引続いて書込動作を行なう場合
は、いずれの場合もＷＲＩＴＥコマンドが与えられてか
ら２クロック経過後にメモリセルアレイへのデータ書込
動作が開始されるため、図２３に示したように、最初の
ＷＲＩＴＥコマンドが与えられてから、５クロック分の
時間が経過した時点で、次のＷＲＩＴＥコマンドを与え
ることが可能である。
【０２８９】図２４は、書込動作の後に、引続いて読出
動作を行なう場合のＤＤＲ−ＳＤＲＡＭの動作を説明す
るためのタイミングチャートである。
【０２９０】この場合も、バースト長は８、ＣＡＳレイ
テンシは２であり、ライトレイテンシも２であるものと
している。
【０２９１】書込動作を指定するためのＷＲＩＴＥコマ
ンドが時刻ｔ１において与えられた後、続いて、書込動
作を開始するためには、列選択動作を行なった時点で、
メインＩ／Ｏ線対等において、読出されたデータの衝突
が起こらないようにするために、読出動作を指定するた
めのＲＥＡＤコマンドは、書込動作が完全に終了した後
に、ＳＤＲＡＭに対して与えられる必要がある。
【０２９２】すなわち、時刻ｔ１において、ＷＲＩＴＥ
コマンドが与えられた場合、それから６クロック分の時
間が経過した後の、時刻ｔ７においてはじめて書込動作
を指定するためのＲＥＡＤコマンドを与えることが可能
となる。
【０２９３】したがって、ダブルデータレートのＤＤＲ
−ＳＤＲＡＭ動作モードの場合、データの書込および読
出のデータレートがシングルデータレートのＳＤＲ−Ｓ
ＤＲＡＭの場合の２倍になっているにもかかわらず、書
込動作を行なった直後の読出動作を開始できるまでのス
ペック時間を十分に低減できないという問題が生じる。
【０２９４】実施の形態３のＳＤＲＡＭにおいては、以
上のような問題点を解決するために、バースト処理にお
けるデータ書込の際の最後のクロック周期でパラレルに
書込まれるデータ書込を、次のデータ書込サイクルある
いはプリチャージ動作のサイクルにおいて書込む構成と
することで、書込動作に引続いて読出動作が行なわれる
場合でも、ＷＲＩＴＥコマンドが与えられてからＲＥＡ
Ｄコマンドが与えられるまでのスペック状の時間を短縮
することが可能ナＳＤＲＡＭを提供する。
【０２９５】図２５は、このような動作を可能とするた
めに、実施の形態１〜実施の形態２における内部書込ク
ロック信号ＷＣＬＫ（以下、本実施例においてはＷＣＬ
Ｋ０と表わす）を、クロック信号ＷＣＬＫ１に変換する
ための書込クロック変換回路６０００の構成を示す概略
ブロック図である。
【０２９６】すなわち、実施の形態２においては、書込
動作が行なわれる直前の動作において使用されたアドレ
スの値が保持されて、この保持された値を用いてデータ
入出力部に存在するレジスタにキャッシュメモリとして
の動作を行なわせる構成であった。
【０２９７】実施の形態３では、直前に行なわれた書込
動作のアドレス値が保持されていることを利用して、こ
の値を用いて、以下に説明するように、バースト動作で
書込まれる書込データのうち、最終のクロックサイクル
で書込まれるデータのタイミングを後のタイミングにず
らす（以下、ディレイドライト動作と呼ぶ）ことで、書
込動作後に直ちに読出動作が行なわれる場合でも、ＷＲ
ＩＴＥコマンドからＲＥＡＤコマンドを与えることが可
能な時間を短縮することを可能とする。
【０２９８】実施の形態３ではライトパルスＷＣＬＫ１
に応じて、ＹＳパルスが生成されるものとする。
【０２９９】すなわち、実施の形態２のＳＤＲＡＭの構
成に、図２５で示すライトクロック変換回路６０００
が、さらに設けられる構成となっていることになる。
【０３００】図２５を参照して、ライトクロック変換回
路６０００は、電源投入時に、“Ｈ”レベルとなるパワ
ーオンリセット信号ＰＯＲを一方の入力ノードに受ける
ＯＲ回路６０１０と、ＯＲ回路６０１０の出力を、リセ
ット信号として受け、ディレイドフラグを生成するフリ
ップフロップ回路６０２０と、プリチャージコマンドＰ
Ｃによりセットされ、リセット信号によりセットされ
て、ＰＣフラグを生成するフリップフロップ回路６１０
０と、フリップフロップ回路６１００の出力ののＰＣフ
ラグとディレイドフラグの反転信号とに応じて、ＰＣラ
イト信号を生成する論理ゲート６１１０と、ライトクロ
ック信号ＷＣＬＫ０とディレイドフラグとＰＣライト信
号とに応じて、ディレイドライト信号を生成するリケイ
ドパルス生成回路６２００と、ディレイドパルス生成回
路６２００の出力とディレイドフラグとを受けて、ディ
レイドフラグが“Ｌ”レベルのときに、ディレイドパル
ス生成回路からの出力が入力されるとフリップフロップ
回路６０２０に対するセット信号を生成するフリップフ
ロップ回路６２１０と、ディレイドパルス生成回路６２
００の出力とＰＣライト信号とを受けて、プリチャージ
コマンドが指定され、ＰＣライト信号が活性した場合
に、ディレイドパルス生成回路６２００から一度パルス
信号が出力されると、これに応じてリセットパルスをＯ
Ｒ回路の他方入力ノードに対して出力するパルス生成回
路６２２０と、ライトクロック信号ＷＣＬＫ０を受け
て、所定クロック分だけシフトして出力するシフト回路
６３００と、ディレイドパルス生成回路６２００に制御
されて、シフト回路６３００からの出力あるいはディレ
イドパルス生成回路６２００からの出力を信号ＷＣＬＫ
１として選択して出力する切換回路６４００とを含む。
【０３０１】図２５に示した例においては、図１７に示
した例のように、アドレスラッチ回路４１００には、直
前のライト動作でのアドレスを保持するアドレスラッチ
４１００ａおよび前回のライト動作におけるバンクアド
レスを保持するためのラッチ回路４１００ｂとからの出
力と、指定されたリードアドレスと比較して、比較回路
４１１０はヒット信号ＨＩＴまたはミス信号ＭＩＳＳの
いずれかを活性状態とする。
【０３０２】信号ＨＩＴが活性化した場合は、図１７に
説明した場合と同様に、入力部のレジスタから出力部の
レジスタに転送されているデータを、データ入出力端子
に対して出力させ、同時にアレイ動作自体は非活性化す
る。アレイ動作を非活性化するとは、たとえば、レシー
バ２１４２および２１４３まで読出されているメモリセ
ルアレイからのデータを、読出用のレジスタ２１４６お
よび２１４８に伝達させないという動作を行なうことを
意味する。
【０３０３】また、信号ＭＩＳＳが活性化した場合は、
通常どおりメモリセルアレイからのリード動作が実行さ
れる。
【０３０４】一方、ラッチ回路４１００ａおよび４１０
０ｂに保持されている前回の書込動作におけるアドレス
およびバンクアドレスは、後に説明するようにディレイ
ドライト動作時の書込動作のアドレスとして用いられ
る。
【０３０５】図２６は、ディレイドパルス生成回路６２
００の構成をより詳しく説明するための概略ブロック図
である。
【０３０６】ディレイドパルス生成回路６２００は、デ
ィレイドフラグ発生回路６０２０からのディレイドフラ
グＤＬＦを受けるインバータ６５００とＰＣライト信号
を受けてパルス信号を生成するパルス生成回路６５１０
とパルス生成回路６５１０からの出力と信号ＷＣＬＫ０
とを受けるＯＲ回路６５２０と、ＯＲ回路６５２０の出
力およびインバータ６５００からの出力を受けるＡＮＤ
回路６５３０とモードレジスタ１０４６からの出力に応
じて、バースト動作の最終クロックの１つ前のクロック
信号が活性化するまでのクロック信号ＷＣＬＫ１の活性
化の回数をカウントするためのカウンタ６５４０とを含
む。
【０３０７】カウンタ６５４０は、ディレイドフラグＤ
ＬＦの活性化に応じてリセットされ、カウント動作の終
了に応じて出力信号をセット状態とする。切換回路６４
００は、カウンタ６５４０からの出力がセット状態であ
ることに応じて、ＡＮＤ回路６５３０からの信号を信号
ＷＣＬＫ１として出力し、一方カウンタ６５４０の信号
がリセット状態（“Ｌ”レベル）であることに応じて、
シフト回路６３００からの信号を信号ＷＣＬＫ１として
出力する。
【０３０８】以上のような構成とすることで、まず電源
投入に応じて、信号ＰＯＲパルスが活性化すると、フリ
ップフロップ回路６０２０の出力のディレイドフラグＤ
ＬＦはリセットされ“Ｌ”レベルとなっている。
【０３０９】一方、切換回路６４００は、シフト回路６
３００からの出力を信号ＷＣＬＫ１として出力する側に
設定されている。
【０３１０】書込動作が始まり、たとえば４クロック周
期で８ビット分の書込データのバースト書込が終了する
場合、３クロック分までの動作が終了した時点でカウン
タ６５４０からの出力信号ガセット状態となり、切換回
路６４００は、ＡＮＤ回路６５３からの出力を信号ＷＣ
ＬＫ１として出力する側に切換わる。
【０３１１】この時点では、ディレイドフラグＤＬＦは
“Ｌ”レベルであって、インバータ６５００の出力は
“Ｈ”レベルであるものの、信号ＷＣＬＫ０としては、
既に４クロック分のクロックパルスがディレイドパルス
生成回路６２００に与えられた後であるために、以後次
に信号ＷＣＬＫ０または信号ＰＣライトが活性状態とな
るまで、ライトクロックＷＣＬＫ１は出力されない。
【０３１２】このような状態となった時点で、続いて、
信号ＷＣＬＫ０またはＰＣライトが活性化すると、その
時点でライトクロックが生成され、このライトクロック
とアドレスラッチ４１００に保持されているアドレス信
号とに応じて、バースト動作の最終クロックにおいて書
込まれるべきデータが、この時点が対応するメモリセル
アレイに書込まれることになる。
【０３１３】図２７は、以上説明したようなディレイド
ライトモードにおいて、書込動作の直後に引続いて書込
動作が行なわれ、さらに引続いてプリチャージ動作が行
なわれる場合の動作を説明するためのタイミングチャー
トである。
【０３１４】時刻ｔ０において、ＳＤＲＡＭの活性化が
指示され、続いて時刻ｔ１において、ＷＲＩＴＥコマン
ドが与えられる。
【０３１５】時刻ｔ１から２クロック分だけ遅延した時
刻ｔ３以降において、ライトクロックＷＣＬＫ１に応じ
て、メモリセルアレイへのデータ書込が行なわれる。た
だし、実際にメモリセルアレイへのデータの書込が行な
われるのは時刻ｔ３、時刻ｔ４および時刻ｔ５の３クロ
ック分の周期であり、この時点では１データ入出力端子
あたり６個のデータが対応するメモリセルアレイに書込
まれるのみである。
【０３１６】続いて、時刻ｔ１から５クロック経過した
後の時刻ｔ６において、再び書込動作を指示するための
ＷＲＩＴＥコマンドが与えられると、これに応じて、ラ
イトクロック変換回路６０００には、再びライトクロッ
ク信号ＷＣＬＫ０が与えられる。
【０３１７】この時点では、切換回路６４００は、ＡＮ
Ｄ回路６５３０からの出力を受ける状態となっているた
め、時刻ｔ７において活性化する信号ＷＣＬＫ０に応じ
て、信号ＷＣＬＫ１が活性状態となり、この時点で、前
サイクルの最後の２ビット分のデータの書込が行なわれ
る。
【０３１８】一方、信号ＷＣＬＫ１が活性状態となるこ
とに応じて、ディレイドフラグのレベルが活性状態とな
るため、これに応じてカウンタ６５４０はリセットさ
れ、切換回路６４００も、シフト回路６３００からの出
力を信号ＷＣＬＫ１として出力する側に切換わる。
【０３１９】時刻ｔ６において指定された書込動作に応
じて与えられた８ビットのデータのうち、６ビットのデ
ータは、時刻ｔ８、時刻ｔ９および時刻ｔ１０における
ライトクロック信号ＷＣＬＫ１の活性化に応じて、対応
するメモリセルに書込まれる。この場合も、最後の２ビ
ットのデータは、書込まれずに書込用のレジスタ回路２
１５４および２１５６中に保持されたままとなる。
【０３２０】続いて、時刻ｔ１２において、プリチャー
ジ動作を指定するためのプリチャージコマンドＰＣが与
えられると、これに応じて、ライトクロック変換回路６
０００から１クロック分の信号ＷＣＬＫ１が出力され、
これに応じて、最後の２ビットのデータの書込が行なわ
れる。
【０３２１】したがって、図２５において説明したよう
なライトクロック変換回路６０００を用いた構成では、
書込動作を指定するＷＲＩＴＥコマンドを指定した後、
５クロック経過した後に、ＷＲＩＴＥコマンドを与えた
場合でも、正常な動作を行なう。
【０３２２】図２８は、図２５において説明したライト
クロック変換回路６０００を用いた場合に、書込動作、
読出動作、書込動作およびプリチャージ動作を連続して
行なった場合の動作を説明するためのタイミングチャー
トである。
【０３２３】時刻ｔ０において、ＳＤＲＡＭの活性化が
指示された後、時刻ｔ１においてＷＲＩＴＥコマンドが
与えられ、時刻ｔ２から時刻ｔ３にかけてデータの書込
が行なわれる点は、図２７の場合と同様である。
【０３２４】図２８に示した例においては、時刻ｔ６に
おいては、読出動作を指定するためのＲＥＡＤコマンド
が与えられる。この場合、時刻ｔ１から５クロックだけ
経過した時刻ｔ６において、書込動作のためにはメイン
Ｉ／Ｏ線対Ｍ−Ｉ／ＯもグローバルＩ／Ｏ線対Ｇ−Ｉ／
Ｏとも用いられていないため、時刻ｔ６において、ＲＥ
ＡＤコマンドを与えることが可能となる。
【０３２５】時刻ｔ６からＣＡＳレイテンシで指定され
た２クロック分だけ時間が経過した時刻ｔ８から読出動
作が開始され、８ビット分のデータ出力が行なわれる。
【０３２６】続いて、時刻ｔ１１において、ＷＲＩＴＥ
コマンドが与えられると、時刻ｔ１２において発生する
ＷＣＬＫ０に応じて、時刻ｔ３から時刻ｔ６までの間に
書込まれていなかった残りの２ビットのデータの書込が
行なわれる。
【０３２７】それに続く時刻ｔ１３から時刻ｔ１６まで
の間に、８ビットのデータのうちの６ビット分のデータ
の書込が行なわれる。
【０３２８】８ビットのデータのうちの最後の２ビット
のデータの書込は、時刻ｔ１７においてプリチャージコ
マンドＰＣが与えられた際に、選択されたメモリセルへ
のデータ書込が行なわれる。
【０３２９】以上のような構成とすることで、ライトレ
イテンシが存在する場合に、書込動作を行なった後に引
続いて読出動作を行なう場合に、ＷＲＩＴＥコマンドを
与えてからＲＥＡＤコマンドを与えるまでのクロック数
を、書込動作を行なった後に続けて書込動作を行なう場
合と同様のクロック数で行なうことが可能となる。
【０３３０】その分、たとえば、メモリコントローラと
ＳＤＲＡＭとの間のデータの転送時間を短縮することが
可能である。
【０３３１】図２９は、図２８に示したようにデータの
書込が行なわれる場合、図１７に示した書込用のレジス
タ２１５４および２１５６に対して、データを書込む場
合のスイッチ１ａ〜２ｄの動作と、レジスタ２１５４お
よび２１５６からメモリセルアレイに対してデータを与
える場合のスイッチ１Ｗから２Ｚまでの動作タイミング
を説明するためのタイミングチャートである。
【０３３２】時刻ｔ０においてＡＣＴコマンドが与えら
れた後、時刻ｔ１においてＷＲＩＴＥコマンドが与えら
れる。時刻ｔ２から信号ＱＳの活性化エッジおよび不活
性化エッジにそれぞれ応じて、交互に活性状態となるク
ロック信号に応じて、スイッチ回路１ａ〜２ｄがそれぞ
れ交互に導通状態となることで、連続して入力される８
ビットのデータが書込用のレジスタ２１５４および２１
５６に格納される。一方、時刻ｔ３からライトクロック
信号ＷＣＬＫ１に応じて、レジスタ回路２１５４および
２１５６からメモリセル側へのデータの出力を切換える
ためのスイッチ回路１ｗ〜２ｙがそれぞれ１ｗと２ｗが
同時に、１ｘと２ｘが同時に、１ｙと２ｙがそれぞれ同
時に活性化することで、パラレルにメモリセルアレイに
対して書込まれる。
【０３３３】一方、時刻ｔ１２においては、クロック信
号の活性化に応じてスイッチ回路１ｚおよび２ｚが同時
活性状態となることで、残りの２ビットのデータの書込
が行なわれる。
【０３３４】一方、時刻ｔ１２からスイッチ回路１ａお
よび２ａが交互に導通状態となることでレジスタ回路２
１５４および２１５６へのデータの書込が行なわれる。
【０３３５】以後は、時刻ｔ２から時刻ｔ６までと同様
にして、６ビット分のデータの書込が行なわれる。
【０３３６】時刻ｔ１７においてプリチャージコマンド
ＰＣが与えられることにより、スイッチ回路１ｚおよび
２ｚを導通状態とするクロック信号が同時に活性状態と
なって、残りの２ビットのデータの書込が行なわれる。
【０３３７】以上説明したように、ディレイドライトの
動作を行なうことで、ダブルデータレートのＤＤＲ−Ｓ
ＤＲＡＭにおいて、書込動作の直後に読出動作を行なう
場合でも、書込コマンドを与えてから読出コマンドを与
えるまでの時間マージンを短縮することが可能で、高速
なデータの読出および書込が可能となる。
【０３３８】なお、本実施例は、ＤＤＲ−ＳＤＲＡＭの
動作モードについて説明したが、本発明はこのような場
合に限定されることなく、他のチップの形態においても
同様の技術が適用可能である。本発明の要旨の１つは、
書込みデータが、データの読動作のサイクルを阻害しな
い期間において、メモリアレイに伝達されることであ
る。
【０３３９】また、本実施例では、ディレイドライト動
作を次のライトコマンド入力時とプリチャージコマンド
時に実施したが、他のコマンドをこの動作に割当てても
よい。さらに、チップ側でコマンド入力がなく内部動作
を実行していないサイクルを検出して、そのサイクルに
おいてディレイドライト動作を行うこととしてもよい。
【０３４０】また、本実施例でのディレイドライトの実
行サイクルは、次のライトコマンド入力に応じて行う場
合、ライトコマンド後の次のサイクルであったが、ライ
トコマンド入力と同じサイクルで行うことも可能であ
る。
【０３４１】［実施の形態４］実施の形態４では、ＳＤ
Ｒ−ＳＤＲＡＭ動作モードとＤＤＲ−ＳＤＲＡＭ動作モ
ードを切換えて動作可能な同期型半導体記憶装置の構成
の他の例を説明する。
【０３４２】図３０は、ＳＤＲ−ＳＤＲＡＭとＤＤＲ−
ＳＤＲＡＭとを切換えて動作可能な同期型半導体記憶装
置のデータ出力部の第１の構成の例を示す概念図であ
る。
【０３４３】メモリアレイ２１０１は、ＤＤＲ−ＳＤＲ
ＡＭとして動作する場合は、偶数アドレスのデータを格
納し、ＳＤＲ−ＤＲＡＭとして動作する場合は、あるデ
ータピンＤＱ（Ａ）に対応してデータの入出力を行な
う。
【０３４４】一方、メモリアレイ２１０２は、ＤＤＲ−
ＳＤＲＡＭとして動作する場合は、奇数アドレスのデー
タを格納し、ＳＤＲ−ＤＲＡＭとして動作する場合は、
メモリアレイ１０１に対応させたデータピンＤＱ（Ａ）
とは別のデータピンＤＱ（Ｂ）が割当てられている。
【０３４５】スイッチ回路２１０３は、ＤＤＲ−ＳＤＲ
ＡＭ動作モードの場合は、出力制御回路により制御され
てメモリアレイ１０１および１０２と、データ入出力ピ
ンＤＱ（Ａ）およびＤＱ（Ｂ）との接続を選択的に切換
える。一方、スイッチ回路１０３はＳＤＲ−ＤＲＡＭ動
作モードの場合は、データ入出力ビンとメモリアレイと
の接続関係が所定の関係となるように固定される。
【０３４６】一度のアクセスにより、メモリアレイ２１
０１とメモリアレイ２１０２の両方がアクセスされ、読
出されたデータは、データバスを経由して出力レジスタ
に保持される。出力レジスタは、ＤＤＲ−ＳＤＲＡＭの
場合は選択回路により外部の１つのパッドに出力される
ように選択されるが、ＳＤＲ−ＳＤＲＡＭの場合には、
それぞれ独立したデータ入出力パッドＤＱ（Ａ）、ＤＱ
（Ｂ）に出力されるような状態に固定される。
【０３４７】以上の説明は、出力部についての説明であ
ったが、入力部についてもＤＱパッドと入力レジスタ、
メモリアレイの接続関係は同様にしてスイッチ回路より
切換えられる構成とすることが可能である。
【０３４８】以上の構成によりアレイとデータバス、入
出力部を共通の構成として、ＤＤＲ−ＳＤＲＡＭ動作モ
ードとＳＤＲ−ＳＤＲＡＭ動作モードが可能な同期型半
導体記憶装置を同一チップ上に実現することが可能であ
る。
【０３４９】図３１は、データ出力部の他の実施例の概
念を示す図である。図３１において、メモリアレイ２１
０４は、ＤＤＲ−ＳＤＲＡＭ動作モードの場合は、偶数
のアドレスが割当てられるが、ＳＤＲ−ＳＤＲＡＭ動作
モードの場合は、ある列アドレスＣＡ（Ｘ）が割当てら
れる。
【０３５０】一方、メモリアレイ２１０５は、ＤＤＲ−
ＳＤＲＡＭ動作モードの場合は、奇数のアドレスが割当
てられるが、ＳＤＲ−ＳＤＲＡＭ動作モードの場合は、
列アドレス／ＣＡ（Ｘ）が割当てられる。一度の読出動
作によってメモリアレイ２１０４かメモリアレイ２１０
５のうちどちらか一方がアクセスされ、読出されたデー
タバスを経由してデータが出力レジスタに保持される。
選択スイッチ２１０６は、ＤＤＲ−ＳＤＲＡＭ動作モー
ドの場合は、アドレスが偶数であるか奇数であるかに応
じて、伝達経路が選択される。一方、ＳＤＲ−ＳＤＲＡ
Ｍ動作モードの場合は、列アドレスＣＡ（Ｘ）に応じて
経路が選択される。
【０３５１】以上は、データ出力部の構成について説明
したが、データ入力部についても、ＤＱパッドと入力レ
ジスタ、メモリアレイの関係は、データの流れが反対向
きになるのみで、同様の構成により実現することが可能
である。
【０３５２】以上の構成により、アレイとデータバス、
データ入出力部の構成を共通として、ＤＤＲ−ＳＤＲＡ
Ｍ動作モードとＳＤＲ−ＳＤＲＡＭ動作モードを切換え
て動作することが可能な同期型半導体記憶装置を同一チ
ップ上により実現することが可能となる。
【０３５３】図３２は、データ出力部のさらに他の構成
を示す概念図である。図３２を参照して、メモリアレイ
２１０７はＤＤＲ−ＳＤＲＡＭ動作モードの場合もＳＤ
Ｒ−ＤＲＡＭ動作モードの場合も、偶数のアドレスが割
当てられる。一方、メモリアレイ２１０８は、ＤＤＲ−
ＳＤＲＡＭ動作モードの場合も、ＳＤＲ−ＤＲＡＭ動作
モードの場合も奇数のアドレスが割当てられる。
【０３５４】ＤＤＲ−ＳＤＲＡＭ動作モードの場合は、
出力部のセレクタ２１１０は外部のクロックの立上がり
と立下がりに応じて切換わるが、ＳＤＲ−ＤＲＡＭ動作
モードの場合は、外部クロックの立上がりのみによって
切換わる。
【０３５５】一度のアクセス動作により、メモリアレイ
２１０７とメモリアレイ２１０８の両方がアクセスさ
れ、データバスを経由してデータが出力レジスタに保持
される。
【０３５６】ここで、ＳＤＲ−ＳＤＲＡＭ動作モードの
場合には、メモリアレイへのアクセスは２クロックに一
度の割合で行なわれる。
【０３５７】以上は、データ出力部の構成について説明
したが、データ入力部についても、データの流れが逆に
なるのみで、ＤＱパッドと入力レジスタ、メモリアレイ
の関係は上記データ出力部の構成と同様にして実現する
ことが可能である。
【０３５８】以上の構成により、アレイとデータバス、
データ入出力部を共通として、ＤＤＲ−ＳＤＲＡＭ動作
モードとＳＤＲ−ＳＤＲＡＭ動作モードを切換えて動作
することが可能な同期型半導体記憶装置を同一チップ上
に構成することが可能である。
【０３５９】図３３は、バースト長を設定するためのモ
ードレジスタ信号の切換を行なう構成を示す概念図であ
る。
【０３６０】ＤＤＲ−ＳＤＲＡＭ動作モードにおいて
は、ダブルデータレートであるために、１クロックで２
データの入出力が行なわれる。したがって、同期型半導
体記憶装置の内部の処理は、ＤＤＲ−ＳＤＲＡＭ動作モ
ードでのバーストレートを半分にしたものがＳＤＲ−Ｓ
ＤＲＡＭ動作モードでのバースト長に相当する。
【０３６１】したがって、ＳＤＲ−ＤＲＡＭ動作モード
と、ＤＤＲ−ＳＤＲＡＭ動作モードを、同一チップの動
作モードの切換により実現する際に、バースト長を示す
内部信号とモードレジスタ２１５０のデコード信号を、
図３３に示すようにセレクタ群２１６０によって切換え
る構成とする。図３３において、信号ＢＬはモードレジ
スタ２１５０のデコード信号であり、ＤＤＲ−ＳＤＲＡ
Ｍ動作モードにおいては、そのまま同期型半導体記憶装
置の内部回路に伝達される。
【０３６２】一方、信号ＢＬ′は、ＳＤＲ−ＳＤＲＡＭ
動作モードにおける内部信号を示している。
【０３６３】以上の構成により、バースト長を示す内部
信号のＤＤＲ−ＳＤＲＡＭ動作モードとＳＤＲ−ＳＤＲ
ＡＭ動作モードによる違いを、簡単な構成で、同一チッ
プ上で切換えることが可能となる。
【０３６４】図３４は、図３１に示した概念図に基づく
同期型半導体記憶装置中の列アドレスカウンタの構成を
示す概略ブロック図である。
【０３６５】図３４中に示された各スイッチは、ＤＤＲ
−ＳＤＲＡＭ動作モードの場合の選択状態を示してい
る。
【０３６６】以下、図３４を参照して、外部から入力さ
れ、アドレスラッチ回路２２０１に保持されたアドレス
信号は、ＤＤＲ−ＳＤＲＡＭ動作モードの場合には、下
位１ビットを除いて偶数アドレス対応のメモリアレイ用
のアドレスカウンタ２２０３と、奇数アドレス対応のメ
モリアレイ用アドレスカウンタ２２０４に送られる。
【０３６７】ここで、アドレスカウンタ２２０３に送ら
れるアドレスは、アドレス変換回路２２０１を通過する
ことにより、スタートアドレスが偶数であるか奇数であ
るかに応じて変換処理が行なわれる。
【０３６８】アドレスカウンタではシーケンシャルモー
ド、インターリーブモードそれぞれに応じた２ビット分
のアドレスカウントが行なわれる。
【０３６９】カウントされたアドレスは、各メモリアレ
イのプリデコーダに送られる。このとき、列アドレスの
最下位ビットはラッチ回路２２０５に保持され、データ
入出力部の切換に利用される。
【０３７０】一方、ＳＤＲ−ＳＤＲＡＭ動作モードの場
合には、ラッチされたアドレスは、すべてアドレスカウ
ンタ２２０４に送られる。アドレスカウンタ２２０４
は、アドレスのカウント動作を行ない、このようにして
発生されたアドレス信号を列プリデコーダ２２０６、２
２０７に送り出す。ここで、本構成ではＣＡ（３）によ
って、図３１に示したメモリアレイ２１０４と２１０５
を切換える構成となっている。このため、信号ＣＡ
（３）は、プリデコード信号の各メモリアレイへの出力
を制御する信号になっている。
【０３７１】すなわち、信号ＣＡ（３）が“Ｈ”レベル
であれば、第１の列デコーダ２２０６に対して、信号Ｃ
Ａ（３）が“Ｌ”レベルであれば、第２の列デコーダ２
２０７へ信号が送られる構成となっている。
【０３７２】メモリアレイの動作はプリデコード信号に
よって行なわれ、プリデコード信号が出力されなければ
対応するメモリアレイの動作が行なわれない。また、信
号ＣＡ（３）は、ラッチ回路２２０５に保持され、入出
力の制御にも用いられる。
【０３７３】ここで、アドレスカウンタ２２０４は、Ｓ
ＤＲ−ＳＤＲＡＭ動作モードの場合も、ＤＤＲ−ＳＤＲ
ＡＭ動作モードの場合も用いられるため、ＳＤＲ−ＤＲ
ＡＭのスペックに合わせたビット数のカウンタが必要で
ある。
【０３７４】ここでは、バースト長８の場合が最大とし
て、３ビットカウンタの場合を示したが、全アドレスを
アクセスするフルページモードを備える場合は、全アド
レスをカウントできるビット数のカウンタが必要であ
る。
【０３７５】一方、アドレスカウンタ２２０５は、ＤＤ
Ｒ−ＳＤＲＡＭの場合のみ用いられるので、２ビット目
と３ビット目のアドレスを変化させる２ビットカウンタ
のみで構成されている。
【０３７６】以上のような構成により、ＤＤＲモード時
は、列デコーダ２２０６および２２０７にかかるメモリ
アレイ両側からデータの読出が行なわれる。
【０３７７】たとえば、偶数アドレスにかかるアレイ、
奇数アドレスにかかるアレイの両側からデータが読出さ
れる構成となっている。したがって、ＤＤＲ−ＳＤＲＡ
Ｍ動作モードのときには、信号ＣＡ（０）は、偶数アレ
イからのデータ、奇数アレイからのデータをＤＱ選択す
るための信号としてラッチされていることになる。
【０３７８】ＳＤＲ−ＳＤＲＡＭ動作モード時は、信号
ＣＡ（０）は、バーストアドレスの最小ビットとして使
用される。さらに、偶数アレイ対応の列デコーダ、奇数
アレイ対応の列デコーダを区別なく動作させることにな
る。このままでは、ＳＤＲ−ＳＤＲＡＭ動作モード時に
必要なデータ数の２倍のデータが出力されてしまうた
め、アレイを選択するために、信号ＣＡ３を利用して、
列デコーダが片方しか動作しない構成となっている。
【０３７９】さらに、バースト長を示す信号ＢＬは、バ
ーストモニタ回路に入力される。ここで、バースト長に
対応するサイクルが回転すると、バースト終了信号が出
力され、アドレスカウンタのリセットが行なわれる。
【０３８０】ＤＤＲ−ＳＤＲＡＭ動作モードにおいて
は、通常のクロック１サイクルで２ビットのバーストが
実施されるため、ＳＤＲモード時に比べ、１／２のサイ
クル数でバーストするよう信号が発せられることにな
る。
【０３８１】図３５は、図３１で説明したようなアーキ
テクチャを用いた場合のＤＤＲ−ＳＤＲＡＭ動作とＳＤ
Ｒ−ＳＤＲＡＭ動作とを切換えて動作することが可能な
入出力部８０００の構成を説明するための概略ブロック
図であり、実施の形態１の入出力部２０００を示す図９
に対比される図である。
【０３８２】以下の説明で明らかとなるように、レジス
タ２１５４と２１５６のいずれに入力されるかが、実施
の形態１においては、列アドレス信号の再開ビット（Ｃ
Ａ（０））に応じて変化していたのに対し、本実施の形
態では列アドレス信号の再開から４ビット目の信号ＣＡ
（３）に応じて変化する点を除いて、基本的にその構成
は図１０で示したデータ入出力部２０００の構成と同様
である。
【０３８３】図３５を参照して、ＤＤＲ−ＳＤＲＡＭと
して動作する場合、外部から入力されたデータは、ＤＱ
Ｓクロックの立上がりと立下がりに応じて、それぞれ入
力レジスタ２１５４と２１５６とに別々に一旦保持され
る。ここでシフトレジスタ２１８０は、レジスタ２１５
４または２１５６中においてデータ入力を行なうラッチ
回路を選択するための信号を生成するシフトレジスタ回
路である。
【０３８４】定められたレイテンシの後、ライトクロッ
ク信号ＷＣＬＫに同期して、入力レジスタ２１５４と２
１５６からデータバスにデータが出力される。この場合
のレイテンシは、モードレジスタに設定された値によっ
て変化するが、たとえば２クロック分の大きさであるも
のとする。
【０３８５】ここで、シフトレジスタ３０４は、入力レ
ジスタ２１５４および２１５６のうちのいずれのラッチ
回路からデータを出力させるかを選択するための信号を
生成するシフタレジスタ回路である。
【０３８６】また、シフトレジスタ回路２１９０は、ア
レイ信号の偶奇に応じて、レジスタ２１５４および２１
５６とデータバスとの接続を変更するためのスイッチ回
路２１９２および２１９４を制御するための信号を生成
するシフトレジスタ回路である。
【０３８７】一方、ＳＤＲ−ＳＤＲＡＭ動作モードの場
合は、外部から入力された信号は、列アドレス信号ＣＡ
（３）に応じて、レジスタ回路２１５４または２１５６
のいずれに入力されるかが選択される。すなわち、スイ
ッチ回路２１３２に応じて入力されるＣＡ（３）クロッ
クと、スイッチ２１３４を介して入力される列アドレス
信号ＣＡ（３）の反転信号の信号／ＣＡ（３）に応じ
て、入力レジスタ２１５４または２１５６のいずれに入
力されるかが選択される。
【０３８８】データ入力は、入力レジスタ２１５４およ
び２１５６からのデータ出力も列アドレス信号ＣＡ
（３）に応じて行なわれる。
【０３８９】すなわち、スイッチ回路２１３６および２
１３８を介して与えられる信号ＣＡ（３）と信号／ＣＡ
（３）とに応じて、レジスタ回路２１５４および２１５
６のいずれのレジスタからデータが出力されるかが選択
される。
【０３９０】ＳＤＲ−ＳＤＲＡＭ動作モードにおいて
は、スイッチ回路２１９２および２１９４の接続関係
は、所定の側に固定される。すなわち、信号ＣＡ（３）
に対応したメモリセル部と接続するデータバスの側と接
続するようにスイッチ２１９２は設定され、一方、信号
／ＣＡ（３）により指定されるメモリセル部と接続する
データバスの側に接続するようにスイッチ回路２１９４
は設定される。
【０３９１】以上により、図３５に示したようなデータ
入出力部８０００の構成によって、ＤＤＲ−ＳＤＲＡＭ
モードおよびＳＤＲ−ＳＤＲＡＭモードのいずれをも可
能な同期型半導体記憶装置を同一チップ上に実現するこ
とが可能となる。
【０３９２】図３６は、図３５に示した構成に対応して
設けられる、データ出力部８４００の構成を示す概略ブ
ロック図である。
【０３９３】すなわち、図３６に示したデータ出力部８
４００においても、列アドレス信号ＣＡ（３）に応じ
て、出力されるデータが切換えられる構成となってい
る。
【０３９４】ＤＤＲ−ＳＤＲＡＭ動作モードの場合、メ
モリアレイからデータバスを経由してデータ出力部８４
００に到達した信号は、リードクロック信号に同期して
出力用レジスタ２１４６および２１４８に一旦保持され
る。保持された出力データは、設定されたＣＡＳレイテ
ンシの後、内部に発生したクロックに同期して出力され
る。この内部に発生するクロック信号は、たとえば、Ｄ
Ｑクロックと外部クロックとの差が定められたスペック
以内になるように設定され、クロック保証回路（図示せ
ず）で生成される。
【０３９５】図３６に示した例においては、シンクロナ
スミラーディレイ回路によって外部クロックの立上がり
エッジと立下がりエッジに同期したクロック信号がそれ
ぞれ別個に生成され、信号ＳＭＤ−ｅｖｅｎおよび信号
ＳＭＤ−ｏｄｄとして与えられる。
【０３９６】すなわち、内部クロック信号に応じて、シ
フトレジスタ２１６４中のデータがシフトし、これに応
じて、出力レジスタ２１４６および２１４８のいずれの
ラッチ回路からのデータが出力されるかが選択される。
このシフトレジスタ２１６４からの信号は、カスレイテ
ンシカウンタ２１８８により、入力されるタイミングが
制御される、上述した信号ＳＭＤ−ｅｖｅｎと信号ＳＭ
Ｄ−ｏｄｄにより、データ入出力バッファに与えられる
タイミングが制御される。
【０３９７】一方、ＳＤＲ−ＳＤＲＡＭ動作モードの場
合は、メモリアレイと出力レジスタの接続は、信号ＣＡ
（３）の値に応じて、出力レジスタ２１４６および２１
４８のいずれか一方が選択される。また、出力レジスタ
２１４６および２１４８からのデータ出力も、同様にし
て信号ＣＡ（３）に応じて、出力レジスタの２１４６と
２１４８とのいずれか一方が選択されて、データの入出
力端子に接続される。設定されたカスレイテンシに従っ
て、カスレイテンシカウンタ２１８８により設定される
タイミングで信号ＣＡ（３）と信号／ＣＡ（３）とがレ
ジスタ２１４６および２１４８のデータ出力部に与えら
れて、データ出力のタイミングが制御される。
【０３９８】以上により、データ出力部のＤＤＲ−ＳＤ
ＲＡＭ動作モードとＳＤＲ−ＳＤＲＡＭ動作モードの異
なった構成を同一チップ上に実現することが可能とな
る。
【０３９９】図３７は、マスククロック制御回路８６０
０の構成を示す概略ブロック図である。
【０４００】図中のスイッチはＤＤＲ−ＳＤＲＡＭ動作
の場合に選択される方向を示している。
【０４０１】ＤＤＲ−ＳＤＲＡＭ動作モードの場合、マ
スククロックは、ライト動作においてのみ出力され、リ
ード動作時にはマスク動作は行なわれない。
【０４０２】マスククロックが入力されると、ライト動
作時であることを示すライトフラグとマスク信号の論理
積がとられ、一旦シフトレジスタ８６０１に入力され
る。ここで、ライト動作時のレイテンシ分だけのクロッ
クでデータがシフトした後、シフトレジスタ８６０１か
ら出力されるデータに応じて、スイッチ回路８６１０が
制御されて、プリデコード信号のメモリアレイへの伝達
を遮断する。
【０４０３】一方、シフトレジスタ８６０１から出力さ
れた信号は、スイッチ回路８６１２を制御して、データ
入出力部と、データバスとの接続を遮断状態とする。メ
モリアレイへのプリデコード信号の伝達が遮断されるた
めに、メモリアレイの動作は停止する。
【０４０４】シフトレジスタ８６０１からのデータは、
メモリアレイ部へも同時に伝達されているので、プリデ
コード信号を遮断状態とするのが間に合わないような場
合は、このメモリアレイに送られたシフトレジスタ８６
０１の出力信号によって、データバスからメモリアレイ
への書込動作が停止される。すなわち、いずれの場合に
おいても、データバスにより伝達されたデータのメモリ
アレイへの書込動作が停止される。
【０４０５】データバスとＤＱブロック部８０００，８
４００との接続を遮断状態とするため、データバスの充
放電をする必要がなくなるので消費電力を抑えることが
可能となるという効果もある。
【０４０６】一方、ＳＤＲ−ＳＤＲＡＭ動作モードの場
合、ライト時のマスクはレイテンシが存在しないため、
シフトレジスタ８６０１を経由せずに、プリデコード信
号をオフ状態とできるように、スイッチ８６１４の接続
が変更される。
【０４０７】スイッチ８６１４から出力されるマスク信
号に応じて、プリデコード信号のメモリアレイへの伝達
を遮断状態とし、メモリアレイでの書込動作を停止し、
かつデータバスとＤＱ部８０００，８４００との接続を
スイッチ回路８６１２により遮断状態とする。
【０４０８】また、ＳＤＲ−ＳＤＲＡＭ動作モードで
は、マスククロックはリード動作時にも適用される。こ
のため、リード信号とマスククロックの論理積を検出
し、その信号によってライト動作と同様にプリデコード
信号の伝達をスイッチ回路８６１０を介して遮断状態と
し、メモリアレイからの出力を停止し、あるいはＤＱブ
ロックとデータバスの接続をスイッチ回路８６１２によ
り遮断状態とする。
【０４０９】また、出力データを遮断状態とする必要が
あるため、マスククロック信号とリード信号との論理積
の値は一旦シフトレジスタ８６０２にラッチされた後、
読出時のレイテンシ分のクロックだけ遅延した後、シフ
トレジスタ８６０２から出力され、このシフトレジスタ
８６０２からの出力はスイッチ回路８６０４およびイン
バータ８６０６を介してスイッチ回路８６０８に与えら
れ、ＤＱブロック８０００，８４００とデータ入出力端
子ＤＱとの接続を遮断する。
【０４１０】このときのレイテンシの大きさは、モード
レジスタ等により設定されるが、たとえば２クロックの
大きさである。
【０４１１】なお、図３７では、シフトレジスタ８６０
１は、一通りのレイテンシの大きさを設定する構成とな
っているが、図１６に示すように、いくつかのレイテン
シの大きさを選択できる構成とすることも可能である。
【０４１２】以上により、データマスク方式が異なるＤ
ＤＲ−ＳＤＲＡＭ動作モードとＳＤＲ−ＳＤＲＡＭ動作
モードを同一チップ上で切換えて動作することが可能な
同期型半導体記憶装置を実現することが可能となる。
【０４１３】［実施の形態５］実施の形態４の図３７で
は、たとえば、ＤＤＲ−ＳＤＲＡＭ動作モードにおい
て、ライトマスククロックにより、メモリアレイに対し
てプリデコード信号の供給を制御する構成を示した。こ
のとき、制御動作時間のマージンを考慮すると、ライト
マスククロックＭＳＣＬＫの位相は、書込み動作を制御
するライトクロックＷＣＬＫ１よりもやや進んでいるこ
とが望ましい。
【０４１４】図３８は、同一の基準ライトクロックＷＣ
ＬＫ０のタイミングに制御されて、ライトクロックＷＣ
ＬＫ１と、ライトクロックＷＣＬＫ１に比べて進んだ位
相を有するマスククロックＭＳＣＬＫとを生成するライ
トクロック制御回路７０００の構成を示す概略ブロック
図である。
【０４１５】ライトクロック制御回路７０００は、外部
からの制御信号に応じて生成されるアクセス指示信号Ｍ
Ｄ−ＣＡＬＴを一方の入力に受けるＯＲ回路７００２
と、信号ＷＣＬＫ０を受けてクロック信号ＭＤ−ＣＣＬ
ＫＬＴを出力するインバータ回路７００４と、一方の入
ノードに信号ＭＤ−ＣＡＬＴを受け、他方の入力ノード
にリセット信号ＲＳＴ０を受けて、リセット信号ＲＳＴ
を出力するＮＯＲ回路７００６と、クロック信号ＭＤ−
ＣＣＬＫＬＴおよびリセット信号ＲＳＴとに制御され、
ＮＯＲ回路７００２の出力信号のシフト動作を行うシフ
ト回路７１００と、クロック信号ＭＤ−ＣＣＬＫＬＴお
よびリセット信号ＲＳＴとに制御され、シフト回路７１
００の出力信号のシフト動作を行うシフト回路７２００
と、シフト回路７２００からの出力に応じて、クロック
信号ＭＤ−ＣＣＬＫＬＴを出力する第１のタイミング制
御回路７３００と、第１のタイミング制御回路７３００
の出力を受けて信号ＷＣＬＫ１を出力するＮＡＮＤ回路
７５１０と、シフト回路７１００の出力に応じて、クロ
ック信号ＭＤ−ＣＣＬＫＬＴを所定時間遅延して出力す
る第２のタイミング制御回路７４００と、第２のタイミ
ング制御信号の出力とライトフラグＷＦＬＡＧとを受け
て、信号ＷＣＬＫ１を出力するＮＡＮＤ回路７５１０と
を備える。
【０４１６】図３９は、図３８に示したシフト回路７１
００の構成を示す回路図である。シフト回路７１００
は、クロック信号ＭＤ−ＣＣＬＫＬＴを受けるインバー
タ７１０２と、ＮＯＲ回路７００２からの出力を入力信
号ＣＴＩＮ０として受け、クロック信号ＭＤ−ＣＣＬＫ
ＬＴおよびインバータ７１０２の出力により制御される
クロックドインバータ７１０４と、クロックドインバー
タ７１０４の出力とリセット信号ＲＳＴ０とを一方およ
び他方の入力ノードにそれぞれ受けるＮＯＲ回路７１０
６と、ＮＯＲ回路７１０６の出力を受け、クロック信号
ＭＤ−ＣＣＬＫＬＴおよびインバータ７１０２の出力に
より制御されて出力をＮＯＲ回路７１０６の一方の入力
ノードに与えるクロックドインバータ７１０８と、ＮＯ
Ｒ回路７１０６からの出力を受け、クロック信号ＭＤ−
ＣＣＬＫＬＴおよびインバータ７１０２の出力により制
御されるクロックドインバータ７１１０と、クロックド
インバータ７１１０の出力とリセット信号ＲＳＴ０とを
一方および他方の入力ノードにそれぞれ受けて出信号Ｃ
ＴＯＵＴ０を出力するＮＯＲ回路７１１２と、ＮＯＲ回
路７１１２の出力を受け、クロック信号ＭＤ−ＣＣＬＫ
ＬＴおよびインバータ７１０２の出力により制御されて
出力をＮＯＲ回路７１１２の一方の入力ノードに与える
クロックドインバータ７１１４とを含む。
【０４１７】シフト回路７２００の構成は、受ける信号
がシフト回路７１００と異なるのみであり、シフト回路
７１００の構成と同様であるので説明は繰り返さない。
【０４１８】図４０は、図３８に示した第１のタイミン
グ制御回路７３００の構成を示す回路図である。
【０４１９】第１のタイミング制御回路７３００は、ク
ロック信号ＭＤ−ＣＣＬＫＬＴを受けるインバータ７３
０２と、シフト回路７２００からの出力信号ＣＴＯＵＴ
１を受け、クロック信号ＭＤ−ＣＣＬＫＬＴおよびイン
バータ７３０２の出力により制御されるクロックドイン
バータ７３０４と、クロックドインバータ７３０４の出
力とリセット信号ＲＳＴとを一方および他方の入力ノー
ドにそれぞれ受けるＮＯＲ回路７３０６と、ＮＯＲ回路
７３０６の出力を受け、クロック信号ＭＤ−ＣＣＬＫＬ
Ｔおよびインバータ７３０２の出力により制御されて出
力をＮＯＲ回路７３０６の一方の入力ノードに与えるク
ロックドインバータ７３０８と、一方の入力ノードにク
ロック信号ＭＤ−ＣＣＬＫＬＴを受け、他方の入力ノー
ドにＮＯＲ回路７３０６の出力を受けるＮＡＮＤ回路７
３１０と、ＮＡＮＤ回路７３１０の出力を受けて反転し
た信号をＮＡＮＤ回路７５１０に与えるインバータ７３
１２とを含む。
【０４２０】図４１は、図３８に示した第２のタイミン
グ制御回路７４００の構成を示す回路図である。
【０４２１】第２のタイミング制御回路７４００は、ク
ロック信号ＭＤ−ＣＣＬＫＬＴを受けるインバータ７４
０２と、シフト回路７１００からの出力信号ＣＴＯＵＴ
０を受け、クロック信号ＭＤ−ＣＣＬＫＬＴおよびイン
バータ７４０２の出力により制御されるクロックドイン
バータ７４０４と、クロックドインバータ７４０４の出
力とリセット信号ＲＳＴとを一方および他方の入力ノー
ドにそれぞれ受けるＮＯＲ回路７４０６と、ＮＯＲ回路
７４０６の出力を受け、クロック信号ＭＤ−ＣＣＬＫＬ
Ｔおよびインバータ７４０２の出力により制御されて出
力をＮＯＲ回路７４０６の一方の入力ノードに与えるク
ロックドインバータ７４０８と、一方の入力ノードにク
ロック信号ＭＤ−ＣＣＬＫＬＴを受け、他方の入力ノー
ドにＮＯＲ回路７４０６の出力を受けるＮＡＮＤ回路７
４１０と、ＮＡＮＤ回路７４１０の出力信号ＭＤＴＲを
初段が受けて、順次反転した信号を最終段がＮＡＮＤ回
路７５００に与える互いに直列に接続された７段のイン
バータ７４１２〜７４２４とを含む。
【０４２２】図４２は、図３８に示したライトクロック
制御回路７０００の動作を説明するためのタイミングチ
ャートである。
【０４２３】図４２を参照して、時刻ｔ０においては、
信号ＲＳＴ０は、活性状態（”Ｈ”レベル）となりシフ
ト回路７１００中のＮＯＲ回路７１０６および７１１２
の出力をリセットした後、”Ｌ”となっているものとす
る。一方、信号ＭＤ−ＣＡＬＴは、時刻ｔ０において不
活性状態（”Ｌ”レベル）である。これに応じて、ＮＯ
Ｒ回路７００６の出力は”Ｈ”レベルとなって、シフト
回路７２００、第１及び第２のタイミング制御回路７３
００、７４００がリセットされる。
【０４２４】すなわち、第１のタイミング制御回路７３
００においては、ＮＯＲ回路７３０６の出力レベルが”
Ｌ”レベルにリセットされることにより、ＮＡＮＤ回路
７３１０の出力レベルは”Ｈ”レベルにリセットされて
いる。このため、ＮＡＮＤ回路７５１０の出力レベル
も”Ｈ”レベルにリセットされている。
【０４２５】一方、第２のタイミング制御回路７４００
においては、ＮＯＲ回路７４０６の出力レベルが”Ｌ”
レベルにリセットされることにより、ＮＡＮＤ回路７４
１０の出力レベルは”Ｈ”レベルにリセットされてる。
このため、ＮＡＮＤ回路７５００の出力レベルも”Ｈ”
レベルにリセットされる。
【０４２６】時刻ｔ１において、ライトフラグＷＦＬＡ
Ｇが活性状態（”Ｈ”レベル）となるとともに、信号Ｍ
Ｄ−ＣＡＬＴも活性状態（”Ｈ”レベル）となる。これ
に応じて、ＮＯＲ回路７００６の出力のリセット信号Ｒ
ＳＴは、”Ｌ”ベルとなる。一方、ＯＲ回路７００２の
出力が”Ｈ”レベルとなり、インバータ７００４の出力
信号、すなわちクロック信号ＭＤ−ＣＣＬＫＬＴも”
Ｈ”レベルとなることにより、シフト回路７１００中の
クロックドインバータ７１０４の出力レベルは、”Ｌ”
レベルに、ＮＯＲ回路７１０６の出力は”Ｈ”レベルと
なる。ただし、クロックドインバータ７１１０は不活性
状態であるため、ＮＯＲ回路７１０６の出力レベルが変
化してもＮＯＲ回路７１１２の入力レベルは変化しな
い。
【０４２７】時刻ｔ２において、クロック信号ＷＣＬＫ
０が”Ｈ”レベルとなり、クロック信号ＭＤ−ＣＣＬＫ
ＬＴは”Ｌ”レベルとなる。これに応じて、シフト回路
７１００中のクロックドインバータ７１１０が活性状態
となり、ＮＯＲ回路７１１２の出力、すなわち信号ＣＴ
ＯＵＴ０が”Ｈ”レベルとなる。この信号ＣＴＯＵＴ０
を受けて、第２のタイミング制御回路７４００中のクロ
ックドインバータ７４０４の出力が”Ｌ”レベルとな
り、ＮＯＲ回路７４０６の出力は、時刻ｔ０においてリ
セットされた”Ｌ”レベルから、”Ｈ”レベルにセット
される。この時点では、ＮＡＮＤ回路７４１０の出力
は”Ｌ”レベルである。
【０４２８】時刻ｔ３において、信号ＷＣＬＫ０が”
Ｌ”レベルとなるのに応じて、第２のタイミング制御回
路７４００中のＮＡＮＤ回路７４１０の出力である信号
ＭＤＴＲが”Ｈ”となる。これに応じて、時刻ｔ４にお
いてマスククロック信号ＭＳＣＬＫが”Ｌ”レベルとな
る。以後は、信号ＭＤＴＲはクロック信号ＭＤ−ＣＣＬ
ＫＬＴの反転信号が出力され、ライトフラグＷＦＬＡＧ
が活性状態である期間中はマスククロック信号ＭＳＣＬ
Ｋが出力される。
【０４２９】ここで、インバータ７４１２〜７４２４の
段数は、マスククロック信号ＭＳＣＬＫの位相が、クロ
ック信号ＷＣＬＫ１に対して、たとえば、０．５クロッ
ク分だけ早くなるように設定される。
【０４３０】一方、時刻ｔ５において、クロック信号Ｗ
ＣＬＫ０が”Ｌ”レベルとなる時点では、第１のタイミ
ング制御回路７３００中のＮＯＲ回路７３０６の出力レ
ベルが”Ｈ”レベルにセットされていることに応じて、
インバータ７３１２の出力が”Ｈ”レベルに変化し、こ
れに応じて、ＮＡＮＤ回路７５１０の出力のライトクロ
ック信号ＷＣＬＫ１が”Ｌ”レベルとなる。
【０４３１】以後は、ライトフラグＷＦＬＡＧが活性状
態である期間中、クロック信号ＭＤ−ＣＣＬＫＬＴに応
じて、すなわち、信号ＷＣＬＫ０に応じてライトクロッ
ク信号ＷＣＬＫ１が出力される。以上のような構成によ
り、書込み動作を制御するクロック信号ＷＣＬＫ１に比
べて、早い位相のマスククロック信号ＭＳＣＬＫを生成
することが可能となる。
【０４３２】このような、マスククロック信号ＭＳＣＬ
Ｋを用いることで、たとえば、ＤＤＲーＳＤＲＡＭ動作
時において、より確実なライトマスク動作を実現するこ
とが可能となる。
【０４３３】［実施の形態６］ＳＤＲ−ＳＤＲＡＭ動作
モードとＤＤＲ−ＳＲＡＭ動作モードとを切換えて動作
させる場合、以下のような構成とすることも可能であ
る。
【０４３４】すなわち、図４３にこのように動作モード
を切換可能なＳＤＲＡＭの構成の概念図を示す。
【０４３５】まず、ひとつのデータ入出力端子ＤＱ０あ
たり２つのバンクＢＡ０とＢＡ１とが対応しているもの
とする。バンクＢＡ０からの読出データは、ラッチ回路
ＬＣＫＴ０に保持され、バンクＢＡ１からの読出データ
は、ラッチ回路ＬＣＫＴ１に保持されるものとする。
【０４３６】ラッチ回路ＬＣＫＴ０およびＬＣＫＴ１に
保持されたデータは、制御部ＣＣＫＴにより制御される
セレクタ回路ＳＣＫＴにより選択的にデータ出力バッフ
ァＤＯＢに与えられ、でーた出力バッファＤＯＢから対
応するデータ入出力端子ＤＱ０にデータが出力される。
複数のデータ入出力端子のそれぞれに対応して、図４３
に示すような構成が設けられているものとする。
【０４３７】ラッチ回路ＬＣＫＴ０およびＬＣＫＴ１
は、たとえば４ビット分の容量を有しているものとす
る。したがって、一回の選択動作により、バンクＢＡ０
およびＢＡ１のそれぞれ対応して設けられている列デコ
ーダＣＤ０およびＣＤ１により選択された４個ずつのメ
モリセルから、４×２ビットのデータが読み出されるも
のとする。
【０４３８】ＳＤＲＡＭの全体動作は、コントロール回
路ＴＣＫＴにより制御されている。図４４は、図４３に
示したＳＤＲＡＭの動作を説明するためのタイミングチ
ャートである。
【０４３９】時刻ｔ０において，リードコマンドが与え
られ、リード動作時のレイテンシは２であって、時刻ｔ
２からデータ出力が開始される。
【０４４０】この場合、時刻ｔ１において、各バンクＢ
Ａ０およびＢＡ１からのデータの読出動作が行なわれて
いる。
【０４４１】ＤＤＲ−ＳＤＲＡＭ動作モードにおいて
は、制御部ＣＣＫＴは、相補なクロック信号ＣＬＫＯお
よび／ＣＬＫＯのそれぞれの活性化エッジに同期して、
クロック信号の２倍の周波数で動作して、アドレス信号
Ｃｏｌ．Ａｄｄに応じた順序で、セレクタ回路ＳＣＫＴ
を、ラッチ回路ＬＣＫＴ０およびＬＣＫＴ１に保持され
たデータを交互に選択するように制御する。
【０４４２】ＳＤＲ−ＳＤＲＡＭ動作モードにおいて
は、制御部ＣＣＫＴは、相補なクロック信号ＣＬＫＯお
よび／ＣＬＫＯのうち、クロック信号ＣＬＫＯの活性化
エッジに同期して、クロック信号と同じ周波数で動作し
て、アドレス信号Ｃｏｌ．Ａｄｄによりいずれのバンク
が選択されたかに応じて、セレクタ回路ＳＣＫＴを、ラ
ッチ回路ＬＣＫＴ０またはＬＣＫＴ１のいずれか一方に
に保持されたデータを選択するように制御する。
【０４４３】図４５は、図４３に示したＳＤＲＡＭのＳ
ＤＲ−ＳＤＲＡＭ動作モードでの他の動作制御を説明す
るためのタイミングチャートである。図４４に示した例
では、ＳＤＲ−ＳＤＲＡＭとして動作する場合、出力し
ない読出データがラッチ回路ＬＣＫＴ０またはＬＣＫＴ
１のいずれかには伝達されていることになる。しかしな
がら、このような読み出されないデータをラッチ回路ま
で伝達するためには、電力消費が生じてしまうため、回
路の低消費電力化という観点からは好ましくない。そこ
で、図４５の動作においては、ＳＤＲ−ＳＤＡＲＭ動作
モードでは、アドレス信号に応じて、選択されないバン
クのコラムデーコーダＣＤ０またはＣＤ１のいずれか一
方は、活性化しないこととしている。たとえば、図４３
のコントロール回路ＴＣＣＫＴにより、アドレス信号Ｃ
ｏｌ．Ａｄｄに応じて、選択的にコラムデコーダＣＤ
０，ＣＤ１を活性化させる構成とすればよい。
【０４４４】さらに、図４６はデータ出力のタイミング
を示す他の例のタイミングチャートである。図４６に示
すようにカスレイテンシ＝２の時点で既にデータがデー
タ入出力端子に出力されているように、コントロール回
路ＴＣＣＫＴ内部でクロック信号ＣＬＫＯよりもわずか
に位相の進んだ内部クロック信号ｉｎｔ．ＣＬＫＯを生
成し、セレクタ回路ＳＣＫＴおよびデータ出力バッファ
ＤＯＢを制御する構成としている。
【０４４５】また、図４７は、データ出力のタイミング
を示すさらに他の例のタイミングチャートである。図４
７に示すようにカスレイテンシ＝２の時点で既にデータ
がデータ入出力端子に出力されているように、コントロ
ール回路ＴＣＣＫＴ内部でセレクタ回路ＳＣＫＴを制御
するクロック信号をクロック信号／ＣＬＫＯとして、時
刻ｔ１’においてデータ出力を開始する構成としてい
る。このときデータ出力バッファＤＯＢを活性化する信
号ＯＥＭも時刻ｔ２の半クロック以上前から活性化する
構成としている。
【０４４６】すなわち、データのメモリセルからの読出
動作はクロック信号ＣＬＫＯに同期して時刻ｔ１から開
始されるのに対して、データ入出力端子へのデータ出力
動作は、クロック信号／ＣＬＫＯに同期して時刻ｔ１’
から開始される。
【０４４７】以上のような構成でも、ＳＤＲ−ＳＤＲＡ
Ｍ動作モードとＤＤＲ−ＳＤＲＡＭ動作モードを切換え
て動作させることが可能である。
【０４４８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０４４９】
【発明の効果】請求項１，２，３，９または１０記載の
同期型半導体記憶装置は、システムの仕様に柔軟に対応
して、書き込み動作のマージンを調整することが可能で
ある。
【０４５０】請求項４ないし６記載の同期型半導体記憶
装置は、インターフェース回路がキャッシュメモリとし
て動作するので、チップ面積を増大させることなく、高
速な読出動作が可能である。
【０４５１】請求項７または８記載の同期型半導体記憶
装置は、書込み動作を行った後に直ちに読出動作を行う
場合でも、読出動作開始までの待ち時間を短縮すること
が可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の同期型半導体記憶装
置１０００の構成を示す概略ブロック図である。
【図２】 ＳＤＲＡＭ１０００のシングルデータレート
動作を説明するためのタイミングチャートである。
【図３】 ＳＤＲＡＭ１０００のダブルデータレート動
作の概略を説明するためのタイミングチャートである。
【図４】 図１に示したＳＤＲＡＭ１０００の構成をよ
り詳細に示す概略ブロック図である。
【図５】 クロックツリー１７０および１７６の構成を
示す概略ブロック図である。
【図６】 内部クロック信号を外部制御信号入力端子群
１０中の入力端子に分配する構成を示す概念図である。
【図７】 ロウプリデコーダ３６の構成を示す概略ブロ
ック図である。
【図８】 コラムプリデコーダ３４の構成を示す概略ブ
ロック図である。
【図９】 データ入出力端子ＤＱ０に対応する入出力回
路２０００の構成を示す回路図である。
【図１０】 内部クロック生成回路１００８の構成をよ
り詳細に説明するための概略ブロック図である。
【図１１】 シンクロナスミラーリレー回路１６６の動
作を説明するためのタイミングチャートである。
【図１２】 スイッチング回路１８０〜１９６の状態を
説明するための第１の概略ブロック図である。
【図１３】 スイッチング回路１８０〜１９６の状態を
説明するための第２の概略ブロック図である。
【図１４】 サブＩ／Ｏ線対Ｓ−Ｉ／ＯおよびメインＩ
／Ｏ線対Ｍ−Ｉ／Ｏの配置の一例を示すブロック図であ
る。
【図１５】 トランスファゲート部の構成を示す回路図
である。
【図１６】 列選択タイミング制御回路３０００の構成
を説明するための概略ブロック図である。
【図１７】 データ入出力部４０００の構成を説明する
ための概略ブロック図である。
【図１８】 データ転送バッファ４０２０の構成を説明
するための回路図である。
【図１９】 キャッシュ機能付のＳＤＲＡＭの動作を説
明するためのタイミングチャートである。
【図２０】 キャッシュ動作モードにおいて、キャッシ
ュヒットした場合の読出動作を説明するためのタイミン
グチャートである。
【図２１】 データ入出力部５０００の構成を示す概略
ブロック図である。
【図２２】 ＳＤＲ−ＳＤＲＡＭの動作を説明するため
のタイミングチャートである。
【図２３】 ＤＤＲ−ＳＤＲＡＭの動作を説明するため
のタイミングチャートである。
【図２４】 書込動作の後に、引続いて読出動作を行な
う場合のＤＤＲ−ＳＤＲＡＭの動作を説明するためのタ
イミングチャートである。
【図２５】 書込クロック変換回路６０００の構成を示
す概略ブロック図である。
【図２６】 ディレイドパルス生成回路６２００の構成
をより詳しく説明するための概略ブロック図である。
【図２７】 ディレイドライトモードの動作を説明する
ためのタイミングチャートである。
【図２８】 書込動作、読出動作、書込動作およびプリ
チャージ動作を連続して行なった場合の動作を説明する
ためのタイミングチャートである。
【図２９】 スイッチ１Ｗから２Ｚまでの動作タイミン
グを説明するためのタイミングチャートである。
【図３０】 シングルデータレートとダブルデータレー
トとを切換えて動作可能な同期型半導体記憶装置の第１
の構成の例を示す概念図である。
【図３１】 シングルデータレートとダブルデータレー
トとを切換えて動作可能な同期型半導体記憶装置の第２
の構成の例を示す概念図である。
【図３２】 シングルデータレートとダブルデータレー
トとを切換えて動作可能な同期型半導体記憶装置の第３
の構成の例を示す概念図である。
【図３３】 バースト長を設定するためのモードレジス
タ信号の切換を行なう構成を示す概念図である。
【図３４】 図３１に示した概念図に基づく同期型半導
体記憶装置中の列アドレスカウンタの構成を示す概略ブ
ロック図である。
【図３５】 入出力部８０００の構成を説明するための
概略ブロック図である。
【図３６】 データ出力部８４００の構成を示す概略ブ
ロック図である。
【図３７】 マスククロック制御回路８６００の構成を
示す概略ブロック図である。
【図３８】 ライトクロック制御回路７０００の構成を
示す概略ブロック図である。
【図３９】 シフト回路７１００の構成を示す回路図で
ある。
【図４０】 第１のタイミング制御回路７３００の構成
を示す回路図である。
【図４１】 第２のタイミング制御回路７４００の構成
を示す回路図である。
【図４２】 ライトクロック制御回路７０００の動作を
説明するためのタイミングチャートである。
【図４３】 動作モードを切換可能なＳＤＲＡＭの構成
の概念図である。
【図４４】 図４３に示したＳＤＲＡＭの動作を説明す
るためのタイミングチャートである。
【図４５】 ＳＤＲ−ＳＤＲＡＭ動作モードでの他の動
作制御を説明するためのタイミングチャートである。
【図４６】 データ出力のタイミングを示すタイミング
チャートである。
【図４７】 データ出力のタイミングを示す他の例のタ
イミングチャートである。
【図４８】 従来のＤＤＲ−ＳＤＲＡＭの一例のブロッ
ク図である。
【符号の説明】
１０ 外部制御信号入力端子群、１２ アドレス信号入
力端子群、１４ 入出力バッファ回路、１６ クロック
信号入力端子、１８ 内部同期信号発生回路、３４ コ
ラムプリデコーダ、３６ 行プリデコーダ、３８ リー
ド／ライトアンプ、４０ コラムプリデコーダ、４２
コラムデコーダ、４４ ロウデコーダ、５０ａ〜５０ｃ
アドレスバス、５２ アドレスドライバ、５４ デー
タバス、１００２ クロック入力端子、１００４，１０
０６ クロック入力バッファ、１００８ 内部制御クロ
ック生成回路、１０１０ 外部制御信号入力端子群、１
０１２，１０１４，１０１６，１０１８，１０２０ 制
御信号入力バッファ、１０２２ モードデコーダ、１０
３０ アドレス信号入力端子群、１０３２〜１０４４
入力バッファ、１０４６ モードレジスタ、１０４８
ロウアドレスラッチ、１０５０ コラムアドレスラッ
チ、１０５２ バンクアドレスラッチ、１０５４ セル
フリフレッシュタイマ、１０５６ リフレッシュアドレ
スカウンタ、１０５８ マルチプレクサ、１０６０ バ
ーストアドレスカウンタ、１０６２ ロウプリデコー
ダ、１０６４ コラムプリデコーダ、１０６６ バンク
デコーダ、１０７０ データ入出力端子、１０７２〜１
０８２ 入出力バッファ回路、１０８６ データ入出力
回路、１１００，１１１０，１１２０ メモリアレイブ
ロック、１１０２，１１１２，１１２２ ロウデコー
ダ、１１０４，１１１４，１１２４ コラムデコーダ、
１１０６，１１１６，１１２６ Ｉ／Ｏポート、１００
０，２０００ 同期型半導体記憶装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA07 AA09 AA15 BA15 BA21 BA23 BA25 CA11 CA16 CA27

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部クロック信号に同期して、アドレス
    信号および制御信号を取りこむ同期型半導体記憶装置で
    あって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記外部クロック信号に同期し、かつ前記外部クロック
    信号よりも周波数の高い第１の内部クロック信号を出力
    する第１の内部同期信号発生回路と、 前記外部クロック信号に同期した第２の内部クロック信
    号を出力する第２の内部同期信号発生回路と、 前記第２の内部クロック信号に同期して、前記アドレス
    信号および制御信号を取りこむ制御信号入力回路と、 前記アドレス信号に応じてメモリセルを選択するメモリ
    セル選択回路と、 前記メモリセルへの書込みデータが与えられる複数のデ
    ータ入出力ノードと、 前記メモリセル選択回路により選択されたメモリセルと
    前記データ入出力ノードとの間に設けられ、前記書込み
    データを授受するインターフェース回路とを備え、 前記インターフェース回路は、 第１の動作モードにおいては、前記第２の内部クロック
    信号に同期して、前記複数のデータ入出力ノードの各々
    から前記書込みデータの取りこみを行い、第２の動作モ
    ードにおいては、前記第１の内部クロック信号に同期し
    て、前記複数のデータ入出力ノードの各々から前記書込
    みデータの取りこみを行うデータ入出力回路を含み、 選択されたメモリセル列に前記書込みデータ選択的に与
    えるゲート回路と、 前記第１の動作モードであるか前記第２の動作モードで
    あるかに応じて、前記制御信号により書込み動作が指示
    されてから前記ゲート回路を活性化するまでのタイミン
    グを可変とする書込みタイミング制御回路とをさらに備
    える、同期型半導体記憶装置。
  2. 【請求項２】 データの書込みモードにおいて、前記複
    数のデータ入出力ノードに与えられた書込みデータのう
    ち、選択された書込みデータの前記メモリセルへの書込
    みを禁止を指示する書込制御回路をさらに備える、請求
    項１記載の同期型半導体記憶装置。
  3. 【請求項３】 前記書込制御回路は、 前記第２の内部クロック信号をうけて所定のクロック数
    だけ遅延させて、前記メモリセルへの書込み動作を制御
    するための書込クロックを生成するクロックシフト回路
    を含み、 前記クロックシフト回路は、 前記第２の内部クロック信号を受ける第１の内部シフト
    回路と、 前記第１の内部シフト回路に直列に接続され、前記書込
    クロックを生成するタイミングを決定する信号を出力す
    る第２の内部シフト回路とを有し、 前記第１の内部シフト回路の出力に応じて、書込禁止動
    作を制御するマスククロック信号を生成するタイミング
    を決定するタイミング制御回路をさらに含む、請求項２
    記載の同期型半導体記憶装置。
  4. 【請求項４】 外部クロック信号に同期して、アドレス
    信号および制御信号を取りこむ同期型半導体記憶装置で
    あって、 前記同期型半導体記憶装置の動作を制御する制御回路
    と、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記外部クロック信号に同期した第１の内部クロック信
    号を出力する第１の内部同期信号発生回路と、 前記アドレス信号および制御信号を取りこむ制御信号入
    力回路と、 前記アドレス信号に応じてメモリセルを選択するメモリ
    セル選択回路と、 前記メモリセルが授受するデータが与えられる複数のデ
    ータ入出力ノードと、 前記選択回路により選択されたメモリセルと前記データ
    入出力ノードとの間にそれぞれ設けられ、前記書込みデ
    ータを授受する複数のインターフェース回路とを備え、 各前記インターフェース回路は、 前記制御回路に制御されて、対応する入出力ノードに時
    系列として与えられる複数個のデータを前記第１の内部
    クロック信号に同期して取りこみ保持した上で、選択さ
    れたメモリセルに並列データとして与える第１のラッチ
    回路と、 前記制御回路に制御されて、選択されたメモリセルから
    読み出された複数個のデータを取りこみ保持し、前記第
    １の内部クロック信号に同期して時系列データに変換し
    て、前記対応する入出力ノードに与える第２のラッチ回
    路と、 書込み動作において前記制御回路に制御されて、前記第
    １のラッチ回路に保持されるデータを前記第２のラッチ
    回路に転送する転送回路とを含み、 前記制御回路は、読出動作が指示され、かつ読出アドレ
    スが与えられた場合、直前に行った読出動作および書込
    み動作のいずれかにおいて与えられたアドレスと前記読
    出アドレスとが一致するときは、前記第２のラッチ回路
    に保持されている転送されたデータを前記第１の内部ク
    ロック信号に同期して時系列データに変換して、前記対
    応する入出力ノードに与えさせる、同期型半導体記憶装
    置。
  5. 【請求項５】 前記第１の内部クロック信号は、前記外
    部クロック信号の２倍の周波数を有し、 前記外部クロック信号に同期し、前記外部クロック信号
    と同じ周波数を有する第２の内部クロック信号を出力す
    る第２の内部同期信号発生回路をさらに備え、 前記第１のラッチ回路は、前記制御回路に制御されて、
    前記複数個のデータを前記第２の内部クロック信号に同
    期して、選択されたメモリセルに並列データとして与
    え、 前記第２のラッチ回路は、前記制御回路に制御されて、
    前記第２の内部クロック信号に同期して選択されたメモ
    リセルから読み出された複数個のデータを取りこみ保持
    する、請求項４記載の同期型半導体記憶装置。
  6. 【請求項６】 前記第１のラッチ回路は、 前記対応する入出力ノードに時系列として与えられる複
    数個のデータをそれぞれ保持するための複数の第１の記
    憶回路と、 前記対応する入出力ノードと前記複数の第１の記憶回路
    との間に設けられ、時系列として与えられる複数個のデ
    ータを前記第１の内部クロック信号に同期して対応する
    第１の記憶回路に与える複数の第１のスイッチ回路と、 前記メモリセルと前記複数の第１の記憶回路との間に設
    けられ、前記複数個のデータを前記第２の内部クロック
    信号に同期して選択されたメモリセルに与える複数の第
    ２のスイッチ回路とを含み、 前記第２のラッチ回路は、 前記選択されたメモリセルから読み出された複数個のデ
    ータをそれぞれ保持するための複数の第２の記憶回路
    と、 前記メモリセルと前記複数の第２の記憶回路との間に設
    けられ、前記複数個のデータを前記第２の内部クロック
    信号に同期して前記選択されたメモリセルから読み出さ
    れた複数個のデータを複数の第３のスイッチ回路と、 前記対応する入出力ノードと前記複数の第２の記憶回路
    との間に設けられ、前記メモリセルから読み出された複
    数個のデータを前記第１の内部クロック信号に同期して
    時系列データとして前記対応する入出力ノードに与える
    複数の第４のスイッチ回路とを含む、請求項５記載の同
    期型半導体記憶装置。
  7. 【請求項７】 外部クロック信号に同期して、アドレス
    信号および制御信号を取りこむ同期型半導体記憶装置で
    あって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイと、 前記外部クロック信号に同期した第１の内部クロック信
    号を出力する第１の内部同期信号発生回路と、 前記アドレス信号および制御信号を取りこむ制御信号入
    力回路と、 前記アドレス信号に応じてメモリセルを選択するメモリ
    セル選択回路と、 前記メモリセルが授受するデータが与えられる複数のデ
    ータ入出力ノードと、 前記選択回路により選択されたメモリセルと前記データ
    入出力ノードとの間にそれぞれ設けられ、前記書込みデ
    ータを授受する複数のインターフェース回路とを備え、 各前記インターフェース回路は、 前記制御回路に制御されて、対応する入出力ノードに時
    系列として与えられるｍ個（ｍ：自然数）の書込みデー
    タを前記第１の内部クロック信号に同期して取りこみ保
    持した上で、選択されたメモリセルにｎ個ずつ（ｎ：自
    然数）のｐ組（ｐ：自然数）の並列データとして与える
    ラッチ回路を含み、 前記同期型半導体記憶装置の動作を制御する制御回路を
    さらに備え、 前記制御回路は、 選択されたメモリセルを示すアドレス信号を保持するア
    ドレス保持回路を含み、前記ｐ組の書込みデータのうち
    少なくとも最後の１組の並列データを、前記アドレス保
    持回路に保持されたアドレス信号に応じて、所定の制御
    信号が与えられまで待機して前記選択されたメモリセル
    与えるように前記ラッチ回路を制御する、同期型半導体
    記憶装置。
  8. 【請求項８】 前記第１の内部クロック信号は、前記外
    部クロック信号の２倍の周波数を有し、 前記外部クロック信号に同期し、前記外部クロック信号
    と同じ周波数を有する第２の内部クロック信号を出力す
    る第２の内部同期信号発生回路をさらに備え、 前記ラッチ回路は、前記制御回路に制御されて、前記複
    数個のデータを前記第２の内部クロック信号に同期し
    て、選択されたメモリセルに並列データとして与える、
    請求項７記載の同期型半導体記憶装置。
  9. 【請求項９】 互いに相補な第１および第２の外部クロ
    ック信号に基づいて、アドレス信号および制御信号を取
    りこむ同期型半導体記憶装置であって、 行列状に配置される複数のメモリセルを有するメモリセ
    ルアレイを備え、 前記メモリセルアレイは、複数のメモリセルブロックを
    含み、 前記第１および第２の外部クロック信号に同期して前記
    同期型半導体記憶装の動作を制御する制御回路と、 前記メモリセルブロックにそれぞれ対応して設けられ、
    前記アドレス信号に応じて複数のメモリセルを一括して
    選択するメモリセル選択回路と、 前記メモリセルからの読出データデータが与えられる複
    数のデータ入出力ノードと、 前記メモリセル選択回路により選択されたメモリセルと
    前記データ入出力ノードとの間に設けられ、前記読出デ
    ータを授受するインターフェース回路とをさらに備え、 前記インターフェース回路は、 前記メモリセルブロックの対にそれぞれ対応して設けら
    れ、前記複数のメモリセルからの読出データを保持する
    複数の保持回路対と、 第１の動作モードにおいては、前記第１および第２の外
    部クロック信号の活性化エッジに同期して、前記保持回
    路対に保持された読出データを対応するデータ入出力ノ
    ードの各々へ交互に与え、第２の動作モードにおいて
    は、前記第１および第２の外部クロック信号のいずれか
    一方に同期して、前記保持回路対のいずれか一方に保持
    された読出データを対応するデータ入出力ノードの各々
    へ与えるデータ入出力回路を含む、同期型半導体記憶装
    置。
  10. 【請求項１０】 前記メモリセル選択回路は、前記第１
    の外部クロック信号に同期して動作し、前記データ入出
    力回路は、前記第２の外部クロック信号に同期して動作
    する、請求項９記載の同期型半導体記憶装置。
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