DE112012007140T5 - SRAM-Bitleitungs- und Schreibunterstützungsgerät und Verfahren zum Verringern der dynamischen Leistung und des Spitzenstroms und Pegelumsetzer mit dualem Eingang - Google Patents

SRAM-Bitleitungs- und Schreibunterstützungsgerät und Verfahren zum Verringern der dynamischen Leistung und des Spitzenstroms und Pegelumsetzer mit dualem Eingang Download PDF

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Abstract

Ein Gerät wird beschrieben, das mehrere Speichermatrizen, lokale Schreibunterstützungs-Logikeinheiten und lokale Lese/Schreib-Spaltenmultiplexer umfasst, die in einer Gruppe miteinander gekoppelt sind, so dass die Fläche, die von den lokalen Schreibunterstützungs-Logikeinheiten und den lokalen Lese/Schreib-Spaltenmultiplexern in der Gruppe belegt ist, kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden. Ein Pegelumsetzer mit dualem Eingang mit integriertem Zwischenspeicher wird beschrieben. Ein Gerät wird beschrieben, das Folgendes umfasst: einen Schreibunterstützungs-Impulsgenerator, der mit einer ersten Leistungsversorgung arbeitet; eine oder mehrere Pull-up-Vorrichtungen, die mit dem Schreibunterstützungs-Impulsgenerator gekoppelt sind, wobei die eine oder die mehreren Pull-up-Vorrichtungen mit einer zweiten Leistungsversorgung arbeiten, die von der ersten Leistungsversorgung verschieden ist; und einen Ausgangsknoten, um eine Leistungsversorgung zu einer Speicherzelle zu liefern.

Description

  • HINTERGRUND
  • Der leistungsarme Betrieb von Höchstintegrations-Schaltungen (VLSI-Schaltungen) wird zum Sparen von Leistung in aktuellen und zukünftigen Prozessoren wesentlich. Ferner wurde die Leistungseffizienz eine der primären Konkurrenzmetriken für Konstruktionen eines Systems auf einem Chip (SOC) in Computer-, Prozessor- Mobiltelefon-, Tablet-, Mikroserver- und Netbook-Märkten. Es wird jedoch immer anspruchsvoller, den dynamischen Leistungsverbrauch für Prozessoren auf der Basis der Nanomaßstabs-Prozesstechnologie (z. B. unterhalb 22 nm) zu verringern, aufgrund von höheren intrinsischen Vorrichtungsvariationen (z. B. Variationen der effektiven Kanallänge Le und der Schwellenspannung Vt eines Transistors) und der Empfindlichkeit gegen Defekte, die Ausfälle bei niedrigen Spannungen verursachen.
  • SOC-Konstruktionen werden auch immer erwünschter und konkurrenzfähiger in den Mobiltelefon-, Tablet-, Mikroserver- und Netbook-Markträumen. Aufgrund der Komplexität von verschiedenen Funktionseinheiten an SOC-Konstruktionen und des anspruchsvollen Kompromisses der Leistung als Funktion des Leistungsvermögens, kann jedoch die globale Leistungsversorgungs-(Vcc)SOC-Schienenspannung enorm von SOC-Konstruktion zu SOC-Konstruktion variieren. Diese Variation der Vcc erlegt mehrere Herausforderungen für Schaltungen, z. B. einen statischen Direktzugriffsspeicher (SRAM) und andere Speicherkonstruktionen, auf.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Die Ausführungsformen der Offenbarung werden vollständiger aus der nachstehend gegebenen ausführlichen Beschreibung und aus den begleitenden Zeichnungen von verschiedenen Ausführungsformen der Offenbarung verständlich, die jedoch nicht als Begrenzung der Offenbarung auf die spezifischen Ausführungsformen aufgefasst werden sollten, sondern nur zur Erläuterung und zum Verständnis dienen.
  • 1 ist eine 6T-SRAM-Zelle mit mindestens zwei Leistungsversorgungen zum Verbessern einer Schreiboperation.
  • 2 ist eine Schaltung zum Erzeugen von SramVcc für eine Schreibunterstützung während einer Schreiboperation einer SRAM-Matrix.
  • 3 ist eine Anordnung einer herkömmlichen SRAM-Matrix.
  • 4 ist eine Anordnung einer SRAM-Matrix unter Verwendung von Segmentierung zum Verringern der dynamischen Leistung und des Spitzenstroms gemäß einer Ausführungsform der Offenbarung.
  • 5 ist eine Lese/Schreib-Spalten-Auswahl- und Bitleitungs-Vorladeschaltung für die segmentierte SRAM-Matrix von 4 gemäß einer Ausführungsform der Offenbarung.
  • 6 ist ein Verfahren zur Anordnungssegmentierung einer SRAM-Matrix, die die dynamische Leistung und den Spitzenstrom verringert, gemäß einer Ausführungsform der Offenbarung.
  • 7 ist ein Diagramm mit Wellenformen, die Leistungseinsparungen durch das Segmentieren von SRAM-Matrizen im Vergleich zu herkömmlichen SRAM-Matrizen von 3 gemäß einer Ausführungsform der Offenbarung darstellen.
  • 8 ist eine Speichermatrizenarchitektur mit 6T-SRAM-Zellen und einem Leseverstärker-Datenausgangstreiber, der mit einer anderen Leistungsversorgung als die SRAM-Matrix arbeitet.
  • 9 ist ein Leseverstärker-Datenausgangstreiber und Zwischenspeicher.
  • 10 ist ein Pegelumsetzer mit dualem Eingang mit integriertem Zwischenspeicher, um den Leseverstärker-Datenausgangstreiber und Zwischenspeicher von 9 zu ersetzen, gemäß einer Ausführungsform der Offenbarung.
  • 11A–B sind Zeitablaufdiagramme, die dem Pegelumsetzer mit dualem Eingang mit integriertem Zwischenspeicher von 10 zugeordnet sind, gemäß einer Ausführungsform der Offenbarung.
  • 12 ist eine Schreibunterstützungsschaltung mit dualer Schiene zum Verringern der dynamischen Leistung und des Spitzenstroms gemäß einer Ausführungsform der Offenbarung.
  • 13 ist ein Diagramm, das die Verringerung des Spitzenstroms unter Verwendung der Schreibunterstützungsschaltung mit dualer Schiene von 12 im Vergleich zur Schreibunterstützungsschaltung von 2 gemäß einer Ausführungsform der Offenbarung zeigt.
  • 14 ist eine intelligente Vorrichtung oder ein Computersystem oder ein SOC mit der segmentierten SRAM-Matrixanordnung, dem Pegelumsetzer mit dualem Eingang mit integriertem Zwischenspeicher und/oder der Schreibunterstützungsschaltung mit dualer Schiene gemäß einer Ausführungsform der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Ausführungsformen beschreiben ein Gerät mit mehreren Speichermatrizen, lokalen Schreibunterstützungs-Logikeinheiten und lokalen Lese/Schreib-Spaltenmultiplexern, die in einer Gruppe miteinander gekoppelt sind, so dass die durch die lokalen Schreibunterstützungs-Logikeinheiten und die lokalen Lese/Schreib-Spaltenmultiplexer in der Gruppe belegte Fläche kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden. Die Ausführungsformen ermöglichen Lese- und Schreiboperationen für die mehreren Speichermatrizen mit einer niedrigen Leistung mit einer kleineren Flächenauswirkung als herkömmliche mehrere Speichermatrizen in Gegenwart einer Vorrichtungsvariation.
  • Die Ausführungsformen beschreiben auch einen Pegelumsetzer, der Folgendes umfasst: eine erste Leistungsversorgung, um mehrere Transistoren des Pegelumsetzers zu speisen; einen ersten Eingangsknoten, um ein erstes Signal zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung; einen ersten Transistor vom n-Typ, um das erste Signal zu empfangen; einen zweiten Eingangsknoten, um ein zweites Signal zu empfangen, das ein Inverses des ersten Signals ist, wobei das zweite Signal durch die Schaltung erzeugt wird; und einen zweiten Transistor vom n-Typ, um das zweite Signal zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  • Die Ausführungsformen beschreiben ferner ein Gerät, das Folgendes umfasst: einen Schreibunterstützungs-Impulsgenerator, der mit einer ersten Leistungsversorgung arbeitet; eine oder mehrere Pull-up-Vorrichtungen, die mit dem Schreibunterstützungs-Impulsgenerator gekoppelt sind, wobei die eine oder die mehreren Pull-up-Vorrichtungen mit einer zweiten Leistungsversorgung arbeiten, die von der ersten Leistungsversorgung verschieden ist; und einen Ausgangsknoten, um eine Leistungsversorgung zu einer Speicherzelle zu liefern.
  • In den folgenden Ausführungsformen gilt: Vcc ist dieselbe wie VccSram (die eine spezifische SramVcc-Leistungsschiene sein kann); SramVcc ist die lokale Vcc von einem Schreibunterstützungsschaltungsblock; und Vnn ist die SOC-Leistungsschiene (d. h. die Leistungsschiene, die beim Rest des Chips oder Prozessors verwendet wird). Eingangs/Ausgangs-Signale für den SRAM liegen im Allgemeinen auf Vnn. In einer Ausführungsform werden Signale auf Vnn auf VccSram pegelumgesetzt und Signale auf VccSram werden auf Vnn pegelumgesetzt.
  • In der folgenden Beschreibung werden zahlreiche Details erörtert, um für eine gründlichere Erläuterung von Ausführungsformen der vorliegenden Offenbarung zu sorgen. Für einen Fachmann auf dem Gebiet ist jedoch ersichtlich, dass die Ausführungsformen der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen sind gut bekannte Strukturen und Vorrichtungen vielmehr in Blockdiagrammform als im Einzelnen gezeigt, um es zu vermeiden, die Ausführungsformen der vorliegenden Offenbarung unklar zu machen.
  • Es ist zu beachten, dass in den entsprechenden Zeichnungen der Ausführungsformen Signale mit Linien dargestellt sind. Einige Linien können dicker sein, um konstitutivere Signalpfade anzugeben, und/oder weisen Pfeile an einem oder mehreren Enden auf, um die primäre Informationsflussrichtung anzugeben. Solche Angaben sollen nicht begrenzend sein. Vielmehr werden die Linien in Verbindung mit einer oder mehreren beispielhaften Ausführungsformen verwendet, um ein leichteres Verständnis einer Schaltung oder einer Logikeinheit zu erleichtern. Irgendein dargestelltes Signal, wie durch Konstruktionsbedürfnisse oder Konstruktionsvorlieben vorgegeben, kann tatsächlich ein oder mehrere Signale umfassen, die in beiden Richtungen laufen können und mit irgendeinem geeigneten Typ von Signalschema implementiert werden können.
  • In der ganzen Patentbeschreibung und in den Ansprüchen bedeutet der Begriff ”verbunden” eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischenvorrichtungen. Der Begriff ”gekoppelt” bedeutet entweder eine direkte elektrische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung über eine oder mehrere passive oder aktive Zwischenvorrichtungen. Der Begriff ”Schaltung” bedeutet eine oder mehrere passive und/oder aktive Komponenten, die angeordnet sind, um miteinander zusammenzuwirken, um eine gewünschte Funktion bereitzustellen. Der Begriff ”Signal” bedeutet mindestens ein Stromsignal, Spannungssignal und/oder Daten/Takt-Signal. Die Bedeutung von ”ein”, ”eine” und ”der” umfasst Pluralreferenzen. Die Bedeutung von ”in” umfasst ”in” und ”auf”.
  • Der Begriff ”Skalierung” bezieht sich im Allgemeinen auf die Umsetzung einer Konstruktion (schematisch und Anordnung) von einer Prozesstechnologie in eine andere Prozesstechnologie. Der Begriff ”Skalierung” bezieht sich im Allgemeinen auch auf die Verkleinerung der Anordnung und von Vorrichtungen innerhalb desselben Technologieknotens. Die Begriffe ”im Wesentlichen”, ”nahe”, ”ungefähr”, ”nahezu”, ”etwa” beziehen sich im Allgemeinen auf innerhalb +/–20% eines Zielwerts.
  • Wenn nicht anders angegeben, gibt die Verwendung der Ordnungsadjektive ”erste”, ”zweite” und ”dritte” usw., um ein gemeinsames Objekt zu beschreiben, lediglich an, dass auf verschiedene Fälle von gleichen Objekten Bezug genommen wird, und soll nicht implizieren, dass die so beschriebenen Objekte in einer gegebenen Sequenz, entweder zeitlich, räumlich, in der Rangordnung oder in irgendeiner anderen Weise vorliegen müssen.
  • Für die Zwecke der Ausführungsformen sind die Transistoren Metalloxid-Halbleiter-Transistoren (MOS-Transistoren), die Drain-, Source-, Gate- und Volumenanschlüsse umfassen. Die Transistoren können auch Dreifach-Gate- und FinFet-Transistoren umfassen. Die Source- und Drainanschlüsse können identische Anschlüsse sein und werden hier austauschbar verwendet. Der Fachmann auf dem Gebiet erkennt, dass andere Transistoren, beispielsweise Bipolar-Sperrschichttransistoren – BJT PNP/NPN, BiCMOS, CMOS, eFET usw. verwendet werden können, ohne vom Schutzbereich der Offenbarung abzuweichen. Der Begriff ”MN” gibt einen Transistor vom n-Typ (z. B. NMOS, NPN BJT usw.) an und der Begriff ”MP” gibt einen Transistor vom p-Typ (z. B. PMOS, PNP BJT usw.) an.
  • 1 ist eine 6T-SRAM-Zelle 100 mit mindestens zwei Leistungsversorgungen zum Verbessern einer Schreiboperation. Die SRAM-Zelle 100 umfasst zwei Zugangsvorrichtungen vom n-Typ Mpass0 und Mpass1 für Lese/Schreib-Operationen. Die zwei Zugangsvorrichtungen vom n-Typ Mpass0 und Mpass1 sind durch Wortleitungssignale (wl-Signale) steuerbar. Die SRAM-Zelle 100 umfasst ferner zwei kreuzgekoppelte Inverter, die den Speicherzellenzustand (oder Daten) halten. Der erste Inverter der zwei kreuzgekoppelten Inverter ist durch eine Mpu0-Vorrichtung vom p-Typ und eine Mdn0-Vorrichtung vom n-Typ gebildet, während der zweite Inverter der kreuzgekoppelten Inverter aus einer Mpu1-Vorrichtung vom p-Typ und einer Mdn1-Vorrichtung vom n-Typ gebildet ist. Der Ausgangsknoten n0 des ersten Inverters ist mit der Zugangsvorrichtung Mpass0 und mit dem Eingang des zweiten Inverters gekoppelt. Der Ausgangsknoten n1 des zweiten Inverters ist mit der Zugangsvorrichtung Mpass1 und mit dem Eingang des ersten Inverters gekoppelt. Die Zugangsvorrichtungen Mpass1 und Mpass0 sind auch mit Bitleitungssignalen bl und bl_b (Inverses von bl) gekoppelt. In einer Ausführungsform sind die Körper- oder Volumenanschlüsse der Vorrichtungen vom p-Typ Mpu0 und Mpu1 (des ersten und des zweiten Inverters) mit SramVcc gekoppelt, die von VccSram verschieden ist.
  • Obwohl 1 zwei Leistungsversorgungen darstellt, VccSram und SramVcc, arbeiten typische SRAM-Zellen mit einer einzelnen Leistungsversorgung VccSram (d. h., der SramVcc-Knoten ist mit Vcc kurzgeschlossen). In einer typischen Anwendung der SRAM-Zelle 100 werden Schreibdaten und data_b (das das Inverse von data ist) jeweils durch Bitleitungssignale bl und bl_b (Inverses von bl) getrieben. Während einer Schreiboperation werden Daten in die SRAM-Speicherzelle 100 mit der Wortleitung wl getrieben, die auf den Vcc-Pegel gesetzt wird (hoher Logikpegel). Da die Zugangsvorrichtungen vom n-Typ Mpass0 und Mpass1 kein starkes HOCH (d. h. einen hohen Logikpegel) leiten, bemüht sich die typische SRAM-Zelle 100, eine ”1” zu schreiben, wenn Vcc verringert wird. Dieser Effekt ist noch ausgeprägter bei niedrigerer Vcc, da Vt der Zugangsvorrichtungen vom n-Typ Mpass0 und Mpass1 nicht mit der Versorgungsspannung Vcc skaliert. Wenn Vorrichtungsvariationen (z. B. Variationen in Le und Vt) in Verbindung mit einer Operation bei niedrigerer Vcc betrachtet werden, wird die typische SRAM-Zelle 100 für einen Schreibausfall anfällig (d. h. die typische SRAM-Zelle 100 kann nicht die internen Knoten n0/n1 umschalten). Ein solcher Ausfall trägt zu einem signifikanten Ausbeuteverlust bei niedrigeren Vcc-Pegeln bei.
  • Das vorstehend angegebene Problem (und andere Probleme) werden durch Vorsehen einer separaten Leistungsversorgung (z. B. Vcc) für das Volumen/den Körper der Vorrichtungen vom p-Typ Mpu0 und Mpu1, während eine andere Leistungsversorgung (z. B. SramVcc) für die logische Operation der kreuzgekoppelten Inverter bereitgestellt wird, überwunden. Die SramVcc wird während der Schreiboperation verringert, um die Stärke der Mpu0- und Mpu1-Vorrichtungen zu verringern. SramVcc wird durch spezielle Schaltungen erzeugt, z. B. 2.
  • 2 ist eine Schaltung 200 zum Erzeugen von SramVcc für die Schreibunterstützung während der Schreiboperation einer SRAM-Matrix. 2 wird mit Bezug auf 1 beschrieben. Die Schreibunterstützungsschaltung 200 umfasst eine Schreibunterstützungs-Impulsvorspannungsschaltung 201, die den Pegel von SramVcc während Schreib- und Leseoperationen einer SRAM-Matrix mit der SRAM-Zelle 100 einstellt. SramVcc wird durch Aktivieren von Mcollapse (Vorrichtung vom n-Typ) durch das Signal write_assist_pulse gesenkt, das durch die kombinatorische Logik mit dem Inverter inv und dem NICHT-UND-Gatter nandA erzeugt wird. Die Geschwindigkeit und der Pegel des Einbruchs (oder der Verringerung) des SramVcc-Pegels kann durch Mpbias0-, Mpbias1- und Mpbias2-Vorrichtungen programmiert werden, die durch ein digitales Signal bias_b<2:0> (d. h. drei Bits des Signals bias_b) steuerbar sind. Das Signal SramVccWake bestimmt den SRAM-Schlafmodus (niedrige Leistung) oder SRAM-Wachmodus (normaler Betrieb) durch Steuern der Vorrichtungen Misleep und Mwake (über das NICHT-UND-Gatter nandB). Im Schlafmodus ist SramVcc an eine spezifische Schlafspannung gebunden, die niedriger ist als die SramVcc im normalen Betrieb. SleepVcc ist die Leistungsversorgung für Misleep. Das Signal LocolVccPulse wird durch die SRAM-Steuerung/Zeitgeber (nicht dargestellt) erzeugt und bestimmt die Längendauer des Mcollapse-Schreibunterstützungs-Herabsetzens. ColEn ermöglicht eine Schreibbyte- und Schreibbit-Funktionalität (z. B. ermöglicht ColEn nur das Schreiben in 8 Bits aus 64 für die Bitkonstruktion).
  • Die SRAM-Zelle 100 ist in einer Matrix von SRAM-Zellen angeordnet. Wie vorstehend erwähnt, hat, wenn die Prozesstechnologien schrumpfen (oder sich verkleinern), die Matrix von SRAM-Zellen nicht mehr genügend Lese- und Schreibtoleranzen bei den typischen Leistungsversorgungs-Betriebsspannungen (Vcc-Betriebsspannungen), wenn nicht spezielle Schaltungen (z. B. die Schreibunterstützungsschaltung 200 von 2) verwendet werden, um Lese- und Schreiboperationen zu unterstützen. Das Hinzufügen von speziellen Schaltungen (z. B. der Schreibunterstützungsschaltung 200 von 2) zum Schaffen einer Unterstützung für Schreib- und Leseoperationen erhöht die Leistung und die Fläche für die 6T-SRAM-Matrixkonstruktion. Eine Erhöhung der Leistung und der Fläche für die SRAM-Matrix stellt ein Problem für die Herstellung von leistungsarmen mobilen Prozessoren und SOCs dar. Die Erhöhung der Leistung entsteht durch die Mpbias0-, Mpbias1-, Mpbias2- und Mcollapse-Vorrichtungen.
  • 3 ist eine Anordnung 300 einer herkömmlichen SRAM-Matrix. Die Anordnung 300 umfasst Matrizen von SRAM-Zellen in großen Blöcken (z. B. 256×4) 301a und 301b, die Schreibunterstützungsschaltungen mit entsprechend großer Größe (z. B. die Schreibunterstützungsschaltung 200 von 2) 302a und 302b und entsprechende Lese-Schreib-Spaltenmultiplexer (RD/WR-Spaltenmultiplexer) 303a bzw. 303b erfordern. Die Anordnung 300 umfasst auch eine Leseverstärker- und Zwischenspeicherschaltung 304 und einen Schreibtreiber 305, die mit den Lese/Schreib-Spaltenmultiplexern (RD/WR-Spaltenmultiplexern) 303a und 303b über 306a, 306b, 307a und 307b gekoppelt sind (auch globale RD/WR-Spaltenmultiplexer genannt, da sie für die Matrix von SRAMs global sind). Aufgrund der großen Matrizen von SRAM-Zellen (z. B. 256×4) 301a und 301b ist die SramVcc-Leitweglenkung 308a und 308b dazu ausgelegt, genügend Leistungsversorgung für die großen Matrizen von SRAM-Zellen 301a und 301b zu führen.
  • Die Erhöhung der dynamischen SRAM-Schreibleistung, die durch die Vorrichtungen von 2 verursacht wird, wirkt sich negativ auf die gesamte SOC-Konstruktionskomplexität und die SOC-Kosten aus. Die Anforderung für die Leistungszufuhr für die SRAM-Matrix wird beispielsweise gegenüber derselben Untermatrix-Konstruktionslösung auf Schienenbasis signifikant erhöht, da SramVcc und VccSram nun für die SRAM-Zellen in der SRAM-Matrix bereitgestellt werden. Die Stromzufuhranforderung für den SRAM-Spannungsregulierer nimmt weiterhin zu, wenn mehr SRAMs zu den SRAM-Matrizen 301a und 301b für Leistungsverbesserungen hinzugefügt werden. Eine Erhöhung der Stromzufuhranforderung wirkt sich negativ auf die Plattformkosten aus. Das Vorsehen von zwei separaten Leistungsversorgungen erhöht auch den Betrag des Spitzenstroms für die SRAM-Spannungsschienen SramVcc 308a und 308b.
  • Der Spitzenstrom für die SRAM-Spannungsschienen SramVcc 308a und 308b kann beispielsweise um 3X-4X (wobei sich 'X' auf die Anzahl von Malen bezieht) gegenüber SRAM-Architekturen auf der Basis einer einzelnen Leistungsversorgung zunehmen. Eine Erhöhung des Spitzenstrombetrags führt zu kostspieligen Packungslösungen (z. B. mehrere Chipseitenkondensatoren) und zur Anordnung des Kondensators auf dem Chip für die SRAM-Schiene. Das Vorsehen von zwei separaten Leistungsversorgungen erhöht auch den Betrag des Spannungsabfalls an VccSram- und SramVcc-Knoten. Die obigen Probleme und andere werden durch die Ausführungsform von 4 angegangen.
  • 4 ist eine Anordnung 400 einer SRAM-Matrix unter Verwendung von Segmentierung zum Senken der dynamischen Leistung und des Spitzenstroms gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 4 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • Die Anordnung 400 umfasst SRAM-Matrixzellen, die in Untermatrizen 401a, 401b, 401c und 401d segmentiert sind. Die 256×4-Matrix 301a ist beispielsweise in vier 64×4-Untermatrizen mit den Matrizen 401a und 401b segmentiert, wobei jede der vier 64×4-Untermatrizen (z. B. 401a und 401b) eine kleinere Größe aufweist (d. h. Fläche) als die 256×4-Matrix 301a. Ebenso ist in diesem Beispiel die 256×4-Matrix 301b in vier 64×4-Untermatrizen mit 401c und 401d segmentiert, wobei jede der vier 64×4-Untermatrizen (z. B. 401c und 401d) eine kleinere Größe (d. h. Fläche) aufweist als die 256×4-Matrix 301b. Obwohl die Ausführungsform die Segmentierung von 256×4-Matrizen in vier Untersegmente darstellt, kann eine beliebige Anzahl von Untersegmenten entwickelt werden, um die erörterten technischen Ergebnisse zu erreichen. Matrixgranularitäten von 64×4, 32×4, 16×4 usw. können beispielsweise zum Segmentieren der größeren Matrix (z. B. der Matrix von 256×4) verwendet werden.
  • Die Anordnung 400 umfasst ferner Schreibunterstützungsschaltungen 402a, 402b, 402c und 402d, die eine segmentierte Version der Schreibunterstützungsschaltungen 302a und 302b sind. Die Schreibunterstützungsschaltung 302a ist beispielsweise in zwei Schreibunterstützungsschaltungen 402a, 402b segmentiert, wobei jede Schreibunterstützungsschaltung 402a und 402b eine kleinere Größe (Fläche) aufweist als die Schreibunterstützungsschaltung 302a. In einem anderen Beispiel ist die Schreibunterstützungsschaltung 302b in zwei Schreibunterstützungsschaltungen 402c und 402d segmentiert, wobei jede Schreibunterstützungsschaltung 402c und 402d eine kleinere Größe (Fläche) aufweist als die Schreibunterstützungsschaltung 302b. In anderen Ausführungsformen können die Schreibunterstützungsschaltungen 302a und 302b in mehr als zwei Schreibunterstützungsschaltungen segmentiert sein.
  • Da die Schreibunterstützungsschaltungen 402a, 402b, 402c und 402d (auch lokale Schreibunterstützungsschaltungen genannt, da sie für die segmentierte Matrix von SRAMs lokal sind) relativ zu den Schreibunterstützungsschaltungen 302a und 302b verkleinert sind, sind die lokalen RD/WR-Spaltenmultiplexer 403a, 403b, 403c und 403d der Anordnung 400 relativ zu den RD/WR-Spaltenmultiplexern 303a und 303b verkleinert, wenn die RD/WR-Spaltenmultiplexer 303a und 303b segmentiert sind. Durch Segmentieren der Matrix 301a und der Schreibunterstützungsschaltung 302a weist jede SramVcc 408a und 408b gemäß einer Ausführungsform eine kürzere Leitweglenkungslänge auf als die Leitweglenkungslänge von SramVcc 308a. Durch Segmentieren der Matrix 301b und der Schreibunterstützungsschaltung 302b weist jede SramVcc 408c und 408d gemäß einer Ausführungsform eine kürzere Leitweglenkungslänge auf als die Leitweglenkungslänge von SramVcc 308b.
  • In einer Ausführungsform werden Lesedaten und Schreibdaten (und ihre inversen Signale) 406a, 406b bzw. 407a, 407b zu und von den lokalen RD/WR-Spaltenmultiplexern 403a, 403b, 403c, 403d (auch lokale RD/WR-Spaltenmultiplexer genannt, da sie für die segmentierte Matrix von SRAMs lokal sind) zum Leseverstärker und Zwischenspeicher 404 geleitet. In einer solchen Ausführungsform sind Durchgangsgatter mit den Leitwegen von 406a, 406b und 407a, 407b gekoppelt, um die Lesedaten und Schreibdaten (und ihre inversen Signale) mit den jeweiligen lokalen RD/WR-Spaltenmultiplexern 403a, 403b, 403c und 403d zu koppeln. In einer Ausführungsform weist der Leseverstärker und Zwischenspeicher 404 im Wesentlichen dieselbe Größe wie der Leseverstärker und Zwischenspeicher 304 auf. In anderen Ausführungsformen ist der Leseverstärker und Zwischenspeicher 404 in der Größe kleiner relativ zum Leseverstärker und Zwischenspeicher 304. In einer Ausführungsform weist der Schreibtreiber 405 im Wesentlichen dieselbe Größe wie der Schreibtreiber 305 auf. In anderen Ausführungsformen ist der Schreibtreiber 405 in der Größe relativ zum Schreibtreiber 305 kleiner.
  • Die Ausführungsform von 4 geht das Problem hoher Leistung der Schreibunterstützung von 3 durch Segmentieren der Bitzellenmatrixelemente in Sätze von kleineren Untermatrizen, z. B. 64×4 (64 Bitzellen pro '4' Spalten) an. Um die Ausführungsformen zu erläutern, wird das Beispiel der 256×4-Matrix, die in 64×4-Untermatrizen segmentiert ist, beschrieben. Andere Größen für die Segmentierung können jedoch ohne Ändern des Wesentlichen der Ausführungsformen verwendet werden.
  • In diesem Beispiel führt die Segmentierung der Anordnung 300 von 3 dazu, dass die Signale SramVcc, bl und bl_b (1, 2) für jeweils 64 Bitzellen ebenso segmentiert werden. Die Schreibunterstützungsschaltung von 3 wurde bemessen, um eine 256×4-Bitzellenmatrix zu unterstützten. In einer Ausführungsform kann durch Segmentieren der Matrix bis auf 64×4 die Schreibunterstützungsschaltung verkleinert werden (d. h. die aktive Fläche und/oder der Grundriss kann verringert werden). Die Schreibunterstützungsschaltung kann beispielsweise bis auf 70% verkleinert werden, um dieselbe Leistung wie die vorherige Schreibunterstützungsschaltung zu erreichen. 3 verwendet eine große (hinsichtlich der aktiven Fläche) Schreibunterstützungsschaltung (im Vergleich zur Schreibunterstützungsschaltung von 4), die mit einer großen 256×4-Matrix verbunden ist. Daher sind SramVcc 301a, bl und bl_b kontinuierlich über 256 Bitzellen. Die Ausführungsform von 4 zeigt ein Blockebenendiagramm des Matrix-Lese- und Schreibschemas. Die Ausführungsform von 4 verwendet eine kleinere Schreibunterstützungsschaltung (im Vergleich zur Schreibunterstützungsschaltung von 3), die mit einer kleineren 64×4-Matrix gekoppelt ist. Daher sind SramVcc (408a–d), bl und bl_b lokalisiert und kontinuierlich über nur 64 Bitzellen.
  • Die Anordnung 400 verringert den Spitzen- und mittleren Strom (z. B. der während des Schreibprozesses erforderlich ist) durch Segmentieren der Anordnung 300 von 3 in kleinere Abschnitte mit kleineren Schreibunterstützungsschaltungen (kleinere Versionen von 2) und Lese/Schreib-Spaltenauswahlschaltungen. Ein technischer Effekt zum Segmentieren der Anordnung 300 von 3 in die Anordnung 400 von 4 besteht darin, dass Einsparungen der dynamischen Schreibleistung verwirklicht werden, beispielsweise mehr als 50% Leistungseinsparungen. Andere Kosten wie z. B. die Kosten eines großen Spannungsregulierers, die Anzahl und Größe von Packungskondensatoren an SramVcc werden auch durch die Ausführungsform von 4 verringert. Die Ausführungsform von 4 ermöglicht auch die Integration von kleineren Bitzellen in die Speichereinheit. Die Ausführungsform ermöglicht Lese- und Schreiboperationen für die mehreren Speichermatrizen bei niedrigerer Leistung mit kleinerer Flächenauswirkung als herkömmliche mehrere Speichermatrizen in Gegenwart einer Vorrichtungsvariation.
  • Die Ausführungsform von 4 kombiniert eine neue segmentierte Anordnungstopologie mit modifizierten Schreibunterstützungs- und Lese/Schreib-Spaltenauswahlschaltungen. Viele technische Effekte werden durch die Ausführungsform von 4 gezeigt. Einige nicht begrenzende technische Effekte bestehen darin, dass die Ausführungsform von 4 die dynamische Schreibleistung im Vergleich zur Ausführungsform von 3 durch Verkleinern von Auswahlkomponenten von Schreibunterstützungsschaltungen (z. B. Komponente 201) verringert. In einer Ausführungsform ist die Verkleinerung von Auswahlkomponenten der Schreibunterstützungsschaltungen aufgrund der Segmentierung der Bitzellenmatrix möglich.
  • Ein weiterer technischer Effekt der Ausführungsform von 4 besteht darin, dass sie die dynamische Lese- und Schreibleistung im Vergleich zur Ausführungsform von 3 verringert. Dies wird durch Segmentieren der lokalen Bitleitungen von den globalen Lese- und Schreibleitungen, die mit dem Leseverstärker und Zwischenspeicher 404 gekoppelt sind, durchgeführt. Dies verringert wiederum die gesamte Kapazität an den globalen Lese- und Schreibleitungen, die während Lese- und Schreiboperationen umschalten. Ein weiterer technischer Effekt der Ausführungsformen besteht darin, dass die Anordnung 400 den Spitzenstrom durch Verkleinern der Bitleitungsvorladungs- und Schreibunterstützungskomponenten (z. B. der Komponente 201 und ihrer entsprechenden Treiber) verringert. Die Ausführungsform der Anordnung 400 minimiert auch Bitleitungsfehlanpassungen, indem sie eine minimale feste Anzahl (z. B. 64) von Bitzellen pro Bitleitung aufweist. Die Ausführungsform der Anordnung 400 ermöglicht auch beispielsweise bis 1024×4 Bitzellen pro Gruppe. Vorherige Konstruktionen unterstützen nur bis zu beispielsweise 512×4 Zellen pro Gruppe.
  • 5 ist eine Lese-Schreib-Spaltenauswahl- und Bitleitungsvorladeschaltung 500 für die segmentierte SRAM-Matrix von 4 gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 5 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in einer Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • Die Lese/Schreib-Spaltenauswahl- und Bitleitungsvorladeschaltung 500 (z. B. 403a–d) umfasst lokale Bitleitungen 501 bl und bl_b (Inverses von bl) und globale Lese/Schreib-Datenleitungen 502 – wrdata, wrdata_b, rddata und rddata_b, die 407a–b bzw. 406a–b entsprechen. In einer Ausführungsform werden die lokalen Bitleitungen 501 durch die Schaltung mit Transistoren Mblpa, Mblpb, Mblpc, Mcpl, Mcplb und Durchgangsgatter 503 mit Mnwrb, Mprdb, Mprd und Mnwr erzeugt. blpch_b ist das lokale Vorladesignal bl (lokale Bitleitung), das die lokalen bl-Leitungen (lokalen Bitleitungen) 501 vor irgendwelchen Lese/Schreib-Operationen auf VccSram vorlädt. Während einer Leseoperation wirkt das Signal rdysel als Lesespaltenmultiplexer-Auswahlsignal, das ermöglicht, dass sich der Wert der lokalen bl-Leitungen 501 zu den globalen Lesedatenleitungen (rddata & rddata_b) ausbreitet. Während einer Schreiboperation wirkt das Signal wrysel als Schreibspaltenmultiplexer-Auswahlsignal, das ermöglicht, dass Schreibdaten auf den globalen Schreibdatenleitungen (wrdata & writedata_b) zu den lokalen bl-Leitungen 501 laufen.
  • Mit Bezug die beispielhafte Ausführungsform von 4 ist jedes 64×4-Segment von Bitzellen (4019a–d) mit einer lokalen Lese/Schreib-Auswahlschaltung 500 (z. B. 403a–d) gekoppelt. In einer Ausführungsform werden während Lese- und Schreiboperationen die lokal ausgewählten bl und bl_b gelesen oder in diese geschrieben durch Durchgangsgatter 503 – Mnwr, Mnwrb, Mprd und Mprdb. In einer Ausführungsform heben die kreuzgekoppelten Vorrichtungen Mcpl und Mcplb den Bedarf an komplementären Durchgangsgattern auf, da während einer Schreiboperation der Mechanismus die Bitleitung mit einer ”1” hochsetzt. In dieser Ausführungsform führt die niedrigere Kapazität (64×4 Speicherzellen anstelle von 256×4 Speicherzellen) an den globalen Lese/Schreib-Datenleitungen 502 zu einer Verringerung des mittleren und Spitzenstroms während Lese- und Schreiboperationen.
  • 6 ist ein Verfahren 600 zur Anordnungssegmentierung einer SRAM-Matrix zum Verringern der dynamischen Leistung und des Spitzenstroms gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 6 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind. Obwohl die Blöcke im Ablaufplan mit Bezug auf 6 in einer speziellen Reihenfolge gezeigt sind, kann die Reihenfolge der Handlungen modifiziert werden. Folglich können die dargestellten Ausführungsformen in einer anderen Reihenfolge durchgeführt werden und einige Handlungen/Blöcke können parallel durchgeführt werden. Der Ablaufplan von 6 ist mit Bezug auf die Ausführungsformen von 4–5 dargestellt. Einige der Blöcke und/oder Operationen, die in 6 aufgelistet sind, sind gemäß bestimmten Ausführungsformen optional. Die Nummerierung der dargestellten Blöcke dient der Deutlichkeit und soll keine Reihenfolge von Operationen vorschreiben, in der die verschiedenen Blöcke stattfinden müssen. Außerdem können Operationen von den verschiedenen Abläufen in einer Vielfalt von Kombinationen verwendet werden.
  • Im Block 601 wird eine Matrix von Speicherzellen (z. B. 301a–b) in mehrere segmentierte Matrizen von Speicherzellen (z. B. 401a–d) segmentiert. Im Block 602 wird die Fläche von globalen Schreibunterstützungs-Logikeinheiten (z. B. 302a–b) für die segmentierte Matrix von Speicherzellen verkleinert, um mehrere lokale Schreibunterstützungs-Logikeinheiten (z. B. 402a–d) zu erzeugen, wobei jede der lokalen Schreibunterstützungs-Logikeinheiten in den mehreren lokalen Schreibunterstützungs-Logikeinheiten (z. B. 402a–d) mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen (z. B. 401a–d) gekoppelt ist.
  • Im Block 603 wird die Fläche von globalen Lese/Schreib-Spaltenmultiplexern (z. B. 303a–b) für die segmentierte Matrix von Speicherzellen (z. B. 401a–d) verkleinert, um mehrere lokale Lese/Schreib-Spaltenmultiplexer (z. B. 403a–d) zu erzeugen. In einer Ausführungsform wird jeder der lokalen Lese/Schreib-Spaltenmultiplexer mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt. In einer Ausführungsform umfasst das Verkleinern der Fläche der globalen Schreibunterstützungs-Logikeinheiten (z. B. 302a–b) das Verringern der Größe der Pull-up-Transistoren vom p-Typ (z. B. Mpbias0, Mpbias1 und Mpbias2) der globalen Schreibunterstützungs-Logikeinheiten, um lokale Pull-up-Transistoren vom p-Typ für die lokalen Schreibunterstützungs-Logikeinheiten (z. B. 402a–d) zu erzeugen.
  • 7 ist ein Diagramm 700 mit Wellenformen, die die Leistungseinsparungen durch Segmentieren der SRAM-Matrix im Vergleich zur herkömmlichen SRAM-Matrix von 3 gemäß einer Ausführungsform der Offenbarung darstellt. Die x-Achse ist die Zeit (in Nanosekunden), während die y-Achse der Strom (in mA) ist. In diesem beispielhaften Diagramm ist die Wellenform 701 (durchgezogene Kurve) der Spitzenstrom für die Ausführungsform von 3, während die Wellenform 702 (gestrichelte Kurve) der Spitzenstrom für die Ausführungsform von 4 ist. Für dieselbe Prozesstechnologie führt die in den Ausführungsformen erörterte Segmentierung zu signifikanten Leistungseinsparungen, da der Spitzenstrom sich zwischen den Ausführungsformen von 3 und 4 verringert.
  • Die Ausführungsformen verringern die dynamische Leistung von SRAM-Matrizen, was für Prozessoren und SOC mit Speichermatrizen wertvoll ist. Da die Vorrichtungsgeometrien schrumpfen (oder skalieren), wird erwartet, dass Le- und Vt-Variationen der Transistoren schlimmer werden und die herkömmliche Konstruktion unter Verwendung von Konkurrenzschaltungen in der Schreibleistung unerwünscht hoch sein kann und mehr Fläche gegenüber vorherigen Technologieknoten verbrauchen kann. Die Ausführungsformen segmentieren SramVcc und BL (Bitleitung oder bl), was dynamische Leistungseinsparungen schafft. Die Ausführungsformen verringern den Spitzenstrom um mehr als die Hälfte gegenüber herkömmlichen SRAM-Konstruktionen.
  • Für SOC-Anwendungen mit vielen SRAMs, die gleichzeitig umschalten ist ein hoher Spitzenstrom problematisch hinsichtlich des Spannungsabfalls an den Versorgungsschienen. Die Ausführungsformen verringern den Spannungsabfall an der SramVcc-Versorgungsschiene, die viel weniger Kapazität als die Haupt-SOC-Vnn-Schiene aufweist. Die Ausführungsformen verbessern BL-Fehlanpassungen signifikant, da immer eine feste Anzahl (z. B. 64) von Bitzellen an der BL vorliegt ungeachtet der Matrixgröße, die beispielsweise im Bereich von 2 Kbyte bis 64 Kbyte liegt. Die Ausführungsformen schaffen eine modulare Konstruktion, die für einen SRAM-Kompilierer geeignet ist, der leicht beispielsweise SRAMs mit 256 bis 8192 Tiefe mal 4 Byte Datenbandbreite erzeugen kann.
  • 8 ist eine SRAM-Matrix mit einer Leseverstärker-Datenausgangstreiber-Architektur 800, die mit einer anderen Leistungsversorgung als die SRAM-Matrix arbeitet. Es wird darauf hingewiesen, dass jene Elemente von 8 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • Die Architektur 800 umfasst eine SRAM-Bitzellenmatrix 801 (z. B. 301a–b und/oder 401a–d), einen Spaltenmultiplexer mit einer Bitleitungsvorladeeinheit 802 (z. B. 303a–b und/oder 403a–d), einen Leseverstärker 803 (z. B. 304 und/oder 404), und einen Leseverstärker-Ausgangsdaten-Zwischenspeicher 804 (beispielsweise Teil von 304 und 404). Die SRAM-Bitzellenmatrix 801 (z. B. 301a–b und/oder 401a–d), der Spaltenmultiplexer mit der Bitleitungsvorladeeinheit 802 (z. B. 303a–b und/oder 403a–d), der Leseverstärker 803 (z. B. 304 und/oder 404) arbeiten im Spannungsbereich von VccSram 805, während der Leseverstärker-Ausgangsdaten-Zwischenspeicher (beispielsweise Teil von 304 und/oder 404) im Spannungsbereich der Leistungsversorgung 806 von Vnn (z. B. VccSOC) arbeitet, der vom VccSram-Leistungsversorgungs-Spannungsbereich verschieden ist.
  • SOC-Konstruktionen werden zunehmend erwünscht und konkurrenzfähig in den Mobiltelefon-, Tablet-, Microserver- und Netbook-Markträumen. Aufgrund der Komplexität der verschiedenen Funktionseinheiten auf dem Chip und des anspruchsvollen Kompromisses der Leistung als Funktion der Leistungsfähigkeit kann jedoch die globale VccSOC-Leistungsschienenspannung (auch Vnn-Spannung genannt) enorm von SOC-Konstruktion zu SOC-Konstruktion variieren. Ferner kann das Spannungsziel von Vnn 806 weiterhin sich während des Produktionslebenszyklus ändern. SOC-SRAMs können eine zweckgebundene Leistungsschiene (VccSram) aufweisen, um sicherzustellen, dass die Zuverlässigkeit und Vccmin-Anforderungen erfüllt werden. Der Begriff ”Vccmin” bezieht sich im Allgemeinen auf die minimale Betriebsspannung, bei der der SRAM seine Daten beibehält. Die zweckgebundene Schienen-VccSram wird verwendet, da die Vnn-Schienenspannung typischerweise zu niedrig ist (aufgrund von leistungsarmen SOC-Anforderungen), um die SRAM-Vccmin-Anforderung zu erfüllen. Die Begriffe ”VccSram” und ”Vcc” werden austauschbar verwendet und bedeuten dieselben Spannungen, wenn nicht anders angegeben.
  • Ein Beispiel eines 6T-SRAM, der in SOC-Konstruktionen verwendet wird, ist in 1 gezeigt. Der herkömmliche Leseverstärker-Ausgangsdaten-Zwischenspeicher 804 arbeitet mit Vnn 806, die unter der VccSram-Schiene 805 liegt. Während einer SRAM-Leseoperation werden Ausgangsdaten auf den Vnn-Bereich 806 pegelumgesetzt, den der Rest des Prozessors verwendet. Die SRAM-Architektur 800 stellt den Leseprozess dar, in dem eine Bitleitung zum Lesen ausgewählt wird, auf rddata-Leitungen gemultiplext wird, wo ein Leseverstärker 803 dann einen 1- oder 0-Zustand auf saout an den Leseverstärker-Ausgangsdaten-Zwischenspeicher 804 ausgibt. die Daten werden dann auf den Vnn-Bereich an dout pegelumgesetzt.
  • 9 ist eine Schaltung 900 mit einem Leseverstärker-Datenausgangstreiber und Zwischenspeicher. Die Schaltung 900 umfasst einen Zwischenspeicher 901, der mit dem Ausgangstreiber 902 gekoppelt ist, wobei der Zwischenspeicher 901 mit VccSram 805 arbeitet, während der Ausgangstreiber 902 mit Vnn 806 arbeitet. Der Zwischenspeicher 901 umfasst Inverter, ein Durchgangsgatter 903 und einen Wächter 904. Das Signal saout_b in der Schaltung 900 wird verwendet, um die geeigneten Daten zum Treiber 902 zu tragen, der ein NICHT-UND-Gatter und einen Ausgangsinverter im Vnn-Bereich 806 umfasst. Der Ausgangstreiber 902 erzeugt die SRAM-Datenausgabe dout. Die Schaltung 900 verwendet das Signal saclk_b (Ausgangszwischentreibertakt), um saout_b bei einer steigenden Flanke von saclk_b zwischenzuspeichern. Die Schaltung 900 verwendet auch einen Wächter 904 am Ausgang des Durchgangsgatters 903, um den Zwischenspeicherwert zu halten, der aufrechterhalten wird, wenn der Zwischenspeichertakt ausgeschaltet ist. Die Ausgabe kann einer Firewall unterzogen werden (durch das Signal fwen), um einen Kurzschlussstrom zwischen den Spannungsbereichen (806 und 805) zu verhindern, wenn VccSram einbricht (d. h. verringert wird) während einer Leistungstorsteueroperation (leistungsarmen Operation), aber Vnn immer noch eingeschaltet ist und auf demselben Pegel liegt. In einer Ausführungsform wird die Firewalloperation für die Ausschalt- und Leistungstorsteuermodi verwendet und kann nicht auf die Schreibunterstützung bezogen sein.
  • Das NICHT-UND-Logikgatter und der Inverter von 902 können keine robuste Pegelumsetzerkonstruktion sein, da die Leseoperation misslingt, wenn Vnn größer ist als die VccSram-Spannung. Wenn beispielsweise ein Prozessor mit SRAM-Matrizen (und einer SRAM-Architektur) in einem Burstmodus (oder Turbomodus) arbeitet, kann Vnn gut über VccSram liegen. Die Schaltung 900 kann jedoch auch nicht korrekt arbeiten, wenn Vnn über VccSram geht, da der Ausgangstreiber 902 nicht korrekt arbeiten kann. Während eines IR-Spannungsabfalls an VccSram (z. B. kann VccSram von 1,05 V auf 0,94 V abfallen) und einer Spitze an Vnn (z. B. kann Vnn auf 1,25 V ansteigen), kann beispielsweise ein Funktionsausfall in der Schaltung 900 aufgrund des Ausgangstreibers 902 auftreten.
  • 10 ist ein Pegelumsetzer 1000 mit dualem Eingang mit einem integrierten Zwischenspeicher, um den Leseverstärker-Datenausgangstreiber und Zwischenspeicher von 9 zu ersetzen, gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 10 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind. Die Ausführungsform von 10 schafft eine Lösung für die SRAM-Datenausgabe dout, um sie über einen breiten Bereich von SOC-Vnn-Spannungszielen zuverlässig zu machen.
  • In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher duale Eingangsanschlüsse saout_b und saout, eine Leistungsversorgung Vnn, einen optionalen Firewall-Freigabesignalanschluss fwen, einen Ausgangsanschluss dout, Vorrichtungen vom p-Typ Msaopb, Msaop, Mfw1, Mkp0 und Mkp2, Vorrichtungen vom n-Typ Mkp1, Mkp3, Mfw0, Mfw2, Msaonb und Msaon und Inverter oder Puffer, um n0 als dout zu treiben. In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher eine erste Leistungsversorgung (Vnn), um mehrere Transistoren des Pegelumsetzers zu speisen, einschließlich der Vorrichtungen vom p-Typ Msaopb, Msaop, Mfw1, Mkp0 und Mkp2; Vorrichtungen vom n-Typ Mkp1 Mkp3, Mfw0, Mfw2, Msaonb und Msaon; und Inverter oder Puffer, um n0 als dout zu treiben.
  • In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen ersten Eingangsknoten, um ein erstes Signal (saout_b) zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung (VccSram) arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung (Vnn). In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen ersten Transistor vom n-Typ (Msaonb), um das erste Signal (saout_b) zu empfangen. In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen zweiten Eingangsknoten, um ein zweites Signal (saout) zu empfangen, das ein Inverses des ersten Signals (saout_b) ist, wobei das zweite Signal durch die Schaltung (die mit SramVcc arbeitet) erzeugt wird. In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen zweiten Transistor vom n-Typ (Msaon), um das zweite Signal (saout) zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  • Der Drainanschluss von Msaonb (erster Transistor vom n-Typ) ist beispielsweise mit Mfw0, Mkp1, Mkp0, Mkp2, Mkp3 und dem Ausgangsinverter gekoppelt, der dout_b erzeugt. Der Drainanschluss von Msaon (zweiter Transistor vom n-Typ) ist mit den Vorrichtungen Mfw1, Mkp2, Mkp3, Mkp1 und Mkp0 gekoppelt. In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen Ausgangsknoten dout, um ein Ausgangssignal dout gemäß dem ersten und dem zweiten Signal (saout_b und saout) zu erzeugen. Im Gegensatz zur Schaltung 900 ist der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher asynchron. In einer Ausführungsform ist der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher von einem Taktsignal unabhängig.
  • In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher ferner einen dritten Eingangsknoten (fwen), der mit einigen der mehreren Transistoren (z. B. Mfw1, Mfw2 und Inverter, um fwen_b zu erzeugen) gekoppelt ist. In einer Ausführungsform empfängt der dritte Eingangsknoten ein drittes Signal (fwen-Signal), um eine deterministische Ausgabe zu erzeugen. Wenn beispielsweise das fwen-Signal logisch hoch ist, schaltet Mfw2 ein, um eine virtuelle Erdung zum Msaon-Sourceanschluss bereitzustellen, fwen_b ist logisch niedrig, was Mfw0 ausschaltet, und Mfw1 ist auch ausgeschaltet. Wenn fwen_b logisch niedrig ist, schaltet Mfw1 ein, um den Knoten n1 hochzusetzen (d. h. Vnn-Pegel), was Mkp1 einschaltet, was bewirkt, dass der Knoten n0 niedrig wird, was Mkp2 einschaltet. Ein logisch niedriges n0 bewirkt, dass der Ausgangspuffer ein logisch niedriges dout-Signal erzeugt.
  • In einer Ausführungsform umfasst der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher einen Ausgangsknoten (dout), um ein Ausgangssignal (dout-Signal) gemäß dem ersten (saout_b) und dem zweiten (saout) Signal oder dem dritten (fwen) Signal zu erzeugen. In einer Ausführungsform arbeiten einige der mehreren Transistoren des Pegelumsetzers 1000 mit dualem Eingang als Zwischenspeicher. In einer Ausführungsform arbeitet der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher korrekt, wenn die zweite Leistungsversorgung (SramVcc) höher oder niedriger ist als die erste Leistungsversorgung (Vnn).
  • In einer Ausführungsform ersetzt der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher die Schaltung 900 und unterstützt eine Konstruktion mit dualer Schiene (d. h. VccSram und Vnn). In dieser Ausführungsform liegen die Eingänge saout und saout_b im VccSram-Spannungsbereich von der Leseverstärkerschaltung (z. B. 803 von 8). In einer Ausführungsform liegt der Rest des Pegelumsetzers 1000 mit dualem Eingang mit integriertem Zwischenspeicher im Vnn-Bereich. In einer Ausführungsform legen die Vorrichtungen Msaon, Msaonb, Msaop und Msaopb den Zustand an den Knoten n1 und n0 fest. In einer Ausführungsform wirken die Vorrichtungen Mkp0–Mkp3 als Wächter für die Knoten n0 und n1. In einer Ausführungsform wird der Firewallmodusbetrieb (wenn fwen = 0) unter Verwendung der Vorrichtungen Mfw0, Mfw1 und Mfw2 erreicht. In einer Ausführungsform garantiert der Firewallmodusbetrieb, dass dout '0' ist, wenn fwen = 0 (d. h. deterministische Ausgabe an dout).
  • Die Ausführungsform von 10 weist einen integrierten Zwischenspeicher auf und somit ist der Zwischenspeicher 902 und sein zugehöriger Takt nicht mehr erforderlich, da die Signale saout und saout_b bereits durch den Leseverstärker-Freigabetakt in der vorangehenden Leseverstärkerschaltung selbst qualifiziert werden. Da in einer Ausführungsform saout und saout_b bereits eine Funktion des Leseverstärkerfreigabetakts in der Leseverstärkerschaltung selbst sind, und beide vor der Leseoperation auf niedrig vorgeladen werden, ist saclk_b (z. B. siehe 901 von 9) für den Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher nicht erforderlich.
  • Es gibt viele nicht erschöpfende (nicht begrenzende) technische Effekte der Ausführungsform von 10. Die Ausfühungsform von 10 ist eine robuste Methode zum Ausgeben von Lesedaten für SRAM (und andere Speicherkonstruktionen) über einen anspruchsvollen Bereich von SOC-Leistungsversorgungsschienen. SOC-Leistungsversorgungsschienen können typischerweise von 0,5 V–1,3 V variieren und VccSram-Schienen können beispielsweise im Bereich von 0,7 V–1,3 V liegen. Die Ausführungsform von 10 schafft eine robuste Pegelumsetzungsoperation von Ausgangsdaten. Der Pegelumsetzer 1000 mit dualer Schiene kann beispielsweise Daten pegelumsetzen (sowohl von niedrig auf hoch als auch von hoch auf niedrig) von VccSram auf einen breiten Bereich von SOC-Leistungsbereichen Vnn. Die Ausführungsform von 10 verringert die Komplexität der Schaltung 900. Beispielsweise ist ein Ausgangszwischenspeichertakt nicht erforderlich, um ausgegebene Lesedaten mit dem Pegelumsetzer 1000 mit dualer Schiene sicher zwischenzuspeichern. In einer Ausführungsform nutzt der Pegelumsetzer 1000 mit dualer Schiene beide Leseverstärkerausgaben (saout_b und saout), die vorgeladen werden, um die Ausgangsdaten selbst zwischenzuspeichern. Der Pegelumsetzer 1000 mit dualer Schiene ist flächeneffizient, da er in sich einen Pegelumsetzer, eine Firewalllogik und einen Zwischenspeicher mit minimaler Transistorzahl umfasst.
  • Obwohl die Ausführungsform von 10 zur Verwendung in einer Speicherarchitektur dargestellt ist, um die Ausführungsform von 9 zu ersetzen, kann der Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher in irgendeiner Schaltung verwendet werden, die eine Pegelumsetzung von Signalen von einem Leistungsversorgungsbereich in einen anderen Leistungsversorgungsbereich erfordert. Der Pegelumsetzer mit dualem Eingang kann beispielsweise in Eingabe/Ausgabe-Puffern (E/A-Puffern), Taktarchitekturen usw. verwendet werden.
  • 11A–B sind Zeitablaufdiagramme 1100 und 1120, die dem Pegelumsetzer mit dualem Eingang mit integriertem Zwischenspeicher von 10 zugeordnet sind, gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 11A–B mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • 11A stellt den Fall dar, wenn saout einen Impuls aufweist und saout_b logisch niedrig ist, während 11B den Fall darstellt, wenn saout_b einen Impuls aufweist und saout logisch niedrig ist. Die Signalübergänge an den Knoten n1, n0 und dout sind dargestellt. Während einer typischen Leseoperation für SRAM-Konstruktionen wird die Wortleitung auf hoch aktiviert und wird typischerweise vom SRAM-Referenztakt (hoch oder niedrig) ausgelöst. Der Leseverstärker erfasst dann die Differenz zwischen den Bitleitungen für die freigegebene Zeile und dann gibt der Leseverstärker saout oder saout_b hoch aus, um den geeigneten dout-Zustand auszulösen.
  • 12 ist eine Schreibunterstützungsschaltung 1200 mit dualer Schiene zum Verringern der dynamischen Leistung und des Spitzenstroms gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 12 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgerideiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • Wie mit Bezug auf 1 erwähnt, besteht, um den Schreiboperationsausfall in Gegenwart von Vorrichtungsvariationen zu beseitigen, das derzeit verwendete Verfahren zum Unterstützen der Schreiboperation darin, die Speicherzellen-SramVcc während der Schreiboperation zu verringern. Das Verringern von SramVcc wird durchgeführt, um die Kampfstärke der Vorrichtungen Mdn0 und Mdn1 innerhalb der Speicherzelle 100 zu verringern. Ein Beispiel einer Schreibunterstützungsschaltung (WRA) ist in 2 gezeigt. Die SramVcc-Schiene wird durch Aktivieren der Vorrichtung vom n-Typ Mcollapse durchgeführt. Die Geschwindigkeit und der Pegel des Einbruchs (oder der Verringerung) von SramVcc können durch Aktivieren der Vorrichtungen Mpbias0–Mpbias2 programmiert werden. Die Schreibunterstützungsschaltung von 2 verbraucht zusätzliche Leistung. Die zusätzliche Leistung entsteht hauptsächlich durch einen vorübergehenden Kurzschluss durch die Vorrichtungen Mpbias0–Mpbias2 und die Vorrichtung Mcollapse.
  • Obwohl eine höhere dynamische Leistung für Caches wie den L2 (Cache der Ebene 2) aufgrund einer niedrigeren Aktivität und weniger parallelen Zugriffen (z. B. wird auf 8/64 zugegriffen) annehmbar sein kann, ist dies für SOCs, die für in der Hand gehaltene Produkte entworfen sind, wie z. B. Tablets und intelligente Vorrichtungen (z. B. Smartphones), nicht der Fall. In solchen SOC-Konstruktionen ist es ziemlich üblich, dass auf 40–50 Untermatrizen des Speichers gleichzeitig zugegriffen wird. Während Bedingungen mit hoher Verwendung, Videowiedergabemodus, können beispielsweise mehrere SRAM-Blöcke übermäßige parallele SRAM-Zugriffe aufweisen. Eine Implikation eines solchen parallelen SRAM-Zugriffs ist eine signifikante Erhöhung sowohl der mittleren als auch der Spitzenleistung für die SramVcc-Schiene, hauptsächlich aufgrund von Schreiben in die Bitzelle die ganze Strecke bis zu dieser Schiene mit höherer Spannung.
  • Die Erhöhung der dynamischen SRAM-Schreibleistung kann die gesamte SOC-Konstruktionskomplexität und Kosten implizieren. Die Anforderung für die Leistungszufuhr für den SRAM nimmt beispielsweise gegenüber Untermatrix-Konstruktionslösungen auf der Basis einer einzelnen Schiene zu. Die Strom/Leistungs-Zufuhranforderung für den SRAM-Spannungsregulierer nimmt beispielsweise aufgrund der übermäßigen Verwendung des SRAM auf dem Chip für Leistung weiterhin zu und wirkt sich direkt auf die Plattformkosten aus. Die SOC-Konstruktionskomplexität und SOC-Kosten können auch zunehmen, da der Betrag des Spitzenstroms für die SRAM-Spannungsschiene um 3X-4X zunimmt, was kostspielige Packungslösungen (d. h. Mehrfachchipseitenkapselung) und Kapselungslösungen auf dem Chip für die SRAM-Schiene erfordert – beide von diesen Lösungen tragen zur Integrationskomplexität bei und tragen zu Wafer- und Packungsebenenkosten bei. Die SOC-Konstruktionskomplexität und Kosten können auch zunehmen, da der Betragt des Spannungsabfalls an der SramVcc-Schiene (von der Schreibunterstützung) signifikant sein kann und SRAM-Zugriffe unter die aktive Vccmin der Technologie für die spezielle Bitzelle treiben kann. Folglich kann eine größere SRAM-Bitzelle erforderlich sein und der Vorteil einer festen Schiene wird beeinträchtigt.
  • Die Ausführungsform von 12 geht die obigen SRAM-Leistungszufuhrherausforderungen durch Verringern des Spitzen- und mittleren Stroms an, der während des Schreibprozesses erforderlich ist. Die Ausführungsform von 12 ist ähnlich zur Ausführungsform von 2, außer dass unter anderen Unterschieden der Schreibunterstützungsimpuls-Vorspannungsabschnitt 1202 mit der Vnn-Leistungsversorgung arbeitet, während die Logik 1201, die den write_assist_pulse erzeugt, mit VccSram arbeitet, die von Vnn verschieden ist.
  • Die Ausführungsform der Schreibunterstützungsschaltung 1200 mit dualer Schiene geht die SOC-SRAM-Leistungszufuhrherausforderungen, die durch die hohe Schreibleistung entstehen, durch Ausnutzen der Verfügbarkeit SOC-”Vnn”-Schiene, die mit einer niedrigeren Spannung im Vergleich zur VccSram-Schiene arbeitet, an. In einer Ausführungsform mit der Schreibunterstützungsschaltung 1200 mit dualer Schiene können Bitzellen, Leseverstärker und Vorladeschaltungsanordnungen an der höheren VccSram-Spannungsschiebe (z. B. 1,0 V–1,05 V) angeordnet sein und die Schnittstellenlogik kann an der variablen SOC-Schiene (Vnn) angeordnet sein, die mit der minimalen Betriebsspannung des Produkts (z. B. 0,7 V) arbeiten kann.
  • Das Schreibunterstützungsproblem des hohen Leistungsverbrauchs wird gemäß einer Ausführungsform durch Aufteilen der Schreibunterstützungsschaltung in VccSram- (z. B. 1,05 V) und Vnn- (z. B. 0,7 V) Spannungsbereichsabschnitte 1201 bzw. 1202 angegangen. In einer Ausführungsform werden die Vorrichtungen Mpben und Mcollapse von 1202 verwendet, um den anfänglichen Schreibunterstützungs-SramVcc-Abfall zu ermöglichen. In einer Ausführungsform liegen die Vorrichtungen Mpbias0–Mpbias2 von 1202 auf der Vnn-Schiene und bestimmen, auf welchen Spannungspegel die SramVcc-Schiene abfällt.
  • In einer Ausführungsform werden nach dem anfänglichen SramVcc-Abfall die Vorrichtungen Mpben und Mcollapse ausgeschaltet, Mwake wird aktiviert und SramVcc wird auf VccSram (z. B. 1,05 V) hochgesetzt. In einer Ausführungsform verhindert der Inverter inv2 den Fall, dass nur die Vorrichtung Mcollapse aktiv ist, was die SramVcc-Schiene zu schnell über ein kleines Verzögerungsfenster absenken kann. In einer Ausführungsform bestimmt das Signal SramVccWake den SRAM-Schlafmodus (niedrige Leistung) oder Wachmodus (normaler Betrieb). Im Schlafmodus ist SramVcc an eine spezifische Schlafspannung gebunden, die niedriger ist als die normale Betriebsspannung SramVcc. In einer Ausführungsform wird das Signal LocolVccPulse durch eine SRAM-Steuerung/Zeitgeber (nicht dargestellt) erzeugt und bestimmt die Längendauer des Schreibunterstützungsherabsetzens von Mcollapse. In einer Ausführungsform ermöglicht das Signal ColEn eine Schreibbyte- und Schreibbit-Funktionalität (z. B. ermöglicht das Signal ColEn nur das Schreiben in 8 Bits aus 64 für die Bitkonstruktion).
  • 13 ist ein Diagramm 1300, das eine Verringerung des Spitzenstroms unter Verwendung der Schreibunterstützungsschaltung mit dualer Schiene von 12 im Vergleich zur Schreibunterstützungsschaltung von 2 gemäß einer Ausführungsform der Offenbarung zeigt. Das Diagramm 1300 zeigt vier Wellenformen, wobei die x-Achse die Zeit (in ns) ist und die y-Achse der Strom (in mA) ist.
  • Das Diagramm 1300 zeigt den Vorteil der Verwendung der Schreibunterstützungsschaltung 1200 mit dualer Schiene von 12 gegenüber der Schreibunterstützungsschaltung 200 von 2. Die Wellenform 1301 ist der Spitzenstrom der VccSram-Leistungsversorgung von 12. Die Wellenform 1302 ist der Spitzenstrom der VccSram-Leistungsversorgung von 12. Die Wellenform 1304 ist der Spitzenstrom der Vnn-Leistungsversorgung von 2. In einem Beispiel ist der Strom der Vnn-Leistungsversorgung höher als jener des Strompegels des Standes der Technik der Vnn-Leistungsversorgung. Die Wellenform 1303 ist der Spitzenstrom der Vnn-Leistungsversorgung von 12. Die Wellenformen zeigen, dass die Schreibunterstützungsschaltung 1200 mit dualer Schiene weitaus weniger Leistung verbraucht als die Schreibunterstützungsschaltung 200 von 2.
  • Während der Schreiboperation wird eine Verringerung für sowohl den Spitzenstrom als auch die dynamische Leistung gesehen, wobei der Nutzen eine Verringerung der Leistung von etwa 40% ist, beispielsweise zeigt das Diagramm 1300, wie die Strom/Leistungs-Belastung der Schreibunterstützungsoperation von der VccSram-Schiene zur Vnn-Schiene übertragen wird. In einer Ausführungsform verringert sich der Spannungsabfall an der VccSram-Versorgungsschiene durch Aufteilen der zwei Leistungsbereiche, wie in 12 gezeigt – Bereich von VccSram 1201 und Bereich von Vnn 1202.
  • In einer solchen Ausführungsform weist VccSram viel weniger Kapazität auf als die Haupt-SOC-Vnn-Schiene aufgrund der Aufteilung der Spannungsbereiche. Ein technischer Effekt der Aufteilung der Spannungsbereiche, wie in 12 gezeigt, besteht darin, dass die Kosten, die mit dem SRAM-Spannungsregulierer für die SRAM-Schiene verbunden sind (Packungsverkappung, großer Regulierer usw.), angegangen werden. Die Ausführungsform von 12 ermöglicht auch die Integration einer kleineren Bitzelle, da der Spannungsabfall eingeschränkt wird, um die aktive Vccmin der SRAM-Bitzelle zu erfüllen.
  • 14 ist eine intelligente Vorrichtung 1600 oder ein Computersystem oder ein SOC mit der segmentierten SRAM-Matrixanordnung 400, 500 (von 4 und 5), dem Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher (von 10) und/oder der Schreibunterstützungsschaltung 1200 mit dualer Schiene (von 12) gemäß einer Ausführungsform der Offenbarung. Es wird darauf hingewiesen, dass jene Elemente von 14 mit denselben Bezugszeichen (oder Namen) wie die Elemente von irgendeiner anderen Figur in irgendeiner Weise ähnlich zu der beschriebenen arbeiten oder funktionieren können, aber nicht derart begrenzt sind.
  • 14 stellt ein Blockdiagramm einer Ausführungsform einer mobilen Vorrichtung dar, in der Schnittstellen-Verbindungselemente mit flacher Oberfläche verwendet werden könnten. In einer Ausführungsform stellt die Rechenvorrichtung 1600 eine mobile Rechenvorrichtung wie z. B. ein Rechentablet, ein Mobiltelefon oder ein Smartphone, einen drahtlos fähigen elektronischen Leser oder eine andere drahtlose mobile Vorrichtung dar. Selbstverständlich sind bestimmte Komponenten allgemein gezeigt und nicht alle Komponenten einer solchen Vorrichtung sind in der Rechenvorrichtung 1600 gezeigt.
  • In einer Ausführungsform umfasst die Rechenvorrichtung 1600 einen ersten Prozessor 1610 mit einem Speicher mit der segmentierten Anordnung 400 von 4 und einen zweiten Prozessor 1690 mit einem Speicher mit der segmentierten Anordnung 400 von 4 gemäß den hier erörterten Ausführungsformen. Andere Blöcke der Rechenvorrichtung mit E/A-Treibern können auch einen Speicher mit der segmentierten Anordnung 400 von 4 umfassen. Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzschnittstelle innerhalb 1670 umfassen, wie z. B. eine drahtlose Schnittstelle, so dass eine Systemausführungsform in eine drahtlose Vorrichtung, beispielsweise ein Mobiltelefon oder einen persönlichen digitalen Assistenten, eingebaut sein kann.
  • In einer Ausführungsform umfasst der erste Prozessor 1610 einen Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher (von 10). In einer Ausführungsform umfasst der zweite Prozessor 1690 einen Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher (von 10). Andere Blöcke der Rechenvorrichtung mit E/A-Treibern können auch einen Pegelumsetzer 1000 mit dualem Eingang mit integriertem Zwischenspeicher (von 10) umfassen.
  • In einer Ausführungsform umfasst der erste Prozessor 1610 eine Schreibunterstützungsschaltung 1200 mit dualer Schiene (von 12). In einer Ausführungsform umfasst der zweite Prozessor 1690 eine Schreibunterstützungsschaltung 1200 mit dualer Schiene (von 12). Andere Blöcke der Rechenvorrichtung mit E/A-Treibern können auch die Schreibunterstützungsschaltung 1200 mit dualer Schiene (von 12) umfassen.
  • In einer Ausführungsform kann der Prozessor 1610 eine oder mehrere physikalische Vorrichtungen wie z. B. Mikroprozessoren, Anwendungsprozessoren, Microcontroller, programmierbare Logikvorrichtungen oder andere Verarbeitungsmittel umfassen. Die vom Prozessor 1610 durchgeführten Verarbeitungsoperationen umfassen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem Anwendungen und/oder Vorrichtungsfunktionen ausgeführt werden. Die Verarbeitungsoperationen umfassen Operationen in Bezug auf E/A (Eingabe/Ausgabe) mit einem menschlichen Benutzer oder mit anderen Vorrichtungen, Operationen in Bezug auf das Leistungsmanagement und/oder Operationen in Bezug auf die Verbindung der Rechenvorrichtung 1600 mit einer anderen Vorrichtung. Die Verarbeitungsoperationen können auch Operationen in Bezug auf Audio-E/A und/oder Anzeige-E/A umfassen.
  • In einer Ausführungsform umfasst die Rechenvorrichtung 1600 ein Audiountersystem 1620, das Hardwarekomponenten (z. B. Audiohardware und Audioschaltungen) und Softwarekomponenten (z. B. Treiber, Codecs) darstellt, die dem Schaffen von Audiofunktionen für die Rechenvorrichtung zugeordnet sind. Audiofunktionen können eine Lautsprecher- und/oder Kopfhörerausgabe sowie eine Mikrophoneingabe umfassen. Vorrichtungen für solche Funktionen können in die Rechenvorrichtung 1600 integriert sein oder mit der Rechenvorrichtung 1600 verbunden sein. In einer Ausführungsform wirkt ein Benutzer mit der Rechenvorrichtung 1600 durch Liefern von Audiobefehlen zusammen, die vom Prozessor 1610 empfangen und verarbeitet werden.
  • Das Anzeigeuntersystem 1630 stellt Hardwarekomponenten (z. B. Anzeigevorrichtungen) und Softwarekomponenten (z. B. Treiber) dar, die eine visuelle und/oder taktile Anzeige für einen Benutzer vorsehen, um mit der Rechenvorrichtung 1600 zusammenzuwirken. Das Anzeigeuntersystem 1630 umfasst eine Anzeigeschnittstelle 1632, die den speziellen Bildschirm oder die spezielle Hardwarevorrichtung umfasst, die verwendet wird, um für den Benutzer eine Anzeige bereitzustellen. In einer Ausführungsform umfasst die Anzeigeschnittstelle 1632 eine vom Prozessor 1610 separate Logik, um zumindest eine gewisse Verarbeitung in Bezug auf die Anzeige durchzuführen. In einer Ausführungsform umfasst das Anzeigeuntersystem 1630 eine Berührungsbildschirm-Vorrichtung (oder eine Berührungsfeld-Vorrichtung), die sowohl eine Ausgabe als auch Eingabe für einen Benutzer bereitstellt.
  • Die E/A-Steuereinheit 1640 stellt Hardwarevorrichtungen und Softwarekomponenten in Bezug auf die Zusammenwirkung mit einem Benutzer dar. Die E/A-Steuereinheit 1640 ist betriebsfähig, um Hardware zu managen, die ein Teil des Audiountersystems 1620 und/oder des Anzeigeuntersystems 1630 ist. Außerdem stellt die E/A-Steuereinheit 1640 einen Verbindungspunkt für zusätzliche Vorrichtungen dar, die mit der Rechenvorrichtung 1600 verbinden, durch die ein Benutzer mit dem System zusammenwirken könnte. Vorrichtungen, die an der Rechenvorrichtung 1600 angebracht werden können, könnten beispielsweise Mikrophonvorrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Anzeigevorrichtungen, Tastatur- oder Tastenfeldvorrichtungen oder andere E/A-Vorrichtungen zur Verwendung mit spezifischen Anwendungen wie z. B. Kartenleser oder anderen Vorrichtungen umfassen.
  • Wie vorstehend erwähnt, kann die E/A-Steuereinheit 1640 mit dem Audiountersystem 1620 und/oder dem Anzeigeuntersystem 1630 zusammenwirken. Eine Eingabe durch ein Mikrophon oder eine andere Audiovorrichtung kann beispielsweise eine Eingabe oder Befehle für eine oder mehrere Anwendungen oder Funktionen der Rechenvorrichtung 1600 bereitstellen. Außerdem kann eine Audioausgabe anstelle von oder zusätzlich zur Anzeigeausgabe bereitgestellt werden. In einem anderen Beispiel wirkt, wenn das Anzeigeuntersystem 1630 einen Berührungsbildschirm umfasst, die Anzeigevorrichtung auch als Eingabevorrichtung, die zumindest teilweise durch die E/A-Steuereinheit 1640 gemanagt werden kann. Zusätzliche Tasten oder Schalter können sich auch an der Rechenvorrichtung 1600 befinden, um E/A-Funktionen bereitzustellen, die durch die E/A-Steuereinheit 1640 gemanagt werden.
  • In einer Ausführungsform managt die E/A-Steuereinheit 1640 Vorrichtungen wie z. B. Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder eine andere Hardware, die in der Rechenvorrichtung 1060 enthalten sein kann. Die Eingabe kann ein Teil einer direkten Benutzerzusammenwirkung sowie das Schaffen einer Umgebungseingabe in das System sein, um seine Operationen zu beeinflussen (wie z. B. Filtern hinsichtlich Rauschen, Einstellen von Anzeigen für Helligkeitsdetektion, Anwenden eines Blitzes für eine Kamera oder andere Merkmale).
  • In einer Ausführungsform umfasst die Rechenvorrichtung 1600 ein Leistungsmanagement 1650, das die Batterieleistungsnutzung, das Aufladen der Batterie und Merkmale in Bezug auf den Leistungssparbetrieb managt. Das Speicheruntersystem 1660 umfasst Speichervorrichtungen zum Speichern von Informationen in der Rechenvorrichtung 1600. Der Speicher kann nichtflüchtige (der Zustand ändert sich nicht, wenn die Leistung für die Speichervorrichtung unterbrochen wird) und/oder flüchtige (der Zustand ist unbestimmt, wenn die Leistung für die Speichervorrichtung unterbrochen wird) Speichervorrichtungen umfassen. Das Speicheruntersystem 1660 kann Anwendungsdaten, Benutzerdaten, Musik, Photos, Dokumente oder andere Daten sowie Systemdaten (ob langfristig oder vorübergehend) in Bezug auf die Ausführung der Anwendungen und Funktionen der Rechenvorrichtung 1600 speichern.
  • Elemente von Ausführungsformen sind auch als maschinenlesbares Medium (z. B. Speicher 1660) zum Speichern der computerausführbaren Befehle (z. B. Befehle zum Implementieren von beliebigen anderen hier erörterten Prozessen) vorgesehen. Das maschinenlesbare Medium (z. B. Speicher 1600) kann umfassen, ist jedoch nicht begrenzt auf einen Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, einen Phasenänderungsspeicher (PCM) oder andere Typen von maschinenlesbaren Medien, die zum Speichern von elektronischen oder computerausführbaren Befehlen geeignet sind. Ausführungsformen der Offenbarung können beispielsweise als Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z. B. einem Server) zu einem anfordernden Computer (z. B. einem Client) über Datensignale über eine Kommunikationsverbindung (z. B. ein Modem oder eine Netzverbindung) übertragen werden kann.
  • Die Konnektivität 1670 umfasst Hardwarevorrichtungen (z. B. drahtlose und/oder verdrahtete Verbindungselemente und Kommunikationshardware) und Softwarekomponenten (z. B. Treiber, Protokollstapel), um zu ermöglichen, dass die Rechenvorrichtung 1600 mit externen Vorrichtungen kommuniziert. Die Rechenvorrichtung 1600 könnte separate Vorrichtungen wie z. B. andere Rechenvorrichtungen, drahtlose Zugangspunkte oder Basisstationen sowie Peripheriegeräte wie z. B. Headsets, Drucker oder andere Vorrichtungen sein.
  • Die Konnektivität 1670 kann mehrere verschiedene Typen von Konnektivität umfassen. Zur Verallgemeinerung ist die Rechenvorrichtung 1600 mit einer zellularen Konnektivität 1672 und drahtlosen Konnektivität 1674 dargestellt. Die zellulare Konnektivität 1672 bezieht sich im Allgemeinen auf die zellulare Netzkonnektivität, die durch drahtlose Träger bereitgestellt wird, wie z. B. über GSM (globales System für Mobilkommunikationen) oder Variationen oder Ableitungen, CDMA (Codemehrfachzugriff) oder Variationen oder Ableitungen, TDM (Zeitmultiplexen) oder Variationen oder Ableitungen oder andere zellulare Dienststandards bereitgestellt. Die drahtlose Konnektivität (oder die drahtlose Schnittstelle) 1674 bezieht sich auf die drahtlose Konnektivität, die nicht zellular ist, und kann persönliche Netze (z. B. Bluetooth, Nahfeld usw.), lokale Netze (z. B. WiFi) und/oder weiträumige Netze (z. B. WiMax) oder eine andere drahtlose Kommunikation umfassen.
  • Die peripheren Verbindungen 1680 umfassen Hardware-Schnittstellen und Verbindungselemente sowie Softwarekomponenten (z. B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Selbstverständlich könnte die Rechenvorrichtung 1600 sowohl eine periphere Vorrichtung (”zu” 1682) zu anderen Rechenvorrichtungen sein sowie periphere Vorrichtungen (”von” 1684), die damit verbunden sind, aufweisen. Die Rechenvorrichtung 1600 weist üblicherweise ein ”Kopplungs”-Verbindungselement zum Verbinden mit anderen Rechenvorrichtungen für Zwecke wie z. B. Managen (z. B. Herunterladen und/oder Hochladen, Ändern, Synchronisation) von Inhalt auf der Rechenvorrichtung 1600 auf. Außerdem kann ein Kopplungsverbindungselement ermöglichen, dass die Rechenvorrichtung 1600 mit bestimmten Peripheriegeräten verbindet, die ermöglichen, dass die Rechenvorrichtung 1600 die Inhaltsausgabe beispielsweise zu audiovisuellen oder anderen Systemen steuert.
  • Zusätzlich zu einem firmeneigenen Kopplungsverbindungselement oder einer anderen firmeneigenen Verbindungshardware kann die Rechenvorrichtung 1600 periphere Verbindungen 1680 über übliche oder Standardbasis-Verbindungselemente herstellen. Übliche Typen können ein Verbindungselement eines universellen seriellen Busses (USB) (das irgendeine von einer Anzahl von verschiedenen Hardwareschnittstellen umfassen kann), Anzeigeanschluss, einschließlich Minianzeigeanschluss (MDP), hochauflösende Multimedia-Schnittstelle (HDMI), Firewire oder andere Typen umfassen.
  • Die Bezugnahme in der Patentbeschreibung auf ”eine Ausführungsform”, ”eine einzelne Ausführungsform”, einige Ausführungsformen” oder ”andere Ausführungsformen” bedeutet, dass ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft, die in Verbindung mit den Ausführungsformen beschrieben ist, in zumindest einigen Ausführungsformen, aber nicht notwendigerweise allen Ausführungsformen enthalten ist. Die verschiedenen Erscheinungen ”einer Ausführungsform”, ”einer einzelnen Ausführungsform” oder ”einiger Ausführungsformen” beziehen sich nicht notwendigerweise alle auf dieselben Ausführungsformen. Wenn die Patentbeschreibung angibt, dass eine Komponente, ein Merkmal, eine Struktur oder eine Eigenschaft enthalten sein ”kann”, ”dürfte” oder ”könnte”, muss diese spezielle Komponente, dieses spezielle Merkmal, diese spezielle Struktur oder diese spezielle Eigenschaft nicht enthalten sein. Wenn die Patentbeschreibung oder der Anspruch auf ”ein” Element Bezug nimmt, bedeutet dies nicht, dass nur eines der Elemente vorhanden ist. Wenn die Patentbeschreibung oder die Ansprüche sich auf ”ein zusätzliches” Element beziehen, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elements vorhanden ist.
  • Ferner können die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften in irgendeiner geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Eine erste Ausführungsform kann beispielsweise mit einer zweiten Ausführungsform kombiniert werden, wo immer die speziellen Merkmale, Strukturen, Funktionen oder Eigenschaften, die den zwei Ausführungsformen zugeordnet sind, sich nicht gegenseitig ausschließen.
  • Obwohl die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben wurde, sind viele Alternativen, Modifikationen und Variationen von solchen Ausführungsformen für den Fachmann auf dem Gebiet angesichts der vorangehenden Beschreibung ersichtlich. Andere Speicherarchitekturen, z. B. dynamischer RAM (DRAM), können beispielsweise die erörterten Ausführungsformen verwenden. Obwohl die Ausführungsformen eine 6T-SRAM-Architektur darstellen, können andere SRAM-Architekturen auch verwendet werden. Beispielsweise können 4T-, 5T-, 8T-, 16T-SRAM-Architekturen bei den Ausführungsformen verwendet werden. Die Ausführungsformen der Offenbarung sollen alle solche Alternativen, Modifikationen und Variationen umfassen, die in den breiten Schutzbereich der beigefügten Ansprüche fallen.
  • Außerdem können gut bekannte Leistungs-/Masse-Verbindungen mit integrierten Schaltungschips (IC-Chips) und anderen Komponenten innerhalb der dargestellten Figuren der Einfachheit der Erläuterung und Erörterung halber und um die Offenbarung nicht unklar zu machen, gezeigt oder nicht gezeigt sein. Ferner können Anordnungen in Blockdiagrammform gezeigt sein, um es zu vermeiden, die Offenbarung unklar zu machen, und auch angesichts der Tatsache, dass Besonderheiten in Bezug auf die Implementierung von solchen Blockdiagrammanordnungen stark von der Plattform abhängen, in der die vorliegende Offenbarung implementiert werden soll (d. h. solche Besonderheiten sollten durchaus innerhalb des Bereichs eines Fachmanns auf dem Gebiet liegen). Wenn spezifische Details (z. B. Schaltungen) dargelegt sind, um Beispielausführungsformen der Offenbarung zu beschreiben, sollte für einen Fachmann auf dem Gebiet ersichtlich sein, dass die Offenbarung ohne oder mit Veränderung dieser spezifischen Details ausgeführt werden kann. Die Beschreibung soll folglich als erläuternd anstatt begrenzend betrachtet werden.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Besonderheiten in den Beispielen können irgendwo in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale des hier beschriebenen Geräts können auch in Bezug auf ein Verfahren oder einen Prozess implementiert werden.
  • In einer Ausführungsform umfasst ein Gerät beispielsweise Folgendes: mehrere Speichermatrizen, lokale Schreibunterstützungs-Logikeinheiten und/oder lokale Lese/Schreib-Spaltenmultiplexer, die in einer Gruppe miteinander gekoppelt sind, so dass die von den lokalen Schreibunterstützungs-Logikeinheiten und den lokalen Lese/Schreib-Spaltenmultiplexern in der Gruppe belegte Fläche kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden.
  • In einer Ausführungsform sind die globalen Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer mit einer nichtsegmentierten Matrix von Speicherzellen gekoppelt. In einer Ausführungsform ist die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer als jede der mehreren Speichermatrizen. In einer Ausführungsform ist die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer als jede der mehreren Speichermatrizen, der logischen Schreibunterstützungs-Logikeinheiten und der lokalen Lese/Schreib-Spaltenmultiplexer in Kombination.
  • In einer Ausführungsform umfasst das Gerät ferner eine Leistungsversorgungs-Metallleitung zum Liefern von Leistung zu den mehreren Speichermatrizen in der Gruppe. In einer Ausführungsform umfassen die lokalen Schreibunterstützungs-Logikeinheiten Schreibunterstützungs-Pull-up-Transistoren vom p-Typ, um die Leistung für die Leistungsversorgungs-Metallleitung einzustellen, und wobei die Pull-up-Transistoren vom p-Typ in der Größe kleiner sind als die Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten. In einer Ausführungsform umfassen die lokalen Lese/Schreib-Spaltenmultiplexer Durchgangsgatter, um eine elektrische Kopplung von globalen Lese- und Schreibdatenleitungen bereitzustellen, um lokale Lese- und Schreibsignale zu erzeugen.
  • In einem anderen Beispiel umfasst ein Verfahren zur Anordnung eines Speichers Folgendes: Segmentieren einer Matrix von Speicherzellen in mehrere segmentierte Matrizen von Speicherzellen; und Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, wobei jede der lokalen Schreibunterstützungs-Logikeinheiten in den mehreren lokalen Schreibunterstützungs-Logikeinheiten mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  • In einer Ausführungsform umfasst das Verfahren ferner das Verkleinern der Fläche der globalen Lese/Schreib-Spaltenmultiplexer für die segmentierte Matrix von Speicherzellen, um mehrere lokale Lese/Schreib-Spaltenmultiplexer zu erzeugen, wobei jeder der lokalen Lese/Schreib-Spaltenmultiplexer mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist. In einer Ausführungsform umfasst das Verkleinern der Fläche der globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, das Verringern der Größe der Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten, um lokale Pull-up-Transistoren vom p-Typ für die lokalen Schreibunterstützungs-Logikeinheiten zu erzeugen.
  • In anderen Beispielen umfasst ein System Folgendes: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor einen Cachespeicher umfasst, der Folgendes umfasst: mehrere Speichermatrizen, lokale Schreibunterstützungs-Logikeinheiten und lokale Lese/Schreib-Spaltenmultiplexer, die in einer Gruppe miteinander gekoppelt sind, so dass die Fläche, die von den lokalen Schreibunterstützungs-Logikeinheiten und den lokalen Lese/Schreib-Spaltenmultiplexern in der Gruppe belegt ist, kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden.
  • In einer Ausführungsform umfasst das System ferner Folgendes: eine Anzeigeeinheit; und eine drahtlose Schnittstelle, um zu ermöglichen, dass der Prozessor drahtlos mit anderen Vorrichtungen kommuniziert. In einer Ausführungsform ist die Speichereinheit ein DRAM. In einer Ausführungsform sind die globalen Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer mit einer nichtsegmentierten Matrix von Speicherzellen gekoppelt. In einer Ausführungsform ist die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer als jede der mehreren Speichermatrizen. In einer Ausführungsform ist die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer als jede der mehreren Speichermatrizen, der lokalen Schreibunterstützungs-Logikeinheiten und der lokalen Lese/Schreib-Spaltenmultiplexer in Kombination.
  • In einer Ausführungsform umfasst der Prozessor ferner eine Leistungsversorgungs-Metallleitung zum Liefern von Leistung zu den mehreren Speichermatrizen in der Gruppe. In einer Ausführungsform umfassen die lokalen Schreibunterstützungs-Logikeinheiten Schreibunterstützungs-Pull-up-Transistoren vom p-Typ, um die Leistung für die Leistungsversorgungs-Metallleitung einzustellen, und wobei die Pull-up-Transistoren vom p-Typ in der Größe kleiner sind als die Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten. In einer Ausführungsform umfassen die lokalen Lese/Schreib-Spaltenmultiplexer Durchgangsgatter, um eine elektrische Kopplung von globalen Lese- und Schreibdatenleitungen bereitzustellen, um lokale Lese- und Schreibsignale zu erzeugen.
  • In einem anderen Beispiel ist in einer Ausführungsform ein computerlesbares Speichermedium mit computerlesbaren Befehlen vorgesehen, die, wenn sie ausgeführt werden, bewirken, dass eine Maschine ein Verfahren durchführt, wobei das Verfahren Folgendes umfasst: Segmentieren einer Matrix von Speicherzellen in mehrere segmentierte Matrizen von Speicherzellen; und Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, wobei jede der lokalen Schreibunterstützungs-Logikeinheiten in den mehreren lokalen Schreibunterstützungs-Logikeinheiten mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  • In einer Ausführungsform weist der computerlesbare Speicher ferner computerlesbare Befehle auf, die, wenn sie ausgeführt werden, bewirken, dass die Maschine ein weiteres Verfahren durchführt, das das Verkleinern der Fläche von globalen Lese/Schreib-Spaltenmultiplexern für die segmentierte Matrix von Speicherzellen, um mehrere lokale Lese/Schreib-Spaltenmultiplexer zu erzeugen, umfasst, wobei jeder der lokalen Lese/Schreib-Spaltenmultiplexer mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist. In einer Ausführungsform umfasst das Verkleinern der Fläche der globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, das Verringern der Größe der Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten, um lokale Pull-up-Transistoren vom p-Typ für die lokalen Schreibunterstützungs-Logikeinheiten zu erzeugen.
  • In einem anderen Beispiel umfasst in einer Ausführungsform ein Pegelumsetzer Folgendes: eine erste Leistungsversorgung, um mehrere Transistoren des Pegelumsetzers zu speisen; einen ersten Eingangsknoten, um ein erstes Signal zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung; einen ersten Transistor vom n-Typ, um das erste Signal zu empfangen; einen zweiten Eingangsknoten, um ein zweites Signal zu empfangen, das ein Inverses des ersten Signals ist, wobei das zweite Signal durch die Schaltung erzeugt wird; und einen zweiten Transistor vom n-Typ, um das zweite Signal zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  • In einer Ausführungsform umfasst der Pegelumsetzer ferner einen Ausgangsknoten, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal zu erzeugen. In einer Ausführungsform ist der Pegelumsetzer asynchron. In einer Ausführungsform ist der Pegelumsetzer von einem Taktsignal unabhängig. In einer Ausführungsform umfasst der Pegelumsetzer ferner einen dritten Eingangsknoten, der mit einigen der mehreren Transistoren gekoppelt ist, wobei der dritte Eingangsknoten ein drittes Signal empfängt, um eine deterministische Ausgabe zu erzeugen. In einer Ausführungsform umfasst der Pegelumsetzer ferner einen Ausgangsknoten, um ein Ausgangssignal gemäß dem ersten und dem zweiten oder dem dritten Signal zu erzeugen.
  • In einer Ausführungsform arbeiten einige der mehreren Transistoren als Zwischenspeicher. In einer Ausführungsform ist die zweite Leistungsversorgung höher als die erste Leistungsversorgung. In einer Ausführungsform ist die erste Leistungsversorgung höher als die zweite Leistungsversorgung.
  • In einem anderen Beispiel umfasst eine Speichereinheit Folgendes: eine Matrix von Speicherzellen; einen Spaltenmultiplexer, der mit der Matrix von Speicherzellen gekoppelt ist; einen Leseverstärker, der mit dem Spaltenmultiplexer gekoppelt ist; und ein Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer umfasst Folgendes: eine erste Leistungsversorgung, um mehrere Transistoren des Pegelumsetzers zu speisen; einen ersten Eingangsknoten, um ein erstes Signal zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung; einen ersten Transistor vom n-Typ, um das erste Signal zu empfangen; einen zweiten Eingangsknoten, um ein zweites Signal zu empfangen, das ein Inverses des ersten Signals ist, wobei das zweite Signal durch die Schaltung erzeugt wird; und einen zweiten Transistor vom n-Typ, um das zweite Signal zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  • In einer Ausführungsform ist die Matrix von Speicherzellen eine Matrix von SRAM-Zellen. In einer Ausführungsform umfasst die Speichereinheit ferner eine Bitleitungs-Vorladung, die mit dem Spaltenmultiplexer gekoppelt ist. In einer Ausführungsform umfasst die Speichereinheit ferner einen Ausgangsknoten, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal zu erzeugen. In einer Ausführungsform ist der Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer asynchron. In einer Ausführungsform ist der Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer von einem Taktsignal unabhängig.
  • In einer Ausführungsform umfasst die Speichereinheit ferner einen dritten Eingangsknoten, der mit einigen der mehreren Transistoren gekoppelt ist, wobei der dritte Eingangsknoten das dritte Signal empfängt, um eine deterministische Ausgabe zu erzeugen. In einer Ausführungsform umfasst die Speichereinheit ferner einen Ausgangsknoten, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal oder dem dritten Signal zu erzeugen. In einer Ausführungsform arbeiten einige der mehreren Transistoren als Zwischenspeicher. In einer Ausführungsform ist die zweite Leistungsversorgung höher als die erste Leistungsversorgung. In einer Ausführungsform ist die erste Leistungsversorgung höher als die zweite Leistungsversorgung.
  • In einem anderen Beispiel umfasst ein System in einer Ausführungsform Folgendes: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor eine Cacheeinheit mit einem Pegelumsetzer gemäß dem in den Ausführungsformen beschriebenen Pegelumsetzer umfasst.
  • In einem anderen Beispiel umfasst ein Gerät Folgendes: einen Schreibunterstützungs-Impulsgenerator, der mit einer ersten Leistungsversorgung arbeitet; eine oder mehrere Pull-up-Vorrichtungen, die mit dem Schreibunterstützungs-Impulsgenerator gekoppelt sind, wobei die eine oder die mehreren Pull-up-Vorrichtungen mit einer zweiten Leistungsversorgung arbeiten, die von der ersten Leistungsversorgung verschieden ist; und einen Ausgangsknoten, um eine Leistungsversorgung zu einer Speicherzelle zu liefern.
  • In einer Ausführungsform ist die Speicherzelle eine SRAM-Zelle. In einer Ausführungsform ist der Schreibunterstützungs-Impulsgenerator betriebsfähig, um einen Schreibunterstützungsimpuls zu erzeugen, um zu bewirken, dass eine oder mehrere Pull-up-Vorrichtungen die zweite Leistungsversorgung mit dem Ausgangsknoten koppeln. In einer Ausführungsform ist der Schreibunterstützungs-Impulsgenerator betriebsfähig, um einen Schreibunterstützungsimpuls zu erzeugen, um zu bewirken, dass sich die Leistungsversorgung relativ zu einer anderen Leistungsversorgung einstellt. In einer Ausführungsform ist der Ausgangsknoten mit dem Schreibunterstützungs-Impulsgenerator gekoppelt.
  • In einer Ausführungsform wird der Ausgangsknoten mit der ersten Leistungsversorgung in Reaktion auf ein Aufwachsignal gekoppelt. In einer Ausführungsform wird der Ausgangsknoten mit einer dritten Leistungsversorgung in Reaktion auf ein Schlafsignal gekoppelt. In einer Ausführungsform ist die dritte Leistungsversorgung eine Schlafleistungsversorgung.
  • In einem anderen Beispiel umfasst in einer Ausführungsform ein System Folgendes: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor eine Cachespeichereinheit aufweist, die Folgendes umfasst: eine Matrix von Speicherzellen, die mit einer ersten Leistungsversorgung arbeiten; und eine Schreibunterstützungsschaltung, die mit der Matrix von Speicherzellen gekoppelt ist, wobei die Schreibunterstützungsschaltung die erste Leistungsversorgung während einer Schreiboperation in die Matrix von Speicherzellen verringert, wobei die Schreibunterstützungsschaltung gemäß der in den Ausführungsformen beschriebenen Schreibunterstützungsschaltung ist. In einer Ausführungsform umfasst das System ferner eine Anzeigeeinheit; und eine drahtlose Schnittstelle, um zu ermöglichen, dass der Prozessor drahtlos mit anderen Vorrichtungen kommuniziert. In einer Ausführungsform ist die Speichereinheit ein DRAM.
  • Eine Zusammenfassung wird bereitgestellt, die dem Leser ermöglicht, die Art und den Kern der technischen Offenbarung festzustellen. Die Zusammenfassung wird mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzbereich oder die Bedeutung der Ansprüche zu begrenzen. Die folgenden Ansprüche werden hiermit in die ausführliche Beschreibung integriert, wobei jeder Anspruch für sich selbst als separate Ausführungsform steht.

Claims (54)

  1. Gerät, das Folgendes umfasst: mehrere Speichermatrizen, lokale Schreibunterstützungs-Logikeinheiten und lokale Lese/Schreib-Spaltenmultiplexer, die in einer Gruppe miteinander gekoppelt sind, so dass die Fläche, die durch die lokalen Schreibunterstützungs-Logikeinheiten und die lokalen Lese/Schreib-Spaltenmultiplexer in der Gruppe belegt ist, kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden.
  2. Gerät nach Anspruch 1, wobei die globalen Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer mit einer nichtsegmentierten Matrix von Speicherzellen gekoppelt sind.
  3. Gerät nach Anspruch 2, wobei die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer ist als jede der mehreren Speichermatrizen.
  4. Gerät nach Anspruch 2, wobei die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer ist als jede der mehreren Speichermatrizen, der lokalen Schreibunterstützungs-Logikeinheiten und der lokalen Lese/Schreib-Spaltenmultiplexer in Kombination.
  5. Gerät nach Anspruch 1, das ferner eine Leistungsversorgungs-Metallleitung zum Liefern von Leistung zu den mehreren Speichermatrizen in der Gruppe umfasst.
  6. Gerät nach Anspruch 5, wobei die lokalen Schreibunterstützungs-Logikeinheiten Schreibunterstützungs-Pull-up-Transistoren vom p-Typ umfassen, um die Leistung für die Leistungsversorgungs-Metallleitung einzustellen, und wobei die Pull-up-Transistoren vom p-Typ in der Größe kleiner sind als die Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten.
  7. Gerät nach Anspruch 1, wobei die lokalen Lese/Schreib-Spaltenmultiplexer Durchgangsgatter umfassen, um eine elektrische Kopplung der globalen Lese- und Schreibdatenleitungen bereitzustellen, um lokale Lese- und Schreibsignale zu erzeugen.
  8. Verfahren zur Anordnung eines Speichers, wobei das Verfahren Folgendes umfasst: Segmentieren einer Matrix von Speicherzellen in mehrere segmentierte Matrizen von Speicherzellen; und Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, wobei jede der lokalen Schreibunterstützungs-Logikeinheiten in den mehreren lokalen Schreibunterstützungs-Logikeinheiten mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  9. Verfahren nach Anspruch 8, das ferner das Verkleinern der Fläche von globalen Lese/Schreib-Spaltenmultiplexern für die segmentierte Matrix von Speicherzellen umfasst, um mehrere lokale Lese/Schreib-Spaltenmultiplexer zu erzeugen, wobei jeder der lokalen Lese/Schreib-Spaltenmultiplexer mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  10. Verfahren nach Anspruch 8, wobei das Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, das Verringern der Größe der Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten umfasst, um lokale Pull-up-Transistoren vom p-Typ für die lokalen Schreibunterstützungs-Logikeinheiten zu erzeugen.
  11. System, das Folgendes umfasst: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor einen Cachespeicher umfasst, der Folgendes umfasst: mehrere Speichermatrizen, lokale Schreibunterstützungs-Logikeinheiten und lokale Lese/Schreib-Spaltenmultiplexer, die in einer Gruppe miteinander gekoppelt sind, so dass die Fläche, die von den lokalen Schreibunterstützungs-Logikeinheiten und den lokalen Lese/Schreib-Spaltenmultiplexern in der Gruppe belegt ist, kleiner ist als sie wäre, wenn globale Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer verwendet werden.
  12. System nach Anspruch 11, das ferner Folgendes umfasst: eine Anzeigeeinheit; und eine drahtlose Schnittstelle, um zu ermöglichen, dass der Prozessor drahtlos mit anderen Vorrichtungen kommuniziert.
  13. System nach Anspruch 11, wobei die Speichereinheit ein DRAM ist.
  14. System nach Anspruch 11, wobei die globalen Schreibunterstützungs-Logikeinheiten und die globalen Lese/Schreib-Spaltenmultiplexer mit einer nichtsegmentierten Matrix von Speicherzellen gekoppelt sind.
  15. System nach Anspruch 14, wobei die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer ist als jede der mehreren Speichermatrizen.
  16. System nach Anspruch 14, wobei die nichtsegmentierte Matrix von Speicherzellen in der Fläche größer ist als jede der mehreren Speichermatrizen, der lokalen Schreibunterstützungs-Logikeinheiten und der lokalen Lese/Schreib-Spaltenmultiplexer in Kombination.
  17. System nach Anspruch 11, wobei der Prozessor ferner eine Leistungsversorgungs-Metallleitung zum Liefern von Leistung zu den mehreren Speichermatrizen in der Gruppe umfasst.
  18. System nach Anspruch 17, wobei die lokalen Schreibunterstützungs-Logikeinheiten Schreibunterstützungs-Pull-up-Transistoren vom p-Typ umfassen, um die Leistung für die Leistungsversorgungs-Metallleitung einzustellen, und wobei die Pull-up-Transistoren vom p-Typ in der Größe kleiner sind als die Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten.
  19. System nach Anspruch 11, wobei die lokalen Lese/Schreib-Spaltenmultiplexer Durchgangsgatter umfassen, um eine elektrische Kopplung der globalen Lese- und Schreibdatenleitungen bereitzustellen, um lokale Lese- und Schreibsignale zu erzeugen.
  20. Computerlesbares Speichermedium mit computerlesbaren Befehlen, die, wenn sie ausgeführt werden, bewirken, dass eine Maschine ein Verfahren durchführt, wobei das Verfahren Folgendes umfasst: Segmentieren einer Matrix von Speicherzellen in mehrere segmentierte Matrizen von Speicherzellen; und Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, wobei jede der lokalen Schreibunterstützungs-Logikeinheiten in den mehreren lokalen Schreibunterstützungs-Logikeinheiten mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  21. Computerlesbares Speichermedium nach Anspruch 20, das ferner computerlesbare Befehle aufweist, die, wenn sie ausgeführt werden, bewirken, dass die Maschine ein weiteres Verfahren durchführt, das das Verkleinern der Fläche von globalen Lese/Schreib-Spaltenmultiplexern für die segmentierte Matrix von Speicherzellen umfasst, um mehrere lokale Lese/Schreib-Spaltenmultiplexer zu erzeugen, wobei jeder der lokalen Lese/Schreib-Spaltenmultiplexer mit jeder der segmentierten Matrix von Speicherzellen der mehreren segmentierten Matrizen von Speicherzellen gekoppelt ist.
  22. Computerlesbares Speichermedium nach Anspruch 20, wobei das Verkleinern der Fläche von globalen Schreibunterstützungs-Logikeinheiten für die segmentierte Matrix von Speicherzellen, um mehrere lokale Schreibunterstützungs-Logikeinheiten zu erzeugen, das Verringern der Größe der Pull-up-Transistoren vom p-Typ der globalen Schreibunterstützungs-Logikeinheiten umfasst, um lokale Pull-up-Transistoren vom p-Typ für die lokalen Schreibunterstützungs-Logikeinheiten zu erzeugen.
  23. Pegelumsetzer, der Folgendes umfasst: eine erste Leistungsversorgung, um mehrere Transistoren des Pegelumsetzers zu speisen; einen ersten Eingangsknoten, um ein erstes Signal zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung; einen ersten Transistor vom n-Typ, um das erste Signal zu empfangen; einen zweiten Eingangsknoten, um ein zweites Signal zu empfangen, das ein Inverses des ersten Signals ist, wobei das zweite Signal durch die Schaltung erzeugt wird; und einen zweiten Transistor vom n-Typ, um das zweite Signal zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  24. Pegelumsetzer nach Anspruch 23, der ferner einen Ausgangsknoten umfasst, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal zu erzeugen.
  25. Pegelumsetzer nach Anspruch 23, wobei der Pegelumsetzer asynchron ist.
  26. Pegelumsetzer nach Anspruch 23, wobei der Pegelumsetzer von einem Taktsignal unabhängig ist.
  27. Pegelumsetzer nach Anspruch 23, der ferner einen dritten Eingangsknoten umfasst, der mit einigen der mehreren Transistoren gekoppelt ist, wobei der dritte Eingangsknoten ein drittes Signal empfängt, um eine deterministische Ausgabe zu erzeugen.
  28. Pegelumsetzer nach Anspruch 27, der ferner einen Ausgangsknoten umfasst, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal oder dem dritten Signal zu erzeugen.
  29. Pegelumsetzer nach Anspruch 23, wobei einige der mehreren Transistoren als Zwischenspeicher arbeiten.
  30. Pegelumsetzer nach Anspruch 23, wobei die zweite Leistungsversorgung höher ist als die erste Leistungsversorgung.
  31. Pegelumsetzer nach Anspruch 23, wobei die erste Leistungsversorgung höher ist als die zweite Leistungsversorgung.
  32. Speichereinheit, die Folgendes umfasst: eine Matrix von Speicherzellen; einen Spaltenmultiplexer, der mit der Matrix von Speicherzellen gekoppelt ist; einen Leseverstärker, der mit dem Spaltenmultiplexer gekoppelt ist; und einen Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer, der Folgendes umfasst: eine erste Leistungsversorgung, um mehrere Transistoren des Pegelumsetzers zu speisen; einen ersten Eingangsknoten, um ein erstes Signal zu empfangen, das durch eine Schaltung erzeugt wird, die mit einer zweiten Leistungsversorgung arbeitet, wobei die zweite Versorgung anders ist als die erste Leistungsversorgung; einen ersten Transistor vom n-Typ, um das erste Signal zu empfangen; einen zweiten Eingangsknoten, um ein zweites Signal zu empfangen, das ein Inverses des ersten Signals ist, wobei das zweite Signal durch die Schaltung erzeugt wird; und einen zweiten Transistor vom n-Typ, um das zweite Signal zu empfangen, wobei der erste und der zweite Transistor vom n-Typ Drainanschlüsse aufweisen, die mit einigen der mehreren Transistoren kreuzgekoppelt sind.
  33. Speichereinheit nach Anspruch 32, wobei die Matrix von Speicherzellen eine Matrix von SRAM-Zellen ist.
  34. Speichereinheit nach Anspruch 32, die ferner eine Bitleitungs-Vorladung umfasst, die mit dem Spaltenmultiplexer gekoppelt ist.
  35. Speichereinheit nach Anspruch 32, die ferner einen Ausgangsknoten umfasst, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal zu erzeugen.
  36. Speichereinheit nach Anspruch 32, wobei der Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer asynchron ist.
  37. Speichereinheit nach Anspruch 32, wobei der Ausgangsdaten-Zwischenspeicher mit integriertem Pegelumsetzer von einem Taktsignal unabhängig ist.
  38. Speichereinheit nach Anspruch 32, die ferner einen dritten Eingangsknoten umfasst, der mit einigen der mehreren Transistoren gekoppelt ist, wobei der dritte Eingangsknoten das dritte Signal empfängt, um eine deterministische Ausgabe zu erzeugen.
  39. Speichereinheit nach Anspruch 38, die ferner einen Ausgangsknoten umfasst, um ein Ausgangssignal gemäß dem ersten und dem zweiten Signal oder dem dritten Signal zu erzeugen.
  40. Speichereinheit nach Anspruch 32, wobei einige der mehreren Transistoren als Zwischenspeicher arbeiten.
  41. Speichereinheit nach Anspruch 32, wobei die zweite Leistungsversorgung höher ist als die erste Leistungsversorgung.
  42. Speichereinheit nach Anspruch 32, wobei die erste Leistungsversorgung höher ist als die zweite Leistungsversorgung.
  43. System, das Folgendes umfasst: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor eine Cacheeinheit mit einem Pegelumsetzer nach einem der Pegelumsetzer-Ansprüche 23–31 umfasst.
  44. Gerät, das Folgendes umfasst: einen Schreibunterstützungs-Impulsgenerator, der mit einer ersten Leistungsversorgung arbeitet; eine oder mehrere Pull-up-Vorrichtungen, die mit dem Schreibunterstützungs-Impulsgenerator gekoppelt sind, wobei die eine oder die mehreren Pull-up-Vorrichtungen mit einer zweiten Leistungsversorgung arbeiten, die von der ersten Leistungsversorgung verschieden ist; und einen Ausgangsknoten, um eine Leistungsversorgung zu einer Speicherzelle zu liefern.
  45. Gerät nach Anspruch 44, wobei die Speicherzelle eine SRAM-Zelle ist.
  46. Gerät nach Anspruch 44, wobei der Schreibunterstützungs-Impulsgenerator betriebsfähig ist, um einen Schreibunterstützungsimpuls zu erzeugen, um zu bewirken, dass eine oder mehrere Pull-up-Vorrichtungen die zweite Leistungsversorgung mit dem Ausgangsknoten koppeln.
  47. Gerät nach Anspruch 44, wobei der Schreibunterstützungs-Impulsgenerator betriebsfähig ist, um einen Schreibunterstützungsimpuls zu erzeugen, um zu bewirken, dass sich die Leistungsversorgung relativ zu einer anderen Leistungsversorgung einstellt.
  48. Gerät nach Anspruch 44, wobei der Ausgangsknoten mit dem Schreibunterstützungs-Impulsgenerator gekoppelt ist.
  49. Gerät nach Anspruch 44, wobei der Ausgangsknoten mit der ersten Leistungsversorgung in Reaktion auf ein Aufwachsignal gekoppelt wird.
  50. Gerät nach Anspruch 44, wobei der Ausgangsknoten mit einer dritten Leistungsversorgung in Reaktion auf ein Schlafsignal gekoppelt wird.
  51. Gerät nach Anspruch 50, wobei die dritte Leistungsversorgung eine Schlafleistungsversorgung ist.
  52. System, das Folgendes umfasst: eine Speichereinheit; und einen Prozessor, der mit der Speichereinheit gekoppelt ist, wobei der Prozessor eine Cachespeichereinheit aufweist, die Folgendes umfasst: eine Matrix von Speicherzellen, die mit einer ersten Leistungsversorgung arbeiten; und eine Schreibunterstützungsschaltung, die mit der Matrix von Speicherzellen gekoppelt ist, wobei die Schreibunterstützungsschaltung die erste Leistungsversorgung während einer Schreiboperation in die Matrix von Speicherzellen senkt, wobei die Schreibunterstützungsschaltung nach einem der Geräteansprüche 44 bis 51 ist.
  53. System nach Anspruch 52, das ferner Folgendes umfasst: eine Anzeigeeinheit; und eine drahtlose Schnittstelle, um zu ermöglichen, dass der Prozessor drahtlos mit anderen Vorrichtungen kommuniziert.
  54. System nach Anspruch 52, wobei die Speichereinheit ein DRAM ist.
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