JP2010267368A - 半導体記憶装置 - Google Patents

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Abstract

【課題】アンチヒューズ型メモリ素子への書き込みにおいては、絶縁状態からショート状態への遷移までに要する時間のばらつきが大きく、長い書き込み時間を要する素子に合わせて書き込み時間を設定する必要があったため、無駄な書き込み時間や、短時間でショート状態に遷移したメモリ素子への通電等による消費電力の増加等が生じる。
【解決手段】アンチヒューズ型メモリ素子への書き込みが完了した直後、メモリ素子の抵抗が急激に低下するため、書き込み電圧を生成する昇圧回路の出力が急激に低下する。昇圧回路の出力電圧の変化を検出することで、書き込み命令を制御することにより、メモリ素子がショートした直後、直ちに書き込み動作を止める。これによって、ショートしたメモリ素子に書き込み動作を続けることによる無駄な消費電流を抑制する。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。また、半導体記憶装置を搭載した半導体装置に関する。
近年、個々の対象物に固体識別番号（ＩＤ）を与えることで、その対象物の履歴等の情報を明確にし、生産、管理等に役立てる個体認識技術が注目されている。中でも、非接触でデータの送受信が可能な半導体装置を用いた個体認識技術の開発が進められ、企業内、市場等で導入され始めている。このような半導体装置は、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＲＦタグ、ＩＤタグ、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）タグ、ＩＣチップ、無線タグ、無線チップ等と呼ばれる。
これらの半導体装置に記憶装置（以下、本文中では「メモリ」、「記憶回路」とも称する）を搭載することにより、より高度な機能を有する半導体装置（以下、本文中では「半導体記憶装置」とも称する）を実現することが可能となる。このような半導体記憶装置に搭載された記憶装置の中でも、不揮発性メモリの一種で、１回のみ書き込みが可能なメモリセルを複数有するメモリは、データの改ざんが行われにくいため、セキュリティの面から好ましい。そのようなメモリは「ワンタイムプログラマブルメモリ」（以下、本文中では「ＯＴＰ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリ」、あるいは単に「ＯＴＰ」とも称する）と呼ばれる。
ＯＴＰメモリの一種として、一方の電極を金属で形成し、非晶質シリコンと金属とをシリサイド反応させることで、アンチヒューズを導通状態にするアンチヒューズ型メモリ（以下、本文中では「シリサイド化メモリ」とも称する）が提案されている（例えば、特許文献１参照）。
また、ＯＴＰメモリのメモリセル内において、メモリ素子と並列に、書き込み時の電力を補うための容量（以下、本文中では「アシスト容量」と称する）を設ける回路が提案されている（例えば、特許文献２参照）。特に、シリサイド化メモリにおいては、アシスト容量を設けることで、高い書き込み歩留まりを達成できる。
特許第３５０１４１６号公報 特開平０２−０２３６５３号公報
アンチヒューズ型メモリを用いるときの問題点として、絶縁状態からショート状態への遷移までに要する時間、すなわち書き込み時間の、メモリセル間におけるばらつきが大きいことが挙げられる。傾向としては、大多数のメモリセルが短時間で書き込みが完了するのに対し、少数のメモリセルにおいて前者よりも長い書き込み時間を要する。メモリには、これらのメモリセルが混在している。
メモリ素子に書き込みを行う場合の問題点を、図１３を用いて説明する。図１３は、メモリセルの動作の一例を示す図である。
図１３（Ａ）は、全てのメモリセルへの書き込み動作を、一律の時間を与えて行う場合を示している。図１３（Ａ）では、１３０１ａ〜１３０１ｃはそれぞれ書き込み動作に与えられる期間であり、一つのメモリセルへの書き込みを行っている。１３０１ａ〜１３０１ｃは、それぞれ同じ長さが与えられているが、各々のメモリセルは、絶縁状態からショート状態への遷移までに要する時間が異なっており、例えば１３０２ａ〜１３０２ｃで表される。図１３（Ａ）においては、１３０２ｂが最も絶縁状態からショート状態への遷移までに時間を要しているため、このメモリセルへの書き込みが確実に完了するのに充分な時間が、１３０１ａ〜１３０１ｃの長さを決定する基準となっている。１３０３ａ〜１３０３ｃは、各メモリセルにおいて、書き込みが完了してから次の書き込み動作に移るまでの時間を示しているが、この時間は、短時間で書き込みが完了したメモリセルにおいては無駄な時間となるばかりでなく、既に書き込みが完了したメモリ素子にさらに電流を流し続けることによる悪影響が懸念される。前述したように、シリサイド化メモリはショートまでに掛かる時間が長いメモリ素子は少数であり、大多数は短時間の書き込みでショートするため、この方法では、メモリ素子の書き込み動作に与えられる期間のほとんどに、無駄な時間が含まれることになる。
図１３（Ｂ）は、前述のような無駄な時間を無くすため、書き込み動作を単位時間で区切り、単位時間の書き込み動作の後で読み出し動作を行い、書き込みが完了したか否かをモニタし、１つのメモリセルに書き込みが完了するまで、上記動作を繰り返す方法について示している。単位時間で区切られた書き込み動作は、１３１０で示されるように、書き込み動作１３１０ａと読み出し動作１３１０ｂを一組として与えられる。図１３（Ｂ）では、１３１１ａ〜１３１１ｇで示されるように、７個のメモリセルへの書き込みの様子を示しており、１３１１ａで示される期間においては、あるメモリセルへの単位時間の書き込み動作及び読み出し動作を３回繰り返すことによって、書き込みが完了したことを示している。最も短い時間で書き込みが完了しているのは、１３１１ｂ及び１３１１ｇで示される期間で書き込みを行ったメモリセルであり、それぞれ、単位時間の書き込み動作及び読み出し動作を１回行うことで書き込みが完了している。これに対して、最も時間を要しているのは、１３１１ｅで示される期間で書き込みを行ったメモリセルであり、書き込みが完了するまでに、単位時間の書き込み動作及び読み出し動作を４回要している。
図１３（Ｂ）に示した方法によると、図１３（Ａ）に示した方法に比べて、書き込み時間に差のある複数のメモリセルに対して、効率的に書き込み時間を割り当てられるという利点を有しているが、単位時間の書き込みの後の毎回の読み出し動作に要する時間そのものが無駄となる点や、書き込み動作の前後に読み出し動作を設けているため、ある読み出し動作から書き込み動作への移行時、例えば、図１３（Ｃ）に示すように、単位時間の書き込み動作１３１０ａの初期に、昇圧回路の復帰動作１３２０を毎回行う必要があるため、実際にメモリ素子に正常に書き込み電圧を印加できる期間は１３３０に限られる。すなわち、この昇圧動作の復帰に要する時間が無駄となる点が挙げられる。
さらに、メモリ素子がショートして書き込みが終了してから書き込み動作が終わるまでの間の時間が長いと、その間に、書き込みに用いる高電位を有する電流がショートしたメモリ素子を通じて接地電位に流れるため、消費電流の増大の要因となる。特に、一度ショートしたメモリ素子は、抵抗値が低くなっているため、ここで生ずる電流は無視できない大きさとなる。
以上を鑑み、無駄な時間を生じさせることなく最適な書き込み時間で書き込み動作を行うことができ、消費電流の増大を抑制することが可能となる半導体記憶装置を提供することを課題の一つとする。
アンチヒューズ型のメモリ素子は、書き込みが終了、即ちメモリ素子がショート状態となった後では、急激に抵抗が下がるため、昇圧回路の出力電圧が急激に電圧降下を起こす。つまり、昇圧回路の出力電圧をモニタすることで、書き込みが終了するタイミングを検知することができる。昇圧回路の出力電圧をモニタする回路を設け、書き込み終了のタイミングを検出して、メモリへの書き込み命令の制御を行う。
このような回路を設けることにより、書き込み時にメモリ素子がショートしたか否かが判定できるため、メモリ素子への書き込みが行われたかの判定のためのメモリ素子の読み出し動作が不要となる。したがって、読み出しにかかる無駄な時間（読み出し時間、書き込み動作に復帰した際の昇圧にかかる時間）を削減することができる。また、メモリ素子がショートして書き込み電圧が低下した瞬間に書き込み動作を停止することができるため、メモリ素子がショートしてから書き込み動作終了までのタイムラグが発生しない。そのため、メモリ素子のショートから書き込み終了までの時間が無駄となることも防ぐことができる。
また、昇圧回路の出力電圧をモニタし、その変化を検出して書き込み命令を制御することにより、メモリ素子がショートした直後、直ちに書き込み動作を止めることができる。これによって、ショートしたメモリ素子への書き込み動作を続けることによる無駄な消費電流を抑制することが可能となる。
本発明の実施形態の一は、第１の電極、第２の電極、及び第１の電極と第２の電極との間に設けられた半導体層を有するメモリ素子と、メモリ素子への書き込み電圧を生成する昇圧回路と、昇圧回路の出力をモニタするモニタ回路と、を有する半導体記憶装置であって、モニタ回路は、メモリ素子への書き込み動作において、昇圧回路の出力の変化を検出し、メモリ素子への書き込み動作を停止させるための信号を出力することを特徴の一とする。
本発明の実施形態の一は、第１の電極、第２の電極、及び第１の電極と第２の電極との間に設けられた半導体層を有するメモリ素子と、メモリ素子への書き込み電圧を生成する昇圧回路と、昇圧回路の出力をモニタするモニタ回路とを有する半導体記憶装置であって、モニタ回路は、メモリ素子への書き込み動作において、昇圧回路の出力の変化を検出し、昇圧回路の昇圧動作を停止させるための信号を出力することを特徴の一とする。
このとき、昇圧回路の昇圧動作を停止させるための信号により、昇圧回路へのクロック信号の供給を停止することを特徴の一とする。
メモリ素子は、第１の電極と第２の電極との間に、書き込み電圧を印加することにより、第１の電極と第２の電極との間の抵抗値を変化させることで記憶を行うことを特徴の一とする。
また、本発明の実施形態の一は、上記に記載の半導体記憶装置と、無線通信回路と、演算処理回路と、を有し、無線通信によって、半導体記憶装置への情報の書き込み及び半導体記憶装置からの情報の読み出しを行うことを特徴とする非接触情報処理装置を提供することを特徴の一とする。
上記半導体記憶装置により、昇圧回路の動作時間を最適化することができる。それによって、メモリ素子へのショートが起こった後に昇圧回路を動作させることによる無駄な消費電流を抑制することが可能となる。また、昇圧回路の動作終了と同時に書き込み動作を終了させることによって、書き込み時間を最適化することが可能となる。そして、これらの効果以外にも、メモリ素子のショート後での高電位を有する電流の印加を最小限に抑えることで、ショート後のメモリ素子への悪影響を抑えることが可能となる効果や、書き込み時に正しく書き込みができたかを判定するための読み出し動作が不要になるため、メモリ書き込み動作のロジックが簡略化され、そのため消費電流の軽減や回路面積の縮小化に寄与する効果も実現できる。
メモリモジュールの一態様を示す図。 モニタ回路及びそのタイミングチャートの一例を示す図。 昇圧回路の一例を示す図。 ＯＴＰメモリにおいて、書き込み時間に対する書き込み成功率を示す図。 ＯＴＰメモリにおいて、書き込み時間に対する書き込み成功率の累積度数分布の実測値と計算値との比較を示す図。 メモリ回路の一態様を示す図。 非接触情報処理装置の一態様を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の構成例を示す図。 半導体装置の作製方法及び構成例を示す図。 半導体記憶装置を搭載した半導体装置の使用例を示す図。 メモリセルの動作の一例を示す図。 メモリ素子への書き込み動作時の、昇圧回路の出力電圧を示す図。 半導体装置の作製工程の一態様を示す図。 半導体装置の作製工程の一態様を示す図。 半導体装置の作製工程の一態様を示す図。 半導体装置の作製工程の一態様を示す図。 半導体装置の作製工程の一態様を示す図。 回路シミュレーション用のモデルを示す図。 従来例の回路シミュレーション用モデルによる電圧と電流を示す図。 実施例の回路シミュレーション用モデルによる電圧と電流を示す図。 従来例と実施例の、回路シミュレーション用モデルによる電圧と電流を比較する図。
実施形態について、以下に図面を用いて詳細に説明する。なお、以下に説明する実施形態の構成について、同一部分、又は同様な機能を有する部分には、異なる図面において同一の符号を共通して用い、繰り返しの説明を省略する場合がある。
（実施の形態１）
本実施の形態においては、半導体記憶装置の構造の一態様に関し、図面を用いて説明する。
図１は、書き込み時の昇圧回路の出力電圧の変化を昇圧回路に入力する信号にフィードバックする機能を有する、ＯＴＰメモリを搭載したメモリモジュールの一態様を示すブロック図である。図１で示すブロック図では、昇圧回路１０１、モニタ回路１０２、メモリセル１０３、コントロール回路１０６を示している。メモリセル１０３はトランジスタ１０４とメモリ素子１０５を有する。図示しないが、書き込み歩留まりを向上させるために、メモリ素子１０５に並列するように容量を接続してもよい。
書き込み動作時、昇圧回路１０１はクロック信号（ＣＰ＿ＣＬＫ）によって入力電圧（Ｖｉｎ）を昇圧し、昇圧回路１０１の出力電圧（ＶＨＨ）として出力する。昇圧回路１０１の出力電圧（ＶＨＨ）は、メモリセル１０３内のトランジスタ１０４を通してメモリ素子１０５に印加される。メモリ素子１０５に印加される昇圧回路１０１の出力電圧（ＶＨＨ）が充分であれば、メモリ素子１０５はショートする。
メモリ素子１０５がショートすると、メモリ素子１０５における抵抗値が急激に低下するため、昇圧回路１０１の出力電圧（ＶＨＨ）は急激に降下する。このとき、モニタ回路１０２はその昇圧回路１０１の出力電圧（ＶＨＨ）の変化を検出しコントロール回路１０６を制御することで、昇圧回路１０１に入力されるクロック信号（ＣＰ＿ＣＬＫ）を止め、昇圧回路１０１の昇圧動作を停止させる。モニタ回路１０２はまた、コントロール回路１０６を制御する信号を、書き込み動作を制御するロジック回路に送り、メモリセル１０３への書き込み動作自体を止めることもできる。
なお、メモリセル１０３が複数ある場合には、書き込みを行う対象となるメモリセルを選択するためにデコーダを設けても良い。
本実施の形態により、昇圧回路の出力電圧の変化を検出しその変化を昇圧回路に入力する信号にフィードバックすることにより、昇圧回路の動作を制御することで、メモリ素子への書き込みを終えた直後に昇圧回路の動作を止めることが可能となる。それによって、書き込み後の無駄な消費電流を抑制することができる。また、書き込み終了のタイミングを検知することができるため、あるメモリ素子が書き込み完了後、直ちに次のメモリ素子への書き込みを開始することで書き込み時間を最適化することが可能となる。
（実施の形態２）
本実施の形態では、半導体記憶装置のより具体的な構成に関して、図面を用いて説明する。
図２（Ａ）は、実施の形態１で示したメモリモジュールに搭載された、モニタ回路の一例を示した回路図である。図２（Ａ）に示す回路は、コンパレータ２００、昇圧回路の出力電圧（ＶＨＨ）を抵抗分割しコンパレータ２００に入力するための抵抗２０１、２０２、昇圧回路の出力電圧（ＶＨＨ）と比較するために、電源電圧（ＶＤＤ）を抵抗分割しコンパレータ２００に入力するための抵抗２０３、２０４、コンパレータ２００の出力（ＣＯＭＯＵＴ）と書き込みコントロール信号（ＷＣＴＲＬ）とのＮＡＮＤを取るためのＮＡＮＤゲート２０５を有する。コンパレータ２００はトランジスタ２０６〜２１０を有する。
コンパレータ２００は、二つの入力端子（ここでは、トランジスタ２０８のゲート電極およびトランジスタ２０９のゲート電極を指す）に印加される電圧を比較し、一方の電圧が高ければ出力（ＣＯＭＯＵＴ）がＨｉｇｈに、他方の電圧が高ければ出力（ＣＯＭＯＵＴ）がＬｏｗとなる回路である。本実施の形態では、コンパレータ２００の入力電圧として、昇圧回路の出力電圧（ＶＨＨ）を抵抗２０１、２０２によって分圧した電圧と、電源電圧（ＶＤＤ）を抵抗２０３、２０４によって分圧した電圧とを比較する。これによって、昇圧回路の出力電圧（ＶＨＨ）が所定の電圧を下回ると、コンパレータ２００の出力（ＣＯＭＯＵＴ）がＨｉｇｈとなる。
コンパレータ２００の出力（ＣＯＭＯＵＴ）がＨｉｇｈとなるための昇圧回路の出力電圧（ＶＨＨ）は、電源電圧（ＶＤＤ）と、抵抗２０１、２０２の比と、抵抗２０３、２０４の比とで自由に決めることができる。例えば、電源電圧（ＶＤＤ）が１．５Ｖ、抵抗２０３と抵抗２０４の比を１：１、抵抗２０１と抵抗２０２の比を５：１とした場合、昇圧回路の出力電圧（ＶＨＨ）が４．５Ｖ以下になると、コンパレータ２００の出力（ＣＯＭＯＵＴ）がＨｉｇｈとなる。なお、抵抗２０１、２０２を通して昇圧回路の出力端子と接地線間に電流が流れ、また抵抗２０３、２０４を通して電源と接地線間に電流が流れるため、抵抗２０１〜２０４のそれぞれは、例えば２００ｋΩ以上あると好ましい。
コンパレータ２００は、昇圧回路の出力電圧（ＶＨＨ）が一定以下であればＨｉｇｈを出力するが、これはメモリ素子がショートした直後だけでなく、書き込み時に昇圧を開始してから昇圧回路の出力電圧（ＶＨＨ）が一定の電圧まで達するまでの間にも、同様にＨｉｇｈを出力する。このため、コンパレータ２００の出力（ＣＯＭＯＵＴ）をそのまま昇圧回路の制御に用いると、昇圧開始時点で（昇圧回路の出力電圧（ＶＨＨ）が基準点に達しないため）昇圧回路が停止してしまい、書き込み動作を行うことができない。そのため、昇圧開始からある期間は昇圧回路の出力電圧（ＶＨＨ）によらず昇圧回路が動作するような制御信号をコントロール回路に送る必要がある。
本実施の形態ではその一例として、書き込みコントロール信号（ＷＣＴＲＬ）を用いる。コンパレータ２００の出力（ＣＯＭＯＵＴ）と書き込みコントロール信号（ＷＣＴＲＬ）をＮＡＮＤゲート２０５に入力し、ＮＡＮＤゲート２０５の出力（ＷＥ＿ＣＰ）をコントロール回路に送り昇圧回路の制御を行なう。ここでは、書き込みコントロール信号（ＷＣＴＲＬ）を、書き込み開始から一定期間はＬｏｗとなり、その後、書き込み終了時までＨｉｇｈとなる信号とする。この一定期間は、昇圧開始から昇圧回路の出力電圧（ＶＨＨ）がコンパレータ２００の出力をＬｏｗにすることができる電圧まで昇圧されるまでの時間（例えば３〜５μｓ程度）を、少なくとも有していればよい。
このような信号を用いることにより、メモリ素子がショートして昇圧回路の出力電圧（ＶＨＨ）が低下したときの変化のみを検出し昇圧回路を止めることが可能となる。したがって、メモリ素子がショートしてからも昇圧回路が動作することによって発生する昇圧回路の消費電流を抑え、ショートしたメモリ素子を通して流れる昇圧回路の出力端子と接地線間の貫通電流を抑制することが可能となる。
また、ＮＡＮＤゲート２０５は、出力（ＷＥ＿ＣＰ）としてメモリを動作させる信号やアドレスを、書き込み動作を制御するロジック回路に送り、出力（ＷＥ＿ＣＰ）のＬｏｗからＨｉｇｈへの変化をもって書き込み動作を終了させてもよい。このようにすることにより、メモリ素子がショートした時点で書き込み動作を止めることができるため、書き込み時間の最適化を図ることが可能となる。
本実施の形態で用いたモニタ回路のタイミングチャートを図２（Ｂ）に示す。Ａ点は書き込み開始時点であり、昇圧回路に入るクロック信号（ＣＰ＿ＣＬＫ）により昇圧回路の出力電圧（ＶＨＨ）が昇圧される。Ｂ点は書き込みコントロール信号（ＷＣＴＲＬ）がＨｉｇｈになる点であり、期間Ａ〜Ｂが昇圧回路の出力電圧（ＶＨＨ）によらず昇圧回路が動作する期間となる。Ｃ点はメモリ素子がショートする点であり、昇圧回路の出力電圧（ＶＨＨ）はここから低下を始める。そしてＤ点が、昇圧回路の出力電圧（ＶＨＨ）が低下し、コンパレータ２００の出力（ＣＯＭＯＵＴ）がＨｉｇｈを出す基準点（ＶＨＨ０）を下回る点である。このときコンパレータ２００の出力（ＣＯＭＯＵＴ）と書き込みコントロール信号（ＷＣＴＲＬ）が両方ともＨｉｇｈになるため、ＮＡＮＤゲート２０５の出力（ＷＥ＿ＣＰ）はＬｏｗとなり、クロック信号（ＣＰ＿ＣＬＫ）を停止させる。クロック信号（ＣＰ＿ＣＬＫ）は書き込み動作が終了し次のメモリ素子への書き込みを開始する期間（Ｅ点）まで停止状態が続く。なお、前述したように出力（ＷＥ＿ＣＰ）の変化をロジック回路に送り、書き込み動作自体を中断させることで区間Ｄ〜Ｅを省略させることもできる。
なお、昇圧回路の構成に関しては特に限定しない。一例として、ディクソン型のチャージポンプを用いることができる。昇圧回路の一例として、図３にディクソン型の昇圧回路の回路図を示す。
図３に示す昇圧回路は、ダイオード９１０１〜９１０６、中段の容量９１０７〜９１１１、最終段の容量９１１２を有する。中段の容量は、一端がダイオードの出力に電気的に接続され、他端がクロック信号（ＣＬＫ）が入力される配線またはクロック信号の反転信号（ＣＬＫＢ）が入力される配線に電気的に接続される。ダイオード９１０１の入力側には入力電圧（Ｖｉｎ）が入力される入力端子が電気的に接続される。ダイオード９１０６の出力側には出力電圧（Ｖｏｕｔ）が出力される出力端子が電気的に接続される。
昇圧回路は、ダイオードと該ダイオードの出力に電気的に接続される容量とを複数組有する。具体的には、ダイオード９１０１と中段の容量９１０７、ダイオード９１０２と中段の容量９１０８、ダイオード９１０３と中段の容量９１０９、ダイオード９１０４と中段の容量９１１０、ダイオード９１０５と中段の容量９１１１、の５組を有する。中段の容量９１０７〜９１１１の他端には、クロック信号（ＣＬＫ）が入力される配線またはクロック信号の反転信号（ＣＬＫＢ）が入力される配線が電気的に接続される。隣り合う中段の容量には互いに異なるクロック信号（ＣＬＫ）またはクロック信号の反転信号（ＣＬＫＢ）が入力される。中段の容量９１０７、９１０９、９１１１にクロック信号（ＣＬＫ）が入力され、中段の容量９１０８、９１１０にクロック信号の反転信号（ＣＬＫＢ）が入力される。
図３で示す昇圧回路の動作は以下の通りである。
ダイオード９１０１の出力と中段の容量９１０７とを電気的に接続する部分では、クロック信号（ＣＬＫ）が低電位から高電位になるたびに、入力端子から入力された信号（入力電圧（Ｖｉｎ））がクロック信号（ＣＬＫ）の振幅の分だけ昇圧されて、ダイオード９１０２に入力される。このときのダイオード９１０２の出力と中段の容量９１０８とを電気的に接続する部分の電位は、ダイオード９１０１の出力と中段の容量９１０７を電気的に接続する部分の電圧から、ダイオード９１０２のしきい値電圧分低下した電位となる。クロック信号（ＣＬＫ）が高電位から低電位になると、ダイオード９１０１の出力と中段の容量９１０７とを電気的に接続する部分の電位は入力端子の入力電圧（Ｖｉｎ）に戻るが、ダイオード９１０２の先の電位はダイオード９１０２があるため低下しないで保持される。
ダイオード９１０２の出力と中段の容量９１０８とを電気的に接続する部分では、クロック信号の反転信号（ＣＬＫＢ）が低電位から高電位になるたびに、信号が｛（入力端子の入力電圧（Ｖｉｎ））＋（クロック信号（ＣＬＫ）の振幅）−（ダイオード９１０２のしきい値電圧）｝から、クロック信号の反転信号（ＣＬＫＢ）の振幅の分だけ昇圧されて、ダイオード９１０３に入力される。このときのダイオード９１０３の出力と中段の容量９１０９とを電気的に接続する部分の電位は、｛（入力端子の入力電圧（Ｖｉｎ））＋（クロック信号（ＣＬＫ）の振幅）＋（クロック信号の反転信号の（ＣＬＫＢ）の振幅）−（ダイオード９１０２のしきい値電圧）｝から、ダイオード９１０３のしきい値電圧分低下した電位となる。クロック信号の反転信号（ＣＬＫＢ）が高電位から低電位になると、ダイオード９１０２の出力と中段の容量９１０８とを電気的に接続する部分の電位は｛（入力端子の入力電圧（Ｖｉｎ））＋（クロック信号（ＣＬＫ）の振幅）−（ダイオード９１０２のしきい値電圧）｝に戻るが、ダイオード９１０３の出力と中段の容量９１０９とを電気的に接続する部分の電位はダイオード９１０３があるため低下しないで保持される。
以下同様に、ダイオードと中段の容量の組み合わせが１つ増える毎に出力電圧は階段状に上昇する。
本実施の形態に記載のモニタ回路により昇圧回路の出力電圧の変化を検出し、その変化を図３に示す昇圧回路に入力する信号にフィードバックすることにより昇圧回路の動作を制御することで、メモリ素子への書き込みを終えた直後に昇圧回路の動作を止めることが可能となる。それによって、書き込み後の無駄な消費電流を抑制することができる。また、書き込み終了後、次のメモリ素子への書き込みを開始することで書き込み時間を最適化することが可能となる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体記憶装置のより具体的な構成に関して、図面を用いて説明する。
図６は、メモリセルおよびその駆動に必要な回路をモジュール化した、メモリ回路の一態様を示すブロック図である。図６に示すように、メモリ回路３０００は、メモリセルアレイ３００１、コラムデコーダ３００２、ローデコーダ３００３、アドレスセレクタ３００４、セレクタ３００５、読み出し／書き込み回路３００６、昇圧回路３００７およびモニタ回路３００８を有する。ここで、メモリセルアレイ３００１は、マトリクス状に配置された複数のメモリセルから構成される。
続いて、メモリ回路３０００の動作について説明する。メモリ回路３０００には、動作信号としてリードイネーブル（ＲＥ）、ライトイネーブル（ＷＥ）、アドレス（ａｄｄｒｅｓｓ）、昇圧回路に供給されるクロック信号（ＣＰ＿ＣＬＫ）が入力され、電源として昇圧回路の入力電圧（Ｖｉｎ）が印加される。なお、特に図示していないが、動作電源として電源電圧（ＶＤＤ）、電源電圧（ＧＮＤ）など、回路を駆動させるために必要な電圧も印加される。
リードイネーブル（ＲＥ）、ライトイネーブル（ＷＥ）はセレクタ３００５に入り、メモリの動作を決定する。一例として、リードイネーブル（ＲＥ）がアクティブで、ライトイネーブル（ＷＥ）が非アクティブの場合、読み出し動作が行われる。また、ライトイネーブル（ＷＥ）がアクティブで、リードイネーブル（ＲＥ）が非アクティブの場合、書き込み動作が行われる。ライトイネーブル（ＷＥ）、リードイネーブル（ＲＥ）ともに非アクティブの場合は、待機状態となる。
書き込み動作を行う場合は、セレクタ３００５が昇圧イネーブル（ＣＰＥ）を発行し、それを昇圧回路動作の条件としてもよい。これにより、不必要な昇圧による消費電流を抑制することができる。また、書き込み動作または読み出し動作を行う場合に、セレクタ３００５がコントロール信号（ｃｏｎｔｒｏｌ）を発行し、それをアドレスセレクタ３００４に入力することとすれば、待機状態のときにデコーダが駆動することによる誤動作を防ぐことができる。
アドレス（ａｄｄｒｅｓｓ）は、アドレスセレクタ３００４を介して分岐され、コラムデコーダ３００２およびローデコーダ３００３に入る。コラムデコーダ３００２およびローデコーダ３００３は、それぞれ複数のデコーダからなり、アドレス（ａｄｄｒｅｓｓ）の値の組み合わせによって、それぞれ１つだけ駆動する。そして、駆動したデコーダの組み合わせによって、メモリセルアレイ３００１の中から書き込みもしくは読み出しを行なうメモリセルが一意に定まる。前述したように、書き込みも読み出しも行なわない状態のときは、セレクタ３００５が発行するコントロール信号（ｃｏｎｔｒｏｌ）により、コラムデコーダ３００２に入る信号及びローデコーダ３００３に入る信号を非アクティブにして、デコーダが選択されないようにするとよい。
コラムデコーダ３００２に接続された読み出し／書き込み回路３００６は、セレクタ３００５が発行する選択信号（ｓｅｌｅｃｔ）により、内部の読み出し回路または書き込み回路のどちらかを駆動する。書き込み状態のときには書き込み回路が、読み出し状態のときには読み出し回路が、それぞれ駆動するようにすればよい。
書き込み回路は、レベルシフタ及びバッファで構成される。コラムデコーダ３００２によって選択された信号は、レベルシフタによって昇圧され、書き込み電圧として、バッファを通してビット線に入力される。メモリ素子がこのビット線に入力される電圧によってショートすることにより、メモリ素子への書き込みが行なわれる。このとき、昇圧回路３００７の出力が低下するため、モニタ回路３００８により昇圧回路３００７の出力電圧の変化を検出し、フィードバックをかけることが可能となる。
読み出し回路は、アクセスしたメモリセルに属するビット線の電位からデータ「０」もしくはデータ「１」を読み取り、それをデータ出力（ＯＵＴＰＵＴ）として出力する。
昇圧回路３００７は、セレクタ３００５が発行する昇圧イネーブル（ＣＰＥ）がアクティブであるときに、外部からの入力信号であるクロック信号（ＣＰ＿ＣＬＫ）によって動作し、電源として外部から印加される入力電圧（Ｖｉｎ）を増幅して、出力電圧（Ｖｏｕｔ）として出力する。出力電圧（Ｖｏｕｔ）はセレクタ３００５に入力され、セレクタ３００５は、回路が書き込み動作を行っているときに、読み出し／書き込み回路３００６の電源（Ｖｃｏｌｄｅｃ）、ローデコーダ３００３の電源（Ｖｒｏｗｄｅｃ）を、それぞれコラムデコーダ３００２、ローデコーダ３００３に印加する。そしてレベルシフタを用い、選択したビット線及びワード線を、メモリ素子をショートさせるのに充分な電圧に昇圧させる。なお、昇圧回路３００７の構成としては、既知のものを用いればよい。一例として図３に記載の昇圧回路を用いることができる。
本実施の形態で示す構成において、実施の形態１に記載の内容を、昇圧回路３００７及びモニタ回路３００８に適用することができる。また、モニタ回路３００８、昇圧回路３００７として、それぞれ実施の形態２に記載の内容を適用することができる。実施の形態１に記載の内容を適用することにより、書き込み動作時においてメモリ素子がショートした直後に昇圧動作を止めることが可能となる。これによって、メモリ素子がショートした後に昇圧回路を動作させることによる無駄な消費電流を抑制することができ、また、ショートしたメモリ素子に電流が流れ続けることによるメモリ素子への悪影響を防ぐことができる。
さらに、モニタ回路３００８の出力を、書き込み動作を制御するロジック回路に送ることで、メモリ素子がショートした直後に書き込み動作を止め、次のメモリ素子への書き込みを行なうこともでき、それにより書き込み時間の最適化を図ることが可能となる。また、メモリ素子がショートする時の昇圧回路の出力電圧の変化をモニタすることで、メモリ素子の書き込みを判断することができるため、書き込み時に正しく書き込みができたかを判定するための読み出し動作が不要になる。そのため、メモリ素子への書き込み動作のロジックが簡略化されるので、消費電流の軽減や回路面積の縮小化に寄与することができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置に関して、図面を用いて説明する。
本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものであり、非接触情報処理装置とも表記される。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途がある。これらの用途に用いるために、個体情報のデータを記憶して物品の識別などを行う装置には、より高い信頼性が要求される。
半導体装置の一例として、ＲＦＩＤタグについて以下に説明する。半導体記憶装置を搭載したＲＦＩＤタグの一例として、非接触情報処理装置について、図７を用いて説明する。ここで、図７は、非接触情報処理装置の一態様を示すブロック図である。
図７に示すように非接触情報処理装置３００は、無線通信回路３０１、クロック生成回路３０２、ロジック回路３０３、およびアンテナ部３１８におけるアンテナ３１７により構成されている。なお、図示していないが、非接触情報処理装置３００は、無線通信装置などの外部の回路と、アンテナ３１７を介して無線信号の送受信を行っている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。
次に各回路の構成について説明する。無線通信回路３０１は、電源回路３０４と、復調回路３０５と、変調回路３０６と、を有する。また、クロック生成回路３０２は、分周回路３０７と、カウンタ回路３０９と、基準クロック生成回路３１９と、を有する。また、ロジック回路３０３は、演算処理を行う機能を有し、コントローラ３１３と、ＣＰＵ（中央演算装置ともいう）３１０と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３１１と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３１２と、を有する。
また、コントローラ３１３は、ＣＰＵインターフェース３１４と、ＲＦインターフェース３１５と、メモリコントローラ３１６と、を有する。
また、無線通信回路３０１において、電源回路３０４は、整流回路と、保持容量と、を有し、受信した信号から電源電圧を生成し、その他の回路に供給する機能を有する。また復調回路３０５は、整流回路と、ＬＰＦ（ローパスフィルタ）と、を有し、通信信号からコマンドやデータを抽出する機能を有する。変調回路３０６は、送信データを変調する機能を有し、変調されたデータは、アンテナ３１７から送信信号として送信される。
次に非接触情報処理装置の動作について説明する。まず、外部の通信装置から送信された信号が、アンテナ部３１８を介して受信される。非接触情報処理装置に入力された受信信号は、復調回路３０５で復調された後、コントローラ３１３におけるＲＦインターフェース３１５に出力される。ＲＦインターフェース３１５に入力された受信信号は、ＣＰＵインターフェース３１４を介してＣＰＵ３１０で演算処理される。また、ＲＦインターフェース３１５に入力された受信信号により、メモリコントローラ３１６を介してＲＯＭ３１１、ＲＡＭ３１２に対するアクセスが行われる。
そして、ＣＰＵ３１０による演算処理、ＲＯＭ３１１、ＲＡＭ３１２におけるデータの入出力後に送信データが生成され、送信データは、信号として変調回路３０６で変調され、アンテナ３１７から外部の通信装置に送信される。
本発明の一態様に係る半導体記憶装置を、本実施の形態の非接触情報処理装置のＲＯＭ３１１、ＲＡＭ３１２、またはその他の記憶回路として搭載することができる。本発明の一態様に係る半導体記憶装置を搭載することにより、より小型化された非接触情報処理装置を提供することができる。また、本発明の一態様に係る半導体記憶装置は安価に製造することができるため、非接触情報処理装置の製造コストを低減することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置の作製方法に関して、図面を用いて説明する。
本実施の形態における半導体装置の構成例について、図８を用いて説明する。ここで、図８（Ａ）は、本実施の形態における半導体装置の構成を示す模式図であり、図８（Ｂ）は、図８（Ａ）における線Ａ−Ｂで切断した断面図である。
図８（Ａ）に示すように本実施の形態における半導体装置は、基板４００と、基板４００に設けられた素子部４０１と、素子部４０１に電気的に接続されたアンテナ４０２と、を有する。
素子部４０１は、メモリ素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ４０２は、半導体装置におけるデータの伝送を行う機能を有する。
さらに図８（Ｂ）に示すように本実施の形態における半導体装置は、基板４００上に設けられた素子４０４と、素子４０４および基板４００上に設けられた層間膜４０３と、層間膜４０３上に設けられたアンテナとして機能する導電膜４０５と、素子４０４と電気的に接続された導電膜４０６と、を有する。素子部４０１は、素子４０４と、導電膜４０６と、を有する。
なお、図８（Ｂ）の構成において、導電膜４０６と同じ層にアンテナとして機能する導電膜４０５を設けているが、これに限定されない。素子部４０１を設けた後、素子部を覆うように別途絶縁膜を設け、絶縁膜上に導電膜４０５を設ける構成も適用することができる。
また本実施の形態の半導体装置は、図８の構成に限定されない。本実施の形態の半導体装置の他の構成例について図９を用いて説明する。図９（Ａ）は、本実施の形態における半導体装置の他の構成を示す模式図であり、図９（Ｂ）は、図９（Ａ）における線Ｃ−Ｄで切断した断面図である。
図９（Ａ）に示すように、本実施の形態における半導体装置は、基板７００と、基板７００上に設けられた素子部７０１と、素子部７０１に電気的に接続されたアンテナ７０２と、を有する。
図８（Ａ）の構成と同様に、素子部７０１は、メモリ素子等の複数の素子を有し、外部から受信した信号を処理する機能を有し、アンテナ７０２は、半導体装置におけるデータの伝送を行う機能を有する。
図９（Ｂ）は、図９（Ａ）のＣ〜Ｄ間の断面構成の一例を示している。本実施の形態における半導体装置は、基板７００と、基板７００の一部の上に設けられたアンテナ７０２として機能する導電膜７１１と、接続配線７１２と、樹脂７０９と、接続配線７１２の一部の上に設けられた導電性粒子を含む異方性導電層７０８と、樹脂７０９の一部の上および異方性導電層７０８の一部の上に設けられた導電膜７０６と、導電膜７０６上に設けられた素子７０４を有する素子部７０１と、素子部７０１上に設けられた基板７０３と、を有する。
図９（Ｂ）の構成の場合、端子部を設けており、導電膜７０６を端子部として用いられる。そして、導電膜７０６と導電膜７１１とが異方性導電層７０８を介して電気的に接続するように、素子部７０１および導電膜７０６が設けられた基板７０３とアンテナ７０２が設けられた基板７００とが貼り合わされている。
本実施の形態において、図８の素子部４０１および図９の素子部７０１におけるメモリ素子として、本発明の一態様に係る半導体記憶装置を適用することができる。本発明の一態様に係る半導体記憶装置を適用することにより、信頼性の高い半導体装置を安価に製造することができる。
図８の素子部４０１および図９の素子部７０１は、予め面積の大きい基板上に複数形成し、その後、基板を分断して個々の素子部とすることによって、安価に形成することができる。このときに用いる図８の基板４００および基板４０３、図９の基板７００および基板７０３としては、ガラス基板、石英基板、セラミック基板、金属基板（例えばステンレス基板など）、または半導体基板（例えばシリコン基板など）などを適用することができる。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの可撓性基板等を適用することができる。
図８の素子部４０１および図９の素子部７０１に含まれる複数のトランジスタや記憶装置等は、同じ層に設ける構成に限定されず、複数の層に設ける構成とすることもできる。複数の層に図８の素子部４０１および図９の素子部７０１を形成する際に用いる層間絶縁膜の材料としては、エポキシ樹脂やアクリル樹脂等の樹脂材料、透過性を有するポリイミド樹脂等の樹脂材料、シロキサン樹脂等のシロキサン材料を有する化合物材料、水溶性ホモポリマーと水溶性共重合体を含む材料、無機材料を適用することができる。また、これらの材料を複数種選択して積層構造を有する層間絶縁膜とすることもできる。シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、有機基（例えばアルキル基、芳香族炭化水素）やフルオロ基を有してもよい。有機基は、フルオロ基を有してもよい。また、層間絶縁膜は、ＣＶＤ法、スパッタリング法、ＳＯＧ法、液滴吐出法、スクリーン印刷法等により、形成することができる。
また層間絶縁膜の材料として、層間絶縁膜内で発生する寄生容量の減少を目的として、低誘電率材料を適用することも好適である。寄生容量が減少すれば、高速の動作を実現し、また、低消費電力化を実現する。
図８（Ｂ）の導電膜４０５および導電膜４０６、図９（Ｂ）の導電膜７０６および導電膜７１１は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、またはメッキ法等を用いて形成することができる。図８（Ｂ）の導電膜４０５および導電膜４０６、図９（Ｂ）の導電膜７０６および導電膜７１１の材料としては、アルミニウム、チタン、銀、銅、金、白金、ニッケル、パラジウム、タンタル、モリブデンから選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いることができる。これらの導電膜は、単層構造または積層構造で形成することができる。
例えば、スクリーン印刷法を用いて図８（Ｂ）の導電膜４０５および導電膜４０６、図９（Ｂ）の導電膜７０６および導電膜７１１を形成する場合には、粒径が数ｎｍから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀、金、銅、ニッケル、白金、パラジウム、タンタル、モリブデンおよびチタン等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられる。また、導電膜の形成において、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子（例えば粒径１ｎｍ以上１００ｎｍ以下の微粒子）を用いる場合、１５０℃以上３００℃以下の温度範囲で焼成することにより硬化させて導電膜を形成することができる。また、微粒子として、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径２０μｍ以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだを用いることにより、低コストで製造することができる。
図８の素子部４０１および図９の素子部７０１に上記半導体記憶装置などを設ける場合には、素子部に用いられるトランジスタの活性層には、非晶質半導体、微結晶半導体（マイクロクリスタル半導体ともいう）、多結晶半導体、及び有機半導体等のいずれの半導体の単層または積層を適用することができる。良好な特性のトランジスタを得るために、金属元素を触媒として結晶化した活性層、レーザ照射法により結晶化した活性層を用いるとよい。また、プラズマＣＶＤ法により、ＳｉＨ４／Ｆ２ガス、ＳｉＨ４／Ｈ２ガス（Ａｒガス）を用いて形成した半導体層や、レーザ照射を行った半導体層を活性層として適用することができる。
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタは、２００度から６００度の温度（好適には３５０度から５００度）で結晶化した結晶質半導体層（低温ポリシリコン層）や、６００度以上の温度で結晶化した結晶質半導体層（高温ポリシリコン層）を用いることができる。なお、基板上に高温ポリシリコン層を作成する場合は、ガラス基板では熱に脆弱な場合があるので、石英基板を使用するとよい。
図８の素子部４０１および図９の素子部７０１に用いられるトランジスタの活性層（特にチャネル領域）には、１×１０１９ａｔｏｍｓ／ｃｍ３〜１×１０２２ａｔｏｍｓ／ｃｍ３の濃度、好適には１×１０１９ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で、水素またはハロゲン元素を添加するとよい。水素またはハロゲン元素を添加することにより、欠陥が少なく、クラックが生じにくい活性層を得ることができる。
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタを包むように、または図８の素子部４０１および図９の素子部７０１自身を包むように、アルカリ金属等の汚染物質をブロックするバリア膜を設けるとよい。バリア膜を設けることにより、汚染されることがなく、信頼性が向上した図８の素子部４０１および図９の素子部７０１を提供することができる。なおバリア膜としては、窒化珪素膜、窒化酸化珪素膜または酸化窒化珪素膜等が挙げられる。また、図８の素子部４０１および図９の素子部７０１が含むトランジスタの活性層の厚さは、２０ｎｍ〜２００ｎｍ、好ましくは４０ｎｍ〜１７０ｎｍ、さらに好ましくは４５ｎｍ〜５５ｎｍ、１４５ｎｍ〜１５５ｎｍ、さらに好ましくは５０ｎｍ、１５０ｎｍとするとよい。活性層の厚さを前述のように設定することにより、折り曲げても、クラックが生じにくい素子部４０１および素子部７０１を提供することができる。
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタの活性層を構成する結晶は、キャリアの流れる方向（チャネル長方向）と平行に延びる結晶粒界を有するように形成するとよい。このような活性層は、連続発振のレーザや、１０ＭＨｚ以上、好ましくは６０〜１００ＭＨｚで動作するパルス発振のレーザを用いて形成するとよい。
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタのＳ値（サブスレッシュホールド値）は０．３５Ｖ／ｄｅｃ以下（好ましくは０．０９〜０．２５Ｖ／ｄｅｃ）、移動度１０ｃｍ２／Ｖｓ以上の特性を有するとよい。このような特性は、活性層を、連続発振のレーザや、１０ＭＨｚ以上で動作するパルス発振のレーザで形成すれば、実現することができる。
また、図８の素子部４０１および図９の素子部７０１に用いられるトランジスタは、リングオシレータレベルで１ＭＨｚ以上、好適には１０ＭＨｚ以上（３〜５Ｖにて）の特性を有する。またはトランジスタ一つあたり、１００ｋＨｚ以上、好適には１ＭＨｚ以上（３〜５Ｖにて）の周波数特性を有する。
また、素子部が形成された基板をそのまま半導体装置に用いることができるが、本実施の形態で開示する半導体装置はこれに限定されない。素子部が形成された基板とは別の基板を用いる例について図１０を用いて説明する。図１０は、本実施の形態における半導体装置の他の構成例を示す模式図である。
図１０（Ａ）に示すように、素子部１０１１が形成された基板１０１０において、基板１０１０上の素子部１０１１を剥離する。さらに図１０（Ｂ）に示すように、剥離した素子部１０１１を基板１０１０とは別の基板１０１３に貼り合わせた構成とすることもできる。なお、基板１０１３としては、例えば可撓性基板などを適用することができる。
基板１０１０からの素子部１０１１の剥離は、耐熱性の高い基板１０１０と素子部１０１１の間に金属酸化膜を設け、当該金属酸化膜を結晶化により脆弱化して、素子部１０１１を剥離する方法、耐熱性の高い基板１０１０と素子部１０１１の間に水素を含む非晶質珪素膜を設け、レーザビームの照射またはエッチングにより当該非晶質珪素膜を除去することで、素子部１０１１を剥離する方法、または素子部１０１１が形成された耐熱性の高い基板１０１０を機械的に削除または溶液やＣＦ３等のガスによるエッチングで除去することで、素子部１０１１を切り離す方法等を用いて行うことができる。
また、上記記載の方法以外にも、基板１０１０と素子部１０１１の間に剥離層として機能する金属膜（例えば、タングステン、モリブデン、チタン、タンタル、コバルト）、金属酸化膜（例えば、タングステン酸化物、モリブデン酸化物、チタン酸化物、タンタル酸化物、コバルト酸化物）、または金属膜と金属酸化膜との積層構造を設け、基板１０１０と素子部１０１１を物理的手段を用いて剥離することも可能である。また、他にも選択的に開口部を形成して剥離層を露出させた後に、フッ化ハロゲン（例えば、ＣｌＦ３）等のエッチング剤によって剥離層の一部を除去した後に、基板１０１０から素子部１０１１を物理的に剥離することもできる。
また、剥離した素子部１０１１の基板１０１３への貼り付けは、市販の接着剤を用いればよく、例えば、エポキシ樹脂系接着剤や樹脂添加剤等の接着剤を用いればよい。
上記のように、素子部１０１１を基板１０１３に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、基板１０１３として可撓性を有する基板を適用する場合、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。例えば、図１０（Ｃ）に示すように、薬の瓶のような曲面上に、本実施の形態で開示する半導体装置１０１４を密着して貼り合わせることができる。さらに、基板１０１０を再利用することにより、より安価に半導体装置を提供することができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載することができる、可撓性を有する半導体装置の作製方法に関して、図面を用いて説明する。
本実施の形態における半導体装置の作製方法及び構成例について、図１１を用いて説明する。
図１１（Ａ）に示すように、本実施の形態における半導体装置は、可撓性を有する保護層５０１と、アンテナ５０４を含む可撓性を有する保護層５０３と、剥離プロセスにより形成する素子部５０２とを有する。保護層５０３上に形成されたアンテナ５０４は、素子部５０２と保護層５０３を貼り合わせることによって、素子部５０２に電気的に接続する。図１１（Ａ）に示す構成では、アンテナ５０４は保護層５０３上にのみ形成されているが、本発明の一態様はこの構成に限定されず、アンテナを保護層５０１上にも形成することもできる。また、素子部５０２と保護層５０１との間、素子部５０２と保護層５０３との間には、例えば窒化珪素膜等からなるバリア膜を形成する構成とすることにより、素子部５０２が汚染されることなく、信頼性を向上させた半導体装置を提供することもできる。
アンテナ５０４として機能する導電膜としては、上記実施の形態４において述べた材料を適用することができる。なお、本実施の形態では、素子部５０２とアンテナ５０４とは、異方性導電膜等を用いてＵＶ処理または超音波処理を行うことで接続させるが、この方法に限定されず、さまざまな方法を用いることができる。
図１１（Ｂ）に示すように、保護層５０１、５０３に挟まれた素子部５０２は、５μｍ以下、好ましくは０．１μｍ〜３μｍの厚さを有するように形成するとよい。また、保護層５０１、５０３を重ねたときの厚さをｄとしたとき、保護層５０１、５０３の厚さは、好ましくは（ｄ／２）±３０μｍ、さらに好ましくは（ｄ／２）±１０μｍとする。また、保護層５０１、５０３の厚さは１０μｍ〜２００μｍであることが望ましい。さらに、素子部５０２の面積は５ｍｍ角（２５ｍｍ２）以下であり、望ましくは０．３ｍｍ角〜４ｍｍ角（０．０９ｍｍ２〜１６ｍｍ２）であるとよい。
保護層５０１、５０３は、有機樹脂材料で形成されているため、折り曲げに対して強い特性を有する。また、剥離プロセスにより形成した素子部５０２自体も、単結晶半導体を用いて作製した一般的な素子に比べて、折り曲げに対して強い特性を有する。そして、素子部５０２と保護層５０１、素子部５０２と保護層５０３とを、空隙がないように密着させることができるため、完成した半導体装置自体も折り曲げに対して強い特性を有する。このような保護層５０１、５０３で囲われた素子部５０２は、他の個体物の表面または内部に配置してもよいし、紙の中に埋め込んでもよい。
次に剥離プロセスにより形成する素子部を、曲面を有する対象物に貼る場合について説明する。
曲面を有する対象物上に貼り付けた場合、トランジスタのチャネル領域に、曲げによる引っ張り、もしくは圧縮の応力が作用することによって、電気的特性が変動することが懸念される。
そこで、図１１（Ｃ）に示すように、剥離プロセスにより形成した素子部におけるトランジスタを、ドレイン電極５０５からソース電極５０６に電流が流れる方向に曲率が生じない方向に貼り付ける。また、電流が流れる方向５１０と、対象物の貼り付け面が弧を描く方向は垂直に配置されている。このような配置にすれば、基板が折り曲げられて弧を描いても、応力の影響が少なく、素子部に含まれるトランジスタの特性の変動を抑制することができる。
また、トランジスタなどのアクティブ素子の活性領域（シリコンアイランド部分）の面積を基板全体の面積に対して、１％〜５０％（好ましくは１〜３０％）にすることにより、応力に起因する素子の破壊を防止することができる。
また、アクティブ素子の存在しない領域には、下地絶縁膜、層間絶縁膜および配線が主として設けられる。トランジスタ等の活性領域以外の面積は、基板全体の面積の６０％以上にする。このようにすると、曲げやすく、高い集積度を有する半導体装置を提供することができる。
以上のように、本実施の形態における半導体装置の作製方法を用いて本発明の一態様に係る半導体記憶装置を有する半導体装置を作製することにより、曲面上においても半導体装置を作製することができるため、半導体装置の適用分野をより拡大することができる。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。
（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体記憶装置を搭載した半導体装置の使用例に関して説明する。
半導体記憶装置を搭載した半導体装置の使用例について、図１２を用いて説明する。ここで、図１２は、半導体装置の使用例を示す模式図である。
図１２に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１２（Ａ）参照）、包装用容器類（包装紙やボトル等、図１２（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１２（Ｂ）参照）、乗り物類（自転車等、図１２（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１２（Ｅ）、図１２（Ｆ）参照）、定期券、回数券、各種チケット（図１２（Ｇ）参照）等に設けて使用することができる。
半導体装置６００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。半導体装置６００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に半導体装置６００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に半導体装置６００を取り付けることにより、検品システム等のシステムの効率化を図ることができる。さらに、半導体装置６００は、薄膜トランジスタをはじめとする素子を用いて、樹脂基板等の可撓性を有する基板上に、安価に作製することができるため、回数券や各種チケットサービス等、一回あるいは少数の反復使用による、使い捨て用途にも好適に適用され得る。また、乗り物類であっても、半導体装置６００を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確な値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法の一態様について、図１５乃至図１９を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置の作製工程を一例として示す。
論理回路部１５５０には薄膜トランジスタを用いた回路が集積されている。半導体記憶回路部１５５２は複数の薄膜トランジスタ及びアンチヒューズ型のメモリ素子によりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つの薄膜トランジスタ及び１つのメモリ素子、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。なお本実施例における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記する場合がある。
なお本実施例において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、金属層１５０２は、例えば金属材料を用いて形成する。本実施例においては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層１５０２表面を酸化して形成してもよいし、酸素プラズマで金属層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の金属層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。また、金属層１５０２と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。本実施例では、下地絶縁層として酸化窒化シリコン層を１００ｎｍ、金属層１５０２としてタングステン層を３０ｎｍ積層したものを用いる（図１５（Ａ））。
次に、金属層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ４、ＮＨ３、及びＮ２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ４、及びＮ２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。本実施例では、第１絶縁層１５０３として、窒化酸化シリコン層を５０ｎｍ、酸化窒化シリコン層を１００ｎｍ積層したものを用いる（図１５（Ｂ））。
次に、第１絶縁層１５０３上に半導体層１５７０を形成する。半導体層１５７０は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工することによって得る。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ２〜１００ＭＷ／ｃｍ２程度（好ましくは０．１ＭＷ／ｃｍ２〜１０ＭＷ／ｃｍ２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。本実施例では、アモルファスシリコン層を第１絶縁層の上に６６ｎｍ積層し、レーザ照射を行なって結晶化を行なう（図１５（Ｃ））。
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。本実施例では、ジボラン（Ｂ２Ｈ６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する（図１５（Ｄ））。
半導体層１５７０を選択的にエッチングして所望の形とした半導体層１５７１〜１５７６を得る（図１５（Ｅ））。さらに、ｎチャネル型トランジスタとする領域の半導体層にチャネル領域を形成するために、追加で低濃度の不純物元素を添加してもよい。本実施例では、後にｐチャネル型トランジスタとする領域の半導体層をレジストマスク１５７７で覆いボロンを添加する（図１６（Ａ））。
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層１５７８を形成する。第２絶縁層１５７８はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは、膜厚を１０ｎｍ〜５０ｎｍとしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層１５７８は、後に形成される薄膜トランジスタのゲート絶縁層（ＧＩ膜）として機能する。本実施例では、第２絶縁層１５７８として酸化窒化シリコン層を１０ｎｍ積層して用いる（図１６（Ｂ））。
なお、後に容量とする領域の半導体層１５７４、１５７５を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、メモリセルでアシスト容量として用いる領域にはｐ型を付与する不純物元素を添加すると好ましい。なお、容量とする領域以外はレジストマスク１５７９〜１５８１で覆っておけばよい（図１６（Ｃ））。
次に、第２絶縁層１５７８上にゲート電極１５０４〜１５０７、容量電極１５０８、及びメモリ素子の下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜１５０７、容量電極１５０８、及び第１の電極１５０９を得る。
ゲート電極１５０４〜１５０７、容量電極１５０８、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料を用い、単層又は積層して形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、容量電極１５０８、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズ型のメモリ素子の電極に用いるため、シリコンと反応する材料を用いることが好ましい。本実施例では、膜厚３０ｎｍの窒化タンタル層と、膜厚３７０ｎｍのタングステン層とを積層したものを用いる（図１６（Ｄ））。
次に、ｐチャネル型トランジスタとする領域、容量とする領域、及びメモリセルとする領域を覆うようにレジストマスク１５８２〜１５８４を形成し、ｎチャネル型トランジスタとする領域の半導体層に、ゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより、低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。本実施例では、ｎチャネル型トランジスタとする領域の半導体層にリンを１×１０１５／ｃｍ３〜１×１０１９／ｃｍ３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する（図１６（Ｅ））。
次に、レジストマスクを除去して、ｎチャネル型トランジスタとする半導体層および容量とする領域を覆うようにレジストマスク１５８５〜１５８７を形成し、ｐチャネル型トランジスタとする領域の半導体層にゲート電極１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を付与する不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネル型トランジスタとする領域の半導体層にボロン（Ｂ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネル型トランジスタとする領域の半導体層に、自己整合的にチャネル形成領域１５１６、及び一対のｐ型を示す不純物領域１５１４が形成される。ｐ型を示す不純物領域１５１４は、ソース領域又はドレイン領域として機能する。同様に、容量とする領域の半導体層にも、自己整合的に不純物濃度の異なるｐ型を示す不純物領域１５１５が形成される。このとき、ｐ型を示す不純物領域１５１７には、容量電極１５０８、及び第１の電極１５０９がマスクとなるため、不純物が導入されない（図１７（Ａ））。
次に、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面にサイドウォール絶縁層を形成する。サイドウォール絶縁層の作製方法としては、まず、第２絶縁層１５７８、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層１５８８を形成する。本実施例では、酸化窒化シリコン層１００ｎｍとＬＴＯ層（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）２００ｎｍの積層構造を用いる（図１７（Ｂ））。
次に、第３絶縁層１５８８を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、容量電極１５０８、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層１５７８の一部をエッチングして除去する。第２絶縁層１５７８の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層１５７８の一部が除去されることによって、容量電極１５０８の下方、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する（図１７（Ｃ））。
次に、ｐチャネル型トランジスタとする領域の半導体層及び容量とする領域を覆うようにレジストマスク１５８９〜１５９１を形成し、ｎチャネル型トランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスク１５８９〜１５９１は除去する。本実施例では、ｎチャネル型トランジスタとする領域の半導体層にリン（Ｐ）を１×１０１９／ｃｍ３〜１×１０２０／ｃｍ３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域及びｎ型不純物領域を形成する。その結果、ｎチャネル型トランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２０と、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する一対の低濃度不純物領域１５１９と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１８とが形成される。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９は、サイドウォール絶縁層１５１０の下方に形成される（図１７（Ｄ））。
なお、ここでは、ｎチャネル型トランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネル型トランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。特に、ゲート絶縁層（ＧＩ膜）が薄い場合、具体的には１０ｎｍ以下の場合には、耐圧を向上させるために、ｐチャネル型トランジスタにもＬＤＤ領域を形成する構成とすることが好ましい。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる酸化窒化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。本実施例では、第４絶縁層１５２２として酸化窒化シリコン層を５０ｎｍ積層し、５５０℃４時間の熱処理で不純物元素の活性化処理及び水素化処理を行なう（図１７（Ｅ））。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。本実施例では、窒化酸化シリコン層を１００ｎｍ、酸化窒化シリコン層を６００ｎｍとして積層し、さらに４１０℃１時間の熱処理を行なって第５絶縁層１５２３を形成する（図１８（Ａ））。
次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口部１５２１を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口部１５２１の直径は、約１μｍ〜約６μｍとすればよく、本実施例では、第１の開口部１５２１の直径を２μｍとする（図１８（Ｂ））。
次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、メモリ素子として用いる半導体層として、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施例では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口１５２１と重なるアモルファスシリコン層及び酸化窒化シリコン層の積層１５２４を形成する。アモルファスシリコン層及び酸化窒化シリコン層の積層１５２４は、メモリ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する（図１８（Ｃ））。
次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール１５９２ａ〜１５９２ｊ、ゲート電極に達するコンタクトホール１５９３ａ〜１５９３ｅ、第１の電極１５０９に達する第２の開口部１５９４をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する（図１９（Ａ））。
次に、フッ酸を含むエッチャントで、露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。
次に、メモリ素子の上部電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物を材料として用い、単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施例では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施例では、メモリ素子の下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズ型のメモリ素子の下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズ型のメモリ素子の下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、選択トランジスタのビット線となる配線１５２９、ワード線となる配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、半導体記憶回路部１５５２の第２の電極１５４０及び第３の電極１５４１、アンテナ部１５５４の容量の電極となる配線１５３３、配線１５３４、アンテナ部１５５４の第４の電極１５４２を形成する。半導体記憶回路部１５５２の第２の電極１５４０は、第１の開口部１５２１と重なりメモリ素子の上部電極となり、さらに、アシスト容量の電極の一端となる半導体層１５７４と電気的に接続する。また、第３の電極１５４１は、第２の開口１５９４と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部１５５４の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する（図１９（Ｂ））。
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の選択トランジスタとなる薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネル型トランジスタとｎチャネル型トランジスタ、半導体記憶回路部１５５２に設けられた薄膜トランジスタ１５５８、アシスト容量１５５９、メモリ素子１５６０、アンテナ部１５５４に設けられた容量とｎチャネル型トランジスタの断面図を示している。なお、本発明の一態様は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネル型トランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネル型トランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネル型トランジスタを示しているものとする。
次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。
第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いことができる、有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。
また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。環状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部１５５２と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。
次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口部１５９５を、第４の電極１５４２に達する第４の開口部１５９６を形成する。そして、エッチング後にレジストマスクを除去する（図１９（Ｃ））。
次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれた材料の単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。引き出し配線１５４４は陰極として接地電源に接続される。
次に、アンテナの下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している（図１９（Ｄ））。
本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２の薄膜トランジスタ及びメモリ素子と、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。
次に、剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と金属層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。
次に、複数の半導体装置が形成された１枚のシートをカッター、ダイサー等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。
以上の工程を経た半導体装置は、半導体記憶装置を同時に形成することができる。半導体記憶装置を具備する半導体装置の作製に伴う工程簡略化、および小型化を図ることができる。また、論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４とを同一基板上で作りこむことで、データの書き込みまたは読み出しの際の誤動作を少なくすることができる。
本実施例では、メモリ素子への書き込み動作時の、昇圧回路の出力電圧の変化の様子を、図１４を用いて説明する。
図１４は、実施例１で作製したアンチヒューズ型メモリに書き込みを行なった際の、昇圧回路の出力電圧をプロットしたものである。１つのメモリセルへの書き込み期間は１４００で示される。この内、１４０１で示すように、１つのメモリセルに書き込み電圧を印加する時間は、各素子５００μｓであり、さらに書き込み動作終了後、１４０２で示すように、５００μｓの待機期間を経て次の素子に書き込みを行なう動作を繰り返している。図１４に示すように、書き込み動作開始（Ａ）後電圧が上昇する。そして８Ｖ付近でのある点（Ｂ）で急速に電圧が降下し、書き込み動作終了時点（Ｃ）までに２Ｖ前後となる。このような変化を辿るのは、Ａ〜Ｂの区間ではメモリ素子がショートする前であり、昇圧回路の動作により出力電圧が上昇する。そしてＢ点においてメモリ素子がショートすることによって、昇圧回路の出力の負荷が小さくなるため出力電圧はＢ点から急激に低下する。そして書き込み動作終了までのＢ〜Ｃの区間では、メモリ素子のショート後の負荷に応じた出力が昇圧回路から出力される。
この変化（特にＢ点での電圧低下）を検出することにより、読み出し動作を行わずにメモリ素子への書き込みが行なわれたかを判定することができる。そして、この変化点の検出をトリガとして、書き込み終了と判断して昇圧回路を停止する、または次のメモリ素子にすぐに書き込みを開始することが可能となる。
本実施例では、メモリ素子の書き込みに必要な時間の見積もりを図４及び図５を用いて説明する。
図４は、ある条件でのＯＴＰメモリにおいて、書き込み時間に対する書き込み成功率（書き込みが行われた頻度）をプロットしたものである。図４に示すように、書き込みに要する時間は、書き込み開始から５０μｓ以内の短い時間であるものが大多数である。一方、書き込みに長い時間を要するものもあり、本実施例では４００μｓを超えるものが見られている。
このようなばらつきが生じる原因は、次のように説明される。単位書き込み時間τを仮想的に定め、平均の書き込み時間をμとした場合、メモリ素子は書き込み時間τが経過するごとに（τ／μ）の確率でショートが発生する。したがって、書き込み時間Ｔに対する書き込み成功率の累積分布Ｐをプロットした場合、
Ｐ＝１−［１／｛ｅｘｐ（Ｔ／μ）｝］
の指数分布に従う。
実際の測定では、書き込み開始から書き込み電圧が書き込みを行なうのに充分な電圧まで昇圧するまでの時間が掛かるため、その分の補正を行なう必要がある。
図５は、ＯＴＰメモリにおける書き込み時間に対する書き込み成功率をプロットしたものである。図５において、指数分布に従うとしたときの累積度数分布の計算値（点線）と、図４で測定した書き込み時間に対する書き込み成功率を基に、昇圧に掛かる時間として２０μｓと仮定して補正を行なったときの累積度数分布の実測値（実線）と、をプロットして比較している。図５に示すように、昇圧に掛かる時間を補正した結果は指数分布に従って計算した結果と高い精度で近似させることが可能である。
このように、書き込み時間が指数分布に従うとした場合、計算上でも複数の短い書き込み時間と少数の長い書き込み時間が発生することが説明される。具体的には、メモリ素子は、１％の確率で平均書き込み時間μの４．６倍書き込み時間が必要であり、０．０１％の確率で平均書き込み時間μの９．２倍書き込み時間が必要であり、１ｐｐｍの確率で平均書き込み時間μの１３．８倍書き込み時間が必要である。
上記の実施形態及び実施例による例と、従来例との比較を行うため、「発明が解決しようとする課題」で挙げた方法、すなわち書き込み時間を一律にする場合と、書き込み時間を５０μｓで区切り、５μｓの読み出し時間で書き込みの判定を行なう場合、そして上記の実施形態及び実施例を適用した場合とでそれぞれ１つのメモリ素子あたりに書き込みに掛かる時間を求める。
書き込み時間を一律にする場合、平均書き込み時間２０μｓ、昇圧に掛かる時間を２０μｓとし、許容されるエラー率を１ｐｐｍとする。この場合、書き込み時間は許容されるエラー率に対応した時間となる。したがって、必要な書き込み時間は
２０μｓ×１４．６（エラー率１ｐｐｍで書き込みできる時間）＋２０μｓ（昇圧に掛かる時間）＝３１２μｓ
となる。
単位時間で書き込みを行なう場合、５０μｓ（実効的な書き込み時間は３０μｓ）ごとに書き込み成功率の計算を行なう。単位時間１回で書き込みできる確率は７８．５％であるため、１回目（５０μｓ＋読み出し５μｓ＝５５μｓ）で書き込みできる確率は７８．５％、２回目（１１０μｓ）で書き込みできる確率は１６．９％となる。以下、書き込みができない確率が１ｐｐｍになるまで繰り返すと１１回目（５５０μｓ）で到達する。平均書き込み時間は、それぞれの回数ごとに現れる頻度（書き込みができた確率）と書き込み時間を掛けたものを足し合わせればよい。その結果は７０μｓとなる。
上記の実施形態及び実施例による例では、書き込みが終わった時点で書き込み動作も終了するため、平均書き込み時間と昇圧に掛かる時間の和がそのまま必要な１つのメモリ素子あたりに掛かる時間となる。その結果は４０μｓとなる。つまり、上記の実施形態及び実施例による例は、書き込み時間を一律にする動作と比較して８７％、単位時間で書き込みを行なう場合と比較して４３％の書き込み時間の低減効果を持つ。
本実施例では、上記の実施形態及び実施例に示した動作を適用した場合の、書き込み時における消費電流の軽減効果を回路シミュレーションにより従来例と比較することで検証する。
図２０は、従来例と本実施例を比較するための回路シミュレーション用のモデルを示す回路図である。
図２０（Ａ）は従来例であり、昇圧回路２００１とメモリセル２００３、デコーダ負荷に見立てた１０ｋΩの抵抗２００７、２００８を有する。昇圧回路２００１は図３で示す回路を用いた。メモリセル２００３はトランジスタ２００４とメモリ素子２００５を有する。メモリ素子２００５には書き込み時にショートして低抵抗化する様子を再現するため、トランジスタ２０１０と抵抗２０１１、トランジスタ２０１２と抵抗２０１３を配置する。抵抗２０１１はショート後のメモリ素子の抵抗を想定し比較的低抵抗（１ｋΩ）として、抵抗２０１３はショート前のメモリ素子の抵抗を想定し比較的高抵抗（１００ＭΩ）とした。トランジスタ２０１０、２０１２は信号（ＭＥＭＣＴＬ）によりいずれか一方がオンする。今回のシミュレーションでは書き込み開始後５μｓで書き込みができることを想定し信号（ＭＥＭＣＴＬ）も書き込み開始から５μｓまでは０Ｖ、５μｓ以降は１０Ｖとする。
図２０（Ｂ）は本発明の一態様を適用した例であり、従来例に加えモニタ回路２００２とコントロール回路２００６を有する。モニタ回路２００２は図２で示す回路を用いた。コントロール回路２００６としてはＮＡＮＤゲートを用いている。
入力電圧（Ｖｉｎ）を３Ｖ、クロック信号（ＣＰ＿ＣＬＫ）の周波数を３．３９ＭＨｚとして書き込み動作を行ない、５μｓ後にショートしたと仮定してシミュレーションを行ない、その時の電圧、電流を測定し結果をプロットした。
従来例の回路シミュレーション用のモデルによる結果を図２１（Ａ）（Ｂ）、上記の実施形態及び実施例に示した動作を適用した例として、本実施例の回路シミュレーション用モデルによる結果を図２２（Ａ）（Ｂ）に示す。電圧は昇圧回路の出力電圧（ＶＨＨ）、昇圧回路のクロック信号（ＣＰ＿ＣＬＫ）（上記の実施形態及び実施例に示した動作を適用した例では、コントロール回路２００６の出力（ＷＥ＿ＣＰ＿ＣＬＫ））、メモリ素子に掛かる電圧（ＭＥＭ）、抵抗２００７とトランジスタ２００４を結ぶ配線に掛かる電圧（ＢＩＴ）を測定し、電流は入力電圧（Ｖｉｎ）の電流、メモリ素子に流れる電流を測定した。また、書き込み開始からメモリ素子がショートするまで（０〜５μｓ）の電流の時間平均、メモリ素子がショートする寸前（５μｓ）の電圧、メモリ素子がショートして昇圧回路の出力電圧（ＶＨＨ）が下がるところ（５〜１５μｓ）での電圧と電流の時間平均、メモリ素子がショートした後（１５〜７５μｓ）での電圧と電流の時間平均、書き込み動作開始から終了するまで（０〜７５μｓ）の電流の時間平均を示す。
図２１より、従来例ではメモリ素子のショート後も昇圧回路は動作を続ける。そのため、昇圧回路の電流は数ｍＡにもなり、メモリ素子に流れる電流も約２００μＡ流れる。一方、図２２より、上記の実施形態及び実施例に示した動作を適用した例では、メモリ素子のショート後に昇圧回路の出力電圧（ＶＨＨ）が下がると、昇圧回路に入るクロックが止まるため、ショート後の昇圧回路の電流、素子に流れる電流ともに数μＡとなる。
図２３は、従来例と実施例の、回路シミュレーション用モデルによる電圧と電流を比較する図である。図２３のＩ（ＭＥＭ）、Ｉ（ＶＩＮ）において、左側の数値は各書き込み時間における平均値、右側の数値は各書き込み時間におけるＲＭＳをそれぞれ示す。図２３より、書き込み時間を７５μｓとした場合では、上記の実施形態及び実施例に示した動作を適用した平均電流は従来例の約７分の１となる。
以上、実施形態、及び実施例について説明してきたが、本発明は以上の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は前述の実施の形態、および実施例の記載内容に限定して解釈されるものではない。
１０１ 昇圧回路
１０２ モニタ回路
１０３ メモリセル
１０４ トランジスタ
１０５ メモリ素子
１０６ コントロール回路
２００ コンパレータ
２０１〜２０４ 抵抗
２０５ ＮＡＮＤゲート
２０６〜２０９ トランジスタ
３００ 非接触情報処理装置
３０１ 無線通信回路
３０２ クロック生成回路
３０３ ロジック回路
３０４ 電源回路
３０５ 復調回路
３０６ 変調回路
３０７ 分周回路
３０９ カウンタ回路
３１０ ＣＰＵ
３１１ ＲＯＭ
３１２ ＲＡＭ
３１３ コントローラ
３１４ ＣＰＵインターフェース
３１５ ＲＦインターフェース
３１６ メモリコントローラ
３１７ アンテナ
３１８ アンテナ部
３１９ 基準クロック生成回路

Claims (7)

  1. 第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に設けられた半導体層を有するメモリ素子と、
    前記メモリ素子への書き込み電圧を生成する昇圧回路と、
    前記昇圧回路の出力をモニタするモニタ回路と、を有し、
    前記モニタ回路は、前記メモリ素子への書き込み動作において、前記昇圧回路の出力の変化を検出し、前記メモリ素子への書き込み動作を停止させるための信号を出力することを特徴とする半導体記憶装置。
  2. 第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に設けられた半導体層を有するメモリ素子と、
    前記メモリ素子への書き込み電圧を生成する昇圧回路と、
    前記昇圧回路に信号を入力するコントロール回路と、
    前記昇圧回路の出力をモニタし、且つ、前記コントロール回路を制御するモニタ回路と、を有することを特徴とする半導体記憶装置。
  3. 第１の電極、第２の電極、及び前記第１の電極と前記第２の電極との間に設けられた半導体層を有するメモリ素子と、
    前記メモリ素子への書き込み電圧を生成する昇圧回路と、
    前記昇圧回路の出力をモニタするモニタ回路と、を有し、
    前記モニタ回路は、前記メモリ素子への書き込み動作において、前記昇圧回路の出力の変化を検出し、前記昇圧回路の昇圧動作を停止させるための信号を出力することを特徴とする半導体記憶装置。
  4. 請求項３において、
    前記昇圧回路の昇圧動作を停止させるための信号により、前記昇圧回路へのクロック信号の供給が停止することを特徴とする半導体記憶装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記メモリ素子は、前記第１の電極と前記第２の電極との間に書き込み電圧を印加することにより、前記第１の電極と前記第２の電極との間の抵抗値を変化させることで記憶を行うことを特徴とする半導体記憶装置。
  6. 請求項１乃至請求項５のいずれか一に記載の半導体記憶装置と、無線通信回路と、演算処理回路と、を有し、
    無線通信によって、前記半導体記憶装置への情報の書き込み及び前記半導体記憶装置からの情報の読み出しを行うことを特徴とする非接触情報処理装置。
  7. 請求項１乃至請求項５のいずれか一に記載の半導体記憶装置を用いたことを特徴とする電子機器。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019003014A1 (ja) * 2017-06-26 2019-01-03 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2020155193A (ja) * 2019-03-22 2020-09-24 タワー パートナーズ セミコンダクター株式会社 半導体装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101321833B1 (ko) 2010-04-09 2013-10-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체 메모리 장치
US8659015B2 (en) * 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104813404B (zh) 2012-12-27 2017-12-26 英特尔公司 用于降低动态功率和峰值电流的sram位线和写入辅助装置与方法及双输入电平移位器
US11183258B1 (en) * 2020-12-07 2021-11-23 Semiconductor Components Industries, Llc Circuit and method for programming a one-time programmable memory

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223653A (ja) * 1988-07-12 1990-01-25 Seiko Epson Corp 集積回路
JPH0346198A (ja) * 1989-07-14 1991-02-27 Seiko Instr Inc 半導体集積回路装置
JPH07297293A (ja) * 1994-04-28 1995-11-10 Tadahiro Omi シリサイド反応を利用した半導体装置
US5684741A (en) * 1995-12-26 1997-11-04 Intel Corporation Auto-verification of programming flash memory cells
JP2001344981A (ja) * 2000-06-05 2001-12-14 Hitachi Ltd 不揮発性半導体記憶装置
JP2003123496A (ja) * 2001-07-31 2003-04-25 Hewlett Packard Co <Hp> Ｗｏｒｍ記憶装置のための書き込みパルス制限
JP2006196079A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4818082A (en) 1988-05-27 1989-04-04 Eastman Kodak Company Compact wide-angle close-focus SLR zoom lens
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5418751A (en) * 1993-09-29 1995-05-23 Texas Instruments Incorporated Variable frequency oscillator controlled EEPROM charge pump
DE69721252D1 (de) * 1997-09-29 2003-05-28 St Microelectronics Srl Verfahren und Vorrichtung zum analogen Programmieren einer Flash-EEPROM-Speicherzelle mit Selbstprüfung
KR100327421B1 (ko) * 1997-12-31 2002-07-27 주식회사 하이닉스반도체 비휘발성 메모리 소자의 프로그램 시스템 및 그의 프로그램 방법
JP4231572B2 (ja) * 1998-07-07 2009-03-04 沖電気工業株式会社 電圧監視回路及びそれを内蔵したメモリカード
JP2003088103A (ja) 2001-09-17 2003-03-20 Nec Microsystems Ltd チャージポンプ方式電源回路
JP4222768B2 (ja) * 2002-03-27 2009-02-12 三洋電機株式会社 昇圧装置及びこれを用いた撮像装置
JP2004146082A (ja) * 2002-10-21 2004-05-20 Semiconductor Energy Lab Co Ltd 表示装置
US6940744B2 (en) * 2002-10-31 2005-09-06 Unity Semiconductor Corporation Adaptive programming technique for a re-writable conductive memory device
JP2008004038A (ja) * 2006-06-26 2008-01-10 Ricoh Co Ltd ボルテージレギュレータ
EP2070019A4 (en) * 2006-10-02 2015-07-01 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
WO2008041716A1 (en) 2006-10-04 2008-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5361176B2 (ja) * 2006-12-13 2013-12-04 株式会社半導体エネルギー研究所 半導体装置
JP5137545B2 (ja) * 2006-12-25 2013-02-06 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
US7477092B2 (en) * 2006-12-29 2009-01-13 Sandisk Corporation Unified voltage generation apparatus with improved power efficiency
JP5324161B2 (ja) * 2007-08-30 2013-10-23 株式会社半導体エネルギー研究所 半導体装置
US8238158B2 (en) * 2010-08-04 2012-08-07 Texas Instruments Incorporated Programming of memory cells in a nonvolatile memory using an active transition control

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223653A (ja) * 1988-07-12 1990-01-25 Seiko Epson Corp 集積回路
JPH0346198A (ja) * 1989-07-14 1991-02-27 Seiko Instr Inc 半導体集積回路装置
JPH07297293A (ja) * 1994-04-28 1995-11-10 Tadahiro Omi シリサイド反応を利用した半導体装置
US5684741A (en) * 1995-12-26 1997-11-04 Intel Corporation Auto-verification of programming flash memory cells
JP2001344981A (ja) * 2000-06-05 2001-12-14 Hitachi Ltd 不揮発性半導体記憶装置
JP2003123496A (ja) * 2001-07-31 2003-04-25 Hewlett Packard Co <Hp> Ｗｏｒｍ記憶装置のための書き込みパルス制限
JP2006196079A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 不揮発性半導体記憶装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019003014A1 (ja) * 2017-06-26 2019-01-03 株式会社半導体エネルギー研究所 半導体装置、電子機器
JPWO2019003014A1 (ja) * 2017-06-26 2020-07-09 株式会社半導体エネルギー研究所 半導体装置、電子機器
US10784885B2 (en) 2017-06-26 2020-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP7265986B2 (ja) 2017-06-26 2023-04-27 株式会社半導体エネルギー研究所 半導体装置、電子機器
JP2020155193A (ja) * 2019-03-22 2020-09-24 タワー パートナーズ セミコンダクター株式会社 半導体装置

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