JP2020155193A - 半導体装置 - Google Patents

Abstract

【課題】安定した書き込み動作を実現する。【解決手段】半導体装置は、電気的に１回限りの書き込みが可能に構成され、２値を記憶する記憶素子１と、第１ノード信号Ｎ１を介して記憶素子１に接続され、記憶素子１への書き込みを指示する書き込み制御信号ＣＴ１に基づいて記憶素子１への書き込みをする書き込み制御部２と、第１ノード信号Ｎ１を測定して得られた測定信号から記憶素子１が書き込み状態であることを検知する書き込み状態検知回路５とを有する記憶素子書き込みユニット１０を備える。書き込み制御部２は、記憶素子１への書き込みを開始した後に、書き込み状態検知回路５から記憶素子１が書き込み状態であることを示す検知信号を受けた場合に、記憶素子１が書き込み状態であることが検知されてから一定期間の経過後に書き込み動作を停止する。【選択図】図１

Description

本開示は、半導体装置に関し、特に、電気的に１回限りの書き込みが行われる記憶素子への書き込みをするように構成された半導体装置に関するものである。

半導体の記憶素子は、それぞれの動作のための固有の値を記憶するために重要な素子である。半導体の記憶素子のうち、製品化後でも簡単に値を設定できるものとして、電気ヒューズが広く用いられ、使用されている。

例えば、特許文献１には、記憶素子としての電気ヒューズへの書き込みを制御する書き込み制御回路及び半導体装置が開示されている。具体的には、書き込み信号に応じてトランジスタをオンさせることで、電気ヒューズに電流を流し、その電流によって電気ヒューズが切断され、電気ヒューズ（記憶素子）が書き込み状態となる。

また、特許文献２には、特許文献１と同様に書き込み信号に応じて電気ヒューズの切断を行うものであるが、電気ヒューズを完全に切断するものではなく、書き込み状態を指定する信号によって複数の切断状態として異なる抵抗値の設定として記憶するものである。具体的に、特許文献２では、電気ヒューズの切断状況をモニタし、電気ヒューズが所望の抵抗値になる判定値で判定されると即時に切断状態を停止し、その抵抗を保持させるようにしている。すなわち、特許文献２では、複数の判定値のうちのある１つの判定値で判定し切断状態（書き込み状態）を即時停止させ、それぞれの切断状態の設定し多値を記憶しようとするものであり、本開示の技術のように完全に切断された状態を使用するものとは使用状況が異なるものである。

特開２０１２−１７４２８４号公報 米国特許第８２２３５７５号明細書

電気ヒューズの切断は、ヒューズに大電流を流すことによって行われ、例えばヒューズに電流を流すための書き込みドライバであるトランジスタをオンすることによって行われる。切断の状態は、ヒューズの加工出来栄えやヒューズに流す電流に影響する書き込みドライバの電流駆動能力やオンしている時間によって変動し、状態はばらつく。書き込みドライバがオンしている時間についていうと、短時間で切断できるものもあれば、長時間かかるものもある。仮にこの書き込みドライバがオンしている時間を固定設定すると、固定設定した時間では、あるヒューズでは十分な切断ができない場合が発生したり、短時間で切断されるヒューズに対しては長時間電界が印加されるため、一旦切断された電気ヒューズのメタル材料が移動することにより再接続されリークが発生するという課題がある。これらの切断時間は、電流や電圧の他に温度などの様々な要因により変化する。

引用文献１のような従来技術を用いて、トランジスタのオン時間を固定した時間で調整しても、安定した書き込み動作を実現するのが難しい場合があり、安定的な電気ヒューズの切断が阻害され、電気ヒューズの初期切断歩留まりの低下や信頼性の低下を招くおそれがある。

図１８は、特許文献１と同様の構成の場合の課題を説明するための図である。図１８において、８１は記憶素子であるヒューズ、８２は書き込み制御部であって、書き込み制御部８２は、８３の例えばトランジスタで構成された書き込みドライバと８４の書き込みドライバ制御部で構成されている。ヒューズ８１と書き込みドライバ８３はノード信号Ｎ８１で接続され、書き込みドライバ８３のトランジスタのゲートは書き込みドライバ制御部８４の出力ノード信号Ｎ８２が接続されており、書き込みドライバ制御部８４には外部からの制御信号ＣＴ８１が入力され制御される構成である。

図１８の構成では、時間Ｔ２１でヒューズ８１が切断され切断状態を判断した後にも、継続してヒューズ８１にストレス電圧が印加される。そうすると、一旦切断されたヒューズの例えばメタル部などが再接続される可能性がある（図１９の時間Ｔ８１）。このように再接続により、ヒューズ抵抗が不十分な切断状態の抵抗値になると、読み出し時に未切断と誤判定されるという課題を発生させることがある。また、一旦中間的な抵抗値になると、流れる電流値が小さくなり発熱も少なくなり、二度と切断できなくなるということにもなる。このように、初期切断歩留まりの低下を引き起こすほかに、実使用での長時間の高温での電圧印加などの信頼性試験で不良になる可能性も発生するという課題がある。

特許文献２は、本開示の技術のように完全に切断された状態を使用するものとは使用状況が異なるものであるが、電気ヒューズが所望の抵抗値になる判定値で判定されると即時に切断状態を停止し、その抵抗を保持させるようにするという構成が用いられている。特許文献２のFig.3では、ヒューズと書き込みドライバの構成は図１８の従来例と同じ構成である。しかしながらこの構成では２つの動作上の懸念がある。１つ目は、図１９の時間Ｔ２０で書き込みドライバ８３がオンし切断を開始したときに、ノード信号Ｎ８１の電位がアンダーシュートにより低くなり過ぎてヒューズが切断状態となったと誤判定する可能性があることである。２つ目は、時間Ｔ２１でヒューズが少し切断状態となったときにも、ノード信号Ｎ８１の電位がアンダーシュートを起こす。そのためノード信号Ｎ８１の電位がその安定状態よりも低くなり、未だヒューズが十分切断されていない場合でも、ヒューズが十分に切断されたと誤判断される場合が発生する。特許文献２の回路構成では、この誤判定された信号に基づいて、書き込みドライバ８３を即時停止させるため、ヒューズの切断状態は不十分なものとなるという課題がある。また、仮にこれを避けるためにアンダーシュートを見越して、判定値を低めに設定した回路構成とすると、アンダーシュートが発生しなかった場合には、いつまで経っても切断状態と判定できないという課題を発生する。いずれにしても、切断状態と判断してから即時に切断状態を即時停止させることは、正確な判定ができない場合があり、正しく完全な切断状態とすることができないという課題がある。

上記に鑑みて、本開示では、半導体装置において、電気的に１回限りの書き込みが行われる記憶素子への安定した書き込み動作を実現することを目的とする。

本開示の第１態様に係る半導体装置は、記憶素子書き込みユニット（１０）を含み、前記記憶素子書き込みユニット（１０）は、電気的に１回限りの書き込みが行われる記憶素子（１）と前記記憶素子（１）への書き込みを行う書き込み制御部（２）で構成され、前記書き込み制御部（２）は、書き込み制御信号（ＣＴ１）で制御され、書き込みドライバ（３）と書き込みドライバ制御部（４）と書き込み状態検知回路（５）で構成され、前記記憶素子（１）と前記書き込みドライバ（３）は、電源電圧源と接地電圧源との間に第１のノード信号（Ｎ１）を介して接続され、前記書き込みドライバ制御部（４）からの出力である第２のノード信号（N２）は、前記書き込みドライバ（３）に入力され、前記書き込み状態検知回路（５）からの検知信号として第３のノード信号（N３）が出力され、前記第３のノード信号（N３）は前記書き込みドライバ制御部（４）に入力され、前記書き込み状態検知回路（５）は、信号レベル検知回路（６）を含み、前記第１のノード信号（Ｎ１）が前記信号レベル検知回路（６）に入力され、第４のノード信号（Ｎ４）を出力し、前記第４のノード信号（Ｎ４）からの出力として前記第３のノード信号（Ｎ３）を出力する構成であって、前記記憶素子（１）への書き込みを開始した後に、前記記憶素子（１）の書き込み状態を検知する前記第１のノード信号（Ｎ１）が前記記憶素子（１）の切断状態を検知した場合に、検知されてから一定期間の経過後に前記記憶素子（１）への書き込み動作を停止することを特徴とする。

本開示において、「停止」とは、書き込み部制御により記憶素子への書き込み（切断）が開始されている場合に、その書き込みドライバを停止させることである。

本態様によると、記憶素子の切断状態を検知した後、一定期間の経過後に記憶素子への書き込み状態の停止を行うようにしているので、切断状態を安定した状態とすることが可能となり、高歩留まり、高信頼性を有する半導体装置を提供することができる。

本開示の第２態様に係る半導体装置は、上記第１態様の半導体装置において、前記書き込みドライバ制御部（４）または前記書き込み状態検知回路（５）の少なくとも一方に、前記一定期間を設定する遅延回路を有する、としてもよい。

本態様のように遅延回路を設けることで、より安定した書き込み状態とすることができる。

本開示の第３態様に係る半導体装置は、上記第１態様の半導体装置において、前記書き込み状態検知回路（５）は、前記記憶素子（１）への書き込みを指示する書き込み制御信号（ＣＴ１）と前記第１のノード信号（Ｎ１）に基づいて前記記憶素子（１）が前記書き込み状態であることを判定する第１の判定回路（６Ａ）と、前記第１の判定回路（６Ａ）からの判定出力であるノード信号に基づく信号と前記第１のノード信号（Ｎ１）に基づいて前記記憶素子（１）が前記書き込み状態であることを判定する第２の判定回路（６Ｂ）とを含む、としてもよい。

本態様によると、複数回判定する方式を採用し、第１のノード信号が安定した状態を判定することができ、より安定した書き込み状態を設定することができる。

本開示の第４態様に係る半導体装置は、上記第１態様の半導体装置において、前記信号レベル検知回路（６）は、少なくとも第１の信号電位と第２の信号電位の検知が可能な回路であって、前記第１の信号電位を検知した後に、前記一定期間の後に前記第２の信号電位を検知し、前記第２の信号電位の検知に基づいて、前記第３のノード信号（Ｎ３）を出力する、としてもよい。

本様態によると、一定期間の後に前記第２の信号電位を検知する構成としているため、安定した状態での第１のノード信号を検知することができ、より安定した書き込み状態とすることができるという効果がある。

本開示の第５態様に係る半導体装置は、上記第１態様の半導体装置において、前記書き込みドライバ（３）はトランジスタであって、このトランジスタのゲートをオン状態に駆動する前記書き込みドライバ制御部（４）の駆動能力は、前記書き込みドライバ（３）の駆動能力の１／１０以下である、としてもよい。

本態様によると、切断開始時の第１のノード信号のアンダーシュート等が低減されるため誤判定を起こしにくくなり、より安定した書き込み判定ができるようになる。

本開示の第６態様に係る半導体装置は、上記第１態様の半導体装置において、前記書き込みドライバ（３）は少なくとも第１のドライバおよび第２のドライバを含む構成であって、前記書き込みドライバ制御部（４）は、前記第１のドライバを駆動する第１のドライバ制御回路と、前記第２のドライバを駆動する第２のドライバ制御回路とを有し、前記第１のドライバ制御回路で駆動制御してから、一定遅延時間後に前記第２のドライバ制御回路で駆動制御する、としてもよい。

本態様によると、切断開始時の第１のノード信号のアンダーシュート等が低減されるため誤判定を起こしにくくなり、より安定した書き込み判定ができるようになる。

本開示の第７態様に係る半導体装置は、上記第１態様の半導体装置において、前記信号レベル検知回路（６）は、少なくとも第１の信号電位と第３の信号電位の検知が可能な回路であって、前記第１信号電位の検知は、前記記憶素子への書き込み状態を検知するものであって、前記第３の信号電位の検知は、読み出し時の判定を検知する、としてもよい。

本態様によると、ヒューズの切断状態を判定する回路の共通化により回路面積を縮小することができる構成とすることができる。

本開示の第８態様に係る半導体装置は、上記第１態様の半導体装置において、複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）を有し、前記書き込みを指示する書き込み制御信号（ＣＴ１）と前記ラッチ回路（８）の情報に基づいて、各記憶素子書き込みユニット（１０）が書き込み動作を行う、としてもよい。

本態様によると、１つのユニットのみに書き込みを行うという情報をラッチし、他は書き込みを行わないという情報をラッチするようにし、１ブロック毎に書き込みを行うようにしている。これにより、記憶素子への書き込みに必要な電流を確実に確保し、安定してヒューズを切断することができる。

本開示の第９態様に係る半導体装置は、上記第８態様の半導体装置において、複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）を有し、前記各記憶素子書き込みユニット（１０）の前記各ユニットの第４のノード信号（Ｎ４）または前記各ユニットの第３のノード信号（Ｎ３）の各出力の論理和または論理積を出力する回路を前記全体制御回路（２０２）内に有する、としてもよい。

本開示の第１０態様に係る半導体装置は、上記第８態様の半導体装置において、複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）と、自ユニットの前記第４のノード信号（Ｎ４）または自ユニットの前記第３のノード信号（Ｎ３）と、前段ユニットの前記第４のノード信号（Ｎ４）または前段ユニットの前記第３のノード信号（Ｎ３）との論理和または論理積を出力する回路を有し、最終段ユニットの前記第４のノード信号（Ｎ４）または前段ユニットの前記第３のノード信号（Ｎ３）との論理和または論理積の出力信号が、前記全体制御回路（２０２）に入力される、としてもよい。

本様態によると、順次ユニット毎に論路処理がなされるため、ユニット数を増やしても、配線数などが増えることもなく構成でき、配線領域のためのレイアウトなどによる面積も大きくならないという効果がある。

また、上記２態様によると、記憶素子書き込みユニットの一部の構成を共通化しており、回路面積およびレイアウト面積を縮小することができる。

本態様のように、記憶素子の切断状態を検知した後、一定期間の経過後に記憶素子への書き込み状態の停止を行うことにより、切断状態を安定した状態とすることが可能となり、高歩留まり、高信頼性を有する半導体装置を提供することができる。

第１実施形態の記憶素子書き込みユニットの回路図 第１実施形態の記憶素子書き込みユニットの動作タイミングを示す図 信号レベル検出回路の一例を示す回路図 遅延回路の一例を示す回路図 第２実施形態の書き込み状態検知回路の構成例を示す図 第３実施形態の信号レベル検出回路の他の構成例を示す回路図 図６の動作タイミングを示す図 第４実施形態の書き込み制御部の回路図 図８の動作タイミングを示す図 第５実施形態の書き込み制御部の回路図 第６実施形態の半導体装置の構成を示す回路図 第７実施形態の半導体装置の構成を示す回路図 第８実施形態の半導体装置の構成を示す回路図 第９実施形態の半導体装置の構成を示す回路図 第１０実施形態の読み出し回路を含む半導体装置の構成を示す回路図 第１１実施形態の読み出し回路を含む半導体装置の構成を示す回路図 第１１実施形態の書き込み状態検知回路および読み出し回路の構成例を示す図 従来技術の課題を説明するための回路図 図１８の比較例の動作タイミングを示す図

以下、本開示の実施形態について図面を参照しながら説明する。なお、本開示の技術内容は、これら実施形態に限定されるものではなく、また、効果を奏する範囲を逸脱しない範囲において、適宜、変更したり、各実施形態を組み合わせたりすることが可能である。

（第１実施形態）
図１は、本開示の第１実施形態の記憶素子書き込みユニット１０を示す回路構成図、図２は、記憶素子書き込みユニット１０の動作タイミングを示す図である。図３および図４は、図１に含まれる書き込み状態検知回路内の信号レベル検知回路と遅延回路の実施形態の一例である。

図１および図２を参照しながら、本実施形態の回路構成と動作について簡単に説明する。本実施形態の記憶素子書き込みユニット１０は、記憶素子１と、書き込み制御部２とを備え、書き込み制御信号ＣＴ１により制御される。書き込み制御部２は、書き込みドライバ３、書き込みドライバ３を制御する書き込みドライバ制御部４、書き込み状態検知回路５を備える。記憶素子１は例えばヒューズ素子、書き込みドライバ３はＮチャネル型ＭＯＳトランジスタであって、電源電圧源と接地電圧源との間に第１のノード信号Ｎ１を介して接続されている。書き込み状態検知回路５に、記憶素子１が切断されたかどうかを示す第１のノード信号Ｎ１が入力され、検知信号として第３のノード信号Ｎ３を出力される。書き込みドライバ制御部４に、第３のノード信号Ｎ３が入力され第２のノード信号Ｎ２を出力される。第２のノード信号Ｎ２は、書き込みドライバ３のトランジスタのゲートに入力される構成である。書き込み状態検知回路５は、信号レベル検知回路６と遅延回路７で構成され第４の信号ノードＮ４を介して接続されている。

動作については、まず、時間Ｔ１０で書き込み制御信号ＣＴ１を論理レベルＨとすることによって、書き込み動作の開始を指示する。時間Ｔ２０で第２のノード信号Ｎ２が論理レベルＨとなり、書き込みドライバ３がオンし記憶素子１の切断が開始される。すると、第１のノード信号Ｎ１はＨレベルから低下する。このときアンダーシュートが発生し、しばらくすると安定した電位となる。次にこの状態が続くと時間Ｔ２１でヒューズが切断され第１のノード信号の電位はさらに低くなる。このときにもアンダーシュートが発生する。この時間Ｔ２１での状態を書き込み状態検知回路５内の信号レベル検知回路６が第４のノード信号Ｎ４として検知し、遅延回路７の一定の遅延時間を介して時間Ｔ３０で第３のノード信号Ｎ３としてＬレベルからＨレベルになる。書き込みドライバ制御部４は、この第３のノード信号Ｎ３に基づいて、第２のノード信号Ｎ２が切断完了信号として論理レベルＬとなり、書き込みドライバ３がオフし記憶素子１の切断が停止される。ちなみに、この動作時のヒューズ部の温度は、切断開始時より上昇し、ヒューズが切断された時から電流が減少するため徐々に下がる。

本実施形態では、時間Ｔ２１で第１のノード信号をモニタし切断状態と判断してから一定期間後に切断を停止することが特徴である。Ｔ２１で第１のノード信号の電位がさらに低くなるときにもアンダーシュートが発生するものであって、まだ十分な切断状態とはなっていない段階で判定することになる。この不十分な切断状態から十分な切断状態にするために遅延回路７で遅延した信号に基づいて切断を停止している。

これにより、不十分な切断状態もなく、過剰な切断状態によるリークなどもなく、初期の切断状態はもちろんのこと、読み出し動作などの信頼性試験などでも安定した切断状態を確保でき正しい判定することができるものである。特に書き込み制御時の電圧や温度によって切断状態はばらつくが、本回路方式を用いることによって安定した切断状態とすることができるという効果がある。

ちなみに、書き込み制御信号ＣＴ１を論理レベルＨとしたときに、記憶素子１の切断の開始を指示され、その後、論理レベルＬにしても、上記で十分な切断状態が完了するまで切断が継続するように制御される回路構成が好ましく、書き込みドライバ制御部４はそのように回路を構成している。

図１の回路図のうち、図３に信号レベル検知回路６の回路例、図４に遅延回路７の回路例を示し、簡単に説明する。

図３に示す信号レベル検出回路６では、制御信号ＣＴ１が論理レベルＨとなると、ヒューズの切断状態を示す第１のノード信号Ｎ１を受け付ける構成である。第１のノード信号Ｎ１が、所定のある閾値（例えば、図２のＶｔ１）より低くなると出力信号ノードＮ４は論理レベルＨとなるとともに、第１のノード信号Ｎ１の閾値は所定のある閾値より高くなるヒステリシス特性をもった回路構成である。これは、第１のノード信号がアンダーシュートした後、次に最終の安定値よりも少し高くなったとしてもこれを誤検知しないようにするために入力閾値にヒステリシス特性を持たせた構成としたものである。これにより、一旦論理レベルＨとなった第１のノード信号は、そのレベルを安定して維持でき安定動作ができるという効果がある。

図４は、上記で検知したノード信号Ｎ４が論理レベルＨとなるタイミングに対して、立ち上がりエッジを遅延させる回路である。本実施例では４段の否定回路による遅延を設けた構成である。この遅延時間は、ヒューズの特性に応じて適宜設定できるもので、例えば数十ナノ〜数百ナノ秒の設定などにできる。

書き込みドライバ制御部４は、具体的な回路例の図示は省略するが、外部からの書き込み制御信号ＣＴ１と、遅延回路７の第３のノード信号Ｎ３を受け、それらに基づいて書き込みドライバ３をオンオフ制御する第２のノード信号Ｎ２を出力する。

具体的には、書き込み制御信号ＣＴ１が論理レベルＨとなると書き込みドライバ制御部４は、ノード信号Ｎ２をＨレベルとして、書き込みドライバ３をオン制御して、ヒューズに切断用の電流が流れるようにする。そして、ヒューズへの書き込み（切断）を開始した後に、書き込み状態検知回路５の中の信号レベル検知回路６で切断状態を検知すると、書き込み制御信号ＣＴ１の状態にかかわらず、一定期間の経過後に書き込みドライバ３をオフ制御し、ヒューズに流れる電流を停止させる、すなわちヒューズへの書き込み動作を停止させるように構成されている。ちなみに、本実施例では、ヒューズ素子は、高抵抗のポリシリコンとその上に形成された低抵抗のポリサイドで構成することができる。ヒューズへの書き込み（切断）では、上記の低抵抗のポリサイドを切断することによりポリシリコン部の高抵抗とすることができる。この状態のことを記憶素子であるヒューズが切断されるという。

なお、本実施例では図１のように遅延回路７は、書き込み状態検知回路５の中に設けているが、書き込みドライバ制御部４の中に設けることも可能である。

（第２実施形態）
図５は、第２実施形態として、書き込み状態検知回路５の他の実施例を示す図である。書き込み状態検知回路５以外の構成は、例えば図１と同様である。

図５の書き込み状態検知回路では、信号レベル検知回路６Ａの後段に遅延回路７、その後段に信号レベル検知回路６Ｂで構成したものである。

このように、２つの信号レベル検知回路６Ａ，６Ｂを設ける、すなわち、遅延をもたせて複数回（図５では２回）判定する方式を採用することによって、ヒューズに安定した切断状態を設定できる。具体的には、前段の信号レベル検知回路６Ａにより、おおよその切断状態を判断し、後段の信号レベル検知回路６Ｂが、一定の期間の遅延後の安定した状態で切断の判定を行うことができ、安定した切断が実現される。

なお、信号レベル検知回路６Ａと信号レベル検知回路６Ｂとは、両方ともに図３に示したような回路構成であってもよいし、互いに異なる回路構成であってもよい。例えば、信号レベル検知回路６Ｂの判定レベルの電位を、信号レベル検知回路６Ａの判定レベルの電位より少し高くしてもよい。判定レベルの電位を少し高くする具体的な方法として、例えば、図３の構成において、ＶＤＤに対して直列に接続された３個のＰチャネル型トランジスタを、１個減らして、２個にする方法が例示される。

このように、信号レベル検知回路６Ｂの判定レベルの電位を信号レベル検知回路６Ａよりも少し高くすることで、第１のノード信号Ｎ１にアンダーシュートやリンギングがあるような場合においても、さらに安定状態を基にした判定レベルの設定ができるようになる。これにより、不必要に切断状態の時間が長くなりすぎることも防止でき、ヒューズの切断状態を正確に判定することができる。

以上のように、本実施形態においても、ヒューズが確実に切断され、かつ、再接続状態のない安定した切断が実現できる。すなわち、ヒューズへの安定した書き込みが実現できる。したがって、半導体装置の初期の切断歩留まりを向上させることができ、高信頼性を得ることができるという効果がある。

（第３実施形態）
図６は、第３実施形態として、信号レベル検知回路６Ｃの他の実施例を示す図である。なお、信号レベル検知回路６Ｃ以外の構成は、図１と同様でもよい。図７は、信号レベル検知回路６Ｃを用いた実施形態の動作タイミングを示している。

前述のとおり、図３の信号レベル検知回路６は、第１のノード信号Ｎ１の電位を判定する際に、その検知レベルにヒステリシス特性を持つように構成されているが、図６の信号レベル検知回路６Ｃは、このヒステリシスを持たすまでの時間を一定時間Ｔｄ１（ノード信号Ｎ５からノード信号Ｎ６の遅延を含む遅延）またはＴｄ２だけ遅らせたものである。具体的には、時間Ｔ２１で切断状態を検知すると一定時間（Ｔｄ１）後の時間Ｔ２３で切断完了信号を出力し、検知レベルも高く変更するものである。ただし、時間Ｔ２３までは検知レベルは変更されないため、第１のノード信号Ｎ１の電位がこの検知レベルより高くなった場合は、切断完了信号は出力されない。この状態で切断状態が続き第１のノード信号Ｎ１の電位が検知レベルより低くなった場合（Ｔ２５）、Ｔ２５から一定時間（Ｔｄ１）後の時間Ｔ２７で第４のノード信号Ｎ４が出力され、検知レベルも高く変更される。本実施形態では、第１のノード信号Ｎ１のアンダーシュートやリンギングによるノイズをキャンセルするとともに一定時間後に切断完了信号を出力するという回路構成で、アンダーシュートやリンギングによる誤判定をなくすことができるものである。

（第４実施形態）
図８は、第４実施形態として、書き込みドライバ制御部４Ａの他の実施例を示す図である。なお、書き込みドライバ制御部４Ａ以外の構成は、図１と同様の構成でよい。

図８の書き込みドライバ制御部４Ａは、書き込みドライバ３のゲート電圧の駆動をゆっくりと行うように構成されている。本回路では、第１のノード信号Ｎ１の立ち上がりを緩やかにし、書き込みドライバ３がオンされるまでの遷移時間が長く確保されるようにしている。これにより、図９に示すように、ヒューズの切断開始時の第１のノード信号Ｎ１の急峻な立下りを抑制することができる。

本回路により、第１のノード信号Ｎ１の電位のアンダーシュートによる誤判定を防止することが可能となり、より安定した判定を行うことができるという効果がある。

（第５実施形態）
図１０は、第５実施形態として、書き込みドライバ制御部４Ｂの他の実施例を示す図である。なお、書き込みドライバ制御部４Ｂ以外の構成は、図１と同様の構成でよい。

本実施形態では、具体的な図示は省略するが、複数の書き込みドライバ３を並列に設け、最初に、例えば、そのうちの１つを駆動し駆動能力を低くし、しばらくしてから他の書き込みドライバ３を駆動し、駆動能力をあげるというものである。そして、この複数の書き込みドライバ３（ここでは２個）のドライバを駆動する書き込みドライバ制御部４Ｂの回路例を示したものが図１０である。図１０の書き込みドライバ制御部４Ｂでは、最初にノード信号Ｎ２Ａが駆動され、その後ノード信号Ｎ２Ｂが駆動されるように構成されている。

本回路により、第１のノード信号Ｎ１の電位のアンダーシュートによる誤判定を防止することが可能となり、より安定した判定を行うことができるという効果がある。

（第６実施形態）
図１１は、第６実施形態として、第１実施形態のヒューズへの書き込みを行う記憶素子書き込みユニットを複数個（例えば、8個）並列に設けて構成したものである。１００〜１０７は、記憶素子書き込みユニットを示している。本実施形態では、ヒューズの切断に大きな電流が必要なため、１ブロック毎に書き込み切断を行う構成としている。

各記憶素子書き込みユニット１００〜１０７内には、それぞれの記憶素子の切断を行うか行わないかを示す情報を保有するラッチ回路８を設けている。本実施形態では、記憶素子１であるヒューズを切断するときに必要な消費電流を考慮し、１つのユニットのみに切断を行うという情報をラッチし、他は切断を行わないという情報をラッチするようにし、１ブロック毎に書き込み切断を行うようにしている。このようにすることにより、ヒューズ切断に必要な電流を確実に確保し、安定してヒューズを切断することができる。電流が大きくなりすぎると、電源電圧源の電位低下などを招きひいてはヒューズに流れる電流が少なくなり安定した切断が行いにくくなるため、これを防止している。

さらに、８個の記憶素子書き込みユニット１００〜１０７の全体を制御する制御回路２０２を設けている。制御回路２０２は、アドレスデコード回路２０１を含み、ＢＩＴ＿ＳＥＬという信号に基づいて、各記憶素子書き込みユニット１００〜１０７のそれぞれが持つラッチ回路８にヒューズの切断を行うか行わないかの情報を伝える回路である。ＢＩＴ＿ＳＥＬ信号は、ここでは１つの信号名の記載であるが、複数本の入力信号から所望の１つのブロックを選択するものである。具体的には例えば３本のＢＩＴ＿ＳＥＬ信号からデコードした８本の信号が各記憶素子書き込みユニット１００〜１０７に送られる。また、制御回路２０２には、外部入力制御信号ＣＴ０を入力とし、書き込み制御信号ＣＴ１を出力する書き込み制御信号生成回路１４０を備えている。外部入力制御信号ＣＴ０は、書き込み制御信号ＣＴ１と同様の信号であって、第１実施形態でも記載したように、記憶素子１の切断の開始を指示する信号である。具体的には、外部入力制御信号ＣＴ０を論理レベルＨとしたときに、書き込み制御信号ＣＴ１を介して、各記憶素子の切断の開始を指示され、その後、次回の書き込み動作に備えて論理レベルＬにしても、上記で十分な切断状態が完了するまで切断が継続するように制御されように各ユニットでの書き込みドライバ制御部で制御される。

なお、本実施形態では、８個のそれぞれの記憶素子書き込みユニット１００〜１０７での共通回路の一部を、全体を制御する制御回路２０２を設けた構成とはしていないが、共通化することにより、回路面積およびレイアウト面積を縮小することが可能である。

以下に記載する実施形態７〜９では、記憶素子書き込みユニット１００〜１０７の一部の構成を共通化し、回路面積およびレイアウト面積を縮小したものを示す。

（第７実施形態）
図１２に示すように、第７実施形態は、第６実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット１１０〜１１７を８個とし、それら全体を制御回路２０２で制御する構成としたものである。アドレスデコード回路２０１は、実施形態６と同様、ＢＩＴ＿ＳＥＬという信号に基づいて、各記憶素子書き込みユニット１００〜１０７のそれぞれが持つラッチ回路にヒューズの切断を行うか行わないかの情報を伝える回路である。

実施形態６との大きな違いは、実施形態６では、各記憶素子書き込みユニット１００〜１０７のノードＮ３０〜N３７は、それぞれ直接、それぞれの書き込みドライバ制御部４に入力されていたが、制御回路２０２に設けた制御回路１９０に入力されて点である。制御回路１９０では、論理和を含む処理を施したノード信号Ｎ２０が、書き込み制御信号生成回路１４０に入力される構成である。つまり、実施形態６では書き込み制御信号ＣＴ１は、書き込み制御信号として開始を伝達する信号であったが、本実施形態では、信号の立ち上がりエッジで開始を伝達すると共に、信号の立ち下がりエッジで切断状態の停止を伝達する機能も有することになる。

本構成とすることにより、仮に２つのユニットで切断状態としている場合などでは、その両方が切断状態となったところで切断状態の停止を行うなどの動作を行うことが可能で、全体を制御する制御回路２０２で全体の制御を行うことが可能となり、状況の管理などを行いやすくなるという利点がある。

（第８実施形態）
図１３に示すように、第８実施形態は、第７実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット１２０〜１２７を８個とし、それら全体を制御回路２０２で制御する構成としたものである。アドレスデコード回路２０１は、前記と同様、ＢＩＴ＿ＳＥＬという信号に基づいて、各記憶素子書き込みユニット１２０〜１２７のそれぞれが持つラッチ回路８にヒューズの切断を行うか行わないかの情報を伝える回路である。

実施形態７との大きな違いは、実施形態７では、各記憶素子書き込みユニット１１０〜１１７に遅延回路７を有し、その出力ノード信号Ｎ３０〜N３７を、それぞれ直接、それぞれの書き込みドライバ制御部４に入力していた。これに対し、本実施形態では、各記憶素子書き込みユニット１２０〜１２７には遅延回路を設けずに、それぞれ信号レベル検知回路６からの出力信号であるノード信号Ｎ４０〜N４７を制御回路２０２に設けた制御回路１７０に入力している。制御回路１７０では、論理和を含む処理を施したノード信号Ｎ２１が、書き込み制御信号生成回路１４０に書き込み状態を停止するために信号として入力される構成である。また、遅延回路７に相当する遅延回路は、制御回路１７０または書き込み制御信号生成回路１４０に共通化して設けることとする。つまり、各記憶素子書き込みユニットに配置されていた遅延回路７が、制御回路１７０または書き込み制御信号生成回路１４０内に1つ設けるだけで良いことになる。特に遅延回路はレイアウト面積を多く必要とため、共通化することでレイアウト面積を削減できるという効果がある。また、遅延回路の遅延時間を一箇所で設定できるため、どの記憶素子書き込みユニットに対しても遅延時間を同じもので設定することができるという利点もある。また、この遅延時間を調整したい場合にも、１つの遅延回路だけを調整するだけでよく、対応も簡単となるという効果がある。

（第９実施形態）
図１４に示すように、第９実施形態は、第８実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット１３０〜１３７を８個とし、それら全体を制御回路２０２で制御する構成としたものである。アドレスデコード回路２０１は、前記と同様、ＢＩＴ＿ＳＥＬという信号に基づいて、各記憶素子書き込みユニット１３０〜１３７のそれぞれが持つラッチ回路８にヒューズの切断を行うか行わないかの情報を伝える回路である。

第８実施形態では、各記憶素子書き込みユニット１２０〜１２７のノード信号Ｎ４０〜Ｎ４７を、制御回路２０２の制御回路１７０に入力する構成であった。これに対し、本実施形態では、それぞれの記憶素子書き込みユニット１３０〜１３７において、自ユニットのノード信号Ｎ４と、前段の記憶素子書き込みユニット１０の第４のノード信号Ｎ４との論理和をとって、次段の記憶素子書き込みユニット１０に送信する回路構成としている。

具体的には、初段の記憶素子書き込みユニット１３０では、ＶＤＤ信号と第４のノード信号Ｎ４との論理和をとる回路９からの信号を出力し、その信号を次段の記憶素子書き込みユニット１３１に入力している。記憶素子書き込みユニット１３１では、前段の記憶素子書き込みユニット１３０の回路９からの出力信号と、自ユニット１３１のノード信号Ｎ４との論理和をとる回路９からの信号を出力し、その信号を次段の記憶素子書き込みユニット１３２に入力している。そして、順次これを繰り替えし、最終段の記憶素子書き込みユニット１３７では、前段の記憶素子書き込みユニット１３６の回路９（図示省略）からの出力信号と、自ユニット１３７のノード信号Ｎ４との論理和をとる回路９からの信号を出力し、その信号を制御回路２０２の制御回路１７０に入力している。制御回路１７０では、それぞれの記憶素子書き込みユニット１０の遅延回路７で行っていた遅延処理を施し、ノード信号Ｎ２２を介して、その出力信号を書き込み制御信号生成回路１４０に入力するものである。なお、書き込み制御信号生成回路１４０は、制御信号CT１に書き込み制御部を停止する情報を提供するものである。

本実施形態の回路構成とすることによって、第８実施形態において、各記憶素子書き込みユニット１３０〜１３７から出力される第４のノード信号Ｎ４の８本の信号を制御回路２０２に送信する必要はなく、各記憶素子書き込みユニット１０間で論理和をとった１本の信号だけを制御回路２０２に入力することができるので、８本の信号線数を１本にすることができる。ここでは記憶素子書き込みユニット１３０〜１３７が８ブロックの例を示しているが、この方式によるとこのブロック数を多くしても信号線を増やすことなく構成することができるという効果と、信号配線数を削減できレイアウト面積も縮小できるという効果がある。

（第１０実施形態）
本実施形態は、実施形態１に対して図１５に示すように、ヒューズの読み出し回路１５を設け、リードデータＲＤを出力するものである。なお、読み出し回路１５の詳細は図示していないが、例えば、比較基準電位と、第１のノード信号Ｎ１の電位とを比較するものであってもよいし、第１のノード信号Ｎ１の電位レベルを検知する回路構成（例えば、信号レベル検出回路６のような回路構成）であってもよい。また、読み出し時に第１のノード信号Ｎ１を引き落とすドライバは、切断されていないヒューズが大電流によって切断されないように書き込み時より駆動能力の低いドライバで駆動する必要がある。例えば、ドライバのトランジスタのゲート電圧を低く設定することでも実現できるが、本実施形態では、書き込みドライバ３とは別の駆動能力の小さい読み出しドライバ３Ｃを準備し、これを使用する実施例としている。

なお、本実施形態では、ヒューズの読み出し回路１５を、書き込み制御部２とは別に設ける構成としているが、以下の第１１実施形態のように読み出し回路１５と書き込み制御部２とを一体的に構成してもよい。

（第１１実施形態）
本実施形態では、図１６に示すように、ヒューズの読み出しをするために、信号レベル検知回路６の一部を共有して使用するものである。具体的な例としては、図１７の信号レベル検出回路６Ｄのように、セレクタ信号ＲＤ＿ＳＥＬにより読み出し時に第１のノード信号Ｎ１の電位判定レベルを変更して使用する。

本実施形態のようにすることで、読出し回路を専用で設ける必要がなく、書き込み時に使用の信号レベル検出回路６の一部を共有することができるため、回路およびレイアウト面積を削減することが可能となるという効果がある。

本開示の技術は、記憶素子への安定した書き込み動作を実現することができるので有用である。

１ 記憶素子
２ 書き込み制御部
３ 書き込みドライバ
４ 書き込みドライバ制御部
５ 書き込み状態検知回路
６ 信号レベル検知回路
７ 遅延回路
８ 自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路
９ 自ユニットの書き込み状態検知回路からの検知信号と前段の書き込み状態検知回路からの検知信号の論理和または論理積を出力する回路
１０、１００〜１３７ 記憶素子書き込みユニット
１４０ 書き込み制御信号生成回路
１７０ 制御回路
１９０ 制御回路
２０１ アドレスデコード回路
２０２ 複数の記憶素子書き込みユニット全体を制御する制御回路
Ｎ１ 第１のノード信号
Ｎ２ 第２のノード信号
Ｎ３ 第３のノード信号
Ｎ４ 第４のノード信号
Ｎ５ 第５のノード信号
ＣＴ０ 全体の書き込み制御信号
ＣＴ１ 書き込み制御信号
ＶＳＳ 接地電圧源
ＶＤＤ 電源電圧源
３Ｃ 読み出しドライバ
１５ 読み出し回路

Claims (10)

1. 記憶素子書き込みユニット（１０）を含む半導体装置であって、
   前記記憶素子書き込みユニット（１０）は、電気的に１回限りの書き込みが行われる記憶素子（１）と前記記憶素子（１）への書き込みを行う書き込み制御部（２）で構成され、
   前記書き込み制御部（２）は、書き込み制御信号（ＣＴ１）で制御され、書き込みドライバ（３）と書き込みドライバ制御部（４）と書き込み状態検知回路（５）で構成され、
   前記記憶素子（１）と前記書き込みドライバ（３）は、電源電圧源と接地電圧源との間に第１のノード信号（Ｎ１）を介して接続され、
   前記書き込みドライバ制御部（４）からの出力である第２のノード信号（N２）は、前記書き込みドライバ（３）に入力され、
   前記書き込み状態検知回路（５）からの検知信号として第３のノード信号（N３）が出力され、前記第３のノード信号（N３）は前記書き込みドライバ制御部（４）に入力され、
   前記書き込み状態検知回路（５）は、信号レベル検知回路（６）を含み、前記第１のノード信号（Ｎ１）が前記信号レベル検知回路（６）に入力され、第４のノード信号（Ｎ４）を出力し、前記第４のノード信号（Ｎ４）からの出力として前記第３のノード信号（Ｎ３）を出力する構成であって、
   前記記憶素子（１）への書き込みを開始した後に、前記記憶素子（１）の書き込み状態を検知する前記第１のノード信号（Ｎ１）が前記記憶素子（１）の切断状態を検知した場合に、検知されてから一定期間の経過後に前記記憶素子（１）への書き込み動作を停止することを特徴とする半導体装置。
2. 前記書き込みドライバ制御部（４）または前記書き込み状態検知回路（５）の少なくとも一方に、前記一定期間を設定する遅延回路を有する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記書き込み状態検知回路（５）は、前記記憶素子（１）への書き込みを指示する書き込み制御信号（ＣＴ１）と前記第１のノード信号（Ｎ１）に基づいて前記記憶素子（１）が前記書き込み状態であることを判定する第１の判定回路（６Ａ）と、前記第１の判定回路（６Ａ）からの判定出力であるノード信号に基づく信号と前記第１のノード信号（Ｎ１）に基づいて前記記憶素子（１）が前記書き込み状態であることを判定する第２の判定回路（６Ｂ）とを含む、ことを特徴とする請求項１に記載の半導体装置。
4. 前記信号レベル検知回路（６）は、少なくとも第１の信号電位と第２の信号電位の検知が可能な回路であって、前記第１の信号電位を検知した後に、前記一定期間の後に前記第２の信号電位を検知し、前記第２の信号電位の検知に基づいて、前記第３のノード信号（Ｎ３）を出力することを特徴とする請求項１に記載の半導体装置。
5. 前記書き込みドライバ（３）はトランジスタであって、このトランジスタのゲートをオン状態に駆動する前記書き込みドライバ制御部（４）の駆動能力は、前記書き込みドライバ（３）の駆動能力の１／１０以下である、ことを特徴とする請求項１に記載の半導体装置。
6. 前記書き込みドライバ（３）は少なくとも第１のドライバおよび第２のドライバを含む構成であって、
   前記書き込みドライバ制御部（４）は、前記第１のドライバを駆動する第１のドライバ制御回路と、前記第２のドライバを駆動する第２のドライバ制御回路とを有し、前記第１のドライバ制御回路で駆動制御してから、一定遅延時間後に前記第２のドライバ制御回路で駆動制御することを特徴とする請求項１に記載の半導体装置。
7. 前記信号レベル検知回路（６）は、少なくとも第１の信号電位と第３の信号電位の検知が可能な回路であって、前記第１の信号電位の検知は、前記記憶素子への書き込み状態を検知するものであって、前記第３の信号電位の検知は、読み出し時の判定を検知するものであることを特徴とする請求項１に記載の半導体装置。
8. 複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、
   前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）を有し、
   前記書き込みを指示する書き込み制御信号（ＣＴ１）と前記ラッチ回路（８）の情報に基づいて、各記憶素子書き込みユニット（１０）が書き込み動作を行うことを特徴とする請求項１に記載の半導体装置。
9. 複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、
   前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）を有し、
   前記各記憶素子書き込みユニット（１０）の前記各ユニットの第４のノード信号（Ｎ４）または前記各ユニットの第３のノード信号（Ｎ３）の各出力の論理和または論理積を出力する回路を前記全体制御回路（２０２）内に有することを特徴とする請求項８に記載の半導体装置。
10. 複数個の前記記憶素子書き込みユニット（１０）と、これらを制御する全体制御回路（２０２）を有し、
    前記各記憶素子書き込みユニット（１０）は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路（８）と、
    自ユニットの前記第４のノード信号（Ｎ４）または自ユニットの前記第３のノード信号（Ｎ３）と、前段ユニットの前記第４のノード信号（Ｎ４）または前段ユニットの前記第３のノード信号（Ｎ３）との論理和または論理積を出力する回路を有し、
    最終段ユニットの前記第４のノード信号（Ｎ４）または前段ユニットの前記第３のノード信号（Ｎ３）との論理和または論理積の出力信号が、前記全体制御回路（２０２）に入力される構成を特徴とする請求項８に記載の半導体装置。

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