JP2020155193A - 半導体装置 - Google Patents
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Abstract
Description
図1は、本開示の第1実施形態の記憶素子書き込みユニット10を示す回路構成図、図2は、記憶素子書き込みユニット10の動作タイミングを示す図である。図3および図4は、図1に含まれる書き込み状態検知回路内の信号レベル検知回路と遅延回路の実施形態の一例である。
図5は、第2実施形態として、書き込み状態検知回路5の他の実施例を示す図である。書き込み状態検知回路5以外の構成は、例えば図1と同様である。
図6は、第3実施形態として、信号レベル検知回路6Cの他の実施例を示す図である。なお、信号レベル検知回路6C以外の構成は、図1と同様でもよい。図7は、信号レベル検知回路6Cを用いた実施形態の動作タイミングを示している。
図8は、第4実施形態として、書き込みドライバ制御部4Aの他の実施例を示す図である。なお、書き込みドライバ制御部4A以外の構成は、図1と同様の構成でよい。
図10は、第5実施形態として、書き込みドライバ制御部4Bの他の実施例を示す図である。なお、書き込みドライバ制御部4B以外の構成は、図1と同様の構成でよい。
図11は、第6実施形態として、第1実施形態のヒューズへの書き込みを行う記憶素子書き込みユニットを複数個(例えば、8個)並列に設けて構成したものである。100〜107は、記憶素子書き込みユニットを示している。本実施形態では、ヒューズの切断に大きな電流が必要なため、1ブロック毎に書き込み切断を行う構成としている。
図12に示すように、第7実施形態は、第6実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット110〜117を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、実施形態6と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット100〜107のそれぞれが持つラッチ回路にヒューズの切断を行うか行わないかの情報を伝える回路である。
図13に示すように、第8実施形態は、第7実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット120〜127を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、前記と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット120〜127のそれぞれが持つラッチ回路8にヒューズの切断を行うか行わないかの情報を伝える回路である。
図14に示すように、第9実施形態は、第8実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット130〜137を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、前記と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット130〜137のそれぞれが持つラッチ回路8にヒューズの切断を行うか行わないかの情報を伝える回路である。
本実施形態は、実施形態1に対して図15に示すように、ヒューズの読み出し回路15を設け、リードデータRDを出力するものである。なお、読み出し回路15の詳細は図示していないが、例えば、比較基準電位と、第1のノード信号N1の電位とを比較するものであってもよいし、第1のノード信号N1の電位レベルを検知する回路構成(例えば、信号レベル検出回路6のような回路構成)であってもよい。また、読み出し時に第1のノード信号N1を引き落とすドライバは、切断されていないヒューズが大電流によって切断されないように書き込み時より駆動能力の低いドライバで駆動する必要がある。例えば、ドライバのトランジスタのゲート電圧を低く設定することでも実現できるが、本実施形態では、書き込みドライバ3とは別の駆動能力の小さい読み出しドライバ3Cを準備し、これを使用する実施例としている。
本実施形態では、図16に示すように、ヒューズの読み出しをするために、信号レベル検知回路6の一部を共有して使用するものである。具体的な例としては、図17の信号レベル検出回路6Dのように、セレクタ信号RD_SELにより読み出し時に第1のノード信号N1の電位判定レベルを変更して使用する。
2 書き込み制御部
3 書き込みドライバ
4 書き込みドライバ制御部
5 書き込み状態検知回路
6 信号レベル検知回路
7 遅延回路
8 自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路
9 自ユニットの書き込み状態検知回路からの検知信号と前段の書き込み状態検知回路からの検知信号の論理和または論理積を出力する回路
10、100〜137 記憶素子書き込みユニット
140 書き込み制御信号生成回路
170 制御回路
190 制御回路
201 アドレスデコード回路
202 複数の記憶素子書き込みユニット全体を制御する制御回路
N1 第1のノード信号
N2 第2のノード信号
N3 第3のノード信号
N4 第4のノード信号
N5 第5のノード信号
CT0 全体の書き込み制御信号
CT1 書き込み制御信号
VSS 接地電圧源
VDD 電源電圧源
3C 読み出しドライバ
15 読み出し回路
Claims (10)
- 記憶素子書き込みユニット(10)を含む半導体装置であって、
前記記憶素子書き込みユニット(10)は、電気的に1回限りの書き込みが行われる記憶素子(1)と前記記憶素子(1)への書き込みを行う書き込み制御部(2)で構成され、
前記書き込み制御部(2)は、書き込み制御信号(CT1)で制御され、書き込みドライバ(3)と書き込みドライバ制御部(4)と書き込み状態検知回路(5)で構成され、
前記記憶素子(1)と前記書き込みドライバ(3)は、電源電圧源と接地電圧源との間に第1のノード信号(N1)を介して接続され、
前記書き込みドライバ制御部(4)からの出力である第2のノード信号(N2)は、前記書き込みドライバ(3)に入力され、
前記書き込み状態検知回路(5)からの検知信号として第3のノード信号(N3)が出力され、前記第3のノード信号(N3)は前記書き込みドライバ制御部(4)に入力され、
前記書き込み状態検知回路(5)は、信号レベル検知回路(6)を含み、前記第1のノード信号(N1)が前記信号レベル検知回路(6)に入力され、第4のノード信号(N4)を出力し、前記第4のノード信号(N4)からの出力として前記第3のノード信号(N3)を出力する構成であって、
前記記憶素子(1)への書き込みを開始した後に、前記記憶素子(1)の書き込み状態を検知する前記第1のノード信号(N1)が前記記憶素子(1)の切断状態を検知した場合に、検知されてから一定期間の経過後に前記記憶素子(1)への書き込み動作を停止することを特徴とする半導体装置。 - 前記書き込みドライバ制御部(4)または前記書き込み状態検知回路(5)の少なくとも一方に、前記一定期間を設定する遅延回路を有する、ことを特徴とする請求項1に記載の半導体装置。
- 前記書き込み状態検知回路(5)は、前記記憶素子(1)への書き込みを指示する書き込み制御信号(CT1)と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第1の判定回路(6A)と、前記第1の判定回路(6A)からの判定出力であるノード信号に基づく信号と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第2の判定回路(6B)とを含む、ことを特徴とする請求項1に記載の半導体装置。
- 前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第2の信号電位の検知が可能な回路であって、前記第1の信号電位を検知した後に、前記一定期間の後に前記第2の信号電位を検知し、前記第2の信号電位の検知に基づいて、前記第3のノード信号(N3)を出力することを特徴とする請求項1に記載の半導体装置。
- 前記書き込みドライバ(3)はトランジスタであって、このトランジスタのゲートをオン状態に駆動する前記書き込みドライバ制御部(4)の駆動能力は、前記書き込みドライバ(3)の駆動能力の1/10以下である、ことを特徴とする請求項1に記載の半導体装置。
- 前記書き込みドライバ(3)は少なくとも第1のドライバおよび第2のドライバを含む構成であって、
前記書き込みドライバ制御部(4)は、前記第1のドライバを駆動する第1のドライバ制御回路と、前記第2のドライバを駆動する第2のドライバ制御回路とを有し、前記第1のドライバ制御回路で駆動制御してから、一定遅延時間後に前記第2のドライバ制御回路で駆動制御することを特徴とする請求項1に記載の半導体装置。 - 前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第3の信号電位の検知が可能な回路であって、前記第1の信号電位の検知は、前記記憶素子への書き込み状態を検知するものであって、前記第3の信号電位の検知は、読み出し時の判定を検知するものであることを特徴とする請求項1に記載の半導体装置。
- 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、
前記書き込みを指示する書き込み制御信号(CT1)と前記ラッチ回路(8)の情報に基づいて、各記憶素子書き込みユニット(10)が書き込み動作を行うことを特徴とする請求項1に記載の半導体装置。 - 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、
前記各記憶素子書き込みユニット(10)の前記各ユニットの第4のノード信号(N4)または前記各ユニットの第3のノード信号(N3)の各出力の論理和または論理積を出力する回路を前記全体制御回路(202)内に有することを特徴とする請求項8に記載の半導体装置。 - 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)と、
自ユニットの前記第4のノード信号(N4)または自ユニットの前記第3のノード信号(N3)と、前段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積を出力する回路を有し、
最終段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積の出力信号が、前記全体制御回路(202)に入力される構成を特徴とする請求項8に記載の半導体装置。
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