JP2020155193A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020155193A
JP2020155193A JP2019055432A JP2019055432A JP2020155193A JP 2020155193 A JP2020155193 A JP 2020155193A JP 2019055432 A JP2019055432 A JP 2019055432A JP 2019055432 A JP2019055432 A JP 2019055432A JP 2020155193 A JP2020155193 A JP 2020155193A
Authority
JP
Japan
Prior art keywords
signal
storage element
writing
circuit
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019055432A
Other languages
English (en)
Other versions
JP7185573B2 (ja
Inventor
平野 博茂
Hiroshige Hirano
博茂 平野
寛明 栗山
Hiroaki Kuriyama
寛明 栗山
坂上 雅彦
Masahiko Sakagami
雅彦 坂上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tower Partners Semiconductor Co Ltd
Original Assignee
Tower Partners Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tower Partners Semiconductor Co Ltd filed Critical Tower Partners Semiconductor Co Ltd
Priority to JP2019055432A priority Critical patent/JP7185573B2/ja
Publication of JP2020155193A publication Critical patent/JP2020155193A/ja
Application granted granted Critical
Publication of JP7185573B2 publication Critical patent/JP7185573B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Read Only Memory (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】安定した書き込み動作を実現する。【解決手段】半導体装置は、電気的に1回限りの書き込みが可能に構成され、2値を記憶する記憶素子1と、第1ノード信号N1を介して記憶素子1に接続され、記憶素子1への書き込みを指示する書き込み制御信号CT1に基づいて記憶素子1への書き込みをする書き込み制御部2と、第1ノード信号N1を測定して得られた測定信号から記憶素子1が書き込み状態であることを検知する書き込み状態検知回路5とを有する記憶素子書き込みユニット10を備える。書き込み制御部2は、記憶素子1への書き込みを開始した後に、書き込み状態検知回路5から記憶素子1が書き込み状態であることを示す検知信号を受けた場合に、記憶素子1が書き込み状態であることが検知されてから一定期間の経過後に書き込み動作を停止する。【選択図】図1

Description

本開示は、半導体装置に関し、特に、電気的に1回限りの書き込みが行われる記憶素子への書き込みをするように構成された半導体装置に関するものである。
半導体の記憶素子は、それぞれの動作のための固有の値を記憶するために重要な素子である。半導体の記憶素子のうち、製品化後でも簡単に値を設定できるものとして、電気ヒューズが広く用いられ、使用されている。
例えば、特許文献1には、記憶素子としての電気ヒューズへの書き込みを制御する書き込み制御回路及び半導体装置が開示されている。具体的には、書き込み信号に応じてトランジスタをオンさせることで、電気ヒューズに電流を流し、その電流によって電気ヒューズが切断され、電気ヒューズ(記憶素子)が書き込み状態となる。
また、特許文献2には、特許文献1と同様に書き込み信号に応じて電気ヒューズの切断を行うものであるが、電気ヒューズを完全に切断するものではなく、書き込み状態を指定する信号によって複数の切断状態として異なる抵抗値の設定として記憶するものである。具体的に、特許文献2では、電気ヒューズの切断状況をモニタし、電気ヒューズが所望の抵抗値になる判定値で判定されると即時に切断状態を停止し、その抵抗を保持させるようにしている。すなわち、特許文献2では、複数の判定値のうちのある1つの判定値で判定し切断状態(書き込み状態)を即時停止させ、それぞれの切断状態の設定し多値を記憶しようとするものであり、本開示の技術のように完全に切断された状態を使用するものとは使用状況が異なるものである。
特開2012−174284号公報 米国特許第8223575号明細書
電気ヒューズの切断は、ヒューズに大電流を流すことによって行われ、例えばヒューズに電流を流すための書き込みドライバであるトランジスタをオンすることによって行われる。切断の状態は、ヒューズの加工出来栄えやヒューズに流す電流に影響する書き込みドライバの電流駆動能力やオンしている時間によって変動し、状態はばらつく。書き込みドライバがオンしている時間についていうと、短時間で切断できるものもあれば、長時間かかるものもある。仮にこの書き込みドライバがオンしている時間を固定設定すると、固定設定した時間では、あるヒューズでは十分な切断ができない場合が発生したり、短時間で切断されるヒューズに対しては長時間電界が印加されるため、一旦切断された電気ヒューズのメタル材料が移動することにより再接続されリークが発生するという課題がある。これらの切断時間は、電流や電圧の他に温度などの様々な要因により変化する。
引用文献1のような従来技術を用いて、トランジスタのオン時間を固定した時間で調整しても、安定した書き込み動作を実現するのが難しい場合があり、安定的な電気ヒューズの切断が阻害され、電気ヒューズの初期切断歩留まりの低下や信頼性の低下を招くおそれがある。
図18は、特許文献1と同様の構成の場合の課題を説明するための図である。図18において、81は記憶素子であるヒューズ、82は書き込み制御部であって、書き込み制御部82は、83の例えばトランジスタで構成された書き込みドライバと84の書き込みドライバ制御部で構成されている。ヒューズ81と書き込みドライバ83はノード信号N81で接続され、書き込みドライバ83のトランジスタのゲートは書き込みドライバ制御部84の出力ノード信号N82が接続されており、書き込みドライバ制御部84には外部からの制御信号CT81が入力され制御される構成である。
図18の構成では、時間T21でヒューズ81が切断され切断状態を判断した後にも、継続してヒューズ81にストレス電圧が印加される。そうすると、一旦切断されたヒューズの例えばメタル部などが再接続される可能性がある(図19の時間T81)。このように再接続により、ヒューズ抵抗が不十分な切断状態の抵抗値になると、読み出し時に未切断と誤判定されるという課題を発生させることがある。また、一旦中間的な抵抗値になると、流れる電流値が小さくなり発熱も少なくなり、二度と切断できなくなるということにもなる。このように、初期切断歩留まりの低下を引き起こすほかに、実使用での長時間の高温での電圧印加などの信頼性試験で不良になる可能性も発生するという課題がある。
特許文献2は、本開示の技術のように完全に切断された状態を使用するものとは使用状況が異なるものであるが、電気ヒューズが所望の抵抗値になる判定値で判定されると即時に切断状態を停止し、その抵抗を保持させるようにするという構成が用いられている。特許文献2のFig.3では、ヒューズと書き込みドライバの構成は図18の従来例と同じ構成である。しかしながらこの構成では2つの動作上の懸念がある。1つ目は、図19の時間T20で書き込みドライバ83がオンし切断を開始したときに、ノード信号N81の電位がアンダーシュートにより低くなり過ぎてヒューズが切断状態となったと誤判定する可能性があることである。2つ目は、時間T21でヒューズが少し切断状態となったときにも、ノード信号N81の電位がアンダーシュートを起こす。そのためノード信号N81の電位がその安定状態よりも低くなり、未だヒューズが十分切断されていない場合でも、ヒューズが十分に切断されたと誤判断される場合が発生する。特許文献2の回路構成では、この誤判定された信号に基づいて、書き込みドライバ83を即時停止させるため、ヒューズの切断状態は不十分なものとなるという課題がある。また、仮にこれを避けるためにアンダーシュートを見越して、判定値を低めに設定した回路構成とすると、アンダーシュートが発生しなかった場合には、いつまで経っても切断状態と判定できないという課題を発生する。いずれにしても、切断状態と判断してから即時に切断状態を即時停止させることは、正確な判定ができない場合があり、正しく完全な切断状態とすることができないという課題がある。
上記に鑑みて、本開示では、半導体装置において、電気的に1回限りの書き込みが行われる記憶素子への安定した書き込み動作を実現することを目的とする。
本開示の第1態様に係る半導体装置は、記憶素子書き込みユニット(10)を含み、前記記憶素子書き込みユニット(10)は、電気的に1回限りの書き込みが行われる記憶素子(1)と前記記憶素子(1)への書き込みを行う書き込み制御部(2)で構成され、前記書き込み制御部(2)は、書き込み制御信号(CT1)で制御され、書き込みドライバ(3)と書き込みドライバ制御部(4)と書き込み状態検知回路(5)で構成され、前記記憶素子(1)と前記書き込みドライバ(3)は、電源電圧源と接地電圧源との間に第1のノード信号(N1)を介して接続され、前記書き込みドライバ制御部(4)からの出力である第2のノード信号(N2)は、前記書き込みドライバ(3)に入力され、前記書き込み状態検知回路(5)からの検知信号として第3のノード信号(N3)が出力され、前記第3のノード信号(N3)は前記書き込みドライバ制御部(4)に入力され、前記書き込み状態検知回路(5)は、信号レベル検知回路(6)を含み、前記第1のノード信号(N1)が前記信号レベル検知回路(6)に入力され、第4のノード信号(N4)を出力し、前記第4のノード信号(N4)からの出力として前記第3のノード信号(N3)を出力する構成であって、前記記憶素子(1)への書き込みを開始した後に、前記記憶素子(1)の書き込み状態を検知する前記第1のノード信号(N1)が前記記憶素子(1)の切断状態を検知した場合に、検知されてから一定期間の経過後に前記記憶素子(1)への書き込み動作を停止することを特徴とする。
本開示において、「停止」とは、書き込み部制御により記憶素子への書き込み(切断)が開始されている場合に、その書き込みドライバを停止させることである。
本態様によると、記憶素子の切断状態を検知した後、一定期間の経過後に記憶素子への書き込み状態の停止を行うようにしているので、切断状態を安定した状態とすることが可能となり、高歩留まり、高信頼性を有する半導体装置を提供することができる。
本開示の第2態様に係る半導体装置は、上記第1態様の半導体装置において、前記書き込みドライバ制御部(4)または前記書き込み状態検知回路(5)の少なくとも一方に、前記一定期間を設定する遅延回路を有する、としてもよい。
本態様のように遅延回路を設けることで、より安定した書き込み状態とすることができる。
本開示の第3態様に係る半導体装置は、上記第1態様の半導体装置において、前記書き込み状態検知回路(5)は、前記記憶素子(1)への書き込みを指示する書き込み制御信号(CT1)と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第1の判定回路(6A)と、前記第1の判定回路(6A)からの判定出力であるノード信号に基づく信号と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第2の判定回路(6B)とを含む、としてもよい。
本態様によると、複数回判定する方式を採用し、第1のノード信号が安定した状態を判定することができ、より安定した書き込み状態を設定することができる。
本開示の第4態様に係る半導体装置は、上記第1態様の半導体装置において、前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第2の信号電位の検知が可能な回路であって、前記第1の信号電位を検知した後に、前記一定期間の後に前記第2の信号電位を検知し、前記第2の信号電位の検知に基づいて、前記第3のノード信号(N3)を出力する、としてもよい。
本様態によると、一定期間の後に前記第2の信号電位を検知する構成としているため、安定した状態での第1のノード信号を検知することができ、より安定した書き込み状態とすることができるという効果がある。
本開示の第5態様に係る半導体装置は、上記第1態様の半導体装置において、前記書き込みドライバ(3)はトランジスタであって、このトランジスタのゲートをオン状態に駆動する前記書き込みドライバ制御部(4)の駆動能力は、前記書き込みドライバ(3)の駆動能力の1/10以下である、としてもよい。
本態様によると、切断開始時の第1のノード信号のアンダーシュート等が低減されるため誤判定を起こしにくくなり、より安定した書き込み判定ができるようになる。
本開示の第6態様に係る半導体装置は、上記第1態様の半導体装置において、前記書き込みドライバ(3)は少なくとも第1のドライバおよび第2のドライバを含む構成であって、前記書き込みドライバ制御部(4)は、前記第1のドライバを駆動する第1のドライバ制御回路と、前記第2のドライバを駆動する第2のドライバ制御回路とを有し、前記第1のドライバ制御回路で駆動制御してから、一定遅延時間後に前記第2のドライバ制御回路で駆動制御する、としてもよい。
本態様によると、切断開始時の第1のノード信号のアンダーシュート等が低減されるため誤判定を起こしにくくなり、より安定した書き込み判定ができるようになる。
本開示の第7態様に係る半導体装置は、上記第1態様の半導体装置において、前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第3の信号電位の検知が可能な回路であって、前記第1信号電位の検知は、前記記憶素子への書き込み状態を検知するものであって、前記第3の信号電位の検知は、読み出し時の判定を検知する、としてもよい。
本態様によると、ヒューズの切断状態を判定する回路の共通化により回路面積を縮小することができる構成とすることができる。
本開示の第8態様に係る半導体装置は、上記第1態様の半導体装置において、複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、前記書き込みを指示する書き込み制御信号(CT1)と前記ラッチ回路(8)の情報に基づいて、各記憶素子書き込みユニット(10)が書き込み動作を行う、としてもよい。
本態様によると、1つのユニットのみに書き込みを行うという情報をラッチし、他は書き込みを行わないという情報をラッチするようにし、1ブロック毎に書き込みを行うようにしている。これにより、記憶素子への書き込みに必要な電流を確実に確保し、安定してヒューズを切断することができる。
本開示の第9態様に係る半導体装置は、上記第8態様の半導体装置において、複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、前記各記憶素子書き込みユニット(10)の前記各ユニットの第4のノード信号(N4)または前記各ユニットの第3のノード信号(N3)の各出力の論理和または論理積を出力する回路を前記全体制御回路(202)内に有する、としてもよい。
本開示の第10態様に係る半導体装置は、上記第8態様の半導体装置において、複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)と、自ユニットの前記第4のノード信号(N4)または自ユニットの前記第3のノード信号(N3)と、前段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積を出力する回路を有し、最終段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積の出力信号が、前記全体制御回路(202)に入力される、としてもよい。
本様態によると、順次ユニット毎に論路処理がなされるため、ユニット数を増やしても、配線数などが増えることもなく構成でき、配線領域のためのレイアウトなどによる面積も大きくならないという効果がある。
また、上記2態様によると、記憶素子書き込みユニットの一部の構成を共通化しており、回路面積およびレイアウト面積を縮小することができる。
本態様のように、記憶素子の切断状態を検知した後、一定期間の経過後に記憶素子への書き込み状態の停止を行うことにより、切断状態を安定した状態とすることが可能となり、高歩留まり、高信頼性を有する半導体装置を提供することができる。
第1実施形態の記憶素子書き込みユニットの回路図 第1実施形態の記憶素子書き込みユニットの動作タイミングを示す図 信号レベル検出回路の一例を示す回路図 遅延回路の一例を示す回路図 第2実施形態の書き込み状態検知回路の構成例を示す図 第3実施形態の信号レベル検出回路の他の構成例を示す回路図 図6の動作タイミングを示す図 第4実施形態の書き込み制御部の回路図 図8の動作タイミングを示す図 第5実施形態の書き込み制御部の回路図 第6実施形態の半導体装置の構成を示す回路図 第7実施形態の半導体装置の構成を示す回路図 第8実施形態の半導体装置の構成を示す回路図 第9実施形態の半導体装置の構成を示す回路図 第10実施形態の読み出し回路を含む半導体装置の構成を示す回路図 第11実施形態の読み出し回路を含む半導体装置の構成を示す回路図 第11実施形態の書き込み状態検知回路および読み出し回路の構成例を示す図 従来技術の課題を説明するための回路図 図18の比較例の動作タイミングを示す図
以下、本開示の実施形態について図面を参照しながら説明する。なお、本開示の技術内容は、これら実施形態に限定されるものではなく、また、効果を奏する範囲を逸脱しない範囲において、適宜、変更したり、各実施形態を組み合わせたりすることが可能である。
(第1実施形態)
図1は、本開示の第1実施形態の記憶素子書き込みユニット10を示す回路構成図、図2は、記憶素子書き込みユニット10の動作タイミングを示す図である。図3および図4は、図1に含まれる書き込み状態検知回路内の信号レベル検知回路と遅延回路の実施形態の一例である。
図1および図2を参照しながら、本実施形態の回路構成と動作について簡単に説明する。本実施形態の記憶素子書き込みユニット10は、記憶素子1と、書き込み制御部2とを備え、書き込み制御信号CT1により制御される。書き込み制御部2は、書き込みドライバ3、書き込みドライバ3を制御する書き込みドライバ制御部4、書き込み状態検知回路5を備える。記憶素子1は例えばヒューズ素子、書き込みドライバ3はNチャネル型MOSトランジスタであって、電源電圧源と接地電圧源との間に第1のノード信号N1を介して接続されている。書き込み状態検知回路5に、記憶素子1が切断されたかどうかを示す第1のノード信号N1が入力され、検知信号として第3のノード信号N3を出力される。書き込みドライバ制御部4に、第3のノード信号N3が入力され第2のノード信号N2を出力される。第2のノード信号N2は、書き込みドライバ3のトランジスタのゲートに入力される構成である。書き込み状態検知回路5は、信号レベル検知回路6と遅延回路7で構成され第4の信号ノードN4を介して接続されている。
動作については、まず、時間T10で書き込み制御信号CT1を論理レベルHとすることによって、書き込み動作の開始を指示する。時間T20で第2のノード信号N2が論理レベルHとなり、書き込みドライバ3がオンし記憶素子1の切断が開始される。すると、第1のノード信号N1はHレベルから低下する。このときアンダーシュートが発生し、しばらくすると安定した電位となる。次にこの状態が続くと時間T21でヒューズが切断され第1のノード信号の電位はさらに低くなる。このときにもアンダーシュートが発生する。この時間T21での状態を書き込み状態検知回路5内の信号レベル検知回路6が第4のノード信号N4として検知し、遅延回路7の一定の遅延時間を介して時間T30で第3のノード信号N3としてLレベルからHレベルになる。書き込みドライバ制御部4は、この第3のノード信号N3に基づいて、第2のノード信号N2が切断完了信号として論理レベルLとなり、書き込みドライバ3がオフし記憶素子1の切断が停止される。ちなみに、この動作時のヒューズ部の温度は、切断開始時より上昇し、ヒューズが切断された時から電流が減少するため徐々に下がる。
本実施形態では、時間T21で第1のノード信号をモニタし切断状態と判断してから一定期間後に切断を停止することが特徴である。T21で第1のノード信号の電位がさらに低くなるときにもアンダーシュートが発生するものであって、まだ十分な切断状態とはなっていない段階で判定することになる。この不十分な切断状態から十分な切断状態にするために遅延回路7で遅延した信号に基づいて切断を停止している。
これにより、不十分な切断状態もなく、過剰な切断状態によるリークなどもなく、初期の切断状態はもちろんのこと、読み出し動作などの信頼性試験などでも安定した切断状態を確保でき正しい判定することができるものである。特に書き込み制御時の電圧や温度によって切断状態はばらつくが、本回路方式を用いることによって安定した切断状態とすることができるという効果がある。
ちなみに、書き込み制御信号CT1を論理レベルHとしたときに、記憶素子1の切断の開始を指示され、その後、論理レベルLにしても、上記で十分な切断状態が完了するまで切断が継続するように制御される回路構成が好ましく、書き込みドライバ制御部4はそのように回路を構成している。
図1の回路図のうち、図3に信号レベル検知回路6の回路例、図4に遅延回路7の回路例を示し、簡単に説明する。
図3に示す信号レベル検出回路6では、制御信号CT1が論理レベルHとなると、ヒューズの切断状態を示す第1のノード信号N1を受け付ける構成である。第1のノード信号N1が、所定のある閾値(例えば、図2のVt1)より低くなると出力信号ノードN4は論理レベルHとなるとともに、第1のノード信号N1の閾値は所定のある閾値より高くなるヒステリシス特性をもった回路構成である。これは、第1のノード信号がアンダーシュートした後、次に最終の安定値よりも少し高くなったとしてもこれを誤検知しないようにするために入力閾値にヒステリシス特性を持たせた構成としたものである。これにより、一旦論理レベルHとなった第1のノード信号は、そのレベルを安定して維持でき安定動作ができるという効果がある。
図4は、上記で検知したノード信号N4が論理レベルHとなるタイミングに対して、立ち上がりエッジを遅延させる回路である。本実施例では4段の否定回路による遅延を設けた構成である。この遅延時間は、ヒューズの特性に応じて適宜設定できるもので、例えば数十ナノ〜数百ナノ秒の設定などにできる。
書き込みドライバ制御部4は、具体的な回路例の図示は省略するが、外部からの書き込み制御信号CT1と、遅延回路7の第3のノード信号N3を受け、それらに基づいて書き込みドライバ3をオンオフ制御する第2のノード信号N2を出力する。
具体的には、書き込み制御信号CT1が論理レベルHとなると書き込みドライバ制御部4は、ノード信号N2をHレベルとして、書き込みドライバ3をオン制御して、ヒューズに切断用の電流が流れるようにする。そして、ヒューズへの書き込み(切断)を開始した後に、書き込み状態検知回路5の中の信号レベル検知回路6で切断状態を検知すると、書き込み制御信号CT1の状態にかかわらず、一定期間の経過後に書き込みドライバ3をオフ制御し、ヒューズに流れる電流を停止させる、すなわちヒューズへの書き込み動作を停止させるように構成されている。ちなみに、本実施例では、ヒューズ素子は、高抵抗のポリシリコンとその上に形成された低抵抗のポリサイドで構成することができる。ヒューズへの書き込み(切断)では、上記の低抵抗のポリサイドを切断することによりポリシリコン部の高抵抗とすることができる。この状態のことを記憶素子であるヒューズが切断されるという。
なお、本実施例では図1のように遅延回路7は、書き込み状態検知回路5の中に設けているが、書き込みドライバ制御部4の中に設けることも可能である。
(第2実施形態)
図5は、第2実施形態として、書き込み状態検知回路5の他の実施例を示す図である。書き込み状態検知回路5以外の構成は、例えば図1と同様である。
図5の書き込み状態検知回路では、信号レベル検知回路6Aの後段に遅延回路7、その後段に信号レベル検知回路6Bで構成したものである。
このように、2つの信号レベル検知回路6A,6Bを設ける、すなわち、遅延をもたせて複数回(図5では2回)判定する方式を採用することによって、ヒューズに安定した切断状態を設定できる。具体的には、前段の信号レベル検知回路6Aにより、おおよその切断状態を判断し、後段の信号レベル検知回路6Bが、一定の期間の遅延後の安定した状態で切断の判定を行うことができ、安定した切断が実現される。
なお、信号レベル検知回路6Aと信号レベル検知回路6Bとは、両方ともに図3に示したような回路構成であってもよいし、互いに異なる回路構成であってもよい。例えば、信号レベル検知回路6Bの判定レベルの電位を、信号レベル検知回路6Aの判定レベルの電位より少し高くしてもよい。判定レベルの電位を少し高くする具体的な方法として、例えば、図3の構成において、VDDに対して直列に接続された3個のPチャネル型トランジスタを、1個減らして、2個にする方法が例示される。
このように、信号レベル検知回路6Bの判定レベルの電位を信号レベル検知回路6Aよりも少し高くすることで、第1のノード信号N1にアンダーシュートやリンギングがあるような場合においても、さらに安定状態を基にした判定レベルの設定ができるようになる。これにより、不必要に切断状態の時間が長くなりすぎることも防止でき、ヒューズの切断状態を正確に判定することができる。
以上のように、本実施形態においても、ヒューズが確実に切断され、かつ、再接続状態のない安定した切断が実現できる。すなわち、ヒューズへの安定した書き込みが実現できる。したがって、半導体装置の初期の切断歩留まりを向上させることができ、高信頼性を得ることができるという効果がある。
(第3実施形態)
図6は、第3実施形態として、信号レベル検知回路6Cの他の実施例を示す図である。なお、信号レベル検知回路6C以外の構成は、図1と同様でもよい。図7は、信号レベル検知回路6Cを用いた実施形態の動作タイミングを示している。
前述のとおり、図3の信号レベル検知回路6は、第1のノード信号N1の電位を判定する際に、その検知レベルにヒステリシス特性を持つように構成されているが、図6の信号レベル検知回路6Cは、このヒステリシスを持たすまでの時間を一定時間Td1(ノード信号N5からノード信号N6の遅延を含む遅延)またはTd2だけ遅らせたものである。具体的には、時間T21で切断状態を検知すると一定時間(Td1)後の時間T23で切断完了信号を出力し、検知レベルも高く変更するものである。ただし、時間T23までは検知レベルは変更されないため、第1のノード信号N1の電位がこの検知レベルより高くなった場合は、切断完了信号は出力されない。この状態で切断状態が続き第1のノード信号N1の電位が検知レベルより低くなった場合(T25)、T25から一定時間(Td1)後の時間T27で第4のノード信号N4が出力され、検知レベルも高く変更される。本実施形態では、第1のノード信号N1のアンダーシュートやリンギングによるノイズをキャンセルするとともに一定時間後に切断完了信号を出力するという回路構成で、アンダーシュートやリンギングによる誤判定をなくすことができるものである。
(第4実施形態)
図8は、第4実施形態として、書き込みドライバ制御部4Aの他の実施例を示す図である。なお、書き込みドライバ制御部4A以外の構成は、図1と同様の構成でよい。
図8の書き込みドライバ制御部4Aは、書き込みドライバ3のゲート電圧の駆動をゆっくりと行うように構成されている。本回路では、第1のノード信号N1の立ち上がりを緩やかにし、書き込みドライバ3がオンされるまでの遷移時間が長く確保されるようにしている。これにより、図9に示すように、ヒューズの切断開始時の第1のノード信号N1の急峻な立下りを抑制することができる。
本回路により、第1のノード信号N1の電位のアンダーシュートによる誤判定を防止することが可能となり、より安定した判定を行うことができるという効果がある。
(第5実施形態)
図10は、第5実施形態として、書き込みドライバ制御部4Bの他の実施例を示す図である。なお、書き込みドライバ制御部4B以外の構成は、図1と同様の構成でよい。
本実施形態では、具体的な図示は省略するが、複数の書き込みドライバ3を並列に設け、最初に、例えば、そのうちの1つを駆動し駆動能力を低くし、しばらくしてから他の書き込みドライバ3を駆動し、駆動能力をあげるというものである。そして、この複数の書き込みドライバ3(ここでは2個)のドライバを駆動する書き込みドライバ制御部4Bの回路例を示したものが図10である。図10の書き込みドライバ制御部4Bでは、最初にノード信号N2Aが駆動され、その後ノード信号N2Bが駆動されるように構成されている。
本回路により、第1のノード信号N1の電位のアンダーシュートによる誤判定を防止することが可能となり、より安定した判定を行うことができるという効果がある。
(第6実施形態)
図11は、第6実施形態として、第1実施形態のヒューズへの書き込みを行う記憶素子書き込みユニットを複数個(例えば、8個)並列に設けて構成したものである。100〜107は、記憶素子書き込みユニットを示している。本実施形態では、ヒューズの切断に大きな電流が必要なため、1ブロック毎に書き込み切断を行う構成としている。
各記憶素子書き込みユニット100〜107内には、それぞれの記憶素子の切断を行うか行わないかを示す情報を保有するラッチ回路8を設けている。本実施形態では、記憶素子1であるヒューズを切断するときに必要な消費電流を考慮し、1つのユニットのみに切断を行うという情報をラッチし、他は切断を行わないという情報をラッチするようにし、1ブロック毎に書き込み切断を行うようにしている。このようにすることにより、ヒューズ切断に必要な電流を確実に確保し、安定してヒューズを切断することができる。電流が大きくなりすぎると、電源電圧源の電位低下などを招きひいてはヒューズに流れる電流が少なくなり安定した切断が行いにくくなるため、これを防止している。
さらに、8個の記憶素子書き込みユニット100〜107の全体を制御する制御回路202を設けている。制御回路202は、アドレスデコード回路201を含み、BIT_SELという信号に基づいて、各記憶素子書き込みユニット100〜107のそれぞれが持つラッチ回路8にヒューズの切断を行うか行わないかの情報を伝える回路である。BIT_SEL信号は、ここでは1つの信号名の記載であるが、複数本の入力信号から所望の1つのブロックを選択するものである。具体的には例えば3本のBIT_SEL信号からデコードした8本の信号が各記憶素子書き込みユニット100〜107に送られる。また、制御回路202には、外部入力制御信号CT0を入力とし、書き込み制御信号CT1を出力する書き込み制御信号生成回路140を備えている。外部入力制御信号CT0は、書き込み制御信号CT1と同様の信号であって、第1実施形態でも記載したように、記憶素子1の切断の開始を指示する信号である。具体的には、外部入力制御信号CT0を論理レベルHとしたときに、書き込み制御信号CT1を介して、各記憶素子の切断の開始を指示され、その後、次回の書き込み動作に備えて論理レベルLにしても、上記で十分な切断状態が完了するまで切断が継続するように制御されように各ユニットでの書き込みドライバ制御部で制御される。
なお、本実施形態では、8個のそれぞれの記憶素子書き込みユニット100〜107での共通回路の一部を、全体を制御する制御回路202を設けた構成とはしていないが、共通化することにより、回路面積およびレイアウト面積を縮小することが可能である。
以下に記載する実施形態7〜9では、記憶素子書き込みユニット100〜107の一部の構成を共通化し、回路面積およびレイアウト面積を縮小したものを示す。
(第7実施形態)
図12に示すように、第7実施形態は、第6実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット110〜117を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、実施形態6と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット100〜107のそれぞれが持つラッチ回路にヒューズの切断を行うか行わないかの情報を伝える回路である。
実施形態6との大きな違いは、実施形態6では、各記憶素子書き込みユニット100〜107のノードN30〜N37は、それぞれ直接、それぞれの書き込みドライバ制御部4に入力されていたが、制御回路202に設けた制御回路190に入力されて点である。制御回路190では、論理和を含む処理を施したノード信号N20が、書き込み制御信号生成回路140に入力される構成である。つまり、実施形態6では書き込み制御信号CT1は、書き込み制御信号として開始を伝達する信号であったが、本実施形態では、信号の立ち上がりエッジで開始を伝達すると共に、信号の立ち下がりエッジで切断状態の停止を伝達する機能も有することになる。
本構成とすることにより、仮に2つのユニットで切断状態としている場合などでは、その両方が切断状態となったところで切断状態の停止を行うなどの動作を行うことが可能で、全体を制御する制御回路202で全体の制御を行うことが可能となり、状況の管理などを行いやすくなるという利点がある。
(第8実施形態)
図13に示すように、第8実施形態は、第7実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット120〜127を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、前記と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット120〜127のそれぞれが持つラッチ回路8にヒューズの切断を行うか行わないかの情報を伝える回路である。
実施形態7との大きな違いは、実施形態7では、各記憶素子書き込みユニット110〜117に遅延回路7を有し、その出力ノード信号N30〜N37を、それぞれ直接、それぞれの書き込みドライバ制御部4に入力していた。これに対し、本実施形態では、各記憶素子書き込みユニット120〜127には遅延回路を設けずに、それぞれ信号レベル検知回路6からの出力信号であるノード信号N40〜N47を制御回路202に設けた制御回路170に入力している。制御回路170では、論理和を含む処理を施したノード信号N21が、書き込み制御信号生成回路140に書き込み状態を停止するために信号として入力される構成である。また、遅延回路7に相当する遅延回路は、制御回路170または書き込み制御信号生成回路140に共通化して設けることとする。つまり、各記憶素子書き込みユニットに配置されていた遅延回路7が、制御回路170または書き込み制御信号生成回路140内に1つ設けるだけで良いことになる。特に遅延回路はレイアウト面積を多く必要とため、共通化することでレイアウト面積を削減できるという効果がある。また、遅延回路の遅延時間を一箇所で設定できるため、どの記憶素子書き込みユニットに対しても遅延時間を同じもので設定することができるという利点もある。また、この遅延時間を調整したい場合にも、1つの遅延回路だけを調整するだけでよく、対応も簡単となるという効果がある。
(第9実施形態)
図14に示すように、第9実施形態は、第8実施形態と同様に、ヒューズへの書き込みを行う記憶素子書き込みユニット130〜137を8個とし、それら全体を制御回路202で制御する構成としたものである。アドレスデコード回路201は、前記と同様、BIT_SELという信号に基づいて、各記憶素子書き込みユニット130〜137のそれぞれが持つラッチ回路8にヒューズの切断を行うか行わないかの情報を伝える回路である。
第8実施形態では、各記憶素子書き込みユニット120〜127のノード信号N40〜N47を、制御回路202の制御回路170に入力する構成であった。これに対し、本実施形態では、それぞれの記憶素子書き込みユニット130〜137において、自ユニットのノード信号N4と、前段の記憶素子書き込みユニット10の第4のノード信号N4との論理和をとって、次段の記憶素子書き込みユニット10に送信する回路構成としている。
具体的には、初段の記憶素子書き込みユニット130では、VDD信号と第4のノード信号N4との論理和をとる回路9からの信号を出力し、その信号を次段の記憶素子書き込みユニット131に入力している。記憶素子書き込みユニット131では、前段の記憶素子書き込みユニット130の回路9からの出力信号と、自ユニット131のノード信号N4との論理和をとる回路9からの信号を出力し、その信号を次段の記憶素子書き込みユニット132に入力している。そして、順次これを繰り替えし、最終段の記憶素子書き込みユニット137では、前段の記憶素子書き込みユニット136の回路9(図示省略)からの出力信号と、自ユニット137のノード信号N4との論理和をとる回路9からの信号を出力し、その信号を制御回路202の制御回路170に入力している。制御回路170では、それぞれの記憶素子書き込みユニット10の遅延回路7で行っていた遅延処理を施し、ノード信号N22を介して、その出力信号を書き込み制御信号生成回路140に入力するものである。なお、書き込み制御信号生成回路140は、制御信号CT1に書き込み制御部を停止する情報を提供するものである。
本実施形態の回路構成とすることによって、第8実施形態において、各記憶素子書き込みユニット130〜137から出力される第4のノード信号N4の8本の信号を制御回路202に送信する必要はなく、各記憶素子書き込みユニット10間で論理和をとった1本の信号だけを制御回路202に入力することができるので、8本の信号線数を1本にすることができる。ここでは記憶素子書き込みユニット130〜137が8ブロックの例を示しているが、この方式によるとこのブロック数を多くしても信号線を増やすことなく構成することができるという効果と、信号配線数を削減できレイアウト面積も縮小できるという効果がある。
(第10実施形態)
本実施形態は、実施形態1に対して図15に示すように、ヒューズの読み出し回路15を設け、リードデータRDを出力するものである。なお、読み出し回路15の詳細は図示していないが、例えば、比較基準電位と、第1のノード信号N1の電位とを比較するものであってもよいし、第1のノード信号N1の電位レベルを検知する回路構成(例えば、信号レベル検出回路6のような回路構成)であってもよい。また、読み出し時に第1のノード信号N1を引き落とすドライバは、切断されていないヒューズが大電流によって切断されないように書き込み時より駆動能力の低いドライバで駆動する必要がある。例えば、ドライバのトランジスタのゲート電圧を低く設定することでも実現できるが、本実施形態では、書き込みドライバ3とは別の駆動能力の小さい読み出しドライバ3Cを準備し、これを使用する実施例としている。
なお、本実施形態では、ヒューズの読み出し回路15を、書き込み制御部2とは別に設ける構成としているが、以下の第11実施形態のように読み出し回路15と書き込み制御部2とを一体的に構成してもよい。
(第11実施形態)
本実施形態では、図16に示すように、ヒューズの読み出しをするために、信号レベル検知回路6の一部を共有して使用するものである。具体的な例としては、図17の信号レベル検出回路6Dのように、セレクタ信号RD_SELにより読み出し時に第1のノード信号N1の電位判定レベルを変更して使用する。
本実施形態のようにすることで、読出し回路を専用で設ける必要がなく、書き込み時に使用の信号レベル検出回路6の一部を共有することができるため、回路およびレイアウト面積を削減することが可能となるという効果がある。
本開示の技術は、記憶素子への安定した書き込み動作を実現することができるので有用である。
1 記憶素子
2 書き込み制御部
3 書き込みドライバ
4 書き込みドライバ制御部
5 書き込み状態検知回路
6 信号レベル検知回路
7 遅延回路
8 自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路
9 自ユニットの書き込み状態検知回路からの検知信号と前段の書き込み状態検知回路からの検知信号の論理和または論理積を出力する回路
10、100〜137 記憶素子書き込みユニット
140 書き込み制御信号生成回路
170 制御回路
190 制御回路
201 アドレスデコード回路
202 複数の記憶素子書き込みユニット全体を制御する制御回路
N1 第1のノード信号
N2 第2のノード信号
N3 第3のノード信号
N4 第4のノード信号
N5 第5のノード信号
CT0 全体の書き込み制御信号
CT1 書き込み制御信号
VSS 接地電圧源
VDD 電源電圧源
3C 読み出しドライバ
15 読み出し回路

Claims (10)

  1. 記憶素子書き込みユニット(10)を含む半導体装置であって、
    前記記憶素子書き込みユニット(10)は、電気的に1回限りの書き込みが行われる記憶素子(1)と前記記憶素子(1)への書き込みを行う書き込み制御部(2)で構成され、
    前記書き込み制御部(2)は、書き込み制御信号(CT1)で制御され、書き込みドライバ(3)と書き込みドライバ制御部(4)と書き込み状態検知回路(5)で構成され、
    前記記憶素子(1)と前記書き込みドライバ(3)は、電源電圧源と接地電圧源との間に第1のノード信号(N1)を介して接続され、
    前記書き込みドライバ制御部(4)からの出力である第2のノード信号(N2)は、前記書き込みドライバ(3)に入力され、
    前記書き込み状態検知回路(5)からの検知信号として第3のノード信号(N3)が出力され、前記第3のノード信号(N3)は前記書き込みドライバ制御部(4)に入力され、
    前記書き込み状態検知回路(5)は、信号レベル検知回路(6)を含み、前記第1のノード信号(N1)が前記信号レベル検知回路(6)に入力され、第4のノード信号(N4)を出力し、前記第4のノード信号(N4)からの出力として前記第3のノード信号(N3)を出力する構成であって、
    前記記憶素子(1)への書き込みを開始した後に、前記記憶素子(1)の書き込み状態を検知する前記第1のノード信号(N1)が前記記憶素子(1)の切断状態を検知した場合に、検知されてから一定期間の経過後に前記記憶素子(1)への書き込み動作を停止することを特徴とする半導体装置。
  2. 前記書き込みドライバ制御部(4)または前記書き込み状態検知回路(5)の少なくとも一方に、前記一定期間を設定する遅延回路を有する、ことを特徴とする請求項1に記載の半導体装置。
  3. 前記書き込み状態検知回路(5)は、前記記憶素子(1)への書き込みを指示する書き込み制御信号(CT1)と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第1の判定回路(6A)と、前記第1の判定回路(6A)からの判定出力であるノード信号に基づく信号と前記第1のノード信号(N1)に基づいて前記記憶素子(1)が前記書き込み状態であることを判定する第2の判定回路(6B)とを含む、ことを特徴とする請求項1に記載の半導体装置。
  4. 前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第2の信号電位の検知が可能な回路であって、前記第1の信号電位を検知した後に、前記一定期間の後に前記第2の信号電位を検知し、前記第2の信号電位の検知に基づいて、前記第3のノード信号(N3)を出力することを特徴とする請求項1に記載の半導体装置。
  5. 前記書き込みドライバ(3)はトランジスタであって、このトランジスタのゲートをオン状態に駆動する前記書き込みドライバ制御部(4)の駆動能力は、前記書き込みドライバ(3)の駆動能力の1/10以下である、ことを特徴とする請求項1に記載の半導体装置。
  6. 前記書き込みドライバ(3)は少なくとも第1のドライバおよび第2のドライバを含む構成であって、
    前記書き込みドライバ制御部(4)は、前記第1のドライバを駆動する第1のドライバ制御回路と、前記第2のドライバを駆動する第2のドライバ制御回路とを有し、前記第1のドライバ制御回路で駆動制御してから、一定遅延時間後に前記第2のドライバ制御回路で駆動制御することを特徴とする請求項1に記載の半導体装置。
  7. 前記信号レベル検知回路(6)は、少なくとも第1の信号電位と第3の信号電位の検知が可能な回路であって、前記第1の信号電位の検知は、前記記憶素子への書き込み状態を検知するものであって、前記第3の信号電位の検知は、読み出し時の判定を検知するものであることを特徴とする請求項1に記載の半導体装置。
  8. 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
    前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、
    前記書き込みを指示する書き込み制御信号(CT1)と前記ラッチ回路(8)の情報に基づいて、各記憶素子書き込みユニット(10)が書き込み動作を行うことを特徴とする請求項1に記載の半導体装置。
  9. 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
    前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)を有し、
    前記各記憶素子書き込みユニット(10)の前記各ユニットの第4のノード信号(N4)または前記各ユニットの第3のノード信号(N3)の各出力の論理和または論理積を出力する回路を前記全体制御回路(202)内に有することを特徴とする請求項8に記載の半導体装置。
  10. 複数個の前記記憶素子書き込みユニット(10)と、これらを制御する全体制御回路(202)を有し、
    前記各記憶素子書き込みユニット(10)は、自ユニットに書き込みを行うか行わないかを示す情報を記憶するラッチ回路(8)と、
    自ユニットの前記第4のノード信号(N4)または自ユニットの前記第3のノード信号(N3)と、前段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積を出力する回路を有し、
    最終段ユニットの前記第4のノード信号(N4)または前段ユニットの前記第3のノード信号(N3)との論理和または論理積の出力信号が、前記全体制御回路(202)に入力される構成を特徴とする請求項8に記載の半導体装置。
JP2019055432A 2019-03-22 2019-03-22 半導体装置 Active JP7185573B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2019055432A JP7185573B2 (ja) 2019-03-22 2019-03-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019055432A JP7185573B2 (ja) 2019-03-22 2019-03-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2020155193A true JP2020155193A (ja) 2020-09-24
JP7185573B2 JP7185573B2 (ja) 2022-12-07

Family

ID=72559488

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019055432A Active JP7185573B2 (ja) 2019-03-22 2019-03-22 半導体装置

Country Status (1)

Country Link
JP (1) JP7185573B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059176A1 (ja) * 2020-09-18 2022-03-24 タワー パートナーズ セミコンダクター株式会社 半導体装置
CN114596816A (zh) * 2022-03-04 2022-06-07 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077080A (ja) * 1992-11-18 1995-01-10 Gemplus Card Internatl Sa 集積回路内のヒューズを飛ばす方法及び回路
US20060114708A1 (en) * 2004-11-26 2006-06-01 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
US20060152990A1 (en) * 2005-01-04 2006-07-13 Chien-Hua Huang Multiple-time electrical fuse programming circuit
US20060158923A1 (en) * 2005-01-13 2006-07-20 Toshimasa Namekawa Nonvolatile semiconductor memory device
US20080136496A1 (en) * 2006-12-06 2008-06-12 Jun He Novel fuse programming schemes for robust yield
US20080217734A1 (en) * 2007-03-08 2008-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level electrical fuse using one programming device
US20100265754A1 (en) * 2009-04-17 2010-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and data processing device
US20110273949A1 (en) * 2010-05-06 2011-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse programming time control scheme

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077080A (ja) * 1992-11-18 1995-01-10 Gemplus Card Internatl Sa 集積回路内のヒューズを飛ばす方法及び回路
US20060114708A1 (en) * 2004-11-26 2006-06-01 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device
JP2006155710A (ja) * 2004-11-26 2006-06-15 Matsushita Electric Ind Co Ltd 半導体記憶装置
US20060152990A1 (en) * 2005-01-04 2006-07-13 Chien-Hua Huang Multiple-time electrical fuse programming circuit
US20060158923A1 (en) * 2005-01-13 2006-07-20 Toshimasa Namekawa Nonvolatile semiconductor memory device
JP2006196079A (ja) * 2005-01-13 2006-07-27 Toshiba Corp 不揮発性半導体記憶装置
US20080136496A1 (en) * 2006-12-06 2008-06-12 Jun He Novel fuse programming schemes for robust yield
US20080217734A1 (en) * 2007-03-08 2008-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-level electrical fuse using one programming device
US20100265754A1 (en) * 2009-04-17 2010-10-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and data processing device
JP2010267368A (ja) * 2009-04-17 2010-11-25 Semiconductor Energy Lab Co Ltd 半導体記憶装置
US20110273949A1 (en) * 2010-05-06 2011-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical fuse programming time control scheme

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022059176A1 (ja) * 2020-09-18 2022-03-24 タワー パートナーズ セミコンダクター株式会社 半導体装置
CN114596816A (zh) * 2022-03-04 2022-06-07 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置
CN114596816B (zh) * 2022-03-04 2023-05-12 武汉天马微电子有限公司 显示面板及其驱动方法、显示装置

Also Published As

Publication number Publication date
JP7185573B2 (ja) 2022-12-07

Similar Documents

Publication Publication Date Title
JP4926275B2 (ja) トランジスタスナップバック保護を組み込むレベルシフタ回路
US9401224B2 (en) Monitoring device of integrated circuit
US10841071B2 (en) Data communication system, data communication apparatus, and sensor apparatus
US20120008431A1 (en) Integrated circuit using method for setting level of reference voltage
US7158435B2 (en) Fuse circuit and semiconductor integrated circuit device
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
US8081531B2 (en) Temperature sensor capable of reducing test mode time
JP2020155193A (ja) 半導体装置
US8193851B2 (en) Fuse circuit of semiconductor device and method for monitoring fuse state thereof
US8754688B2 (en) Signal output circuit and semiconductor device including the same
US9312843B2 (en) Comparison circuit and impedance calibration circuit using the same
US20100244882A1 (en) Burn-In Test Method and System
WO2022059176A1 (ja) 半導体装置
US8081016B2 (en) Input buffer
US9424894B2 (en) Signal transfer circuit and operating method thereof
KR20180047209A (ko) 레퍼런스 선택 회로
US8369174B2 (en) Power up signal generation circuit
US7986174B2 (en) Output driver circuit
US20230326534A1 (en) Sense timing generation circuit and semiconductor memory device
US11443781B2 (en) Semiconductor system and method of operating the same
KR102526621B1 (ko) 비휘발성 메모리 장치 및 이의 동작 방법
US20220358974A1 (en) Pipe latch circuit for executing consecutive data output operation
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기
US20190362768A1 (en) Memory apparatus and majority detector thereof
US6137731A (en) Semiconductor memory including an intermediate potential circuit capable of providing reduced current flow

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201016

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220125

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20220328

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220516

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221122

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221125

R150 Certificate of patent or registration of utility model

Ref document number: 7185573

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150