JP2006196079A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ａｎｔｉ−ｆｕｓｅ素子を記憶素子として用いるＯＴＰメモリにおいて、プログラム動作時に記憶素子の絶縁膜を完全な破壊の状態に至らしめることができるようにする。
【解決手段】たとえば、プログラム動作時に、電圧ストレスの印加によってａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がハードブレークダウンの状態に変化したことを、内部昇圧電源１２で検知する。すると、内部昇圧電源１２は、一定時間の経過を待って、書き込み終了信号ＥＮＤｐを制御回路１４に送る。これにより、制御回路１４は、開閉スイッチ１３を非導通状態とし、ａｎｔｉ−ｆｕｓｅ素子１１に対するプログラム動作を終了させる構成となっている。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関するもので、特に、情報を一度だけ書き込むことが可能な不可逆性の記憶素子を用いたＯＴＰ（Ｏｎｅ−Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリに関する。

最近、不可逆性の記憶素子として、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造の半導体素子に対して最大定格を超える高電圧（電圧ストレス）を印加し、その素子のゲート絶縁膜を電気的に破壊することにより情報を記憶するような、絶縁膜破壊型の記憶素子（たとえば、ａｎｔｉ−ｆｕｓｅ素子（または、ｅｌｅｃｔｒｉｃａｌ−ｆｕｓｅ素子ともいう））を用いたＯＴＰメモリが提案されている。このａｎｔｉ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの場合、絶縁膜破壊前のａｎｔｉ−ｆｕｓｅ素子には“０”という情報が蓄えられ、絶縁膜破壊後のａｎｔｉ−ｆｕｓｅ素子には“１”という情報が蓄えられているものとして、主に利用されている。

また、このようなａｎｔｉ−ｆｕｓｅ素子を記憶素子に用いたＯＴＰメモリの用途としては、たとえばＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などで、不良素子救済情報などを格納するのに使用されている。

ところで、ａｎｔｉ−ｆｕｓｅ素子において、書き込まれた情報を安定して読み出せるようにするには、破壊後のゲート絶縁膜に、良好な電気的導通状態を確保する必要がある。そのためには、ゲート絶縁膜の破壊後に、ゲート絶縁膜に対して十分な電気的エネルギー（電流ストレス）を与えることにより、ゲート絶縁膜を完全な破壊の状態、すなわち、ハードブレークダウン状態へ至らしめることが重要である。

上記したように、ａｎｔｉ−ｆｕｓｅ素子を記憶素子として用いたＯＴＰメモリにおいて、安定した読み出し特性を得るためには、プログラム動作（情報の書き込み）時に、ゲート絶縁膜に十分に大きな電流をある時間流す操作が必要である。しかしながら、必要以上に長い時間にわたって電流を流し続けると、ゲート絶縁膜を含め、ａｎｔｉ−ｆｕｓｅ素子以外の他の回路部分などに対しても過剰なストレスを与えることになる。その結果、読み出し特性は逆に劣化する。たとえば、大電流によるマイグレーション効果により配線に空洞が発生するなどして、読み出し電流が減少するという問題が生じる。

一般に、ゲート絶縁膜の破壊に要する時間、すなわち、高電圧の印加からａｎｔｉ−ｆｕｓｅ素子に情報が書き込まれるまでのプログラム時間は、ａｎｔｉ−ｆｕｓｅ素子による個体差が大きい。たとえば、多くのａｎｔｉ−ｆｕｓｅ素子のゲート絶縁膜が瞬時（１０μｓ以下）に破壊されるような高電圧を、一定の時間（約１００μｓ）印加することによりプログラム動作を行った場合においても、ゲート絶縁膜が完全には破壊されないで残るａｎｔｉ−ｆｕｓｅ素子、つまり、書き損じてしまうａｎｔｉ−ｆｕｓｅ素子が、ある確率で発生する。また、ａｎｔｉ−ｆｕｓｅ素子に情報が書き込まれるまでのプログラム時間は、印加電圧や温度の変化などの環境条件の変化に対しても敏感である。したがって、ゲート絶縁膜の破壊後に与える電気的エネルギーを適切に制御するためには、このような問題を解決しなければならない。

単に、書き損じの発生率を低く抑えるためには、印加電圧を高くする、または、電圧印加時間を長くするなどの対策が有効である。しかしながら、印加電圧を高くする、または、電圧印加時間を長くした場合には、早い時期にゲート絶縁膜が破壊された多くのａｎｔｉ−ｆｕｓｅ素子に対して、さらに大きな電気的ストレスがかかることによる悪影響が懸念される。また、印加電圧を高くすることは、情報の書き込みを行わない非プログラム状態のａｎｔｉ−ｆｕｓｅ素子に対する大きなストレスとなるため、信頼性上、好ましいことではない。また、電圧印加時間を長くすることはプログラム時間の増大となり、記憶容量の大規模化の妨げとなる。

このように、従来のＯＴＰメモリにおいては、ａｎｔｉ−ｆｕｓｅ素子のゲート絶縁膜を完全な破壊の状態（ハードブレークダウン状態）に至らしめるために、ゲート絶縁膜の破壊後に与える電気的エネルギーを適切に制御する必要があり、そのための最適な方法が模索されていた。

なお、ゲート絶縁膜に与える電気的エネルギーを制御する方法として、以下の提案が既になされている（たとえば、特許文献１参照）。しかしながら、この提案の場合には、破壊後のゲート絶縁膜に与える電気的エネルギーを適切に制御することができないばかりか、記憶容量の大規模化にともなって装置が大型化するなどの問題があった。
特開２００３−１２３４９６（米国特許ＵＳ６，４３４，０６０Ｂ１）

本発明は、上記の問題点を解決すべくなされたもので、記憶容量の大規模化にともなう大型化を招いたりすることなく、プログラム動作時に記憶素子の絶縁膜を完全な破壊の状態に至らしめることができ、良好な読み出し特性を得ることが可能な不揮発性半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、電気的ストレスの印加によって絶縁膜を破壊することにより情報がプログラムされる記憶素子と、前記記憶素子に対する、前記電気的ストレスの印加を制御する制御スイッチと、前記制御スイッチの導通／非導通状態を制御する制御回路と、プログラム動作時に、前記記憶素子に印加される前記電気的ストレスを発生させるための第１の電圧を生成する電圧生成回路、前記絶縁膜の破壊を検知する検知回路、および、前記検知回路により前記絶縁膜の破壊が検知されると、前記記憶素子に対する前記電気的ストレスの印加を一定時間経過後に遮断するように、前記制御回路を制御するカウンタ回路、を含む電源回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。

上記の構成により、破壊後の絶縁膜に与える電気的エネルギーを適切に制御することが可能になる結果、記憶容量の大規模化にともなう大型化を招いたりすることなく、プログラム動作時に記憶素子の絶縁膜を完全な破壊の状態に至らしめることができ、良好な読み出し特性を得ることが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ａｎｔｉ−ｆｕｓｅ素子（ＭＯＳ構造の半導体素子）を記憶素子として用いた、情報を１度だけ書き込むことが可能なＯＴＰメモリ（不揮発性半導体記憶装置）の基本構成を示すものである。ここでは、内部昇圧電源を設け、この内部昇圧電源によって、外部より供給される比較的低電圧（たとえば、２．５Ｖ）の電源から、ａｎｔｉ−ｆｕｓｅ素子に印加する第１の電圧としての書き込み用の高電圧ＶＢＰ（たとえば、７Ｖ）を生成するように構成した場合について説明する。

図１に示すように、たとえば、情報がプログラムされる絶縁膜破壊型の記憶素子であるａｎｔｉ−ｆｕｓｅ素子１１の一端（ソース／ドレイン）には、電源回路としての内部昇圧電源（ｖｏｌｔａｇｅ ｕｐ ｃｏｎｖｅｒｔｅｒ）１２が接続されている。また、上記ａｎｔｉ−ｆｕｓｅ素子１１の他端（ゲート）には、開閉スイッチ（制御スイッチ）１３となるｎ型ＭＯＳトランジスタのソース／ドレインの一方が接続されている。なお、この接続点の電位ＳＮｐを検知することにより、上記ａｎｔｉ−ｆｕｓｅ素子１１に記憶されている情報の読み出しが行われる。

開閉スイッチ１３の他方、つまり、上記ｎ型ＭＯＳトランジスタのソース／ドレインの他方は接地（グランド電源に接続）され、ゲートは制御回路（ｃｏｎｔｒｏｌｌｅｒ）１４に接続されている。また、この制御回路１４には、上記内部昇圧電源１２が接続されている。

ここで、上記制御回路１４は、上記開閉スイッチ１３の導通状態／非導通状態を制御するもので、上記制御回路１４には、外部からの制御信号を取り込むための端子（たとえば、リセット信号ＲＥＳＥＴｎを反転させて取り込むための端子ｒｅｓｅｔ、および、書き込みコマンド信号ＷＥｎを反転させて取り込むための端子ｓｅｔ）が設けられている。また、この制御回路１４には、上記内部昇圧電源１２からの書き込み終了信号ＥＮＤｐを取り込むための端子ｅｎｄが設けられている。さらに、上記制御回路１４には、上記開閉スイッチ１３のゲートに選択信号ＳＥＬｐを出力するための端子が設けられている。

一方、上記内部昇圧電源１２は、上記ａｎｔｉ−ｆｕｓｅ素子１１に印加する電圧を生成するもので、情報の書き込み（プログラム動作）時には書き込み用の高電圧（ａｎｔｉ−ｆｕｓｅ素子１１の最大定格以上の高電圧）ＶＢＰを生成し、読み出し（リード動作）時には、書き込み用の高電圧ＶＢＰよりも低い、第２の電圧としての、上記ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜を破壊しない程度の読み出し用の低電圧（たとえば、１．５Ｖ）を生成するように構成されている。また、本実施形態の内部昇圧電源１２は、プログラム動作時に、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がソフトブレークダウンの状態からハードブレークダウンの状態に変化したことを検知する機能を備えている。

すなわち、上記内部昇圧電源１２には、上記ａｎｔｉ−ｆｕｓｅ素子１１に印加する低電圧または高電圧ＶＢＰを出力するための端子が設けられている。また、この内部昇圧電源１２には、上記制御回路１４に書き込み終了信号ＥＮＤｐを出力するための端子が設けられている。さらに、この内部昇圧電源１２には、上記ａｎｔｉ−ｆｕｓｅ素子１１に印加する高電圧ＶＢＰをフィードバックして取り込むための端子、および、外部からの制御信号（たとえば、上記書き込みコマンド信号ＷＥｎ）を取り込むための端子が設けられている。

次に、上記した構成のＯＴＰメモリの、書き込み時の動作（プログラム動作）について、簡単に説明する。まず、回路を動作させるための電源ＶＤＤ（たとえば、１．５Ｖ）の投入と同時に、制御回路１４は、外部からのリセット信号ＲＥＳＥＴｎを取り込んで、内部の状態を初期化する。初期化の状態では、選択信号ＳＥＬｐは低電位状態となり、開閉スイッチ１３は非導通状態となる。この後、内部昇圧電源１２により、ａｎｔｉ-ｆｕｓｅ素子１１のゲート絶縁膜を破壊するのに十分な高電圧ＶＢＰが印加される。しかし、この状態においては、開閉スイッチ１３が非導通状態のため、ａｎｔｉ−ｆｕｓｅ素子１１に所望の電気的ストレスである電圧ストレス（高電界ストレス）Ｖｓｔｒｅｓｓは印加されない。

その後、外部からの書き込みコマンド信号ＷＥｎが、制御回路１４に入力される。これにより、制御回路１４は選択信号ＳＥＬｐを活性化し、開閉スイッチ１３を導通状態にする。この結果、ａｎｔｉ−ｆｕｓｅ素子１１に所望の電圧ストレスＶｓｔｒｅｓｓが印加されて、プログラム動作が開始される。

やがて、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜は、電圧ストレスＶｓｔｒｅｓｓの印加により破壊される。ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜が破壊されると、ａｎｔｉ−ｆｕｓｅ素子１１を流れる電流量ＩＢＰが急激に増加する。

この電流量ＩＢＰの変化、つまり、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がソフトブレークダウンの状態からハードブレークダウンの状態に変化したことが内部昇圧電源１２によって検知されると、内部昇圧電源１２より一定時間の経過を待って書き込み終了信号ＥＮＤｐが出力される。この書き込み終了信号ＥＮＤｐは制御回路１４に送られる。すると、制御回路１４は、選択信号ＳＥＬｐを再び非活性状態とし、開閉スイッチ１３を非導通状態とする。これにより、ａｎｔｉ-ｆｕｓｅ素子１１に対するプログラム動作が終了する。

このように、内部昇圧電源１２を用いて、ハードブレークダウン状態への変化を検知してから一定時間の経過を待って、プログラム動作を終了するようにしている。これにより、破壊後のゲート絶縁膜に与える電気的ストレスである電流ストレス（電気的エネルギー）を適切に制御することが容易に可能となる。したがって、記憶容量の大規模化にともなってＯＴＰメモリの大型化を招いたりすることなく、常に、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜を完全な破壊の状態（ハードブレークダウンの状態）に至らしめることが可能となるものである。

なお、上記した構成のＯＴＰメモリ（図１参照）においては、ａｎｔｉ−ｆｕｓｅ素子１１をｐ型ＭＯＳトランジスタにより表記しているが、書き込み前（非プログラム）の状態では電流を殆んど流さず、高電圧を印加することにより素子の電気的特性を破壊し、以降は導通状態となる不可逆性の素子であるならば、どのような構造であっても同様の効果を得ることができる。

図２は、上記したＯＴＰメモリにおける制御回路１４の構成を、より詳細に示すものである。すなわち、上記制御回路１４は、たとえば図２に示すように、６つのインバータ回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ、および、３つのナンド回路１４ｇ，１４ｈ，１４ｉを有して構成されている。６つのインバータ回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆのうち、５つのインバータ回路１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅは直列に接続されている。そして、その先頭のインバータ回路１４ａの入力端（上記ｅｎｄ端子）には、上記内部昇圧電源１２からの書き込み終了信号ＥＮＤｐが供給される。また、最後のインバータ回路１４ｅの出力端は、上記ナンド回路１４ｇの一方の入力端に接続されている。このナンド回路１４ｇの他方の入力端（上記ｅｎｄ端子）には、上記内部昇圧電源１２からの書き込み終了信号ＥＮＤｐが供給される。

上記ナンド回路１４ｇの出力端は、ＳＲラッチ回路を構成するナンド回路１４ｈの第１の入力端に接続されている。このナンド回路１４ｈの第１の入力端には、書き込み終了信号ＥＮＤｎが供給される。このナンド回路１４ｈの第２の入力端（上記ｒｅｓｅｔ端子）には、上記リセット信号ＲＥＳＥＴｎが供給される。また、ナンド回路１４ｈの第３の入力端には、ＳＲラッチ回路を構成するナンド回路１４ｉの出力端が接続されている。このナンド回路１４ｉの一方の入力端には、上記ナンド回路１４ｈの出力端が接続され、他方の入力端（上記ｓｅｔ端子）には、上記書き込みコマンド信号ＷＥｎが供給される。そして、上記ナンド回路１４ｈの出力端が、上記インバータ回路１４ｆを介して、上記開閉スイッチ１３のゲートに接続されて、上記選択信号ＳＥＬｐを出力するように構成されている。

図３は、上記したＯＴＰメモリにおける内部昇圧電源１２の構成を、より詳細に示すものである。すなわち、上記内部昇圧電源１２は、たとえば図３に示すように、電位検知回路（検知回路）１２Ａと発振器１２Ｂとチャージポンプ回路（電圧生成回路）１２Ｃとからなるフィードバックループにより、高電圧ＶＢＰを安定的に生成することが可能となっている。また、この内部昇圧電源１２は、負荷容量Ｃｂｐおよび補充電荷量測定器（カウンタ回路）１２Ｄを有して構成されている。

電位検知回路１２Ａは、昇圧電源（ＶＢＰ）の電位を参照電源ＶＲＥＦと比較し、チャージポンプ回路１２Ｃへ供給する電源電流を調整して、昇圧電源（ＶＢＰ）の電位を一定値（設定電位）に保つ役割をしている。また、この電位検知回路１２Ａは、情報の書き込み（プログラム動作）時に、ａｎｔｉ−ｆｕｓｅ素子１１に流れる電流量の変化から、そのａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がソフトブレークダウンの状態からハードブレークダウンの状態へと変化したことを検知するように構成されている。

発振器１２Ｂは、たとえば５段のリングオシレータであり、上記電位検知回路１２Ａの出力ＶＢＰＥＮＢｐに応じて発振と停止とが制御される。

チャージポンプ回路１２Ｃは、たとえば８段のディクソン（Ｄｉｃｋｓｏｎ）型のチャージポンプであり、発振器１２Ｂの出力ＶＢＰＣＫｐを受けて動作する。このチャージポンプ回路１２Ｃにより昇圧された電荷は、負荷容量Ｃｂｐに蓄積される。上記負荷容量Ｃｂｐは、電源（ＶＢＰ）とグランド電源との間のデカプリングキャパシタである。なお、この負荷容量Ｃｂｐは、回路の寄生容量が十分に大きい場合には不要となるため、必須の構成要件ではない。

ここで、上記チャージポンプ回路１２Ｃの電流供給能力が負荷の消費電流を上回る場合、昇圧電源（ＶＢＰ）の電位が上昇する。この時、昇圧電源（ＶＢＰ）の電位が、与えられる参照電位ＶＲＥＦにより定められる設定電位以上になると、電位検知回路１２Ａから検知信号が出力され、発振器１２Ｂは動作を停止する。たとえば、昇圧電源（ＶＢＰ）の電位を１１：３の比で抵抗分割し、その中間電位を参照電位ＶＲＥＦ（たとえば、１．５Ｖ）と比較することにより得られる昇圧電源（ＶＢＰ）の電位は７Ｖとなる。

発振器１２Ｂの動作が停止すると、チャージポンプ回路１２Ｃからの電流の供給がなくなり、負荷の消費電流により、昇圧電源（ＶＢＰ）の電位は降下する。その後、電位検知回路１２Ａが、昇圧電源（ＶＢＰ）の電位が下がったことを検知すると、発振器１２Ｂは再び発振を始める。この動作を繰り返すことにより、昇圧電源（ＶＢＰ）の電位を設定電位に保つことができる。

一方、上記電位検知回路１２Ａの出力ＶＢＰＥＮＢｐおよび上記発振器１２Ｂの出力ＶＢＰＣＫｐは、補充電荷量測定器１２Ｄにも入力されている。補充電荷量測定器１２Ｄとしては、たとえば単純なＣＲディレイ回路により構成することも可能であるが、ここでは、チャージポンプ回路１２Ｃに供給される上記発振器１２Ｂの出力ＶＢＰＣＫｐをクロックとして用いる構成とした場合を例に示している。すなわち、上記補充電荷量測定器１２Ｄは４段のフリップフロップ回路（たとえば、３２ビットカウンタ）ＦＦにより構成され、チャージポンプ回路１２Ｃが連続して４発の昇圧動作を継続した場合に、書き込み動作終了信号ＥＮＤｐを出力するようになっている。

補充電荷量測定器１２Ｄにおいて、フリップフロップ回路ＦＦの段数Ｎ_FFは、たとえば、情報の書き込みが行われる選択状態（プログラム状態）のａｎｔｉ−ｆｕｓｅ素子１１が、ソフトブレークダウンの状態からハードブレークダウンの状態へ変化するのに必要な電気的エネルギーＥ_BDをもとに決定される。

Ｅ_BD＜βＮ_FFＣＶ_DD
ただし、“β”はチャージポンプ回路１２Ｃを含めた装置全体のエネルギー効率、“Ｃ”はチャージポンプ回路１２Ｃの容量、“Ｖ_DD”はチャージポンプ回路１２Ｃの電源電圧である。また、フリップフロップ回路ＦＦの段数Ｎ_FFの上限は、非プログラム状態のａｎｔｉ−ｆｕｓｅ素子１１までもが、ハードブレークダウンの状態へ至る程過度な電気的エネルギーを与えることがないように定められる。

一般に、チャージポンプ回路の電荷転送効率はあまり良いものではない。そのため、“β”は「１」よりもかなり小さな値となる。したがって、実際の回路構成（段数Ｎ_FF）は本実施形態の場合よりも多くなると予測される。また、フリップフロップＦＦの段数Ｎ_FFは試作を通じて調整が必要となるため、調整のための機能を付加するなど、本実施形態に示した構成よりも複雑なものとなることが予測される。何れにせよ、内部昇圧電源１２の状態の変化により、ａｎｔｉ−ｆｕｓｅ素子１１への情報の書き込みが終了したことを検知し、その後、さらに一定の電流ストレス（電気的エネルギー）をａｎｔｉ−ｆｕｓｅ素子１１に印加することにより、プログラム動作を完結するという機能を実現する主要な機能は同じである。

図４は、上記した構成のＯＴＰメモリの動作を説明するために示すタイミングチャートである。以下に、図４を参照して、ＯＴＰメモリの動作について説明する。

まず、“ｔ１”のタイミングにおいて、回路を動作させるための電源ＶＤＤが投入される。次いで、“ｔ２”のタイミングにおいて、内部の状態を初期化するためのリセット信号ＲＥＳＥＴｎが、制御回路１４に入力される。なお、上記リセット信号ＲＥＳＥＴｎは負論理の信号で、通常時は“ハイ（Ｈ）”の状態を保持する信号であり、“ロウ（Ｌ）”に設定されることにより初期化の状態となる。リセット信号ＲＥＳＥＴｎの“Ｌ”入力により、開閉スイッチ１３は非導通状態となる。リセット信号ＲＥＳＥＴｎが“Ｈ”の状態に遷移した後も、開閉スイッチ１３は非導通状態を維持し続ける。

次いで、“ｔ３”のタイミングにおいて、内部昇圧電源１２よりａｎｔｉ−ｆｕｓｅ素子１１の最大定格以上の高電圧ＶＢＰ、たとえば７Ｖが印加される。この時、開閉スイッチ１３は非導通状態にある。そのため、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜のリーク電流やカップリング容量などの効果により、ａｎｔｉ−ｆｕｓｅ素子１１と開閉スイッチ１３との接続点の電位ＳＮｐも共に上昇し、ａｎｔｉ−ｆｕｓｅ素子１１に印加される電圧ストレスは次第に緩和される。したがって、この状態では，ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜は破壊されない、つまり、ａｎｔｉ−ｆｕｓｅ素子１１に情報が書き込まれることはない。

なお、そのときの電圧ストレスの様子を、図４の“Ｖｓｔｒｅｓｓ”の挙動に見ることができる。また、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜のリーク電流やカップリング容量による充放電電流の様子を、図４の“ＩＢＰ”に見ることができる。

次いで、“ｔ４”のタイミングにおいて、外部からの書き込みコマンド信号ＷＥｎが内部昇圧電源１２に入力される。なお、書き込みコマンド信号ＷＥｎは負論理の信号であり、“Ｌ”の状態で書き込み動作の開始が指示される。また、この書き込みコマンド信号ＷＥｎは、制御回路１４内のＳＲラッチ回路のｓｅｔ端子にも供給される。そのため、書き込みコマンド信号ＷＥｎが一度“Ｌ”の状態になると、書き込みコマンド信号ＷＥｎが“Ｈ”の状態になった後も、プログラム動作が継続される。

上記開閉スイッチ１３は、制御回路１４からの選択信号ＳＥＬｐが活性化されることにより、導通状態となる。すると、ａｎｔｉ−ｆｕｓｅ素子１１と開閉スイッチ１３との接続点の電位ＳＮｐは、ほぼ「０Ｖ」となる。ａｎｔｉ−ｆｕｓｅ素子１１の一端は内部昇圧電源１２に接続され、７Ｖの電位（ＶＢＰ）が印加されている。これにより、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜には高電界の電圧ストレス（Ｖｓｔｒｅｓｓ）が印加されることになる。

ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜に対し、継続的に高電界の電圧ストレスが印加されることにより、ついには、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜が破壊される。

ここで、電圧ストレスを与え始めてからゲート絶縁膜が破壊に至るまでの時間、つまり、情報の書き込みに要するプログラム時間には、ａｎｔｉ−ｆｕｓｅ素子１１ごとに大きな個体差がある。

図５は、室温環境下において、０．６μｍ² の面積を持つ、１．７ｎｍ厚のゲート絶縁膜に対して、５．６Ｖ，５．８Ｖ，６．０Ｖの高電圧ＶＢＰをそれぞれ印加したときの、情報の書き込みに要する時間をシミュレーションした際の結果（Ｗｅｉｂｕｌｌ ｐｌｏｔ）を示すものである。横軸は、電圧ストレスを印加し始めてからゲート絶縁膜が破壊に至るまでの時間（ｔＢＲＥＡＫ）［μｓ］であり、縦軸は、ゲート絶縁膜の破壊の累積発生頻度［％］である。

図中、プロットが直線状になることは、時間ｔＢＲＥＡＫとゲート絶縁膜の破壊の累積発生頻度との関係が「ｗｅｉｂｕｌｌ分布」になることを表している。以前から、半導体素子のゲート絶縁膜の寿命は、定格電圧、もしくは、それよりも少しだけ高い電圧条件下において、「ｗｅｉｂｕｌｌ分布」になることが知られていたが、図５からも明らかなように、非常に高い電圧条件下においても、ゲート絶縁膜の破壊の時間と累積発生頻度との関係は「ｗｅｉｂｕｌｌ分布」になる。

たとえば図４に示すように、ゲート絶縁膜が破壊されると、“ｔ５”のタイミングにおいて、ａｎｔｉ−ｆｕｓｅ素子１１に流れる電流量ＩＢＰが急激に増加し始める。この電流量ＩＢＰの増加し始めが、内部昇圧電源１２内の電位検知回路１２Ａにより検知される。すると、補充電荷量測定器１２Ｄが動作を開始し、一定時間（ｔＤＥＬＡＹ）の経過後に、制御回路１４に供給される書き込み終了信号ＥＮＤｐを“Ｈ”にする。

書き込み終了信号ＥＮＤｐが“Ｈ”になると、“ｔ６”のタイミングにおいて、書き込み終了信号ＥＮＤｎが“Ｌ”になる。制御回路１４は、この書き込み終了信号ＥＮＤｎをＲＳラッチ回路に受け、開閉スイッチ１３への選択信号ＳＥＬｐを非活性状態（“Ｌ”）とする。これにより、開閉スイッチ１３が非導通状態となり、ａｎｔｉ−ｆｕｓｅ素子１１に流れる電流ＩＢＰが遮断される。その際、ａｎｔｉ−ｆｕｓｅ素子１１は、ゲート絶縁膜が破壊されて、導通状態になっている。このため、ａｎｔｉ−ｆｕｓｅ素子１１と開閉スイッチ１３との接続点の電位ＳＮｐは、高電圧ＶＢＰとほぼ同じ電位、つまり、高電位になる。

こうして、ａｎｔｉ−ｆｕｓｅ素子１１への情報の書き込みにともなう、ゲート絶縁膜の破壊が完了すると、書き込み用の高電圧ＶＢＰは不要となる。すると、この高電圧ＶＢＰによって、他の構成要素（たとえば、開閉スイッチ１３）、および、非プログラム状態のａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜が破壊されることがないように、“ｔ７”のタイミングにおいて、書き込み用の高電圧ＶＢＰが０Ｖ（または、ａｎｔｉ−ｆｕｓｅ素子１１の定格電圧（たとえば、１．５Ｖ）以下）に落される。

なお、情報の読み出しを行うリード動作時は、“ｔ８”のタイミングにおいて、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜を破壊しない程度の低電圧、つまり、定格電圧（たとえば、１．５Ｖ）が印加される。そして、その時の、ａｎｔｉ−ｆｕｓｅ素子１１と開閉スイッチ１３との接続点の電位ＳＮｐを検知する。これにより、ａｎｔｉ−ｆｕｓｅ素子１１に記憶されている情報を読み出すことができる。

図６は、シリコン半導体（Ｓｉ）２１とシリコン酸化膜（ＳｉＯ₂ ）２２とポリシリコン層（ｐｏｌｙ Ｓｉ）２３の、３層構造からなるＭＯＳ半導体の断面構造を示すものである。この図を参照して、シリコン酸化膜２２の破壊のプロセスと、このＭＯＳ半導体を記憶素子として用いた場合の情報の読み出し特性との関係について説明する。

ＭＯＳ半導体の製造の直後におけるシリコン酸化膜２２は、非常にきれいな結晶構造を有している（たとえば、同図（ａ）参照）。この状態において、ポリシリコン層２３に負電位が、シリコン半導体２１に正電位が、それぞれ与えられる。

ここで、シリコン酸化膜２２が３ｎｍ厚程度の薄い膜ならば、与えた電位差を７Ｖ程度とすると、シリコン酸化膜２２にかかる電界の大きさは２ＧＶ／ｍ以上の高電界となる。すると、シリコン酸化膜２２に微小なリーク電流が流れる。この状態を長時間保持すると、微小なリーク電流により、シリコン酸化膜２２中に転位などの微小欠陥２４が発生する（たとえば、同図（ｂ）参照）。しかし、この段階では、シリコン酸化膜２２はまだ良好な絶縁状態を保っており、リーク電流は僅か（たとえば、１０ｎＡ未満）である。

その後、微小欠陥２４の数は時間の経過とともに増加し、ついにはシリコン酸化膜２２内に、ポリシリコン層２３からシリコン半導体２１に達する欠陥連鎖２５が形成される（たとえば、同図（ｃ）参照）。この段階で、シリコン酸化膜２２は、ソフトブレークダウン状態となり、以前の状態に比べると明らかに大きなリーク電流が流れ始める。

ソフトブレークダウン状態で流れるリーク電流の量は１００μＡに満たない小さなものであるが、該リーク電流は欠陥連鎖２５が生じた原子数個の小さな領域に集中するため、大きなジュール熱を発生し、その周辺の分子構造を破壊する。その結果、直径５０ｎｍ程度の円筒形のブレークダウンスポット２６が形成される（たとえば、同図（ｄ）参照）。これが、シリコン酸化膜２２のハードブレークダウン状態であり、数ＫΩ程度の伝導体となる。

ハードブレークダウン状態に達した後、さらに高電圧を印加し続けると、ＭＯＳ半導体には、１０ｍＡを超える電流が流れ続けることになる。そして、ついには、ポリシリコン層２３に断線故障２７が発生する（たとえば、同図（ｅ）参照）。

ａｎｔｉ−ｆｕｓｅ素子を記憶素子として用いるＯＴＰメモリの場合、断線故障２７の発生は、回路を形成する他のトランジスタや配線およびヴィアなどの破壊を意味する。その他、断線故障２７には様々な破壊の形態が考えられ、何れの場合も断線故障２７が発生した後の回路の電圧電流特性は安定しない。

そこで、ａｎｔｉ−ｆｕｓｅ素子のような絶縁破壊型の記憶素子を用いるＯＴＰメモリにおいて、良好な読み出し特性を得るためには、たとえば図６（ｄ）に示したように、絶縁膜の破壊構造をハードブレークダウンの状態とするのが望ましい。なぜならば、図６（ｃ）に示したソフトブレークダウンの状態では、電流パス（ブレークダウンスポット２６）が完全には形成されていないため、１ＭΩ以上の大きな抵抗値となる。特に、図６（ｅ）に示したような、回路を形成する他のトランジスタや配線およびヴィアなどが破壊されてしまうようなオーバーハードブレークダウンの状態では、電圧と電流との関係が安定しない。つまり、ソフトブレークダウンの状態またはオーバーハードブレークダウンの状態では、何れの場合も、リード動作において、ａｎｔｉ-ｆｕｓｅ素子に情報が記憶されているか否かを判別することが困難となる。

本実施形態によれば、プログラム動作において、電圧ストレスが印加されたａｎｔｉ−ｆｕｓｅ素子１１に流れる電流ＩＢＰの増加（変化）から、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がソフトブレークダウンの状態からハードブレークダウンの状態へ至ったことを検知して、その後、電気的エネルギーの供給を一定時間継続させるようにしている。これにより、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜の破壊構造が、確実にハードブレークダウンの状態となるのに必要かつ十分な電気的エネルギーを適切に制御することが可能となる。したがって、良好な読み出し特性が得られるＯＴＰメモリを実現できる。

［第２の実施形態］
図７は、この発明の第２の実施形態にしたがった、ａｎｔｉ−ｆｕｓｅ素子（ＭＯＳ構造の半導体素子）を記憶素子として用いた、情報を１度だけ書き込むことが可能なＯＴＰメモリ（不揮発性半導体記憶装置）における内部昇圧電源（電源回路）の他の構成を示すものである。ここでは、内部昇圧電源内の電位検知装置に、ブレークダウン検知回路を内在するように構成した場合について説明する。

すなわち、本実施形態の内部昇圧電源１２’は、たとえば図７に示すように、電位検知回路（検知回路）１２Ａ’とチャージポンプ回路（電圧生成回路）１２Ｃ’とからなるフィードバックループにより、高電圧ＶＢＰを安定的に生成することが可能となっている。また、この内部昇圧電源１２’は、発振器１２Ｂ’、負荷容量Ｃｂｐおよび補充電荷量測定器（カウンタ回路）１２Ｄ’を有して構成されている。

電位検知回路１２Ａ’は、昇圧電源（ＶＢＰ）の電位を参照電源ＶＲＥＦと比較し、チャージポンプ回路１２Ｃ’へ供給する電源電流を調整して、昇圧電源（ＶＢＰ）の電位を一定値（設定電位）に保つ役割をしている。また、この電位検知回路１２Ａ’には、プログラム動作時に、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜のブレークダウンを検知するブレークダウン検知回路１２Ｅが設けられている。

発振器１２Ｂ’は、たとえば５段のリングオシレータであり、外部からの上記書き込みコマンド信号ＷＥｎに応じて発振と停止とが制御される。

チャージポンプ回路１２Ｃ’は、たとえば８段のディクソン（Ｄｉｃｋｓｏｎ）型のチャージポンプであり、発振器１２Ｂ’の出力ＶＢＰＣＫｐを受けて動作する。このチャージポンプ回路１２Ｃ’により昇圧された電荷は、負荷容量Ｃｂｐに蓄積される。上記負荷容量Ｃｂｐは、電源（ＶＢＰ）とグランド電源との間のデカプリングキャパシタである。

上記補充電荷量測定器１２Ｄ’は、４段のフリップフロップ回路（たとえば、３２ビットカウンタ）ＦＦにより構成されている。この補充電荷量測定器１２Ｄ’は、上記電位検知回路１２Ａ’の出力（ブレークダウン検知信号）ＢＤＤＴｐおよび上記発振器１２Ｂ’の出力ＶＢＰＣＫｐによりカウント動作し、上記チャージポンプ回路１２Ｃ’が連続して４発の昇圧動作を継続した場合に、書き込み動作終了信号ＥＮＤｐを出力するようになっている。

ブレークダウン検知回路１２Ｅは、上記チャージポンプ回路１２Ｃ’へ供給する電源電流をモニタリングするための回路である。

ここで、プログラム動作時においては、昇圧電源（ＶＢＰ）の電位が設定電位に達した後に、開閉スイッチ１３を導通状態に設定することにより、ａｎｔｉ−ｆｕｓｅ素子１１に対する情報の書き込みが開始される。ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がブレークダウンする以前の消費電流は、非常に小さい。したがって、この時にチャージポンプ回路１２Ｃ’へ供給される電源電流も小さなものとなる。

そして、この状態が継続されることにより、やがて、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がブレークダウンする。すると、ゲート絶縁膜がブレークダウンしたａｎｔｉ−ｆｕｓｅ素子１１を介して、リーク電流が流れる。これにより、消費電流が増加する。すると、電位検知装置１２Ａ’は昇圧電源（ＶＢＰ）の電位を保つため、チャージポンプ回路１２Ｃ’へ供給する電源電流を増加させる。ブレークダウン検知回路１２Ｅは、そのチャージポンプ回路１２Ｃ’へ供給する電源電流が増加したことを判定の基準として、ａｎｔｉ−ｆｕｓｅ素子１１のブレークダウン（ハードブレークダウンの状態）を検知し、ブレークダウン検知信号ＢＤＤＴｐを補充電荷量測定器１２Ｄ’に出力する。

なお、上記補充電荷量測定器１２Ｄ’の構成および動作については、上述した第１の実施形態に示した補充電荷量測定器１２Ｄとほぼ同様のため、ここでの詳しい説明は割愛する。

この第２の実施形態に示した構成の内部昇圧電源１２’の場合、ａｎｔｉ−ｆｕｓｅ素子１１のブレークダウンの状態を検知するための判定の基準を広範囲にわたって精密に調整することが可能となり、より安定したプログラム動作を実施することが可能となる。

なお、上記した第１および第２の実施形態においては、ａｎｔｉ−ｆｕｓｅ素子１１と開閉スイッチ１３との間に、開閉スイッチ１３やセンスアンプ（１９）などが高電位の印加により破壊されるのを防ぐための、たとえば、ｎ型ＭＯＳトランジスタからなる電位バリアを追加することも可能である。この場合、ｎ型ＭＯＳトランジスタのゲートは、たとえば、昇圧電源（ＶＢＰ）を生成する内部昇圧電源１２,１２’、または、制御回路１４や補充電荷量測定器１２Ｄ，１２Ｄ’などで使用されるロジック回路用電源（図示していない）、もしくは、ブレークダウン検知回路で使用されるアナログ回路用電源（図示していない）の、何れかに接続される。

［第３の実施形態］
図８は、この発明の第３の実施形態にしたがった、ａｎｔｉ−ｆｕｓｅ素子（ＭＯＳ構造の半導体素子）を記憶素子として用いた、情報を１度だけ書き込むことが可能なＯＴＰメモリ（不揮発性半導体記憶装置）の他の構成を示すものである。ここでは、６４ビット分の情報を保持する繰り返し単位（記憶セル）４１と図７に示した１つの内部昇圧電源１２’とを有して構成される場合を例に示している。なお、同一部分には同一符号を付して、詳しい説明は割愛する。

繰り返し単位（１ビット分）４１は、それぞれ、ａｎｔｉ−ｆｕｓｅ素子（絶縁膜破壊型の記憶素子）１１、電位バリア（保護トランジスタ）１８、開閉スイッチ（制御スイッチ）１３、および、センスアンプ１９を含む、情報記憶部を有している。また、繰り返し単位４１は、制御回路１４’およびデータレジスタ３１を有して、それぞれ構成されている。

上記情報記憶部において、ａｎｔｉ−ｆｕｓｅ素子１１の一端（ソース／ドレイン）には、電源回路としての内部昇圧電源１２’が共通に接続されている。上記ａｎｔｉ−ｆｕｓｅ素子１１の他端（ゲート）には、それぞれ、電位バリア１８を介して、ｎ型ＭＯＳトランジスタからなる開閉スイッチ１３が直列に接続されている。上記電位バリア１８と上記開閉スイッチ１３との接続点にはそれぞれ上記センスアンプ１９の非反転入力端が接続され、反転入力端にはセンス動作のための参照電位ＶＳＡが共通に供給されている。

電位バリア１８は、印加される高電位によって上記開閉スイッチ１３や上記センスアンプ１９などが破壊されるのを防ぐためのもので、たとえば、ｎ型ＭＯＳトランジスタによって構成されている。すなわち、プログラム動作時にａｎｔｉ−ｆｕｓｅ素子１１に印加された最大定格以上の高電圧ＶＢＰは、ゲート絶縁膜の破壊にともなって、開閉スイッチ１３やセンスアンプ１９などにも伝達される。その際、電位バリア１８となるｎ型ＭＯＳトランジスタのソースフォロア動作により、開閉スイッチ１３やセンスアンプ１９などに伝達される電位は、ａｎｔｉ−ｆｕｓｅ素子１１のゲートに印加される電源電圧（ＶＢＰ）よりも閾値電圧分だけ降下した電位に抑えられる。これにより、開閉スイッチ１３やセンスアンプ１９などの特性劣化や破壊を防ぐことが可能となる。

この効果は、ａｎｔｉ-ｆｕｓｅ素子１１に対するプログラム動作後に、開閉スイッチ１３が再び非導通状態になった場合に顕著である。また、電位バリア１８には、プログラム後のａｎｔｉ−ｆｕｓｅ素子１１を介して、最大定格以上の高電圧ＶＢＰが印加されることになるが、ゲートの電位が常に高電位の状態にあるので、電位バリア１８が破壊されることはない。

開閉スイッチ１３は、ａｎｔｉ−ｆｕｓｅ素子１１に対する電圧ストレス（または、電流ストレス）の印加を制御するもので、制御回路１４’からの制御信号（たとえば、選択信号ＳＥＬｐ（ＳＥＬｐ＜０＞〜ＳＥＬｐ＜６３＞））によって導通状態／非導通状態が制御される。

制御回路１４’は、上記開閉スイッチ１３の導通状態／非導通状態を制御するための上記選択信号ＳＥＬｐを生成するもので、上記内部昇圧電源１２’からの書き込み終了信号ＥＮＤｐの反転信号をプログラム動作用の書き込みクロック信号（プログラムカウンタのクロック信号）ＷＣＫｐとして取り込むとともに、外部からの制御信号（たとえば、上記リセット信号（ＲＥＳＥＴｎ）に相当するパワーオンリセット信号ＰＯＲｎ、および、書き込みコマンド信号ＷＥｎ）が入力されるようになっている。

センスアンプ１９は、上記ａｎｔｉ−ｆｕｓｅ素子１１に書き込まれている情報（“０”／“１”データ）を、ゲート絶縁膜の状態により生じる電位の変化として読み出し、増幅するものである。

データレジスタ３１は、上記センスアンプ１９によって増幅されたデータを一時的に保持し、データ出力端子ＤＯｐ（ＤＯｐ＜０＞〜ＤＯｐ＜６３＞）より外部に出力するためのものである。

本実施形態の場合、６４個の繰り返し単位４１を備え、各繰り返し単位４１には、上記書き込みクロック信号ＷＣＫｐ、上記パワーオンリセット信号ＰＯＲｎ、上記センスアンプ１９の参照電位ＶＳＡの外、シフトセットコマンド信号ＳＥｐ、データレジスタ（ＤＬラッチ回路）用のクロック信号ＣＫｐ、および、読み出しコマンド信号ＲＥｐを供給するための信号線が、それぞれ共通に接続されている。また、書き込みデータ入力信号ＳＩｐおよび上記書き込みコマンド信号ＷＥｎを供給するための信号線が、それぞれシリアルに接続されている。

なお、上記データレジスタ３１は、読み出されたデータを保持する役割の他に、プログラム動作時には、書き込むべきデータを保持する役割を有している。したがって、各データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜６３＞は、それぞれの制御回路１４’にも接続されている。すなわち、ａｎｔｉ−ｆｕｓｅ素子１１に書き込まれるデータは、書き込みデータ入力信号ＳＩｐとして入力される。そして、シフトセットコマンド信号ＳＥｐの入力によるシフトセット動作により、順次、データレジスタ３１へと送り込まれる。これにより、ａｎｔｉ−ｆｕｓｅ素子１１へのプログラム動作は、シリアル接続された、上記書き込みコマンド信号ＷＥｎと上記書き込みクロック信号ＷＣＫｐとに応じて、１ビットずつ実行される。

一方、リード動作において、センスアンプ１９によりセンスされた読み出しデータは、それぞれ、データレジスタ３１を介して、各ビットに対応するデータ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜６３＞から出力される。

図９は、図８に示した構成のＯＴＰメモリの動作を説明するために示すものである。ここでは、以下の動作について説明する。

ｐｏｗｅｒ−ｏｎ ｒｅｓｅｔ動作
まず、電源投入後、パワーオンリセット信号ＰＯＲｎを“０”に設定して、各繰り返し単位４１内のラッチ回路をリセットする。これにより、データレジスタ３１がリセットされ、データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜６３＞が“０”に設定される。

ｄａｔａ ｓｅｔ動作
次に、データレジスタ３１に書き込み用のデータをセットする動作（ｄａｔａ ｓｅｔ）について説明する。まず、シフトセットコマンド信号ＳＥｐを“１”に設定し、書き込みデータ入力信号ＳＩｐとして、アドレス＜０＞のａｎｔｉ−ｆｕｓｅ素子１１に書き込むべきデータ、たとえば“１”（つまり、アドレス＜０＞のａｎｔｉ−ｆｕｓｅ素子１１をプログラムするためのデータ）を入力する。書き込みデータ入力信号ＳＩｐとして入力されたデータは、クロック信号ＣＫｐの立ち上がりエッジで取り込まれ、アドレス＜６３＞のデータレジスタ３１にセットされる。

続いて、シフトセットコマンド信号ＳＥｐを“１”に保持したまま、アドレス＜１＞のａｎｔｉ−ｆｕｓｅ素子１１に書き込むべきデータ、たとえば“０”（つまり、アドレス＜１＞のａｎｔｉ−ｆｕｓｅ素子１１をプログラムしないためのデータ）を、書き込みデータ入力信号ＳＩｐとして入力する。書き込みデータ入力信号ＳＩｐとして入力されたデータは、次のクロック信号ＣＫｐの立ち上がりエッジで取り込まれ、アドレス＜６３＞のデータレジスタ３１にセットされる。

その際、先にアドレス＜６３＞のデータレジスタ３１に格納されていたアドレス＜０＞のａｎｔｉ−ｆｕｓｅ素子１１に書き込むべきデータは、次のアドレス＜６２＞のデータレジスタ３１へ転送される。つまり、この動作を６４回繰り返すことにより、すべてのデータレジスタ３１に書き込むべきデータがセットされる。

ａｎｔｉ−ｆｕｓｅ ｐｒｏｇｒａｍｍｉｎｇ動作
次に、ａｎｔｉ−ｆｕｓｅ素子１１へのデータの書き込み（ａｎｔｉ−ｆｕｓｅ ｐｒｏｇｒａｍｍｉｎｇ）について説明する。本実施形態のＯＴＰメモリの場合、プログラム動作において、クロック信号ＣＫｐの入力は必要としない。書き込みコマンド信号ＷＥｎを“１”に保持するだけで自動的に昇圧電源ＶＢＰが発生され、あらかじめデータレジスタ３１に格納されている書き込み用のデータにしたがって、１ビットずつ順番にａｎｔｉ−ｆｕｓｅ素子１１へのデータの書き込みが行われ、最後に、書き込み終了信号ＷＯｐが出力される。

すなわち、書き込みコマンド信号ＷＥｎの入力により、昇圧電源ＶＢＰの電位の昇圧を開始する。この場合、内部昇圧電源１２’の発振器１２Ｂ’が動作し、その出力ＶＢＰＣＫｐを受けて、チャージポンプ回路１２Ｃ’が昇圧電源ＶＢＰの電位を昇圧していく。昇圧電源ＶＢＰの電位が上昇している期間において、チャージポンプ回路１２Ｃ’に供給される電源電流は大きくなるため、ブレークダウン検知回路１２Ｅの出力（ブレークダウン検知信号）ＢＤＤＴｐが“１”となる。

発振器１２Ｂ’の出力ＶＢＰＣＫｐの立ち上がりエッジが４回、連続して発生する期間内に、ブレークダウン検知回路１２Ｅの出力ＢＤＤＴｐが“１”の状態を保持し続けると、補充電荷量測定器１２Ｄ’の出力信号（書き込み動作終了信号）ＥＮＤｐは“１”へと遷移する。この時、書き込み動作終了信号ＥＮＤｐの反転信号である書き込みクロック信号ＷＣＫｐは“０”にリセットされる。この状態は、内部昇圧電源１２’の昇圧電源ＶＢＰの電位が、参照電位ＶＲＥＦと電位検知回路１２Ａ’の内部の抵抗分割とにより決定される設定電位に到達するまで保持される。内部昇圧電源１２’の昇圧電源ＶＢＰの電位が設定電位に到達すると、チャージポンプ回路１２Ｃ’への電源電流の供給は遮断される。

以上の動作により、ａｎｔｉ−ｆｕｓｅ素子１１への書き込みを開始する準備が整ったことになる。そのまま、書き込みコマンド信号ＷＥｎを“１”に保持し続けることにより、ａｎｔｉ−ｆｕｓｅ素子１１へのデータの書き込みが１ビットずつ順番に実行されていく。

その内部動作について説明すると、内部昇圧電源１２’の昇圧電源ＶＢＰの電位が設定電位に達し、チャージポンプ回路１２Ｃ’への電源電流の供給が抑えられると、ブレークダウン検知回路１２Ｅの出力ＢＤＤＴｐは“０”にリセットされる。これを受けて、補充電荷量測定器１２Ｄ’の内部のフリップフロップＦＦはリセットされ、補充電荷量測定器１２Ｄ’の出力信号ＥＮＤｐは“０”となる。

この時、その反転信号である書き込みクロック信号ＷＣＫｐは“１”へと遷移する。書き込みクロック信号ＷＣＫｐの立ち上がりエッジを受けて、ａｎｔｉ−ｆｕｓｅ素子１１への実際の書き込みが開始される。

制御回路１４’は、シリアル接続された書き込みコマンド信号ＷＥｎをそれぞれ内部に取り込む。この実施形態の場合、上記書き込みクロック信号ＷＣＫｐは、６４個のすべての制御回路１４’へ共通に供給されている。しかし、６４個の制御回路１４’のうち、シリアル接続された書き込みコマンド信号ＷＥｎとデータレジスタ３１の出力信号（ＤＯｐ）とにより、１個の制御回路１４’が選択され、その選択信号ＳＥＬｐのみが“１”へと遷移する。

図９に示した例の場合、書き込みクロック信号ＷＣＫｐの最初の入力によって、書き込みコマンド信号ＳＥＬｐ＜６３＞だけが“１”へと遷移する。書き込みコマンド信号ＳＥＬｐ＜６３＞が“１”になることにより、アドレス＜６３＞に対応する開閉スイッチ１３が導通状態となり、そのａｎｔｉ−ｆｕｓｅ素子１１に高電圧ストレスが印加される。

この状態を継続し続けるうち、やがてアドレス＜６３＞のａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜はブレークダウン（ハードブレークダウン状態）を起し、昇圧電源ＶＢＰのリーク電流は急激に増加する。これにより、電位検知回路１２Ａ’は昇圧電源ＶＢＰの電位を保つため、チャージポンプ回路１２Ｃ’へ供給する電源電流を増加させる。ブレークダウン検知回路１２Ｅは、チャージポンプ回路１２Ｃ’へ供給する電源電流が増加したことを判定の基準として、ａｎｔｉ−ｆｕｓｅ素子１１のブレークダウンを検知し、ブレークダウン検知信号ＢＤＤＴｐを“１”に設定する。

ブレークダウン検知信号ＢＤＤＴｐは補充電荷量測定器１２Ｄ’へ入力され、発振器１２Ｂ’の出力ＶＢＰＣＫｐの立ち上がりエッジが４回、連続して発生する期間内に、ブレークダウン検知信号ＢＤＤＴｐが“１”の状態を保持し続けると、補充電荷量測定器１２Ｄ’の出力信号ＥＮＤｐは“１”へと遷移する。この時、その反転信号である書き込みクロック信号ＷＣＫｐは、再び、“０”へとリセットされる。リセットされる書き込みクロック信号ＷＣＫｐを受けて、それまで活性化されていた制御回路１４’の出力信号ＳＥＬｐ（図９の場合は、ＳＥＬｐ＜６３＞）は、再び、“０”へとリセットされる。

これを受けて、開閉スイッチ１３は再び非導通状態となり、ａｎｔｉ−ｆｕｓｅ素子１１への電流ストレスは緩和される。この状態で、開閉スイッチ１３が非導通状態になることにより、内部昇圧電源１２’の昇圧電源ＶＢＰの消費電流は再び小さな値となり、やがて、内部昇圧電源１２’の昇圧電源ＶＢＰの電位が設定電位に達する。

以上の動作により、１ビット単位でのａｎｔｉ−ｆｕｓｅ素子１１への書き込みが実行される。つまり、書き込みコマンド信号ＷＥｎを“１”に保持し続けることにより、上記の１ビット単位のａｎｔｉ−ｆｕｓｅ素子１１への書き込みが自動的に繰り返され、最終的に、データレジスタ３１に“１”が設定されたすべてのデータの書き込みが完了する。

最後のデータの書き込みが完了すると、書き込み終了信号ＷＯｐが“１”になる。書き込み終了信号ＷＯｐが“１”になった後、書き込みコマンド信号ＷＥｎを“０”へ戻すことにより、内部昇圧電源１２’の動作が停止し、すべてのプログラム動作が完了する。

ｒｅａｄ ｓｅｎｓｅ ＆ ｈｏｌｄ動作
次に、データの読み出し（ｒｅａｄ ｓｅｎｓｅ ＆ ｈｏｌｄ）について説明する。図９には、書き込み直後のリード動作（ｒｅａｄ ｓｅｎｓｅ ＆ ｈｏｌｄ ＃１）と、パワーオンリセット後のリード動作（ｒｅａｄ ｓｅｎｓｅ ＆ ｈｏｌｄ ＃２）とについて示しているが、これら２回の動作は全く同様である。

まず、内部昇圧電源１２’の昇圧電源ＶＢＰの電位を、通常のロジック回路に用いられる電源ＶＤＤと同じ電位、たとえば１．５Ｖまで昇圧する。内部昇圧電源１２’の昇圧電源ＶＢＰの電位を、ロジック回路用の電源ＶＤＤと同じ電位まで昇圧する手段としては、たとえば、低い電位の参照電位ＶＲＥＦを与えながら内部昇圧電源１２’を動作させても良いし、別に設けられたロジック回路用の電源ＶＤＤと内部昇圧電源１２’の昇圧電源ＶＢＰとを短絡する手段（図示していない）を動作させても良い。

すると、ａｎｔｉ−ｆｕｓｅ素子１１に電圧が加わり、蓄えられている情報がａｎｔｉ−ｆｕｓｅ素子１１の他端の電位として表われる。情報が蓄えられているａｎｔｉ−ｆｕｓｅ素子１１には、破壊されたゲート絶縁膜を介して電流が流れ、他端の電位は高電位となる。

一方、情報が蓄えられていないａｎｔｉ−ｆｕｓｅ素子１１の場合、ゲート絶縁膜によって絶縁され、他端の電位は低電位に留まる。この時、ゲート絶縁膜の破壊の状態やカップリング容量など影響により、必ずしも出力される“１”データが電源ＶＤＤの電位と等しくなるとは限らず、“０”データもまた０Ｖの電位になるとは限らない。

そのような中途半端な電位をセンスアンプ１９により増幅し、電源ＶＤＤもしくは０Ｖの論理出力を得る。なお、センスアンプ１９には、それぞれ、“０”データと“１”データとの判別の基準となる論理閾値電圧（参照電位）ＶＳＡが共通に供給されている。

続いて、読み出しコマンド信号ＲＥｐを“１”にし、その状態で、クロック信号ＣＫｐを“０”から“１”へと遷移させる。その瞬間、センスアンプ１９により読み出されたａｎｔｉ−ｆｕｓｅ素子１１のデータは、データレジスタ３１内の選択回路を経て、ＤＬラッチ回路に取り込まれる。ＤＬラッチ回路に取り込まれたデータは、データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜６３＞にも現れる。

最終的に、読み出しコマンド信号ＲＥｐを“０”に戻すことにより、その後、クロック信号ＣＫｐを入力しても、読み出されたデータはデータレジスタ３１によって保持され、データ出力端子ＤＯｐ＜０＞〜ＤＯｐ＜６３＞の状態が変化することはない。

上記したように、本実施形態によれば、書き込み時の高電位印加時間を適切に制御することにより、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜を確実にハードブレークダウンの状態に至らしめることができるとともに、過電圧ストレスによるａｎｔｉ−ｆｕｓｅ素子１１やその周辺部のトランジスタなどの破壊を防ぐことが可能となる。結果として、ａｎｔｉ−ｆｕｓｅ素子１１は良好な読み出し特性となり、安定したデータの読み出しを実現できる。

さらに、本実施形態によれば、書き込み時間の短縮を図ることが可能である。すなわち、本実施形態の場合、ａｎｔｉ−ｆｕｓｅ素子１１への高電圧ストレスの印加と、ａｎｔｉ−ｆｕｓｅ素子１１のゲート絶縁膜がハードブレークダウンに状態に至ったことの検知と、ブレークダウンスポットを安定した状態（ハードブレークダウン状態）に確実に至らしめるための電流ストレスの印加という、各ステップが自動的に実行される。

ここで、良好な読み出し特性を得るためには、電流ストレスの印加を一定に保つことが重要であり、その実現のため、ブレークダウン検知回路１２Ｅと補充電荷量測定器１２Ｄ’とを備えている。また、内部昇圧電源１２’の電流供給能力には限界があるため、同時に、複数のａｎｔｉ−ｆｕｓｅ素子１１への書き込みを行った場合、それぞれのａｎｔｉ−ｆｕｓｅ素子１１に流れる電流を一定に保つことができない。したがって、１ビットずつ順番に書き込みを実行することが必要となる。特に、書き込み終了信号ＥＮＤｐの反転信号をプログラムカウンタのクロック信号（ＷＣＫｐ）として利用することにより、１ビットずつの書き込みを順番に繰り返す、繰り返し制御も自動的に実行される。この場合の繰り返し制御には、たとえば図１０（ａ）に示すように、無駄な時間は殆んど発生しない。

これに対し、従来においては、プログラム動作時における電流ストレスの印加と繰り返し動作のタイミングとを、外部から与えられるクロックによって制御するのが一般的である。しかしながら、ａｎｔｉ−ｆｕｓｅ素子に高電圧ストレスを印加してからハードブレークダウンの状態に至るまでのプログラム時間には、ａｎｔｉ−ｆｕｓｅ素子によって個体差がある。このため、従来は、書き損じを生じないようにゆっくりしたクロック周波数で書き込みを実施しなければならない。その結果、たとえば図１０（ｂ）に示すように、多くのａｎｔｉ−ｆｕｓｅ素子は早い段階でブレークダウンを起し、その後の電流ストレスの印加が必要以上に長くなり、無駄な時間が増える。この無駄な時間は、書き込みビット数が増加するにつれて、増大する。

図５の「ｗｅｉｂｕｌｌ分布」に示されるような書き込み時間特性をもつ絶縁膜破壊型の記憶素子を用いた１Ｋｂｉｔの記憶容量をもつＯＴＰメモリにおいて、従来の方法により書き込みを行うと、１００ｍｓ＝１００μｓ×１Ｋｂｉｔの時間を要するところ（図１０（ｂ）参照）、本実施形態の方法により書き込みを行った場合には、約１６ｍｓ程度にまで総書き込み時間を短縮することができる（図１０（ａ）参照）。

なお、第３の実施形態に示したＯＴＰメモリとしては、たとえば、すべての繰り返し単位４１がデータレジスタ３１や制御回路１４’を共有するように構成することもできる。また、図３に示した構成の内部昇圧電源１２を採用することも可能であるし、情報記憶部を図１に示した構成としてもよい。

または、マトリクス状に配置された複数の記憶素子に対し、自動的に１ビットずつ書き込みを行う方式のＯＴＰメモリ（たとえば、特願２００４−３６６４４７参照）にも同様に適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＯＴＰメモリの基本構成を示す回路図。 図１に示したＯＴＰメモリにおける制御回路の構成を示す回路図。 図１に示したＯＴＰメモリにおける内部昇圧電源の構成を示す回路図。 図１に示したＯＴＰメモリの、動作を説明するために示すタイミングチャート。 絶縁膜破壊型の記憶素子を例に、書き込み時間特性（Ｗｅｉｂｕｌｌ ｐｌｏｔ）について説明するために示す図。 シリコン酸化膜の破壊のプロセスと情報の読み出し特性との関係について説明するために示す、ＭＯＳ半導体の断面図。 本発明の第２の実施形態にしたがった、ＯＴＰメモリにおける内部昇圧電源の構成を示す回路図。 本発明の第３の実施形態にしたがった、ＯＴＰメモリの構成を示す回路図。 図８に示したＯＴＰメモリの、動作を説明するために示すタイミングチャート。 プログラム動作時の総書き込み時間について、従来と対比して示す図。

符号の説明

１１…ａｎｔｉ−ｆｕｓｅ素子、１２，１２’…内部昇圧電源、１２Ａ，１２Ａ’…電位検知回路、１２Ｂ，１２Ｂ’…発振器、１２Ｃ，１２Ｃ’…チャージポンプ回路、１２Ｄ，１２Ｄ’…補充電荷量測定器、１２Ｅ…ブレークダウン検知回路、１３…開閉スイッチ、１４，１４’…制御回路、１８…電位バリア、１９…センスアンプ、３１…データレジスタ、４１…繰り返し単位。

Claims (5)

1. 電気的ストレスの印加によって絶縁膜を破壊することにより情報がプログラムされる記憶素子と、
   前記記憶素子に対する、前記電気的ストレスの印加を制御する制御スイッチと、
   前記制御スイッチの導通／非導通状態を制御する制御回路と、
   プログラム動作時に、前記記憶素子に印加される前記電気的ストレスを発生させるための第１の電圧を生成する電圧生成回路、前記絶縁膜の破壊を検知する検知回路、および、前記検知回路により前記絶縁膜の破壊が検知されると、前記記憶素子に対する前記電気的ストレスの印加を一定時間経過後に遮断するように、前記制御回路を制御するカウンタ回路、を含む電源回路と
   を具備したことを特徴とする不揮発性半導体記憶装置。
2. 前記電源回路は内部昇圧電源であり、
   前記内部昇圧電源は、非プログラム動作時に、前記第１の電圧よりも低い、リード動作用の第２の電圧を生成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記検知回路は電位検知回路であり、
   前記電位検知回路は、前記記憶素子に流れる電流量の変化から前記絶縁膜の破壊を検知することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記電位検知回路は、さらに、前記絶縁膜のブレークダウンを検知するブレークダウン検知回路を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
5. 複数の記憶素子を備え、
   前記カウンタ回路の出力は、前記複数の記憶素子を１ビットずつ書き込むための、プログラムカウンタのクロック信号としても用いられることを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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