JP2001243787A - アンチヒューズプログラミング回路 - Google Patents
アンチヒューズプログラミング回路Info
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- JP2001243787A JP2001243787A JP2001000142A JP2001000142A JP2001243787A JP 2001243787 A JP2001243787 A JP 2001243787A JP 2001000142 A JP2001000142 A JP 2001000142A JP 2001000142 A JP2001000142 A JP 2001000142A JP 2001243787 A JP2001243787 A JP 2001243787A
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
Abstract
(57)【要約】
【課題】 アンチヒューズ素子にストレスを与えずにプ
ログラミング動作を行なえるアンチヒューズプログラミ
ング回路を提供すること。 【解決手段】 アンチヒューズプログラミング回路20
は、両端子間の電圧差によってプログラムされるアンチ
ヒューズ素子24と、内部アドレス信号と外部アドレス信
号とに応答して制御信号を生成する制御ロジック回路21
と、アンチヒューズ素子24に接続され、負の電圧信号を
発生する負電圧発生器23と、アンチヒューズ素子24がプ
ログラムされない状態である場合、制御信号に応答して
負電圧発生器23の出力端を接地端GNDに接続させる電圧
接続制御器22とを備える。
ログラミング動作を行なえるアンチヒューズプログラミ
ング回路を提供すること。 【解決手段】 アンチヒューズプログラミング回路20
は、両端子間の電圧差によってプログラムされるアンチ
ヒューズ素子24と、内部アドレス信号と外部アドレス信
号とに応答して制御信号を生成する制御ロジック回路21
と、アンチヒューズ素子24に接続され、負の電圧信号を
発生する負電圧発生器23と、アンチヒューズ素子24がプ
ログラムされない状態である場合、制御信号に応答して
負電圧発生器23の出力端を接地端GNDに接続させる電圧
接続制御器22とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にアンチヒューズ素子にストレスを加えることな
くプログラミング動作を行なうことのできるアンチヒュ
ーズプログラミング回路に関する。
し、特にアンチヒューズ素子にストレスを加えることな
くプログラミング動作を行なうことのできるアンチヒュ
ーズプログラミング回路に関する。
【０００２】
【従来の技術】図1は、従来のアンチヒューズプログラ
ミング回路を示す回路図である。
ミング回路を示す回路図である。
【０００３】従来のアンチヒューズプログラミング回路
10は、プログラム信号発生器11と、アンチヒューズ素子
12と、ソースとゲートが接続された（以下「ダイオード
接続(diode-connected)」と記す）NMOSトランジスタ13
とを備える。プログラム信号発生器11は、アンチヒュー
ズ素子12をプログラムするために用いられる負の電圧を
供給する。プログラムされない状態(unprogrammed stat
e)においては、ダイオード接続NMOSトランジスタ13とア
ンチヒューズ素子12との間のノードNはフローティング
状態となる。
10は、プログラム信号発生器11と、アンチヒューズ素子
12と、ソースとゲートが接続された（以下「ダイオード
接続(diode-connected)」と記す）NMOSトランジスタ13
とを備える。プログラム信号発生器11は、アンチヒュー
ズ素子12をプログラムするために用いられる負の電圧を
供給する。プログラムされない状態(unprogrammed stat
e)においては、ダイオード接続NMOSトランジスタ13とア
ンチヒューズ素子12との間のノードNはフローティング
状態となる。
【０００４】しきい値電圧(−Vt)よりも低い負の電圧が
ノードNに印加されると、アンチヒューズ素子12の両端
子間の電圧差が大きくなり、アンチヒューズ素子12の形
成に用いられた絶縁物質は破壊され、アンチヒューズ素
子が電気的に導通することとなる。フローティング状態
ではしきい値電圧(−Vt)がノードNに印加される。この
状態においては、アンチヒューズ素子12の両端子間の電
圧差は破壊電圧よりも小さく、アンチヒューズ素子の電
気絶縁物質は破壊されない。
ノードNに印加されると、アンチヒューズ素子12の両端
子間の電圧差が大きくなり、アンチヒューズ素子12の形
成に用いられた絶縁物質は破壊され、アンチヒューズ素
子が電気的に導通することとなる。フローティング状態
ではしきい値電圧(−Vt)がノードNに印加される。この
状態においては、アンチヒューズ素子12の両端子間の電
圧差は破壊電圧よりも小さく、アンチヒューズ素子の電
気絶縁物質は破壊されない。
【０００５】しかし、負のしきい電圧(−Vt)による持続
的なストレスが加えられることによって、アンチヒュー
ズ素子12の寿命が減少する問題が発生する。
的なストレスが加えられることによって、アンチヒュー
ズ素子12の寿命が減少する問題が発生する。
【０００６】
【発明が解決しようとする課題】本発明は、アンチヒュ
ーズ素子にストレスを加えずにプログラミング動作を行
なうことのできるアンチヒューズプログラミング回路を
提供することを目的とする。
ーズ素子にストレスを加えずにプログラミング動作を行
なうことのできるアンチヒューズプログラミング回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】上記した目的を達成する
ために、本発明にかかるアンチヒューズプログラミング
回路は、両端子間の電圧差によってプログラムされるア
ンチヒューズ素子と、内部アドレス信号と外部アドレス
信号とに応答して制御信号を生成する制御ロジック手段
と、前記アンチヒューズ素子に接続され、負の電圧信号
を発生させる負電圧発生手段と、前記アンチヒューズ素
子がプログラムされない状態である場合、前記制御信号
に応答して前記負電圧発生手段の出力端を接地端に接続
させる電源接続制御手段とを備える。
ために、本発明にかかるアンチヒューズプログラミング
回路は、両端子間の電圧差によってプログラムされるア
ンチヒューズ素子と、内部アドレス信号と外部アドレス
信号とに応答して制御信号を生成する制御ロジック手段
と、前記アンチヒューズ素子に接続され、負の電圧信号
を発生させる負電圧発生手段と、前記アンチヒューズ素
子がプログラムされない状態である場合、前記制御信号
に応答して前記負電圧発生手段の出力端を接地端に接続
させる電源接続制御手段とを備える。
【０００８】
【発明の実施の形態】以下、本発明が属する技術分野に
おける通常の知識を有する者が本発明の技術的思想を容
易に実施できる程度に詳細に説明するために、本発明の
好ましい実施の形態を添付した図面を参照して説明す
る。
おける通常の知識を有する者が本発明の技術的思想を容
易に実施できる程度に詳細に説明するために、本発明の
好ましい実施の形態を添付した図面を参照して説明す
る。
【０００９】図2は、本発明の実施の形態にかかるアン
チヒューズプログラミング回路を示す回路図である。
チヒューズプログラミング回路を示す回路図である。
【００１０】図2に示すように、実施の形態にかかるア
ンチヒューズプログラミング回路20は、制御ロジック回
路21、電圧接続制御器22、負電圧発生器23、及びアンチ
ヒューズ素子24を備える。
ンチヒューズプログラミング回路20は、制御ロジック回
路21、電圧接続制御器22、負電圧発生器23、及びアンチ
ヒューズ素子24を備える。
【００１１】電圧接続制御器22と負電圧発生器23とは制
御ロジック回路21による制御の下で動作する。すなわ
ち、プログラムされない状態において負電圧発生器23の
出力端は、電圧接続制御器22を介して接地端GNDに電気
的に接続される。
御ロジック回路21による制御の下で動作する。すなわ
ち、プログラムされない状態において負電圧発生器23の
出力端は、電圧接続制御器22を介して接地端GNDに電気
的に接続される。
【００１２】制御ロジック回路21は、内部アドレス信号
REPAIR＿X＿ADD、REPAIR＿Y＿ADDと外部アドレス信号PG
M＿ACT＿DLYとが入力されて負電圧発生器23の出力を制
御するための制御信号を発生する。制御ロジック回路21
は、内部アドレス信号REPAIR＿X＿ADD及びREPAIR＿Y＿A
DDを否定論理和するNORゲート211と、NORゲート211の出
力信号を反転させるインバータ212と、外部アドレス信
号PGM＿ACT＿DLY及びインバータ212の出力信号を否定論
理積するNANDゲート213とを備える。
REPAIR＿X＿ADD、REPAIR＿Y＿ADDと外部アドレス信号PG
M＿ACT＿DLYとが入力されて負電圧発生器23の出力を制
御するための制御信号を発生する。制御ロジック回路21
は、内部アドレス信号REPAIR＿X＿ADD及びREPAIR＿Y＿A
DDを否定論理和するNORゲート211と、NORゲート211の出
力信号を反転させるインバータ212と、外部アドレス信
号PGM＿ACT＿DLY及びインバータ212の出力信号を否定論
理積するNANDゲート213とを備える。
【００１３】電圧接続制御器22は、電源電圧VCCをプル
ダウンさせるプルダウン部220と、プルダウン部220に接
続され入力される制御信号を反転させる第1反転部221
と、プルダウン部220に接続され第1反転部221の出力信
号を反転させる第2反転部222と、第2反転部222の出力信
号に応答して負電圧発生器23の出力端を接地端GNDに接
続させるスイッチング部223とを備える。
ダウンさせるプルダウン部220と、プルダウン部220に接
続され入力される制御信号を反転させる第1反転部221
と、プルダウン部220に接続され第1反転部221の出力信
号を反転させる第2反転部222と、第2反転部222の出力信
号に応答して負電圧発生器23の出力端を接地端GNDに接
続させるスイッチング部223とを備える。
【００１４】プルダウン部220は、電源電圧端VCCと第1
反転部221との間に直列接続された複数のダイオード接
続PMOSトランジスタP3及びP4を備える。
反転部221との間に直列接続された複数のダイオード接
続PMOSトランジスタP3及びP4を備える。
【００１５】スイッチング部223は、接地端GNDとアンチ
ヒューズ素子24との間に接続され、ゲートに第2反転部2
22の出力信号が入力されるNMOSトランジスタM3を備え
る。
ヒューズ素子24との間に接続され、ゲートに第2反転部2
22の出力信号が入力されるNMOSトランジスタM3を備え
る。
【００１６】制御ロジック回路21がハイレベルの制御信
号を供給する場合、第1反転部221のNMOSトランジスタM1
がターンオンし、PMOSトランジスタP1はターンオフす
る。従って、第1反転部221は出力ノードN2を介してロー
レベルの信号を出力し、第2反転部222内のPMOSトランジ
スタP2がターンオンされる。その結果、ノードN3の電圧
レベルが、ターンオンされたPMOSトランジスタP2を介し
て第2反転部222の出力ノードN4に伝達される。
号を供給する場合、第1反転部221のNMOSトランジスタM1
がターンオンし、PMOSトランジスタP1はターンオフす
る。従って、第1反転部221は出力ノードN2を介してロー
レベルの信号を出力し、第2反転部222内のPMOSトランジ
スタP2がターンオンされる。その結果、ノードN3の電圧
レベルが、ターンオンされたPMOSトランジスタP2を介し
て第2反転部222の出力ノードN4に伝達される。
【００１７】この場合、外部電源電圧VCCがスイッチン
グ部223内のNMOSトランジスタM3のゲートに直接印加さ
れ、負の電圧がNMOSトランジスタM3のソースに印加され
れば、NMOSトランジスタM3のゲートとソースとの間の電
圧差が大きくなってNMOSトランジスタM3が破壊される。
しかし、この現象は、プルダウン部220により防止され
得る。
グ部223内のNMOSトランジスタM3のゲートに直接印加さ
れ、負の電圧がNMOSトランジスタM3のソースに印加され
れば、NMOSトランジスタM3のゲートとソースとの間の電
圧差が大きくなってNMOSトランジスタM3が破壊される。
しかし、この現象は、プルダウン部220により防止され
得る。
【００１８】ノードN3の電圧レベルは、ダイオード接続
PMOSトランジスタの数に比例して減少する。従って、減
少した電圧レベルがNMOSトランジスタM3のゲートに印加
されることによって、NMOSトランジスタM3は正常的に動
作することとなる。
PMOSトランジスタの数に比例して減少する。従って、減
少した電圧レベルがNMOSトランジスタM3のゲートに印加
されることによって、NMOSトランジスタM3は正常的に動
作することとなる。
【００１９】すなわち、NMOSトランジスタM3は、第2反
転部222の出力に応答してターンオンして、負電圧発生
器23の出力端が接地端GNDに電気的に接続される。従っ
て、負のしきい値電圧（−Vt）によって発生するアンチ
ヒューズ素子に対するストレスを防止し得る。
転部222の出力に応答してターンオンして、負電圧発生
器23の出力端が接地端GNDに電気的に接続される。従っ
て、負のしきい値電圧（−Vt）によって発生するアンチ
ヒューズ素子に対するストレスを防止し得る。
【００２０】制御ロジック回路21がローレベルの信号を
供給する場合には、第1反転部221のNMOSトランジスタM1
はターンオフし、PMOSトランジスタP1はターンオンす
る。従って、ノードN3の電圧レベルが第1反転部221の出
力ノードN2に伝達される。
供給する場合には、第1反転部221のNMOSトランジスタM1
はターンオフし、PMOSトランジスタP1はターンオンす
る。従って、ノードN3の電圧レベルが第1反転部221の出
力ノードN2に伝達される。
【００２１】次いで、プルダウン部220を介してプルダ
ウンされた電圧レベルがNMOSトランジスタM2のゲートに
印加されて、NMOSトランジスタM2がターンオンする。タ
ーンオンしたNMOSトランジスタM2を介して、負電圧発生
器23からの負の電圧信号がNMOSトランジスタM3のゲート
に印加されることとなり、NMOSトランジスタM3がターン
オフとなり、負電圧発生器23の出力端は接地端GNDと電
気的に隔絶される。これによって、アンチヒューズ素子
24の端子間に大きい電圧差が発生して、アンチヒューズ
素子24がプログラムされる。
ウンされた電圧レベルがNMOSトランジスタM2のゲートに
印加されて、NMOSトランジスタM2がターンオンする。タ
ーンオンしたNMOSトランジスタM2を介して、負電圧発生
器23からの負の電圧信号がNMOSトランジスタM3のゲート
に印加されることとなり、NMOSトランジスタM3がターン
オフとなり、負電圧発生器23の出力端は接地端GNDと電
気的に隔絶される。これによって、アンチヒューズ素子
24の端子間に大きい電圧差が発生して、アンチヒューズ
素子24がプログラムされる。
【００２２】
【発明の効果】上記したように、本発明にかかるアンチ
ヒューズプログラミング回路は、プログラムされない状
態において負電圧発生器の出力端を接地端に接続させて
アンチヒューズ素子に対するストレスを防止することに
よって、アンチヒューズ素子の寿命を延長できる効果を
奏する。
ヒューズプログラミング回路は、プログラムされない状
態において負電圧発生器の出力端を接地端に接続させて
アンチヒューズ素子に対するストレスを防止することに
よって、アンチヒューズ素子の寿命を延長できる効果を
奏する。
【図１】 従来のアンチヒューズプログラミング回路を
示す回路図である。
示す回路図である。
【図２】 本発明の実施の形態にかかるアンチヒューズ
プログラミング回路を示す回路図である。
プログラミング回路を示す回路図である。
２１ 制御ロジック回路 ２２ 電源接続制御器 ２３ 負電圧発生器
Claims (6)
- 【請求項１】 両端子間の電圧差によってプログラムさ
れるアンチヒューズ素子と、 内部アドレス信号と外部アドレス信号とに応答して制御
信号を生成する制御ロジック手段と、 前記アンチヒューズ素子に接続され負の電圧信号を発生
する負電圧発生手段と、 前記アンチヒューズ素子がプログラムされない状態であ
る場合に、前記制御信号に対応して前記負電圧発生手段
の出力端を接地端に接続させる電源接続制御手段とを備
えているアンチヒューズプログラミング回路。 - 【請求項２】 前記電源接続制御手段は、 電源電圧端に接続され電源電圧をプルダウンするプルダ
ウン手段と、 前記プルダウン手段に接続され、前記制御信号を反転さ
せる第1反転手段と、 前記プルダウン手段に接続され、前記第1反転手段の出
力信号を反転させる第2反転手段と、 該第2反転手段の出力信号に応じたスイッチング動作に
よって、前記負電圧発生手段の出力端と接地端との間を
接続または開放するスイッチング手段とを備えているこ
とを特徴とする請求項1に記載のアンチヒューズプログ
ラミング回路。 - 【請求項３】 前記プルダウン手段は、 前記電源電圧端と前記第1反転手段との間に直列接続さ
れた複数のダイオード接続されたトランジスタを含んで
構成されていることを特徴とする請求項2に記載のアン
チヒューズプログラミング回路。 - 【請求項４】 前記ダイオード接続されたトランジスタ
は、PMOSトランジスタであることを特徴とする請求項3
に記載のアンチヒューズプログラミング回路。 - 【請求項５】 前記スイッチング手段は、 前記接地端と前記アンチヒューズ素子との間に接続さ
れ、ゲートに前記第2反転手段の出力信号が入力されるN
MOSトランジスタであることを特徴とする請求項4に記載
のアンチヒューズプログラミング回路。 - 【請求項６】 前記制御ロジック手段は、 複数の内部アドレス信号を否定論理和するNORゲート
と、 該NORゲートの出力信号を反転させるインバータと、 該インバータの出力信号及び前記外部アドレス信号を否
定論理積して前記制御信号を生成するNANDゲートとを備
えることを特徴とする請求項2に記載のアンチヒューズ
プログラミング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-65008 | 1999-12-29 | ||
| KR10-1999-0065008A KR100368307B1 (ko) | 1999-12-29 | 1999-12-29 | 안티퓨즈 프로그램 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001243787A true JP2001243787A (ja) | 2001-09-07 |
| JP4434498B2 JP4434498B2 (ja) | 2010-03-17 |
Family
ID=19632214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000142A Expired - Fee Related JP4434498B2 (ja) | 1999-12-29 | 2001-01-04 | アンチヒューズプログラミング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6333667B2 (ja) |
| JP (1) | JP4434498B2 (ja) |
| KR (1) | KR100368307B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001283597A (ja) * | 2000-02-21 | 2001-10-12 | Hynix Semiconductor Inc | アンチヒューズリペア回路 |
| JP2006196079A (ja) * | 2005-01-13 | 2006-07-27 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US7180361B2 (en) | 2003-10-07 | 2007-02-20 | Elpida Memory, Inc. | Antifuse programming circuit in which one stage of transistor is interposed in a series with antifuse between power supplies during programming |
| US8679861B2 (en) | 2007-11-29 | 2014-03-25 | International Business Machines Corporation | Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100439104B1 (ko) * | 2002-07-11 | 2004-07-05 | 주식회사 하이닉스반도체 | 안티퓨즈 제어 회로 |
| US6775197B2 (en) * | 2002-11-27 | 2004-08-10 | Novocell Semiconductor, Inc. | Non-volatile memory element integratable with standard CMOS circuitry and related programming methods and embedded memories |
| US6816427B2 (en) * | 2002-11-27 | 2004-11-09 | Novocell Semiconductor, Inc. | Method of utilizing a plurality of voltage pulses to program non-volatile memory elements and related embedded memories |
| US6775171B2 (en) * | 2002-11-27 | 2004-08-10 | Novocell Semiconductor, Inc. | Method of utilizing voltage gradients to guide dielectric breakdowns for non-volatile memory elements and related embedded memories |
| JP3878586B2 (ja) * | 2003-07-17 | 2007-02-07 | 株式会社東芝 | リード／プログラム電位発生回路 |
| US9552890B2 (en) | 2014-02-25 | 2017-01-24 | Nxp Usa, Inc. | Antifuse with bypass diode and method thereof |
| US9385190B2 (en) | 2014-03-04 | 2016-07-05 | Freescale Semiconductor, Inc. | Deep trench isolation structure layout and method of forming |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793224A (en) * | 1996-06-18 | 1998-08-11 | Micron Technology, Inc. | Voltage generator for antifuse programming |
| US6054893A (en) * | 1997-04-10 | 2000-04-25 | Institute Of Microelectronics | Low current differential fuse circuit |
| US5978297A (en) * | 1998-04-28 | 1999-11-02 | Micron Technology, Inc. | Method and apparatus for strobing antifuse circuits in a memory device |
| KR100321169B1 (ko) * | 1998-06-30 | 2002-05-13 | 박종섭 | 앤티퓨즈의프로그래밍회로 |
| KR100359855B1 (ko) * | 1998-06-30 | 2003-01-15 | 주식회사 하이닉스반도체 | 가변전압발생기를이용한앤티퓨즈의프로그래밍회로 |
| US6240033B1 (en) * | 1999-01-11 | 2001-05-29 | Hyundai Electronics Industries Co., Ltd. | Antifuse circuitry for post-package DRAM repair |
-
1999
- 1999-12-29 KR KR10-1999-0065008A patent/KR100368307B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 US US09/739,294 patent/US6333667B2/en not_active Expired - Fee Related
-
2001
- 2001-01-04 JP JP2001000142A patent/JP4434498B2/ja not_active Expired - Fee Related
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| US7180361B2 (en) | 2003-10-07 | 2007-02-20 | Elpida Memory, Inc. | Antifuse programming circuit in which one stage of transistor is interposed in a series with antifuse between power supplies during programming |
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| US8796047B2 (en) | 2007-11-29 | 2014-08-05 | International Business Machines Corporation | Semiconductor chip repair by stacking of a base semiconductor chip and a repair semiconductor chip |
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|---|---|
| US20010020889A1 (en) | 2001-09-13 |
| KR100368307B1 (ko) | 2003-01-24 |
| KR20010065140A (ko) | 2001-07-11 |
| JP4434498B2 (ja) | 2010-03-17 |
| US6333667B2 (en) | 2001-12-25 |
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