JP6092427B2

JP6092427B2 - ｎウェル切替回路

Info

Publication number: JP6092427B2
Application number: JP2015552832A
Authority: JP
Inventors: タージオグル、イージン; ウビーグハラ、グレゴリー・アメリアダ; ユン、セイ・スン; ガニサン、バラチャンダー; コタ、アニル・チョーダリー
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2013-01-16
Filing date: 2014-01-10
Publication date: 2017-03-08
Anticipated expiration: 2034-01-10
Also published as: KR20150097815A; KR101557812B1; CN104937848A; US20140198588A1; US8787096B1; JP2016511933A; EP2946474B1; US20140369152A1; CN104937848B; EP2946474A1; WO2014113295A1; US9252765B2

Description

[0001]本願は、２０１３年１月１６日に出願された、米国非仮出願番号第１３／７４２，９６４号の優先権を主張し、参照によってその全体が本明細書に組み込まれている。

[0002]本出願は、集積回路に関し、より詳細には、高密度応用例のための、ラッチアップを防止するためのｎウェルバイアシング方式に関する。

[0003]ＰＭＯＳトランジスタは、ｎ型ボディ中に形成された、ｐ型ドレインおよびソースを備える。よって、ＰＭＯＳチャネル中では、正孔が多数キャリアである。相補型ＭＯＳ（ＣＭＯＳ）技術では、バルク基板はｐ型であり、したがって、ＰＭＯＳトランジスタのｎ型ボディは、ｐ型基板中のｎ型ウェル（ｎウェル）として存在する。

[0004]ＰＭＯＳトランジスタ中では正孔が多数キャリアなので、チャネルが導通しているとき、ＰＭＯＳソースは、ドレインに対して正の電圧にあることになる。この、ソース上の正の電圧は、ＰＭＯＳトランジスタのソースとｎウェルとの間でｐｎ接合が形成されるという点で、問題となる可能性がある。ソースがｎウェルに対して十分にバイアスされる場合は、ｐｎ接合は順バイアスされる。この順バイアスされたｐｎ接合と、ｐ型基板中のＮＭＯＳトランジスタへの接地接続との結果、導通する寄生構造が生じる。結果的な、導通する寄生構造中の短絡状況は、ラッチアップと呼ばれる。ラッチアップは、回路がラッチアップ電流から破壊される可能性があるので危険である。さらに、回路が短絡電流に耐えられる場合であっても、ラッチアップは正常な動作を阻害する。

[0005]ラッチアップを防止するには、ＰＭＯＳトランジスタのｎウェルを最高予想電圧に結合するのが慣例的である。たとえば、ＰＭＯＳトランジスタが、低電圧モードで、また高電圧モードでも動作できる場合、ＰＭＯＳのｎウェルを、高電圧動作モードの間に使用される高電圧電源に結合するのが慣例的である。しかし、ディープサブミクロン技術などではトランジスタ寸法が縮小されるので、ｎウェル結合は問題である。これらの現代のプロセスノードでは、ｎウェルを比較的高い電圧の電源に結合する結果として生じる応力に対処するには、ゲート酸化物は薄すぎ、トランジスタは小さすぎる。

[0006]高電圧モードと低電圧モードの両方で動作できる現代のプロセスノードにおけるＰＭＯＳトランジスタのラッチアップ問題を解決するには、頑強なＰＭＯＳトランジスタを使用するのが慣例的である。言い換えれば、トランジスタ寸法が拡大され、比較的厚いゲート酸化物が使用される。その場合、そのような、大きくてゲート酸化物の厚いＰＭＯＳトランジスタは、トランジスタに応力をかけることなくそのｎウェルが高電圧電源に結合されるようにすることが可能である。しかし、大きいトランジスタ寸法は、現代のプロセスノードにおいて使用される、より小さいトランジスタ寸法に対して相対的に、多くのダイ面積を要求する。

[0007]したがって、密度が増したラッチアップ防止アーキテクチャが、当技術分野で必要とされている。

[0008]ｎウェル電圧切替回路が、ラッチアップを防止するために、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルに対する電圧を制御する。デュアルモードＰＭＯＳトランジスタは、高電圧モードと低電圧モードの両方で動作するように制御される。高電圧モードでは、ｎウェル電圧切替回路は、切替型ｎウェルを高電圧にバイアスする。この高電圧は、高電圧モードで動作中のデュアルモードＰＭＯＳトランジスタに対する任意の予想されるソース（またはドレイン）電圧と、少なくとも同じ高さである。このようにして、デュアルモードＰＭＯＳトランジスタの、そのソースと切替型ｎウェルとの間のｐｎ接合は、順バイアスされず、したがってラッチアップが防止される。

[0009]低電圧動作モードの間は、ｎウェル電圧切替回路は、切替型ｎウェルを、高電圧よりも低い低電圧にバイアスする。この低電圧は、低電圧モードの間にデュアルモードＰＭＯＳトランジスタに負担がかからないように、十分に低い。このようにして、デュアルモードＰＭＯＳトランジスタは、比較的小型であることができるとともに薄いゲート酸化物を有することができ、それにより密度を高めることができる。複数のデュアルモードＰＭＯＳトランジスタが、それらの切替型ｎウェルの電圧がｎウェル電圧切替回路によってバイアスされるようにすることができ、それにより密度をさらに高めることができる。

[0010]ｎウェル切替電圧切替回路は、第１のゲート酸化物厚さを有する第１のサイズの第１のＰＭＯＳトランジスタを備える。第１のサイズおよび第１のゲート酸化物厚さの大きさは、高電圧を提供する高電圧電源に第１のＰＭＯＳトランジスタの非切替型ｎウェルおよびソースが永続的に連結されても第１のＰＭＯＳトランジスタに対する損傷が引き起こされないような大きさである。対照的に、デュアルモードＰＭＯＳトランジスタは、第１のサイズ未満の第２のサイズと、第１のゲート酸化物厚さ未満の第２のゲート酸化物厚さとを有する。第２のサイズおよび第２のゲート酸化物厚さの大きさは、デュアルモードＰＭＯＳトランジスタに対する損傷を被ることなくデュアルモードＰＭＯＳトランジスタの切替型ｎウェルが高電圧電源に永続的に連結されることが不可能であるような大きさである。そのような損傷を防止するために、ｎウェル電圧切替回路は、デュアルモードＰＭＯＳトランジスタをその比較的小さいサイズおよび薄いゲート酸化物厚さにもかかわらず損傷から守る安全継続時間よりも長くは切替型ｎウェルが高電圧にバイアスされないように、制御される。

[0011]ｎウェル電圧切替回路の概略図。 [0012]図１のｎウェル電圧切替回路を組み込んだ電子的にプログラム可能なメモリの概略図。 [0013]図２のメモリ中のビット線のための高電圧スイッチの概略図。 [0014]本明細書に開示される実施形態による電子的にプログラム可能なメモリを組み込んだ複数の電子システムを示す図。

[0015]本発明の実施形態およびそれらの利点は、後続の詳細な説明を参照することによって最もよく理解される。図の１つまたは複数に示される同じ要素を識別するのに、同じ参照番号が使用されることを理解されたい。

[0016]当技術分野における、密度が増したラッチアップ防止アーキテクチャの必要性に対処するために、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルに対する電圧バイアスを制御するｎウェル電圧切替回路が開示される。低電力動作モードでは、ｎウェル電圧切替回路は、切替型ｎウェルを比較的低い電圧にバイアスする。反対に、高電力動作モードでは、ｎウェル電圧切替回路は、切替型ｎウェルを比較的高い電圧にバイアスする。本明細書で論じられる実施形態に関する低電圧および高電圧を構成するものは、プロセスノードに依存する。たとえば、２０ｎｍプロセスノードでは、高電圧は１．９Ｖであってよく、低電圧は１Ｖであってよい。より一般的には、高電圧は、切替型ｎウェル内のＰＭＯＳトランジスタに対する損傷を被ることなくｎウェルが高電圧に継続的にバイアスされるには高すぎる大きさを有する。対照的に、低電圧は、切替型ｎウェルの長時間のバイアシングに安全である。何が安全であるかと、何が安全でないかは、使用されている特定のプロセスノードに依存することになる。

[0017]次に図面に移るが、図１は、モード制御信号１０５に応答するｎウェル電圧切替回路１００の一実施形態を示す。モード制御信号１０５がハイにアサートされた（それによって高電圧動作モードを示す）場合、ｎウェル電圧切替回路１００は、デュアルモードＰＭＯＳトランジスタ１１２の高電圧（または電力）動作モードの間、デュアルモードＰＭＯＳトランジスタ１１２の切替型ｎウェル１１０を高電圧に帯電させる。他方、モード制御信号１０５がローにプルされて、デュアルモードＰＭＯＳトランジスタ１１２の低電圧動作モードが選択された場合、ｎウェル電圧切替回路１００は、切替型ｎウェル１１０を低電圧にバイアスする。このようにして、切替型ｎウェル１１０は、高電圧電源に永続的に結合される必要はない。本明細書でさらに論じられるように、その場合、デュアルモードＰＭＯＳトランジスタ１１２は、現代のプロセスノードにおいて利用可能な、より小さい寸法（およびより薄い酸化物）を利用することができる。

[0018]インバータ１２５が、モード制御信号１０５を反転制御信号１０６に反転する。反転制御信号１０６は、ネイティブ厚酸化物ＮＭＯＳトランジスタ１３０のゲートを駆動する。ネイティブ厚酸化物ＮＭＯＳトランジスタ１３０のドレインは低電圧電源１２０に結合され、そのソースは切替型ｎウェル１１０に結合される。低電圧電源１２０は、ＮＭＯＳトランジスタ１３０がオンにされたとき、切替型ｎウェル１１０に対する低電圧を供給する。よって、モード制御信号１０５がローになってデュアルモードＰＭＯＳトランジスタ１１２の低電圧動作モードが選択されたとき、反転制御信号１０６はハイになり、それにより、ＮＭＯＳトランジスタ１３０は完全にオンになって、切替型ｎウェル１１０を低電圧にバイアスする。ＮＭＯＳトランジスタ１３０のソースは、切替型ｎウェル１１０に連結するｎウェル切替回路１００の出力ノードの一部を形成する。反転制御信号１０６はまた、厚酸化物ＰＭＯＳトランジスタ１３５のゲートを駆動し、よって、厚酸化物ＰＭＯＳトランジスタ１３５は、低電圧モードではオフである。ＰＭＯＳトランジスタ１３５のソースは高電圧電源１１５に結合され、そのドレインは切替型ｎウェル１１０に結合される。

[0019]高電圧動作モードを選択するには、モード制御信号１０５がハイにアサートされ、それにより、インバータ１２５は、ＰＭＯＳトランジスタ１３５が完全にオンになるように、反転制御信号１０６をローにプルする。ＰＭＯＳトランジスタ１３５のドレインは、切替型ｎウェル１１０に連結するｎウェル電圧切替回路１００の出力ノードの残りの部分を形成する。高電圧電源１１５は、ＰＭＯＳトランジスタ１３５がオンにされたとき、切替型ｎウェル１１０をバイアスする高電圧を供給する。反転制御信号１０６がこの時点でローになるのに応答して、ＮＭＯＳトランジスタ１３０はオフにされる。このように、モード制御信号１０５がハイになったとき、デュアルモードＰＭＯＳトランジスタ１１２の切替型ｎウェル１１０は高電圧にバイアスされる。ＰＭＯＳトランジスタ１３５は、高電圧からの応力を受けない。というのは、そのｎウェル１４０もまた高電圧電源１１５に結合されており、またそのゲート酸化物は比較的厚いからである。加えて、ＰＭＯＳトランジスタ１３５は、高電圧へのそのような永続的な連結に対して頑強であるように十分に大きいサイズ（チャネル長）を有する。

[0020]ＰＭＯＳトランジスタ１３５のソースが高電圧電源１１５に結合されているので、デュアルモードＰＭＯＳトランジスタ１１２の低電力動作モードの間、制御信号１０６もまた高電圧に帯電されるべきである。もしそうではなく制御信号１０６がこの間に低電圧に帯電されるだけならば、ＰＭＯＳトランジスタ１３５のゲート電圧は、そのソース電圧よりも十分に低い可能性があり、したがって、ＰＭＯＳトランジスタ１３５は遮断されるのではなく導通することになる。よって、デュアルモードＰＭＯＳトランジスタ１１２の低電圧動作モードの間、高電圧電源１１５は、制御信号１０６が高電圧に帯電されるようにインバータ１２５に電力を供給する。このようにして、ＰＭＯＳトランジスタ１３５は、低電力動作モードの間は完全にオフである。ＮＭＯＳトランジスタ１３０は、そのドレインが低電圧電源１２０のみに結合されているにもかかわらず、厚酸化物トランジスタである。というのは、そのゲートはこのように、デュアルモードＰＭＯＳトランジスタ１１２の低電圧動作モードの間は高電圧に帯電されることになるからである。

[0021]ＰＭＯＳトランジスタ１３５とＮＭＯＳトランジスタ１３０は両方とも、高電圧電源１１５からの負担に耐えるために、比較的大きく頑強でなければならない。よって、これらのトランジスタは、ダイ空間を相応に要求する。しかし、低電圧動作モードと高電圧動作モードとを有する種々の他のデュアルモードＰＭＯＳトランジスタの切替型ｎウェル電位を制御するのに、１つのｎウェル電圧切替回路１００しか必要でない。このようにして、かなりのダイ面積節約が実現され得る。デュアルモードトランジスタＰＭＯＳ１１２のサイズは、ＰＭＯＳトランジスタ１３５およびＮＭＯＳトランジスタ１３０に使用されるサイズよりも小さい。たとえば、デュアルモードＰＭＯＳトランジスタ１１２は、プロセスノードによって許容される最小のサイズおよびゲート酸化物厚さを有することができる。このようにして、密度は大幅に高められる。

[0022]制御信号１０５が、ＮＭＯＳトランジスタ１３０およびＰＭＯＳトランジスタ１３５のゲートを直接に駆動することになるアクティブロー制御信号で置き換えられる代替実施形態では、インバータ１２５が省略されてよいことは理解されるであろう。そのような一実施形態では、アクティブロー制御信号がローにプルされて、高電圧動作モードが選択されることになる。反対に、アクティブロー制御信号が高電圧に帯電されて、低電圧動作モードが選択されることになる。

[0023]非常に多くの応用例が有利にも、本明細書に開示される、切替型ｎウェル中の比較的小さい薄酸化物デュアルモードＰＭＯＳトランジスタを使用することができる。たとえば、電気的にプログラム可能なヒューズ（ｅヒューズ）メモリが、種々のワード線ドライバ、ならびにプログラミングトランジスタを備える。従来のｅヒューズメモリ中では、ワード線ドライバに対応するトランジスタ、および関連するプログラミングトランジスタは、ｅヒューズをプログラムするのに使用される高電圧に耐えるために、比較的大きい必要があり、厚いゲート酸化物を有する必要がある。対照的に、図２に示されるｅヒューズメモリ２００は、小さくて酸化物の薄いワード線ドライバおよびプログラミングトランジスタの使用を可能にし、これにより有利にも、密度が増す。

[0024]図示を明確にするために、ｅヒューズメモリ２００は、単一のワード線２１０および単一のビット線２２５のみを伴って示されている。しかし、ｅヒューズメモリ２００は、ワード線２１０およびビット線２２５について図示されるのと同様に配置された複数の他のワード線およびビット線を含むことは理解されるであろう。他のワード線は、ワード線２１０と並列の、追加の行を形成することになる。同様に、他のビット線は、ビット線２２５と並列の列を形成することになる。ワード線がそのワード線ドライバによってアサートされたとき、このワード線に対応するｅヒューズは、ビット線に対するバイアスに応じて、読み出されるかまたはプログラムされるかのいずれかである場合がある。ワード線とビット線との各交差点は、ｅヒューズに対応する。たとえば、ｅヒューズ２１５は、ワード線２１０とビット線２２５との交差点に対応する。各ｅヒューズは、プログラムされていない状態で導通状態であるヒュージブルリンクを備える。対照的に、プログラムされたｅヒューズは、開回路であるか、または、プログラムされていないｅヒューズと比較してずっと抵抗性があるかのいずれかである。所与のｅヒューズを読み出すには、そのワード線とビット線の両方がアサートされる。ｅヒューズは読出動作ではプログラムされるべきでないので、読出動作におけるワード線およびビット線のアサートは、低電圧を使用して実施され得る。対照的に、ワード線とビット線の両方が高電圧にアサートされて、対応するｅヒューズがプログラムされる。このように、ｅヒューズを読み出すことは、低電圧動作モードに対応することになり、ｅヒューズをプログラムすることは、高電圧動作モードに対応する。

[0025]これらの低電圧および高電圧動作モードを考えれば、よってワード線ドライバトランジスタは有利にも、切替型ｎウェルを使用して実装されることが可能であり、それにより、これらのトランジスタは、比較的小さいままでありながらも高電圧動作モードに対して頑強であることができる。ｅヒューズ２１５に関して、小さい薄酸化物ワード線（ＷＬ）ドライバＰＭＯＳトランジスタ２０５は、そのドレインがワード線２１０に結合されるようにする。ＷＬドライバＰＭＯＳトランジスタ２０５は、図１に関して論じられたように、その切替型ｎウェル１１０がｎウェル電圧切替回路１００によって制御されるようにする。加えて、ＷＬドライバＰＭＯＳトランジスタ２０５のソースも切替型ｎウェル１１０に結合され、したがって、ソースと切替型ｎウェル１１０の両方に対する電圧バイアスは、モード制御信号１０５によって制御される。よって、ｅヒューズ２１５がプログラムされることになる場合、ｎウェル電圧切替回路１００は、ＷＬドライバＰＭＯＳトランジスタ２０５のソースおよび切替型ｎウェル１１０を高電圧にバイアスする。ワード線デコーダ（図示せず）が、ＷＬドライバＰＭＯＳトランジスタ２０５のゲートをローにプルすることによって、ワード線２１０を選択する。これに応答して、ＷＬドライバＰＭＯＳトランジスタ２０５は、オンになり、ワード線２１０を高電圧にバイアスする。ワード線２１０は、ソースが接地に結合されドレインがｅヒューズ２１５の端子に結合された小さい薄酸化物プログラミングＮＭＯＳトランジスタ２２０のゲートを制御する。プログラミングモードでは、よって、プログラミングＮＭＯＳトランジスタ２２０は、そのゲートが高電圧にバイアスされるようにする。ビット線２２５は、ｅヒューズ２１５の残りの端子に連結する。ＮＭＯＳプログラミングトランジスタ２２０がオンになったときにビット線２２５もまた高電圧に帯電された場合、比較的多量の電流がｅヒューズ２１５の中を流れることになり、したがってｅヒューズ２１５はプログラミングされ得る。

[0026]ｅヒューズ２１５の状態を読み出すには、モード制御信号１０５は、ＷＬドライバＰＭＯＳトランジスタ２０５のソースおよび切替型ｎウェル１１０を低電圧にバイアスするよう、ｎウェル電圧切替回路１００に命じる。次いでＷＬドライバＰＭＯＳトランジスタ２０５のゲートがローにプルされた場合、このトランジスタは次いで、ＮＭＯＳプログラミングトランジスタ２２０をオンにするために、オンになってワード線２１０を低電圧に帯電させることになる。この読出動作の間、ビット線２２５は低電圧にバイアスされる。ｅヒューズ２１５がプログラムされていない場合は、ＮＭＯＳプログラミングトランジスタ２２０を介した導通のせいで、ワード線２１０のアサートは、帯電されたビット線２２５を接地の方にプルすることになる。対照的に、ｅヒューズ２１５がプログラムされた場合は、ＮＭＯＳプログラミングトランジスタ２２０がオンにされているにもかかわらず、ビット線２２５は接地にプルされないことになる。

[0027]このように、ＷＬドライバＰＭＯＳトランジスタ２０５は、ｅヒューズをプログラムするための高電圧動作モードの間のラッチアップから保護されるが、ＷＬドライバＰＭＯＳトランジスタ２０５は、小さい薄酸化物トランジスタなので、十分に長い期間の高電圧動作に対して頑強ではない。しかし、ｅヒューズのプログラミングにかかる時間量は、そのような小さい薄酸化物トランジスタの高電圧寿命と比較して相対的に短い。図１を再び参照すると、モード制御信号１０５の状態を制御するコントローラ１５０が、ｅヒューズ２１５をプログラムするのに必要な比較的短い時間量のみにわたってモード制御信号１０５をアサートするように構成される。このようにして、ＷＬドライバＰＭＯＳトランジスタ２０５とプログラミングＮＭＯＳトランジスタ２２０は両方とも、ｅヒューズ２１５をプログラムするのに必要な継続時間のみにわたって高電圧によってバイアスされる。よって、これらのトランジスタは両方とも、現代のプロセスノードにおいて利用可能な、小さい寸法と薄いゲート酸化物厚さとを利用することができ、これによりダイ節約が大幅に高まる。たとえば、メモリ２００が複数（Ｎ個）のワード線と、同じ複数（Ｎ個）のビット線とを備える場合、メモリ２００は、Ｎ²個のｅヒューズを備えることになり、したがってＮ²個のプログラミングトランジスタを必要とすることになる。よって、ダイ面積節約は、メモリのサイズに２次的に関係する。

[0028]本明細書で論じられるｎウェル電圧切替えはまた、プログラミングモードの間にビット線２２５を高電圧にプルするのに使用されるパワースイッチにも適用され得る。これに関して、ビット線２２５の高電圧帯電のために、大域パワースイッチを局所パワースイッチと直列に設けるのが有利である。従来のｅヒューズメモリ中では、これらのスイッチは両方とも、ラッチアップを防止するために、ｎウェルが高電圧電源１１５に永続的に結合された比較的大きい厚酸化物ＰＭＯＳトランジスタを備えることになる。しかし、図３に示されるように、局所パワースイッチは、切替型ｎウェル１１０がｎウェル電圧切替回路１００によって制御される、比較的小さい薄酸化物ＰＭＯＳトランジスタ３００を備える。大域パワースイッチは、ソースと非切替型ｎウェル３０６とが高電圧電源１１５に結合された、比較的大きい厚酸化物ＰＭＯＳトランジスタ３０５を備える。ＰＭＯＳトランジスタ３００は、ビット線２２５とＰＭＯＳトランジスタ３０５のドレインとの間で直列に連結する。イネーブルプログラミング制御信号３１５が、インバータ３１０を介して反転されて、ＰＭＯＳトランジスタ３０５と３００の両方のゲートを駆動する。よって、イネーブルプログラミング制御信号３１５がハイにアサートされてｅヒューズ２１５のプログラミングモードが選択されたとき、ＰＭＯＳトランジスタ３０５および３００はオンにされ、したがって、ビット線２２５は高電圧からの高電圧に帯電される。この実施形態では、イネーブルプログラミング制御信号３１５はまた、ｎウェル電圧切替回路１００に対するモード制御信号でもある。よって、イネーブルプログラミング制御信号３１５がアサートされたとき、切替型ｎウェル１１０もまた高電圧に帯電される。

[0029]ｅヒューズ２１５がプログラムされた後、イネーブルプログラミング制御信号３１５はデアサートされ、したがってＰＭＯＳトランジスタ３００および３０５はオフにされる。同時に、ｎウェル電圧切替回路１００は、切替型ｎウェル１１０を低電圧にバイアスする。しかし、プログラミングモードの間に、ＰＭＯＳトランジスタ３００のソースに連結するノード３２０が高電圧に帯電されたことに留意されたい。切替型ｎウェル１１０の低電圧と比較したこの帯電されたノード電位からラッチアップが発生するどんな可能性も防止するために、メモリ２００がプログラムされているのでないときは、ＮＭＯＳトランジスタ３２５がノード３２０を接地にプルする。こうするために、インバータ３１０はＮＭＯＳトランジスタ３２５のゲートを駆動し、したがって、ＮＭＯＳトランジスタ３２５は、イネーブルプログラミングモード制御信号３１５のデアサートに応答してオンになる。ＮＭＯＳトランジスタ３２５のソースは接地に結合され、そのドレインはノード３２０に結合される。このようにして、ＮＭＯＳトランジスタ３２５は、ｅヒューズメモリ２００がプログラミングモードにないとき、ノード３２０の電位を接地にプルすることになる。別個の低電圧スイッチ（図示せず）が、メモリ２００の読出動作モードの間にアクティブになって、ビット線２２５を低電圧に帯電させることになる。

[0030]電気的にプログラム可能なメモリ２００は、非常に多くの応用例を有する。たとえば、そのようなメモリを使用して、構成データ、トリムデータ、ＲＡＭ冗長性情報、暗号化コード、または他の適切な情報で、システムオンチップ（ＳＯＣ）を構成することが慣例的。図４は、電気的にプログラム可能なメモリ２００で強化されたＳＯＣを備えるいくつかの例示的なデバイスを示す。特に、セルフォン４００、ラップトップ４０５、およびタブレットＰＣ４１０はすべて、本開示に従って構築された電気的にプログラム可能なメモリ２００を備えることができる。音楽プレーヤ、ビデオプレーヤ、通信デバイス、およびパーソナルコンピュータなど、他の例示的な電子システムもまた、本開示に従った電気的にプログラム可能なメモリを用いて構成され得る。

[0031]当業者ならもう理解するであろうが、また目下の特定の応用例に応じて、本開示の主旨および範囲を逸脱することなく本開示のデバイスの材料、装置、構成、および使用法に対して多くの変更、置換および変形が行われてもよい。これに鑑みて、本明細書で例示および説明される特定の実施形態は、そのいくつかの例にすぎず、以下に添付される請求項およびそれらの機能的均等物の範囲に完全に対応すべきなので、本開示の範囲は、これらの特定の実施形態の範囲に限定されるべきではない。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
制御信号に応答して制御されるゲートと、低電圧を提供するように構成された低電圧電源に連結されたドレインと、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルに連結されたソースとを有するＮＭＯＳトランジスタと、
前記制御信号に応答して制御されるゲートと、前記低電圧よりも大きい高電圧を提供するように構成された高電圧電源に連結されたソースと、前記切替型ｎウェルに連結されたドレインとを有する第１のＰＭＯＳトランジスタとを備える電圧切替回路。
［Ｃ２］
前記制御信号を反転制御信号に反転するように構成されたインバータをさらに備え、前記ＮＭＯＳトランジスタの前記ゲート、および前記第１のＰＭＯＳトランジスタの前記ゲートは、前記反転制御信号によって駆動されるように構成された、Ｃ１に記載の電圧切替回路。
［Ｃ３］
前記ＮＭＯＳトランジスタはネイティブＮＭＯＳトランジスタである、Ｃ２に記載の電圧切替回路。
［Ｃ４］
前記第１のＰＭＯＳトランジスタは、前記高電圧電源に永続的に連結された非切替型ｎウェルを備える、Ｃ２に記載の電圧切替回路。
［Ｃ５］
前記第１のＰＭＯＳトランジスタは第１のサイズを有し、前記デュアルモードＰＭＯＳトランジスタは、前記第１のサイズよりも小さい第２のサイズを有する、Ｃ４に記載の電圧切替回路。
［Ｃ６］
前記第１のＰＭＯＳトランジスタは第１のゲート酸化物厚さを有し、前記デュアルモードＰＭＯＳトランジスタは、前記第１のゲート酸化物厚さ未満の第２のゲート酸化物厚さを有する、Ｃ５に記載の電圧切替回路。
［Ｃ７］
前記第１のサイズおよび前記第１のゲート酸化物厚さはそれぞれ、前記第１のＰＭＯＳトランジスタの非切替型ｎウェルが前記高電圧電源に永続的に連結されることから前記第１のＰＭＯＳトランジスタを保護するのに十分な大きさを有する、Ｃ６に記載の電圧切替回路。
［Ｃ８］
前記第２のサイズおよび前記第２のゲート酸化物厚さはそれぞれ、前記高電圧電源が前記切替型ｎウェルに永続的に結合されることから前記デュアルモードＰＭＯＳトランジスタを保護するのに十分でない大きさを有する、Ｃ６に記載の電圧切替回路。
［Ｃ９］
出力ノードを低電圧と前記低電圧よりも大きい高電圧とに選択的に駆動するように構成されたｎウェル電圧切替回路と、前記ｎウェル電圧切替回路は厚ゲート酸化物ＰＭＯＳトランジスタを備える、
前記出力ノードに結合されたソースと切替型ｎウェルとを有するワード線ドライバＰＭＯＳトランジスタと、ここにおいて、前記ワード線ドライバＰＭＯＳトランジスタは、前記厚ゲート酸化物ＰＭＯＳトランジスタのゲート酸化物厚さ未満の薄いゲート酸化物厚さを有する、を備えるメモリ。
［Ｃ１０］
前記メモリは、薄ゲート酸化物プログラミングＮＭＯＳトランジスタのドレインに連結された端子を有するｅヒューズをさらに備える電気的プログラム可能メモリであり、前記薄ゲート酸化物プログラミングＮＭＯＳトランジスタは、そのゲートがワード線に連結され、前記ワード線は、前記ワード線ドライバＰＭＯＳトランジスタのドレインに連結された、Ｃ９に記載のメモリ。
［Ｃ１１］
前記ｅヒューズの反対側の端子に連結されたビット線をさらに備える、Ｃ１０に記載のメモリ。
［Ｃ１２］
前記ｅヒューズのプログラミングモードの間に前記ビット線を前記高電圧にバイアスするためのハイパワースイッチをさらに備える、Ｃ１１に記載のメモリ。
［Ｃ１３］
前記ハイパワースイッチは、前記ビット線と、前記高電圧を供給するように構成された高電圧電源との間に、大域パワースイッチと局所パワースイッチとを直列に備える、Ｃ１２に記載のメモリ。
［Ｃ１４］
前記局所パワースイッチは、前記ｎウェル電圧切替回路の前記出力ノードに連結された切替型ｎウェルを有するＰＭＯＳトランジスタを備える、Ｃ１３に記載のメモリ。
［Ｃ１５］
セルフォン、ラップトップ、タブレット、音楽プレーヤ、通信デバイス、コンピュータ、およびビデオプレーヤ、のうちの少なくとも１つに組み込まれた、Ｃ１１に記載のメモリ。
［Ｃ１６］
第１の状態の制御信号をｎウェル電圧切替回路において受け取るのに応答して、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルを第１の電圧でバイアスすることと、ここにおいて、前記ｎウェル電圧切替回路は、第１のサイズおよび第１のゲート酸化物厚さのトランジスタを備え、前記デュアルモードＰＭＯＳトランジスタは、前記第１のサイズ未満の第２のサイズと前記第１のゲート酸化物厚さ未満の第２のゲート酸化物厚さとを有する、
第２の状態の前記制御信号を前記ｎウェル電圧切替回路において受け取るのに応答して、前記切替型ｎウェルを、前記第１の電圧未満の第２の電圧でバイアスすることとを備える方法。
［Ｃ１７］
前記デュアルモードＰＭＯＳトランジスタが前記第１の電圧によるその切替型ｎウェルのバイアスによって損傷を受けないように、前記第１の状態の前記制御信号を受け取る継続時間を制御することをさらに備える、Ｃ１６に記載の方法。
［Ｃ１８］
前記デュアルモードＰＭＯＳトランジスタは、電気的にプログラム可能なメモリのためのワード線ドライバトランジスタであり、前記切替型ｎウェルを前記第１の電圧でバイアスすることは、前記ワード線ドライバトランジスタを介してｅヒューズをプログラムすることを備える、Ｃ１６に記載の方法。
［Ｃ１９］
前記切替型ｎウェルを前記第２の電圧でバイアスすることは、前記ｅヒューズの状態を読み出すことを備える、Ｃ１８に記載の方法。
［Ｃ２０］
前記ｅヒューズの前記プログラミング中に、前記ｅヒューズに連結されたビット線を高電圧にバイアスすることをさらに備え、前記ビット線をバイアスすることは、前記ｎウェル電圧切替回路によって前記第２の電圧にバイアスされる切替型ｎウェルを有する局所パワースイッチＰＭＯＳトランジスタを介して前記ビット線をバイアスすることを備える、Ｃ１８に記載の方法。

Claims

制御信号に応答して制御されるゲートと、低電圧を提供するように構成された低電圧電源に連結されたドレインと、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルに連結されたソースとを有するＮＭＯＳトランジスタと、
前記制御信号に応答して制御されるゲートと、前記低電圧よりも大きい高電圧を提供するように構成された高電圧電源に連結されたソースと、前記切替型ｎウェルに連結されたドレインとを有する第１のＰＭＯＳトランジスタと、ここにおいて、
前記第１のＰＭＯＳトランジスタは第１のゲート酸化物厚さを有し、前記デュアルモードＰＭＯＳトランジスタは、前記第１のゲート酸化物厚さ未満の第２のゲート酸化物厚さを有する、
前記デュアルモードＰＭＯＳトランジスタが、前記第１のＰＭＯＳトランジスタによってその切替型ｎウェルに提供される前記高電圧によって損傷を受けないように、前記高電圧を提供する前記制御信号の継続時間を制御するように構成されたコントローラと
を備える電圧切替回路。
前記制御信号を反転制御信号に反転するように構成されたインバータをさらに備え、前記ＮＭＯＳトランジスタの前記ゲート、および前記第１のＰＭＯＳトランジスタの前記ゲートは、前記反転制御信号によって駆動されるように構成された、請求項１に記載の電圧切替回路。
前記ＮＭＯＳトランジスタはネイティブＮＭＯＳトランジスタである、請求項２に記載の電圧切替回路。
前記第１のＰＭＯＳトランジスタは、前記高電圧電源に永続的に連結された非切替型ｎウェルを備える、請求項２に記載の電圧切替回路。
前記第１のＰＭＯＳトランジスタは第１のサイズを有し、前記デュアルモードＰＭＯＳトランジスタは、前記第１のサイズよりも小さい第２のサイズを有する、請求項４に記載の電圧切替回路。
前記第１のサイズおよび前記第１のゲート酸化物厚さはそれぞれ、前記第１のＰＭＯＳトランジスタの非切替型ｎウェルが前記高電圧電源に永続的に連結されることから前記第１のＰＭＯＳトランジスタを保護するのに十分な大きさを有する、請求項５に記載の電圧切替回路。
前記第２のサイズおよび前記第２のゲート酸化物厚さはそれぞれ、前記高電圧電源が前記切替型ｎウェルに永続的に結合されることから前記デュアルモードＰＭＯＳトランジスタを保護するのに十分でない大きさを有する、請求項５に記載の電圧切替回路。
第１の状態の制御信号をｎウェル電圧切替回路において受け取るのに応答して、デュアルモードＰＭＯＳトランジスタの切替型ｎウェルを第１の電圧でバイアスすることと、ここにおいて、前記ｎウェル電圧切替回路は、第１のサイズおよび第１のゲート酸化物厚さのトランジスタを備え、前記デュアルモードＰＭＯＳトランジスタは、前記第１のサイズ未満の第２のサイズと前記第１のゲート酸化物厚さ未満の第２のゲート酸化物厚さとを有する、
第２の状態の前記制御信号を前記ｎウェル電圧切替回路において受け取るのに応答して、前記切替型ｎウェルを、前記第１の電圧未満の第２の電圧でバイアスすることと、
前記デュアルモードＰＭＯＳトランジスタが前記第１の電圧によるその切替型ｎウェルの前記バイアスによって損傷を受けないように、前記第１の状態の前記制御信号を受け取る継続時間を制御することと
を備える方法。