JP2005252060A

JP2005252060A - 半導体装置

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Publication number: JP2005252060A
Application number: JP2004062029A
Authority: JP
Inventors: Koji Kuroki; 浩二黒木
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-03-05
Filing date: 2004-03-05
Publication date: 2005-09-15
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Abstract

【課題】生産性はボンディングオプション方式を用いた場合と同等であり、かつ、チップ面積がボンディングオプション方式を用いた場合よりも小さくできる、フューズオプション方式を用いた機能選択回路をそなえる半導体装置を提供する。
【解決手段】入力部２１、入力部２１に接続された機能選択フューズ回路部１００及び復帰制御回路部２００、並びに、機能選択フューズ回路部１００に接続された出力部２３を備えて構成され、機能選択フューズ回路部１００に備えられる第１フューズ１４１の切断によって機能の切替えを行う。また、復帰制御回路部２００に備えられる第２フューズ２４１の切断によって、当該フューズオプション回路を第１フューズ１４１の切断前の機能に復帰させる。
【選択図】図１

Description

この発明は、半導体装置、特にフューズオプション方式を用いた機能選択回路に関するものである。

半導体装置としてのメモリは、同一のチップに、例えば、×４ｂｉｔ、×８ｂｉｔ、×１６ｂｉｔのように複数の互いに異なるビット構成を備えている。また、一般に、半導体装置は、５Ｖ、３．３Ｖ、１．８Ｖのように複数の異なる外部電源電圧に対応した構成を備える場合がある。従来、この構成の切替えは、配線層において、配線パターンを変更することで行われていた。しかし、配線パターンの変更により、構成の切替えを行う場合、ウェハ製造工程で配線パターンの変更を行う必要があるため、半導体装置の生産性が低下してしまう。

そこで、生産性向上を図るために、ボンディングオプション方式及びフューズオプション方式が用いられる。ボンディングオプション方式は、特定のボンディングパッドに電源電圧又は接地電圧を印加することにより、機能構成の切替えを行う方式である。また、フューズオプション方式は、特定のフューズを切断することにより、機能構成の切替えを行う方式である（例えば、特許文献１参照）。

特に、ボンディングオプション方式は、ウェハ製造工程より後に行われるチップ組立工程で製品選択を行うことができる。このため、ウェハ製造工程で配線パターンの変更を行う方式に比べれば、生産性が向上する。
特許第２９４３７８４号公報

しかしながら、ボンディングオプション方式を用いる場合、ビット構成切替え用ボンディングパッドが、複数個必要となる。微細化により、半導体チップの面積の縮小が図られているが、半導体チップに設けられるボンディングパッドの寸法は、組立装置の制限等で決まるため、小さくなっていない。従って、ボンディングオプション方式を用いると、ボンディングパッドの占める面積に依存して半導体チップ全体の面積が増加してしまうという問題がある。

一方、フューズオプション方式では、ボンディングオプション方式で問題となるチップ面積の増加は抑制される。しかし、ボンディングオプション方式では組立工程で製品選択が可能であるのに対し、フューズオプション方式では、組立工程の前に行われるプロービング工程で製品選択を行う必要がある。フューズオプション方式では、一度、フューズを切断するとそのチップを他に振り替えることができない場合が多い。従って、フューズオプション方式では、ウェハ製造工程で配線パターンの変更を行う方式に比べれば、ウェハ製造工程後のプロービング工程で製品選択を行うため、生産性が向上する。しかし、プロービング工程後の組立工程で、製品選択を行うボンディングオプション方式に比べると生産性が劣ることになる。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、生産性はボンディングオプション方式を用いた場合と同等であり、かつ、チップ面積がボンディングオプション方式を用いた場合よりも小さくできる、フューズオプション方式を用いた機能選択回路をそなえる半導体装置を提供することである。

上述した目的を達成するために、この発明の半導体装置であるフューズオプション回路は、入力部、入力部に接続された機能選択フューズ回路部及び復帰制御回路部、並びに、機能選択フューズ回路部に接続された出力部を備えて構成される。機能選択フューズ回路部は、第１Ｐチャネル型ＭＯＳトランジスタ、第１Ｎチャネル型ＭＯＳトランジスタ、第２Ｎチャネル型ＭＯＳトランジスタ、第１フューズ及び電圧調整回路を備えている。

入力部は、第１Ｐチャネル型ＭＯＳトランジスタ及び第１Ｎチャネル型ＭＯＳトランジスタのゲートに接続されている。第１Ｐチャネル型ＭＯＳトランジスタのドレインは、第１フューズを介して第１Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、かつ、第２Ｎチャネル型ＭＯＳトランジスタのドレインに接続されている。

第１Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続され、第１及び第２Ｎチャネル型ＭＯＳトランジスタのソースは接地端子に接続され、第１Ｐチャネル型ＭＯＳトランジスタのドレインは、電圧調整回路を経て出力部に接続されている。

入力部は、さらに、復帰制御回路部を経て、第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続されている。

この発明のフューズオプション回路の好適実施例によれば、電圧調整回路は、第２Ｐチャネル型ＭＯＳトランジスタ、第１反転増幅器、及び第２反転増幅器を備えて構成されるのが良い。第２Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続される。第２Ｐチャネル型ＭＯＳトランジスタのドレインは、第１Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、及び、第１反転増幅器を経て第２Ｐチャネル型ＭＯＳトランジスタのゲートに接続される。第２Ｐチャネル型ＭＯＳトランジスタのゲートは、さらに、第２反転増幅器を経て出力部に接続されている。

上述したフューズオプション回路の実施に当たり、好ましくは、復帰制御回路部は、第３Ｐチャネル型ＭＯＳトランジスタ、第４Ｐチャネル型ＭＯＳトランジスタ、第３Ｎチャネル型ＭＯＳトランジスタ、第２フューズ、第３反転増幅器、第４反転増幅器、遅延回路、及び否定論理和回路を備えて構成されるのが良い。

入力部は、第３Ｐチャネル型ＭＯＳトランジスタ及び第３Ｎチャネル型ＭＯＳトランジスタのゲート、並びに遅延回路に接続される。第３Ｐチャネル型ＭＯＳトランジスタ及び第３Ｎチャネル型ＭＯＳトランジスタのドレインは、第２フューズを介して互いに接続されている。第３及び第４Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続され、第３Ｎチャネル型ＭＯＳトランジスタのソースは接地端子に接続される。

第４Ｐチャネル型ＭＯＳトランジスタのドレインは、第３Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、第４Ｐチャネル型ＭＯＳトランジスタのドレインは、さらに、第３反転増幅器を介して、第４Ｐチャネル型ＭＯＳトランジスタのゲートに接続される。第４Ｐチャネル型ＭＯＳトランジスタのゲートは、否定論理和回路の一方の入力端子に接続され、遅延回路は、第４反転増幅器を経て、否定論理和回路の他方の入力端子に接続される。否定論理和回路の出力端子は、第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続される。

また、この発明のフューズオプション回路の実施に当たり、好ましくは、フューズオプション回路は、動作電位又は接地電位のいずれか一方のテスト信号を出力するテストモード回路部と、機能選択フューズ回路部及びテストモード回路部が接続されているテスト用否定論理和回路と、テスト用否定論理和回路の出力端子に接続される第５反転増幅器とを備えるのが良い。

この発明の半導体装置であるフューズオプション回路によれば、復帰制御回路部を備えるので、機能選択フューズ回路部内に備えられるフューズを切断した後に、当該フューズの切断前の状態に戻すことができる。

この発明の半導体装置であるフューズオプション回路によれば、機能選択フューズ回路部に電圧調整回路を備えているので、フューズ切断後も安定した電圧を出力することができる。

この発明の半導体装置であるフューズオプション回路によれば、復帰制御回路部内にフューズを備える構成なので、復帰制御回路部を機能選択フューズ回路部と同様の回路構成で実現できる。

テストモード回路部を備えることで、機能選択フューズ回路のフューズを切断する前に、フューズ切断後の状態を模擬してテストを行うことが可能となる。

以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、単なる好適例にすぎず、この発明は以下の実施の形態に限定されない。

（第１実施形態の構成）
図１は、この発明の半導体装置であるフューズオプション回路を説明するための回路図である。フューズオプション回路１０は、機能選択フューズ回路部１００及び復帰制御回路部２００を備えている。フューズオプション回路１０の入力部２１が、機能選択フューズ回路部１００の第１ノード３１、及び復帰制御回路部２００の第５ノード４１に接続されている。

機能選択フューズ回路部１００は、第１Ｐチャネル型ＭＯＳトランジスタ１１１、第１Ｎチャネル型ＭＯＳトランジスタ１２１、第２Ｎチャネル型ＭＯＳトランジスタ１２３、電圧調整回路１３０、及び第１フューズ１４１を備えて構成される。電圧調整回路１３０は、第２Ｐチャネル型ＭＯＳトランジスタ１１３、第１反転増幅器１３１及び第２反転増幅器１３３を備えて構成される。なお、以下の説明では、Ｐチャネル型ＭＯＳトランジスタをＰＭＯＳと称し、及び、Ｎチャネル型ＭＯＳトランジスタをＮＭＯＳと称する。

復帰制御回路部２００は、第３ＰＭＯＳ２１１、第４ＰＭＯＳ２１３、第３ＮＭＯＳ２２１、第３反転増幅器２３１、第４反転増幅器２３３、第２フューズ２４１、遅延回路２５１、及び否定論理和（ＮＯＲ）回路２６１を備えて構成される。

先ず、機能選択フューズ回路部１００の構成について説明する。第１ノード３１は、第１ＰＭＯＳ１１１のゲート、及び、第１ＮＭＯＳ１２１のゲートに接続されている。第１ＰＭＯＳ１１１のソースは電源端子２５に接続され、及び、第１ＰＭＯＳ１１１のドレインは第２ノード３３に接続されている。また、第１ＮＭＯＳ１２１のソースは接地端子２７に接続され、及び、第１ＮＭＯＳ１２１のドレインは第３ノード３５に接続されている。第２ノード３３と第３ノード３５との間に第１フューズ１４１が挿入されている。

第２ＰＭＯＳ１１３のソース、ドレイン、及びゲートは、それぞれ、電源端子２５、第２ノード３３、及び第４ノード３７に接続されている。第２ＮＭＯＳ１２３のソースは接地端子２７に接続され、及び、第２ＮＭＯＳ１２３のドレインは第２ノード３３に接続されている。また、第２ＮＭＯＳ１２３のゲートは、復帰制御回路部２００に備えられるＮＯＲ回路２６１の出力端子に接続されている。

第１反転増幅器１３１の入力端子は第２ノード３３に接続され、及び、第１反転増幅器１３１の出力端子は第４ノード３７に接続されている。第２反転増幅器１３３の入力端子は第４ノード３７に接続され、及び、第２反転増幅器１３３の出力端子はフューズオプション回路１０の出力部２３に接続されている。

次に、復帰制御回路部２００の構成について説明する。第５ノード４１は、第３ＰＭＯＳ２１１のゲート、第３ＮＭＯＳ２２１のゲート、及び、遅延回路２５１の入力端子に接続されている。第３ＰＭＯＳ２１１のソースは電源端子２５に接続され、及び、第３ＰＭＯＳ２１１のドレインは第６ノード４３に接続されている。また、第３ＮＭＯＳ２２１のソースは接地端子２７に接続され、及び、第３ＮＭＯＳ２２１のドレインは第７ノード４５に接続されている。第６ノード４３と第７ノード４５との間に第２フューズ２４１が挿入されている。

第４ＰＭＯＳ２１３のソース、ドレイン、及びゲートはそれぞれ、電源端子２５、第６ノード４３、及び第８ノード４７に接続されている。

第３反転増幅器２３１の入力端子は第６ノード４３に接続され、及び、第３反転増幅器２３１の出力端子は第８ノード４７に接続されている。第４反転増幅器２３３の入力端子は、遅延回路２５１の出力端子に接続されている。第８ノード４７、及び、第４反転増幅器２３３の出力端子は、ＮＯＲ回路２６１の入力端子に接続されている。

（第１実施形態の初期状態の動作）
初期状態として、第１フューズ１４１が未切断であり、かつ、第２フューズ２４１も未切断の場合について説明する。

フューズオプション回路１０の電源を投入する前に、入力部２１の電位レベルを、接地電位の０Ｖとしておく。

フューズオプション回路１０に電源を投入することにより、電源端子２５の電位は、動作電位Ｖｄｄ、例えば＋１２Ｖとなる。以下の説明では、接地電位と等しい電位レベルをＬｏレベル、及び、動作電位Ｖｄｄと等しい電位レベルをＨｉレベルと称することもある。

先ず、復帰制御回路部２００の動作について説明する。

フューズオプション回路１０に電源を投入したとき、入力部２１の電位レベルがＬｏレベルであるので、第５ノード４１、並びに、第３ＰＭＯＳ２１１及び第３ＮＭＯＳ２２１のゲートの電位は、Ｌｏレベルである。従って、第３ＰＭＯＳ２１１はオン状態となり、第３ＮＭＯＳ２２１はオフ状態となる。このため、第３ＰＭＯＳ２１１のドレインに接続されている第６ノード４３、及び、第２フューズ２４１を介して第６ノード４３と接続している第７ノード４５は、第３ＰＭＯＳ２１１のソースと同電位、すなわち、Ｈｉレベルになる。

第６ノード４３の電位がＨｉレベルのとき、第８ノード４７、及び第４ＰＭＯＳ２１３のゲートの電位は、第３反転増幅器２３１で反転されてＬｏレベルになる。従って、第４ＰＭＯＳ２１３はオン状態となり、第６ノード４３の電位はＨｉレベルの状態に維持される。

第５ノード４１がＬｏレベルのときは、遅延回路２５１の入力端子及び出力端子、並びに第４反転増幅器２３３の入力端子の電位はＬｏレベルである。このとき、第４反転増幅器２３３の出力端子の電位レベルは、第４反転増幅器２３３で反転されることにより、Ｈｉレベルになる。

ＮＯＲ回路２６１の入力端子に接続されている、第８ノード４７と第４反転増幅器２３３の出力端子の電位は共にＨｉレベルであるので、ＮＯＲ回路２６１の出力端子の電位はＬｏレベルとなる。

入力信号により、入力部２１の電位レベルがＬｏレベルからＨｉレベルへと遷移した場合について説明する。この遷移により、第３ＰＭＯＳ２１１及び第３ＮＭＯＳ２２１のゲート電位は、ともにＨｉレベルとなるので、第３ＰＭＯＳ２１１はオフ状態となり、第３ＮＭＯＳ２２１はオン状態となる。第６ノード４３及び第７ノード４５は、オン状態である第３ＮＭＯＳ２２１を介して接地端子２７に接続されている状態になるので、第６ノード４３及び第７ノード４５の電位は、ともにＬｏレベルとなる。

第６ノード４３の電位がＬｏレベルのとき、第８ノード４７、すなわち第４ＰＭＯＳ２１３のゲートの電位は、第３反転増幅器２３１により反転されて、Ｈｉレベルとなる。従って、第４ＰＭＯＳ２１３はオフ状態となり、第６ノード４３の電位はＬｏレベルになる。

第５ノード４１がＨｉレベルのときは、遅延回路２５１の入力端子及び出力端子、並びに第４反転増幅器２３３の入力端子の電位はＨｉレベルである。このとき、第４反転増幅器２３３の出力端子の電位レベルは、第４反転増幅器２３３で反転されることにより、Ｌｏレベルとなる。

ＮＯＲ回路２６１の入力に接続されている、第８ノード４７はＨｉレベルとなり、及び第４反転増幅器２３３の出力端子はＬｏレベルとなるので、ＮＯＲ回路２６１の出力端子の電位はＬｏレベルになる。

以上、説明したように、第２フューズ２４１が未切断の場合は、入力部２１の電位レベルがＬｏレベル、又はＨｉレベルのいずれであっても、ＮＯＲ回路２６１の出力端子はＬｏレベルとなる。

次に、機能選択フューズ回路部１００の動作について説明する。

フューズオプション回路１０に電源を投入したとき、入力部２１の電位レベルがＬｏレベルであるので、第１ノード３１の電位、並びに、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲート電位は、Ｌｏレベルである。従って、第１ＰＭＯＳ１１１はオン状態となり、第１ＮＭＯＳ１２１はオフ状態となる。このため、第１ＰＭＯＳ１１１のドレインに接続されている第２ノード３３、及び、第１フューズ１４１を介して第２ノード３３と接続されている第３ノード３５の電位は、第１ＰＭＯＳ１１１のソースと同電位、すなわち、Ｈｉレベルになる。

ここで、第２フューズ２４１が未切断であるので、上述したように、ＮＯＲ回路２６１の出力端子の電位は入力部２１の電位にかかわらずＬｏレベルである。ＮＯＲ回路２６１の出力端子は、第２ＮＭＯＳ１２３のゲートに接続されているので、第２ＮＭＯＳ１２３は、入力部２１の電位にかかわらずオフ状態である。

第２ノード３３の電位がＨｉレベルのとき、第４ノード３７、及び、第２ＰＭＯＳ１１３のゲートの電位は、第１反転増幅器１３１で反転されてＬｏレベルとなる。従って、第２ＰＭＯＳ１１３はオン状態となり、第２ノード３３の電位はＨｉレベルの状態に維持される。

第２反転増幅器１３３の入力端子は、第４ノード３７に接続されているので、電位はＬｏレベルである。第２反転増幅器１３３の出力端子の電位は、反転されてＨｉレベルとなり、第２反転増幅器１３３の出力端子に接続された出力部２３から出力される。

入力信号により、入力部２１の電位レベルがＬｏレベルからＨｉレベルへと遷移した場合について説明する。この遷移により、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲート電位は、ともにＨｉレベルになるので、第１ＰＭＯＳ１１１はオフ状態となり、第１ＮＭＯＳ１２１はオン状態になる。第２ノード３３及び第３ノード３５は、オン状態である第１ＮＭＯＳ１２１を介して接地端子２７に接続されている状態になるので、第２ノード３３及び第３ノード３５の電位は、ともにＬｏレベルになる。

このとき、第４ノード３７、及び第２ＰＭＯＳ１１３のゲートの電位は、第１反転増幅器１３１により反転されて、Ｈｉレベルとなる。従って、第２ＰＭＯＳ１１３はオフ状態になり、第２ノード３３の電位はＬｏレベルになる。

第２反転増幅器１３３の入力端子は、第４ノード３７に接続されているので、電位はＨｉレベルである。第２反転増幅器１３３の出力端子の電位は、反転されてＬｏレベルとなり、第２反転増幅器１３３の出力端子に接続された出力部２３から出力される。

以上、説明したように、第１フューズ１４１及び第２フューズ２４１がともに、未切断である場合、入力部２１にＬｏレベルの信号が入力されると、出力部２３からは、Ｈｉレベルの信号が出力され、また、入力部２１にＨｉレベルの信号が入力されると、出力部２３からはＬｏレベルの信号が出力される。

（第１実施形態の機能切替後の動作）
フューズオプション回路の機能を切替えるため、機能選択フューズ回路部１０１の第１フューズ（図１中、１４１で示した部分）を切断した場合について説明する（図２参照）。図２に示したフューズオプション回路１１は、機能選択フューズ回路部１０１に備えられていた第１フューズ１４１（図２では図示しない。）が切断されている点だけ、図１を参照して説明したフューズオプション回路１０と異なっている。

ここで、第２フューズ２４１は、未切断であるので、復帰制御回路部２００の動作は上述した第１実施形態の初期状態の動作と同様である。つまり、入力部２１の電位がＬｏレベル、又はＨｉレベルのいずれであっても、ＮＯＲ回路２６１の出力端子の電位はＬｏレベルである。従って、ゲートがＮＯＲ回路２６１の出力端子に接続されている、第２ＮＭＯＳ１２３は、入力部２１の電位によらずオフ状態である。

フューズオプション回路１１の機能選択フューズ回路部１０１について説明する。フューズオプション回路１１に電源を投入したとき、入力部２１の電位レベルがＬｏレベルであるので、第１ノード３１、並びに、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲートの電位は、Ｌｏレベルである。従って、第１ＰＭＯＳ１１１はオン状態となり、第１ＮＭＯＳ１２１はオフ状態となる。このため、第１ＰＭＯＳ１１１のドレインに接続されている第２ノード３３は第１ＰＭＯＳ１１１のソースと同電位、すなわち、Ｈｉレベルになる。また、第１フューズ１４１が切断されているので、第３ノード３５の電位は、Ｌｏレベルである。

第２ノード３３の電位がＨｉレベルの場合、第４ノード３７、すなわち第２ＰＭＯＳ１１３のゲートの電位は、第１反転増幅器１３１で反転されてＬｏレベルとなる。従って、第２ＰＭＯＳ１１３はオン状態となり、第２ノード３３の電位はＨｉレベルの状態を維持する。

第２反転増幅器１３３の入力端子は、第４ノード３７に接続されているので、電位はＬｏレベルである。第２反転増幅器１３３の出力端子の電位は、反転されてＨｉレベルになり、第２反転増幅器１３３の出力端子に接続された出力部２３から出力される。

入力信号により、入力部２１の電位レベルがＬｏレベルからＨｉレベルへと遷移した場合について説明する。この遷移により、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲート電位は、ともにＨｉレベルとなるので、第１ＰＭＯＳ１１１はオフ状態となり、第１ＮＭＯＳ１２１はオン状態となる。このため、第３ノード３５は、オン状態である第１ＮＭＯＳ１２１を介して接地端子２７に接続されているので、第３ノード３５の電位はＬｏレベルである。一方、第１フューズ１４１が切断されていて、かつ、第２ＮＭＯＳ１２３がオフ状態であるので、第２ノード３３の電位は、Ｈｉレベルである。

第２ノード３３の電位がＨｉレベルのとき、第４ノード３７、及び第２ＰＭＯＳ１１３のゲートの電位は、第１反転増幅器１３１で反転されてＬｏレベルとなる。従って、第２ＰＭＯＳ１１３はオン状態となり、第２ノード３３の電位はＨｉレベルの状態が維持される。

第２反転増幅器１３３の入力端子は、第４ノード３７に接続されているため、電位はＬｏレベルである。第２反転増幅器１３３の出力端子の電位は、反転されてＨｉレベルとなり、第２反転増幅器１３３の出力端子に接続された出力部２３から出力される。

第１フューズ１４１が切断され、かつ、第２ＮＭＯＳ１２３がオフ状態であるとき、第１ＰＭＯＳ１１１がオン状態となって第２ノード３３がＨｉレベルとなると、第２ＰＭＯＳ１１３、第１反転増幅器１３１及び第２反転増幅器１３３で構成される電圧調整回路１３０は、ラッチ回路となる。このとき、第１ＰＭＯＳ１１１がオフ状態となっても、第２ノード３３及び出力部２３の電位はＨｉレベルに維持される。

以上、説明したように、機能選択フューズ回路部１０１の第１フューズが切断されていると、フューズオプション回路１１は、入力部２１に入力される入力信号がＬｏレベル及びＨｉレベルのいずれであっても、Ｈｉレベルの信号を出力部２３から出力する。

（第１実施形態の機能復帰後の動作）
次に、第１フューズが切断されたフューズオプション回路１１の機能を、第１フューズが切断される前の状態に戻すため、復帰制御回路部２０１に備えられている第２フューズ（図２中、２４１で示した部分）を切断した場合の動作について説明する。（図３参照）。図３に示したフューズオプション回路１２は、復帰制御回路部２０１に備えられた第２フューズ２４１が切断されている点だけ、図２を参照して説明したフューズオプション回路１１と異なっている。

先ず、復帰制御回路部２０１の動作について説明する。

入力部２１の電位がＬｏレベルであるので、第５ノード４１の電位、並びに、第３ＰＭＯＳ２１１及び第３ＮＭＯＳ２２１のゲートの電位は、Ｌｏレベルである。したがって、第３ＰＭＯＳ２１１はオン状態となり、第３ＮＭＯＳ２２１はオフ状態となる。このとき、第２フューズ２４１が切断されているので、第６ノード４３はＨｉレベルになるのに対し、第７ノード４５は接地電位、すなわちＬｏレベルのままである。

第６ノード４３の電位がＨｉレベルの場合、第８ノード４７、及び第４ＰＭＯＳ２１３のゲートの電位は、第３反転増幅器２３１で反転されてＬｏレベルになる。従って、第４ＰＭＯＳ２１３はオン状態となり、第６ノード４３の電位はＨｉレベルの状態に維持される。

第５ノード４１がＬｏレベルのときは、遅延回路２５１の入力端子及び出力端子、並びに第４反転増幅器２３３の入力端子の電位はＬｏレベルである。このとき、第４反転増幅器２３３の出力端子の電位は、第４反転増幅器２３３で反転されることにより、Ｈｉレベルになる。

ＮＯＲ回路２６１の入力端子には、Ｌｏレベルである第８ノード４７とＨｉレベルである第４反転増幅器２３３の出力端子が接続されているので、ＮＯＲ回路２６１の出力端子の電位はＬｏレベルとなる。

入力信号により、入力部２１の電位がＬｏレベルからＨｉレベルへと遷移した場合について説明する。この遷移により、第５ノード４１の電位、並びに、第３ＰＭＯＳ２１１及び第３ＮＭＯＳ２２１のゲートの電位は、Ｈｉレベルになるので、第３ＰＭＯＳ２１１はオフ状態となり、第３ＮＭＯＳ２２１はオン状態となる。このとき、第２フューズ２４１が切断されているので、第６ノード４３はＨｉレベルのままであり、第７ノード４５は接地電位、すなわちＬｏレベルのままである。

第６ノード４３の電位がＨｉレベルのとき、第８ノード４７、すなわち第４ＰＭＯＳ２１３のゲートの電位は、第３反転増幅器２３１で反転されてＬｏレベルになる。従って、第４ＰＭＯＳ２１３はオン状態となり、第６ノード４３の電位はＨｉレベルの状態に維持される。

第５ノード４１がＨｉレベルのときは、遅延回路２５１の入力端子及び出力端子、並びに第４反転増幅器２３３の入力端子の電位はＨｉレベルである。このとき、第４反転増幅器２３３の出力端子の電位レベルは、第４反転増幅器２３３で反転されることにより、Ｌｏレベルになる。

ＮＯＲ回路２６１の入力端子には、Ｌｏレベルである第８ノード４７とＬｏレベルである第４反転増幅器２３３の出力端子が接続されているので、ＮＯＲ回路２６１の出力端子の電位はＨｉレベルとなる。

このように復帰制御回路部２０１に備えられるＮＯＲ回路２６１の出力端子は、入力部２１の電位がＬｏレベルのときは、Ｌｏレベルであり、入力部２１の電位がＨｉレベルのときは、Ｈｉレベルとなる。

次に機能選択フューズ回路部１０１の動作について説明する。

入力部２１の電位がＬｏレベルであるので、第１ノード３１の電位、並びに、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲートの電位は、Ｌｏレベルである。従って、第１ＰＭＯＳ１１１はオン状態となり、第１ＮＭＯＳ１２１はオフ状態となる。このとき、第１フューズ１４１が切断されていて、かつ、第１ＮＭＯＳ１２１がオフ状態であるので、第２ノード３３はＨｉレベルになるのに対し、第３ノード３５は接地電位、すなわちＬｏレベルのままである。

第２ノード３３の電位がＨｉレベルの場合、第４ノード３７、並びに第２ＰＭＯＳ１１３のゲートの電位は、第１反転増幅器１３１で反転されてＬｏレベルとなる。従って、第２ＰＭＯＳ１１３はオン状態となり、第２ノード３３の電位はＨｉレベルの状態を維持する。

入力信号により、入力部２１の電位レベルがＬｏレベルからＨｉレベルへと遷移したとする。この遷移により、第１ＰＭＯＳ１１１及び第１ＮＭＯＳ１２１のゲート電位は、ともにＨｉレベルとなるので、第１ＰＭＯＳ１１１はオフ状態となり、第１ＮＭＯＳ１２１はオン状態になる。第３ノード３５は、オン状態である第１ＮＭＯＳ１２１を介して接地されているので、第３ノード３５の電位は、Ｌｏレベルである。一方、第１フューズ１４１が切断されていて、かつ、第２ＮＭＯＳ１２３がオン状態になるので、第２ノード３３の電位は、Ｌｏレベルになる。なお、復帰制御回路部２０１に備えられる遅延回路により、第１ＰＭＯＳ１１１、第１ＮＭＯＳ１２１、及び第２ＰＭＯＳ１１３に対して、オン状態とオフ状態との間で状態が変わった後に、第２ＮＭＯＳ１２３の状態が切り替わる。

第２反転増幅器１３３の入力端子は、第４ノード３７に接続されているので、Ｈｉレベルである。第２反転増幅器１３３の出力端子の電位は、反転されてＬｏレベルになり、第２反転増幅器１３３の出力端子に接続された出力部２３から出力される。

以上、説明したように、第１フューズ１４１及び第２フューズ２４１をともに、切断した場合、入力部２１にＬｏレベルの信号が入力されると、出力部２３からは、Ｈｉレベルの信号が出力され、また、入力部２１にＨｉレベルの信号が入力されると、出力部２３からはＬｏレベルの信号が出力される。つまり、初期状態である、第１フューズ１４１及び第２フューズ２４１がともに未切断の場合と同じ動作をする。

なお、図４に示すフューズオプション回路１５のように、遅延回路２５３を、入力部２１と第５ノード４１との間に設ける構成としても良い。なお、図１を参照して説明したフューズオプション回路１０と遅延回路が設けられる位置だけが異なるので、機能選択フューズ回路部１００の図示は省略する。遅延回路は、機能選択回路部に備えられている第１ＰＭＯＳ１１１、第２ＰＭＯＳ１１３、及び第１ＮＭＯＳ１２１の状態が変わった後に、第２ＮＭＯＳ１１３の状態が変われば良く、例えば、第５ノード４１のＬｏレベルからＨｉレベルへの遷移が、第１ノード３１の遷移よりも後に起こる場合は、特に、遅延回路を設けない構成としても良い。

上述したように、この発明の半導体装置であるフューズオプション回路によれば、復帰制御回路部を備えるので、復帰制御回路部内に備えられるフューズを切断することで、機能選択フューズ回路部内に備えられるフューズを切断した後に、当該フューズの切断前の状態に戻すことができる。

また、可能であればフューズの代わりにコンデンサを用いても良い。フューズを用いる場合は、フューズの切断によって導通状態から絶縁状態に切替える。これに対し、コンデンサを用いる場合は、コンデンサの電極に高電圧を印加することによりコンデンサを破壊して、絶縁状態から導通状態に切替える。

（第２実施形態の構成）
図５を参照して、第２実施形態のフューズオプション回路について説明する。第２実施形態のフューズオプション回路１７は、第１実施形態のフューズオプション回路１０に、さらに、テストモード回路部３００、テスト用ＮＯＲ回路３６１、第５反転増幅器３３１を備えて構成されている。

機能選択フューズ回路部１００及び復帰制御回路部２００は、第１実施形態で説明したものを用いればよく、ここでは説明を省略する。なお、機能選択フューズ回路部１００に備えられた第１フューズ、及び復帰制御回路部２００に備えられた第２フューズは、未切断とする。

テストモード回路部３００は、通常モードとして、フューズ未切断状態に対応する接地電位、すなわちＬｏレベルの信号を出力し、また、テストモードとして、フューズ切断状態に対応する動作電位、すなわち、Ｈｉレベルの信号を出力する。

テスト用ＮＯＲ回路３６１の入力端子には、機能選択フューズ回路１００の出力部及びテストモード回路部３００の出力部が接続される。テスト用ＮＯＲ回路３６１の出力端子は、第５反転増幅器３３１の入力端子に接続され、第５反転増幅器３３１の出力端子が、テスト出力部２４に接続されている。

（第２実施形態の通常モードでの動作）
通常モードでは、テストモード回路部３００は、Ｌｏレベルの信号を出力する。

機能選択フューズ回路部１００の第１フューズは未切断であるので、第１実施形態の初期状態の動作で説明したように、入力部２１に入力される信号がＬｏレベルの場合は、Ｈｉレベルの信号を出力し、Ｈｉレベルの場合は、Ｌｏレベルの信号を出力する。

この出力信号がテスト用ＮＯＲ回路３６１に入力されると、テストモード回路部３００の出力が、Ｌｏレベルであるので、機能選択フューズ回路部１０からＨｉレベルの信号が出力された場合は、テスト用ＮＯＲ回路３６１の出力は、Ｌｏレベルとなり、機能選択フューズ回路部１００からＬｏレベルの信号が出力された場合は、テスト用ＮＯＲ回路３６１の出力は、Ｈｉレベルの信号となる。テスト用ＮＯＲ回路３６１の出力は、第５反転増幅器３３１で反転されるので、テスト用ＮＯＲ回路３６１の出力がＬｏレベルのときは、Ｈｉレベルの信号をテスト出力部２４から出力し、テスト用ＮＯＲ回路３６１の出力がＨｉレベルのときは、テスト出力部２４からＬｏレベルの信号を出力する。

従って、テスト出力部２４の出力は、機能選択フューズ回路部１００の第１フューズが未切断である場合の出力と一致する。

（第２実施形態のテストモードでの動作）
テストモードでは、テストモード回路部３００は、Ｈｉレベルの信号を出力する。

この出力信号がテスト用ＮＯＲ回路３６１に入力されると、テストモード回路部３００の出力が、Ｈｉレベルであるので、機能選択フューズ回路部１００からＨｉレベルの信号が出力された場合は、テスト用ＮＯＲ回路３６１の出力は、Ｌｏレベルとなり、機能選択フューズ回路部１００からＬｏレベルの信号が出力された場合も、テスト用ＮＯＲ回路３６１の出力は、Ｌｏレベルの信号となる。テスト用ＮＯＲ回路３６１の出力は、第５反転増幅器３３１で反転されるので、Ｈｉレベルの信号をテスト出力部２４から出力する。

従って、テスト出力部２４の出力は、機能選択フューズ回路部１００の第１フューズが切断されている場合の出力と一致する。

上述のように、テストモード回路部３００を備えることで、機能選択フューズ回路部１００の第１フューズを切断する前に、第１フューズ切断後の状態を模擬してテストを行うことが可能となる。

第１実施形態のフューズオプション回路を説明するための図である。第１実施形態のフューズオプション回路で、機能選択フューズ回路部の第１フューズを切断した回路を説明するための図である。第１実施形態のフューズオプション回路で、機能選択フューズ回路部の第１フューズを切断し、さらに、復帰制御回路部の第２フューズを切断した回路を説明するための図である。第１実施形態のフューズオプション回路の変形例における復帰制御回路部を説明するための回路図である。第２実施形態のフューズオプション回路を説明するための回路図である。

符号の説明

１０、１１、１２、１５、１７フューズオプション回路
２１入力部
２３出力部
２４テスト出力部
２５電源端子
２７接地端子
３１第１ノード
３３第２ノード
３５第３ノード
３７第４ノード
４１第５ノード
４３第６ノード
４５第７ノード
４７第８ノード
１００、１０１機能選択フューズ回路部
１１１第１ＰＭＯＳ
１１３第２ＰＭＯＳ
１２１第１ＮＭＯＳ
１２３第２ＮＭＯＳ
１３０電圧調整回路
１３１第１反転増幅器
１３３第２反転増幅器
１４１第１フューズ
２００、２０１、２０２復帰制御回路部
２１１第３ＰＭＯＳ
２１３第４ＰＭＯＳ
２２１第３ＮＭＯＳ
２３１第３反転増幅器
２３３第４反転増幅器
２４１第２フューズ
２５１、２５３遅延回路
２６１ＮＯＲ回路
３００テストモード回路部
３３１第５反転増幅器
３６１テスト用ＮＯＲ回路

Claims

入力部、該入力部に接続された機能選択フューズ回路部及び復帰制御回路部、並びに、該機能選択フューズ回路部に接続された出力部を備えて構成され、
該機能選択フューズ回路部は、第１Ｐチャネル型ＭＯＳトランジスタ、第１Ｎチャネル型ＭＯＳトランジスタ、第２Ｎチャネル型ＭＯＳトランジスタ、第１フューズ及び電圧調整回路を備え、
前記入力部は、前記第１Ｐチャネル型ＭＯＳトランジスタ及び前記第１Ｎチャネル型ＭＯＳトランジスタのゲートに接続され、
前記第１Ｐチャネル型ＭＯＳトランジスタのドレインは、前記第１フューズを介して前記第１Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、かつ、前記第２Ｎチャネル型ＭＯＳトランジスタのドレインに接続され、
前記第１Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続され、
前記第１及び第２Ｎチャネル型ＭＯＳトランジスタのソースは接地端子に接続され、
前記第１Ｐチャネル型ＭＯＳトランジスタのドレインは、前記電圧調整回路を経て前記出力部に接続され、
前記入力部は、さらに、前記復帰制御回路部を経て、前記第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続されている
ことを特徴とする半導体装置。
前記電圧調整回路は、第２Ｐチャネル型ＭＯＳトランジスタ、第１反転増幅器、及び第２反転増幅器を備えて構成され、
前記第２Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続され、
前記第２Ｐチャネル型ＭＯＳトランジスタのドレインは前記第１Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、及び、前記第１反転増幅器を経て該第２Ｐチャネル型ＭＯＳトランジスタのゲートに接続され、
前記第２Ｐチャネル型ＭＯＳトランジスタのゲートは、さらに、前記第２反転増幅器を経て前記出力部に接続されている
ことを特徴とする請求項１に記載の半導体装置。
前記復帰制御回路部は、第３Ｐチャネル型ＭＯＳトランジスタ、第４Ｐチャネル型ＭＯＳトランジスタ、第３Ｎチャネル型ＭＯＳトランジスタ、第２フューズ、第３反転増幅器、第４反転増幅器、遅延回路、及び否定論理和回路を備えて構成され、
前記入力部は、前記第３Ｐチャネル型ＭＯＳトランジスタ及び前記第３Ｎチャネル型ＭＯＳトランジスタのゲート、並びに前記遅延回路に接続され、
前記第３Ｐチャネル型ＭＯＳトランジスタ及び前記第３Ｎチャネル型ＭＯＳトランジスタのドレインは、前記第２フューズを介して互いに接続され、
前記第３及び第４Ｐチャネル型ＭＯＳトランジスタのソースは電源端子に接続され、
前記第３Ｎチャネル型ＭＯＳトランジスタのソースは接地端子に接続され、
前記第４Ｐチャネル型ＭＯＳトランジスタのドレインは、前記第３Ｐチャネル型ＭＯＳトランジスタのドレインに接続され、
前記第４Ｐチャネル型ＭＯＳトランジスタのドレインは、さらに、前記第３反転増幅器を介して、前記第４Ｐチャネル型ＭＯＳトランジスタのゲートに接続され、
前記第４Ｐチャネル型ＭＯＳトランジスタのゲートは、前記否定論理和回路の一方の入力端子に接続され、
前記遅延回路は、前記第４反転増幅器を経て、前記否定論理和回路の他方の入力端子に接続され、
前記否定論理和回路の出力端子は、前記第２Ｎチャネル型ＭＯＳトランジスタのゲートに接続されていることを特徴とする請求項１又は２に記載の半導体装置。
動作電位又は接地電位のいずれか一方のテスト信号を出力するテストモード回路部と、
前記機能選択フューズ回路部及び前記テストモード回路部が接続されているテスト用否定論理和回路と、
前記テスト用否定論理和回路の出力端子に接続される第５反転増幅器と
を備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。