CN1664954A - 半导体设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 125
- 229910044991 metal oxide Inorganic materials 0.000 claims description 87
- 150000004706 metal oxides Chemical class 0.000 claims description 87
- 238000012360 testing method Methods 0.000 claims description 56
- 238000000034 method Methods 0.000 abstract description 15
- 230000008859 change Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 10
- 230000001052 transient effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 239000004744 fabric Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
本发明是关于一种半导体设备，是一种熔丝选择电路方式的半导体设备。这种半导体设备的结构包括一个输入、均与输入连接的一个功能选择熔丝部分和一个复位控制电路部分以及一个与功能选择熔丝部分连接的输出。通过切断功能选择熔丝部分的第一熔丝来转换功能。另外，通过切断复位控制电路部分的第二熔丝，可以将熔丝选择电路的功能恢复到第一熔丝没有断开的功能。所以，生产率可以与接合熔丝法相同，而芯片面积会比使用接合熔丝法时的芯片面积要小。
Description
技术领域
本发明涉及一种半导体设备，特别是涉及一种具有利用熔丝选择方式的功能选择电路的半导体设备。
背景技术
作为一种半导体设备，存储器在相同的芯片之中具有不同的比特位结构，比如×4位、×8位、×16位等。半导体设备通常还包括相应于复杂不同的外部电源电压的结构，比如5V、3.3V、1.8V等。一般来讲，结构的改变是通过改变布线层的布线模式而实现的。然而，当通过改变布线模式而改变结构时，由于必须在晶片制造过程中改变布线模式，所以半导体设备的生产率就会下降。
为了提高生产率，就采用了接合选择电路和熔丝选择电路。接合选择电路中，通过向特定的结合区施加电源电压或接地电压实现功能结构的改变。另外，熔线选择电路通过断开特定的熔丝实现功能结构的改变。2943784号日本专利介绍了前述方法。
特别地，接合选择电路能够在晶片生产过程之后的芯片装配过程中进行产品选择。因此，与在芯片制造过程中改变布线模式的方法相比，生产率提高了。
然而，当使用接合选择电路时，需要用于改变比特位结构的复杂的结合区。由于空间减小，半导体芯片的面积减小，但在半导体芯片中形成的结合区的空间是由装配设备等的限制决定的，结合区面积是不能够减小的。因此，如果使用接合选择电路，由于结合区所占面积的原因，可能会存在这个问题--半导体芯片的整个面积将会增加。
另一方面，熔丝选择电路能够控制接合选择电路中存在的芯片面积增加的问题。然而，接合熔丝电路能在装配过程中实现生产选择，与之相比，熔丝选择电路必须在装配过程前的探测过程中进行生产选择。对于熔丝选择电路，在大多数情况下，熔丝一旦断开，芯片就不能转换为其它功能。因此，对于熔丝选择电路，如果与在晶片制造过程中改变布线模式的方法相比，由于在晶片制造过程后的探测过程中进行生产选择，生产率提高了。然而，与在探测过程后的装配过程中进行生产选择的接合熔丝电路相比，生产率要差一些。
由此可见，上述现有的半导体设备在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体设备存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的半导体设备存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的半导体设备，能够改进一般现有的半导体设备，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的半导体设备存在的缺陷，而提供一种新型结构的具有使用熔丝选择电路的功能选择电路的半导体设备，所要解决的技术问题是使其生产率与接合熔丝方法相同，而芯片面积比使用接合选择电路时的芯片面积要小，从而更加适于实用，且具有产业上的利用价值。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明提供了一种熔丝选择电路，这是一种半导体设备。熔丝选择电路包括一个输入、一个连接到输入的功能选择熔丝部分、一个连接到输入的复位控制电路部分和一个连接到功能选择熔丝部分的输出。功能选择熔断部分还包括一个第一P沟道型金属氧化物半导体(MOS)晶体管，一个第一N沟道型金属氧化物半导体(MOS)晶体管，一个第二N沟道型金属氧化物半导体(MOS)晶体管，一个第一熔丝和一个电压调整电路。
在以上熔丝选择电路中，输入连接到第一P沟道型金属氧化物半导体(MOS)晶体管和第一N沟道型金属氧化物半导体(MOS)晶体管的栅极。通过第一熔丝和第二N沟道型金属氧化物半导体(MOS)晶体管的漏极，第一P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第一N沟道型金属氧化物半导体(MOS)晶体管的漏极。
第一P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，第一和第二N沟道型金属氧化物半导体(MOS)晶体管的源极连接到地终端，第一P沟道型金属氧化物半导体(MOS)晶体管的漏极通过电压调整电路连接到输出。
通过复位控制电路部分，输入还连接到第二N沟道型金属氧化物半导体(MOS)晶体管的栅极。
按照本发明，熔丝选择电路的一个实施例中，电压调整电路还包括一个第二P沟道型金属氧化物半导体(MOS)晶体管，一个第一转换放大器和一个第二转换放大器。第二P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，第二P沟道型金属氧化物半导体(MOS)晶体管的漏极通过第一转换放大器连接到第一P沟道型金属氧化物半导体(MOS)晶体管的漏极和第二P沟道型金属氧化物半导体(MOS)晶体管的栅极。通过第二转换放大器，第二P沟道型金属氧化物半导体(MOS)晶体管的栅极进一步连接到输出。
另外，复位控制电路部分还包括一个第三P沟道型金属氧化物半导体(MOS)晶体管、一个第四P沟道型金属氧化物半导体(MOS)晶体管、一个第三N沟道型金属氧化物半导体(MOS)晶体管、一个第二熔丝、一个第三转换放大器、一个第四转换放大器、一个延时电路和一个或非逻辑电路。
在以上复位控制电路部分中，输入连接到第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的栅极及延时电路。第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的漏极通过第二熔丝连接在一起。第三和第四P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端。第三N沟道型金属氧化物半导体(MOS)晶体管的源极连接到地终端。
第四P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第三P沟道型金属氧化物半导体(MOS)晶体管的漏极。第四P沟道型金属氧化物半导体(MOS)晶体管的漏极还通过第三转换放大器连接到第四P沟道型金属氧化物半导体(MOS)晶体管的栅极。第四P沟道型金属氧化物半导体(MOS)晶体管的栅极还连接到或非逻辑电路的一个输入终端，延时线路通过第四转换放大器连接到或非逻辑电路的另一个输入终端。或非逻辑电路的输出终端连接到第二N沟道型金属氧化物半导体(MOS)晶体管的栅极。
按照本发明熔丝选择电路的一个实施例中，熔丝选择电路还包括一个用于输出操作电压或接地电压测试信号的测试模式电路部分，一个连接到功能选择电路部分和测试模式电路部分的基于测试的或非逻辑电路，以及一个连接到基于测试的或非逻辑电路输出终端的第五转换放大器。
按照本发明半导体设备，由于熔丝选择电路包括复位控制电路部分，功能选择熔丝电路的熔丝部分切断后，仍可恢复到功能选择熔丝电路的熔丝部分未切断时的状态。
按照本发明的半导体设备，由于功能选择熔丝电路部分包括电压调整电路，所以即使熔丝断开，也会输出稳定的电压。
由于复位控制电路部分的结构中包括一个熔丝，复位控制电路可通过与功能选择熔丝电路部分中相同的电路结构来实现。
并且，按照本发明的半导体设备，熔丝选择电路中还包括测试模式电路，使得在熔丝电路部分中的熔丝断开之前，可以模拟熔丝断开之后的状态，进行测试。
经由上述可知，本发明是关于一种半导体设备，是一种熔丝选择电路方式的半导体设备。这种半导体设备的结构包括一个输入、均与输入连接的一个功能选择熔丝部分和一个复位控制电路部分以及一个与功能选择熔丝部分连接的输出。通过切断功能选择熔丝部分的第一熔丝来转换功能。另外，通过切断复位控制电路部分的第二熔丝，可以将熔丝选择电路的功能恢复到第一熔丝没有断开的功能。所以，生产率可以与接合熔丝法相同，而芯片面积会比使用接合熔丝法时的芯片面积要小。
综上所述，本发明特殊结构的半导体设备，具有使用熔丝选择电路的功能选择电路，其生产率与接合熔丝方法相同，而芯片面积比使用接合选择电路时的芯片面积要小。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在结构上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的半导体设备具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并为了让本发明的上述和其他目的、特征和优点能更明显易懂，以下特举多个较佳实施例，并配合附图，详细说明如下。
附图说明
图1是一说明按照本发明中第一个(不是一个)实施例的熔丝选择电路的示意图。
图2是一说明第一个实施例中熔丝选择电路的电路示意图，其中功能熔丝电路部分的第一熔丝被断开。
图3是一说明第一个实施例中熔丝选择电路的电路示意图，其中功能熔丝电路部分的第一熔丝被断开，复位控制电路部分的第二熔丝也被断开。
图4是一说明按照第一个实施例另一例中的复位控制电路部分的示意图。
图5是一说明按照本发明中第二个(不是一个)实施例的熔丝选择电路的示意图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的半导体设备其具体实施方式、结构、特征及其功效，详细说明如后。
本发明中有关附图的实施例说明如下。其中示意性地表示了结构和位置关系，只是为了更方便地理解本发明。另外，这里结合本发明的较佳实施例进行了说明，但这些实施例仅为较佳实例，本发明不限于这些实施例。
第一个实施例
图1是按照本发明中的半导体设备说明熔丝选择电路的电路图。熔丝选择电路10包括一个功能选择熔丝电路部分100和一个复位控制电路部分200。熔丝选择电路10的输入21连接到功能选择熔丝电路部分100的第一节点31和复位控制电路部分200的第五节点41。
功能选择熔丝电路部分100包括有一个第一P沟道型金属氧化物半导体(MOS)晶体管111、一个第一N沟道型金属氧化物半导体(MOS)晶体管121、一个第二N沟道型金属氧化物半导体(MOS)晶体管123、一个电压调整电路130和一个第一熔丝141。电压调整电路130还包括一个第二P沟道型金属氧化物半导体(MOS)晶体管113，一个第一转换放大器131和一个第二转换放大器133。而且，在以下说明中，PMOS和NMOS分别为P沟道型金属氧化物半导体(MOS)晶体管和N沟道型金属氧化物半导体(MOS)晶体管的简写。
复位控制电路部分200包括一第三PMOS 211、一第四PMOS 213、一个第三NMOS 221、一个第三转换放大器231、一个第四转换放大器233、一个第二熔丝241、一个延时电路251和一个或非逻辑电路261。
功能选择熔丝电路部分100的结构如下所述。第一节点31连接到第一PMOS 111和第一NMOS 121的栅极。第一PMOS 111的源极连接到电源终端25，第一PMOS 111的漏极连接到第二节点33。而且，第一NMOS 121的源极连接到地终端27，第一NMOS 121的漏极连接到第三节点35。第一熔丝141安插在第二节点33和第三节点35之间。
第二PMOS 113的源极、漏极和栅极分别连接到电源终端25、第二节点33和第四节点37。第二NMOS 123的源极连接到地端27。另外，第二NMOS123的栅极连接到复位控制电路部分200中或非逻辑电路261的输出终端261。
第一转换放大器131的输入终端连接到第二节点33，第一转换放大器131的输出终端连接到第四节点37。第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133的输出终端连接到熔丝选择电路10的输出。
接下来，以下将说明复位控制电路部分200的结构。第五节点41连接到第三PMOS 211的栅极、第三NMOS 221的栅极和延时电路251的输入终端。第三PMOS 211的源极连接到电源终端25，第三PMOS 211的漏极连接到第六节点43。另外，第三NMOS 221的源极连接到地端27，第三NMOS 221的漏极连接到第七节点45。第二熔丝241安插在第六节点43和第七节点45之间。
第四PMOS 213的源极、漏极和栅极分别连接到电源终端25、第六节点43和第八节点47。
第三转换放大器231的输入终端连接到第六节点43，第三转换放大器231的输出终端连接到第八节点447。第四转换放大器233的输入连接到延时电路251的输出终端。第八节点47和第四转换放大器233的输出终端连接到或非逻辑电路261的一个输入终端。第八节点47还连接到或非逻辑电路261的另一个输入终端。
第一个实施例中初始状态下的操作
初始状态可描述为这样一种状态：第一熔丝141没断开，第二熔丝也没断开。
输入21的电势水平设置为接地电势，也就是说，在施加熔丝选择电路10的电源电压之前，施加0V电压。
通过对熔丝选择电路10施加电源电压，电源终端25的电势变为操作电势Vdd，比如12V。在以下说明中，接地电势的电势水平是指低(Lo)电势，操作电势Vdd的电势是指高(Hi)电势。
首先，下面将介绍复位控制电路部分200的操作。
当熔丝选择电路10施加电源电压时，由于输入21的电势水平为低电位，所以第五节点41、第三PMOS 211和第三NMOS 221的栅极的电势均为低电位。因此，第三PMOS 211导通而第三NMOS 221中断。结果，第六节点43连接到第三PMOS 211的漏极，通过与第三PMOS 211源极电势相同的，也就是说高电位的第二熔丝241，第七节点45连接到第六节点43。
当第六节点43的电势为高电位时，第八节点47和第四PMOS 213栅极的电势被第三转换放大器231转换并变为低电位。因此，第四PMOS 213导通，第六节点43保持在高电位。
当第五节点41为低电位时，延时电路251输入输出终端和第四转换放大器233输入终端的电势均为低电位。这时，第四转换放大器233输出终端的电位被第四转换放大器233转换并变为高电位。
由于第八节点47和第四转换放大器233输出终端的电势均连接到或非逻辑电路261的输入终端，或非逻辑电路261输入终端的电势变为低。
说明了这种情况：输入21的电势水平因输入信号的缘故，从低电位到高电位是瞬态的。由于第三PMOS 211和第三NMOS 221的栅极电势均因这种瞬变现象变成为高电势，第三PMOS 211关断而第三NMOS 221导通。这样，通过导通状态的第三NMOS 221，第六节点43和第七节点45就连接到地端27。因此，第六节点43和第七节点45的电势均为低。
当第六节点43的电势为低电位时，第八节点47的电势，也就是第四PMOS 213栅极的电势，被第三转化放大器231转换，变为高电位。因此，第四PMOS 213中断并且第六节点43的电势变为低电位。
当第五节点41为高电位时，延时电路251输入输出终端的电势和第四转换放大器233输入终端的电势被第四转换放大器233转换，变为低电位。
连接到或非逻辑电路261输入终端的第八节点47变为高电位，而第四转换放大器233的电势变为低。因此，或非逻辑电路261的输出终端的电势变为低电势。
如上所述，当第二熔丝241不断开时，即使输入21的电势为低或高电位，或非逻辑电路261的输出终端电势还是低电位。
接下来，功能选择熔丝电路部分100的操作说明如下。
当熔丝选择电路10施加电源电压时，由于输入21的电位为低电位，第一PMOS 111和第一NMOS121的栅极电势均为低电位。因此，第一PMOS 111导通而第一NMOS121中断。结果，第二节点33的电势连接到第一PMOS 111的漏极，通过与第一PMOS 111源极电势相等的，也就是高电位的第一熔丝141，第三节点35的电势连接到第二节点33。
如上所述，由于第二熔丝241不断开，所以或非逻辑电路261输出终端的电势为低电势，与输入21的电势无关。由于或非逻辑电路261的输出终端连接到第二NMOS123的栅极，所以第二NMOS123中断，与输入21的电势无关。
当第二节点33的电势为高时，第四节点37和第二PMOS113栅极的电势被第一转换放大器131转换并变为低电位。因此，第二PMOS 113导通，第二节点33的电势保持为高电位。
由于第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133输入终端的电势为低电位。第二转换放大器133输出终端的电势被转化为高电势，然后经连接到第二转换放大器133输出终端的输出23输出。
说明了这种情况：输入21的电位因输入信号的缘故从低电位向高电位是瞬态的。由于第一PMOS 111和第一NMOS 121的栅极电势因这种瞬变现象而变为高电位，第一PMOS 111关断而第一NMOS 121导通。这样，通过导通状态的第一NMOS 121，第二节点33和第三节点35就连接到地端27。因此，第二节点33和第三节点35均变为低电势。
这时，第四节点37和第二PMOS 113栅极的电势被第一转换放大器131转换为高电势。所以，第二PMOS 113关断，第二节点33的电势变为低。
由于第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133输入终端的电势为高电位。第二转换放大器133输出终端的电势被转化为低电势，然后经连接到第二转换放大器133输出终端的输出23输出。
在上述第一熔丝141和第二熔丝241都不断开的情况下，如果将低电位信号输入到输入21，从输出23就会输出高电位信号。另一种情况是，如果向输入21输入高电位信号，从输出23就会输出低电位信号。
第一个实施例中功能切换后的操作
请参阅图2所示，以下说明这样一种状态：为转换熔丝选择电路的功能，切断了功能选择熔丝电路部分101中的第一熔丝141(图1中)。图2中的熔丝选择电路11与图1中熔丝选择电路10的不同仅在于功能选择熔丝电路部分101中的第一熔丝141(图2中未示出)是断开的。
由于第二熔丝241不是断开的，复位控制电路部分200与前述第一实施例中初始状态下的运行是相同的。也就是说，即使输入21的电位为低电位或为高电位，或非逻辑电路261的输出终端电势都是低电位。因此，第二NMOS 123处于中断状态，其栅极连接到或非逻辑电路的输出终端，与输入21的电势无关。
熔丝选择电路11的功能选择熔丝电路部分101如下所述。由于输入12的电势为低，当熔丝选择电路11中施加电源电压时，第一PMOS 111和第一NMOS 121的栅极电势均为低电位。因此，第一PMOS 111导通，第一NMOS121中断。结果，连接到第一PMOS 111漏极的第二节点33与第一PMOS 111源极的电势相同，也就是高电位。另外，由于第一熔丝141切断了，第三节点35的电势为低电位。
当第二节点33的电势为高时，第四节点37的电势，也就是第二PMOS 113栅极的电势，被第一转换放大器131转换为低电位。因此，第二PMOS 113导通，第二节点33的电势保持为高电位。
由于第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133的输入终端处于低电位。第二转换放大器133的输出终端被转化为高电势，然后经连接到第二转换放大器133输出终端的输出23输出。
已说明了这种情况：输入21的电位因输入信号的缘故从低电位向高电位是瞬态的。由于第一PMOS 111和第一NMOS 121的栅极电势均因这种瞬变现象变成为高电位，所以第一PMOS 111关断，第一NMOS 121导通。这样，第二节点33和第三节点35都通过导通状态的第一NMOS 121连接到地端27。因此，第二节点33和第三节点35都变为低电压。另一方面，由于第一熔丝141切断且第二NMOS 123中断，第二节点33的电势为高电位。
当第二节点33的电势为高时，第四节点37和第二PMOS 113的栅极被第一转换放大器131转换为低电势。因此，第二PMOS 113导通，第二节点33的电势保持在高电位。
由于第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133输入终端的电势为低。第二转换放大器133输出终端的电势被转换为高电位，然后经连接到第二转换放大器133输出终端的输出23输出。
当第一熔丝141被切断且第二NMOS 123被关断时，如果PMOS 111导通且第二节点33变为高电压，由第一转换放大器131和第二转换放大器133构成的电压调整电路130形成一个锁存回路。这时，即使第一PMOS 111中断，第二节点33和输出23的电势也会保持在高电位。
如上所述，当功能选择熔丝电路部分101的第一熔丝被切断时，不管输入到输入21的输入信号为低电势还是高电势，熔丝选择电路11都会经输出23输出高电位信号。
第一个实施例中功能复位后的操作
请参阅图3所示，以下介绍了这样一种状态：为了恢复第一熔丝断开之前的状态，复位控制电路部分201中的第二熔丝(图2中的241)被切断。图3中的熔丝选择电路12与图2中的熔丝选择电路11之间的不同，仅在于复位控制电路部分201中的第二熔丝241被切断。
接下来，复位控制电路部分201的操作如下所述。
由于输入21的电势为低电位，第五节点41及第三PMOS 211和第三NMOS221栅极的电势均为低电位。因此，第三PMOS 211导通而第三NMOS 221中断。这时，由于第二熔丝241被切断，第七节点45处于接地电势，也就是说，与第六节点43相关的低电位变为高电位。
当第六节点43的电势为高电位时，第八节点47和第四PMOS 213栅极的电势被第三转换放大器转换为低电位。因此，第四PMOS 213导通，第六节点43的电势保持为高电位。
当第五节点41处于低电位时，延时电路251输入和输出终端的电势以及第四转换放大器233输入终端的电势为低电位。这时，第四转换放大器233输出终端的电势被第四转换放大器233转换并变为高电势。
由于低电位的第八节点47和第四转换放大器233高电位的输出终端连接到或非逻辑电路261的输入终端，或非逻辑电路261输出终端的电势变为低电位。
已经介绍了这种情况：输入21的电势水平因输入信号的缘故从低电位到高电位是瞬态的。由于第五节点41的电势及第三PMOS 211和第三NMOS221栅极的电势因这种瞬变现象变为高电势，所以第三PMOS 211关断而第三NMOS 221导通。这时，由于第二熔丝241被切断，第六节点43仍处于高电位，第七节点45位于地电势，也就是低电位。
当第六节点43处于高电位时，第八节点47的电势，也就是第四PMOS 213栅极的电势被第三转换放大器231转换，于是变为低电位。因此，第四PMOS213导通，第六节点43的电势保持在高电位。
当第五节点41处于高电势时，延时回路251输入和输出终端的电势以及第四转换放大器233的输入终端的电势均为高电位。这时，第四转换放大器233输出终端的电势被第四转换放大器233转换，变为低电位。
由于低电位的第八节点47和第四转换放大器233低电位的输出终端连接到或非逻辑电路261的输入终端，或非逻辑电路261输出终端的电势变为高电位。
如上所述，当输入21的电势为低电位时，复位控制电路部分201中的或非逻辑电路261输出终端的电势为低电位。并且当输入21的电势为高电位时，或非逻辑电路261输出终端的电势为高电位。
接下来，下面将介绍功能选择熔丝电路101的操作。
由于输入21的电势为低电位，第一节点31的电势及第一PMOS 111和第一NMOS 121的栅极电势为低电位。因此，第一PMOS 111导通而第一NMOS121断开。这时，由于第一熔丝141被切断并且第一NMOS 121中断，相对于第二节点33变为高电位而言，第三节点35为接地电势，也就是低电位。
当第二节点33的电势为高电位时，第四节点37和第二PMOS 113栅极的电势被第一转换放大器131转换并变为低电位。因此，第二PMOS 113导通，第二节点33的电势保持在高电位。
由于第二转换放大器133的输入终端连接到第四节点37，所以第二转换放大器133输入终端的电势为低电位。第二转换放大器133输出终端的电势被转换为高电位，然后经连接到第二转换放大器133输出终端的输出23输出。
输出21的电势因输入信号的缘故从低电位到高电位是瞬态的。由于第一PMOS 111和第一NMOS 121的栅极电势均因这种瞬变现象变为高电位，所以第一PMOS 111关断而第一NMOS 121导通。由于第三节点35通过导通状态的第一NMOS 121接地，所以第三节点35的电位为低。另一方面，由于第一熔丝141被切断且第二NMOS 123导通，第二节点33的电势变为低电位。另外，通过使用复位控制电路部分201中的延时电路251，在第一PMOS11、第一NMOS 121和第二PMOS 113在导通和中断状态之间完成转换后，第二NMOS 123的状态改变。
由于第二转换放大器133的输入终端连接到第四节点37，第二转换放大器133的输入终端处于高电位。第二转换放大器133输出终端的电势被转换为低电位，然后经连接到第二转换放大器133输出终端的输出23输出。
如上所述，当第一熔丝141和第二熔丝241均被切断时，如果向输入21输入低电位信号，输出23就会输出高电位信号，并且如果向输入21输入高电位信号，输出23就会输出低电位信号。换言之，操作与初始状态时的相同，也就是说，第一熔丝141和第二熔丝241均不会被切断。
另外，如图4所示熔丝选择电路15，延时电路253可被设置在输入21和第五节点41之间。并且，请参阅图1所示的熔丝选择电路10，由于唯一的区别就是延时电路所在的位置，所以省略了功能选择熔丝电路部分100的示意图。延时电路使得第二NMOS 113的状态在第一PMOS 11、第一NMOS121和第二PMOS 113的状态变化后改变。例如，当第五节点41在第一节点31发生瞬变后由低电位瞬变为高电位时，则省略了延时电路。
如上所述，按照本发明，半导体的熔丝选择电路包括复位控制电路部分。所以，功能选择熔丝电路部分的熔丝切断后，通过切断复位控制电路部分中的熔丝，可以恢复熔丝切断的状态。
另外，如果可能的话，可以用电容代替熔丝。使用熔丝时，通过切断熔丝，将导通状态改变为绝缘状态。另一种选择是，使用电容时，在电容的电极施加高电压，击穿电容，这样就将绝缘状态改变为导通状态。
第二个实施例
请参阅图5所示，以下详细说明了第二个实施例中的熔丝选择电路。在第二个实施例中，熔丝选择电路17中还包括一个测试模式电路部分300、一个基于测试的或非逻辑电路361和一个第一个实施例中熔丝选择电路10中具有的第五转换放大器331。
功能选择熔丝电路部分100和复位控制电路部分200可以使用图1所示电路，这里省略了其相关说明。另外，假定功能选择熔丝电路部分100中的第一熔丝和复位控制电路部分200中的第二熔丝不会切断。
对于正常模式，相应于熔丝的非切断状态，也就是低电位信号，测试模式电路部分300输出一个接地电压。一种选择是，对于测试模式，相应于熔丝的切断状态，也就是高电位信号，测试模式电路部分300输出一个操作电压。
功能选择熔丝电路部分100的输出和测试模式电路部分300的输出均连接到基于测试的或非逻辑电路361的输入。基于测试的或非逻辑电路361的输出终端连接到第五转换放大器331的输入终端，第五转换放大器331的输出终端连接到输出24。
第二个实施例中正常模式下的操作
正常模式下，测试模式电路部分300输出低电位信号。
由于功能选择熔丝电路部分100中的第一熔丝没有切断，正如上述第一实施例中初始状态的操作，当输入到输入21的信号为低电位时，功能选择熔丝电路部分100输出一个高电位信号，而当输入到输入21的信号为高电位时，功能选择熔丝电路部分100输出一个低电位信号。
当上述输出信号输入到基于测试的或非逻辑电路361时，由于测试模式电路部分300的输出为低电位，所以当功能选择熔丝电路部分100的输出为高电势信号时，基于测试的或非逻辑电路361的输出为低电位，而当功能选择熔丝电路部分100的输出为低电势信号时，基于测试的或非逻辑电路361的输出为高电位。由于基于测试的或非逻辑电路361的输出被第五转换放大器331转换，当或非逻辑电路361的输出为低电位时，测试输出24输出高电位信号，而当或非逻辑电路361的输出为高电位时，测试输出24输出低电位信号。
所以，测试输出24的输出与功能选择熔丝电路部分100的第一熔丝不断开的输出一致。
第二个实施例中测试模式下的操作
测试模式下，测试模式电路部分300输出高电位信号。
由于功能选择熔丝电路部分100中的第一熔丝没有切断，正如上述第一实施例中初始状态下的操作，当输入到输入21的信号为低电位时，功能选择熔丝电路部分100输出一个高电位信号，而当输入到输入21的信号为高电位时，功能选择熔丝电路部分100输出一个低电位信号。
当上述输出信号输入到基于测试的或非逻辑电路361时，由于测试模式电路部分300的输出为高电位，所以当功能选择熔丝电路部分100的输出为高电势信号时，基于测试的或非逻辑电路361的输出为低电位，而当功能选择熔丝电路部分100的输出为低电势信号时，基于测试的或非逻辑电路361的输出也为低电位。由于基于测试的或非逻辑电路361的输出被第五转换放大器331转换，测试输出24输出高电位信号。
所以，测试输出24的输出与功能选择熔丝电路部分100的第一熔丝断开的输出一致。
如上所述，通过使用测试模式电路部分300，可以模拟第一熔丝切断后的状态，以在功能选择熔丝电路部分100中的第一熔丝切断前进行测试。
虽然本发明用一个较佳实例进行说明，但这种说明并不限定本发明。对本领域熟悉的人员很容易据此想到本实施例的不同的改动方案。因此，可以预见，所附权利要求会包括属于本发明范围的任何这种改动或者实施例。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (8)
1、一种半导体设备，其特征在于其包括：
一个输入；
一个功能选择熔丝部分，连接到输入；
一个复位控制电路部分，连接到输入；以及
一个输出，连接到功能选择熔丝部分，
其中，功能选择熔丝部分还包括一个第一P沟道型金属氧化物半导体(MOS)晶体管，一个第一N沟道型金属氧化物半导体(MOS)晶体管，一个第二N沟道型金属氧化物半导体(MOS)晶体管，一个第一熔丝和一个电压调整电路，
其中，输入连接到第一P沟道型金属氧化物半导体(MOS)晶体管和第一N沟道型金属氧化物半导体(MOS)晶体管的栅极，
通过第一熔丝和第二N沟道型金属氧化物半导体(MOS)晶体管的漏极，第一P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第一N沟道型金属氧化物半导体(MOS)晶体管的漏极，
其中第一P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，
第一和第二N沟道型金属氧化物半导体(MOS)晶体管的源极连接到地端，
第一P沟道型金属氧化物半导体(MOS)晶体管的漏极通过电压调整电路连接到输出，
输入还通过复位控制电路部分连接到第二N沟道型金属氧化物半导体(MOS)晶体管的栅极。
2、根据权利要求1所述的半导体设备，其特征在于其中所述的电压调整电路还包括一个第二P沟道型金属氧化物半导体(MOS)晶体管，一个第一转换放大器和一个第二转换放大器，以及
其中第二P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，第二P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第一P沟道型金属氧化物半导体(MOS)晶体管的漏极，并通过第一转换放大器连接到第二P沟道型金属氧化物半导体(MOS)晶体管的栅极，以及
第二P沟道型金属氧化物半导体(MOS)晶体管的栅极还通过第二转换放大器连接到输出。
3、根据权利要求1所述的半导体设备，其特征在于其中所述的复位控制电路部分还包括一个第三P沟道型金属氧化物半导体(MOS)晶体管、一个第四P沟道型金属氧化物半导体(MOS)晶体管、一个第三N沟道型金属氧化物半导体(MOS)晶体管、一个第二熔丝、一个第三转换放大器、一个第四转换放大器、一个延时电路和一个或非逻辑电路，以及
其中输入连接到第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的栅极以及延时电路，
第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的漏极通过第二熔丝连接在一起，
第三和第四P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，
第三N沟道型金属氧化物半导体(MOS)晶体管的源极连接到地端，
第四P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第三P沟道型金属氧化物半导体(MOS)晶体管的漏极，
第四P沟道型金属氧化物半导体(MOS)晶体管的漏极还通过第三转换放大器连接到第四P沟道型金属氧化物半导体(MOS)晶体管的栅极，
第四P沟道型金属氧化物半导体(MOS)晶体管的栅极还连接到或非逻辑电路的一个输入终端，
延时电路还通过第四转换放大器连接到或非逻辑电路的另一输入终端，
或非逻辑电路的输出终端连接到第二N沟道型金属氧化物半导体(MOS)晶体管的栅极。
4、根据权利要求2所述的半导体设备，其特征在于其中所述的复位控制电路部分还包括一个第三P沟道型金属氧化物半导体(MOS)晶体管、一个第四P沟道型金属氧化物半导体(MOS)晶体管、一个第三N沟道型金属氧化物半导体(MOS)晶体管、一个第二熔丝、一个第三转换放大器、一个第四转换放大器、一个延时电路和一个或非逻辑电路，以及
其中输入连接到第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的栅极以及延时电路，
第三P沟道型金属氧化物半导体(MOS)晶体管和第三N沟道型金属氧化物半导体(MOS)晶体管的漏极通过第二熔丝连接在一起，
第三和第四P沟道型金属氧化物半导体(MOS)晶体管的源极连接到电源终端，
第三和第四N沟道型金属氧化物半导体(MOS)晶体管的源极连接到地端，
第四P沟道型金属氧化物半导体(MOS)晶体管的漏极连接到第三P沟道型金属氧化物半导体(MOS)晶体管的漏极，
第四P沟道型金属氧化物半导体(MOS)晶体管的漏极还通过第三转换放大器连接到第四P沟道型金属氧化物半导体(MOS)晶体管的栅极，
第四P沟道型金属氧化物半导体(MOS)晶体管的栅极还连接到或非逻辑电路的一个输入终端，
延时电路还通过第四转换放大器连接到或非逻辑电路的另一输入终端，
或非逻辑电路的输出终端连接到第二N沟道型金属氧化物半导体(MOS)晶体管的栅极。
5、根据权利要求1所述的半导体设备，其特征在于进一步包括：
一个测试模式电路部分，用于输出操作电压或接地电压的测试信号；
一个基于测试的或非逻辑电路，连接到功能选择熔丝部分和测试模式电路部分，以及
一个第五转换放大器，连接到基于测试的或非逻辑电路的一个输出终端。
6、根据权利要求2所述的半导体设备，其特征在于进一步包括：
一个测试模式电路部分，用于输出操作电压或接地电压的测试信号；
一个基于测试的或非逻辑电路，连接到功能选择熔丝电路部分和测试模式电路部分，以及
一个第五转换放大器，连接到基于测试的或非逻辑电路的一个输出终端。
7、根据权利要求3所述的半导体设备，其特征在于进一步包括：
一个测试模式电路部分，用于输出操作电压或接地电压的测试信号；
一个基于测试的或非逻辑电路，连接到功能选择熔丝电路部分和测试模式电路部分，以及
一个第五转换放大器，连接到基于测试的或非逻辑电路的一个输出终端。
8、根据权利要求4所述的半导体设备，其特征在于进一步包括：
一个测试模式电路部分，用于输出操作电压或接地电压的测试信号；
一个基于测试的或非逻辑电路，连接到功能选择熔丝电路部分和测试模式电路部分，以及
一个第五转换放大器，连接到基于测试的或非逻辑电路的一个输出终端。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004062029 | 2004-03-05 | ||
| JP2004062029A JP4401194B2 (ja) | 2004-03-05 | 2004-03-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1664954A true CN1664954A (zh) | 2005-09-07 |
| CN100559503C CN100559503C (zh) | 2009-11-11 |
Family
ID=34909257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100864293A Expired - Fee Related CN100559503C (zh) | 2004-03-05 | 2004-10-20 | 半导体设备 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7317344B2 (zh) |
| JP (1) | JP4401194B2 (zh) |
| CN (1) | CN100559503C (zh) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100735018B1 (ko) * | 2005-09-13 | 2007-07-03 | 삼성전자주식회사 | 퓨즈 회로를 구비한 반도체 장치 |
| JP4960619B2 (ja) * | 2005-10-31 | 2012-06-27 | 新日本無線株式会社 | レーザートリミング回路及びそのトリミング方法 |
| KR100757411B1 (ko) | 2006-02-03 | 2007-09-11 | 삼성전자주식회사 | 옵션 퓨즈 회로를 이용한 반도체 메모리 장치의 전압재설정 회로 및 그 방법 |
| JP2009272372A (ja) * | 2008-05-01 | 2009-11-19 | Elpida Memory Inc | 動作モード出力回路と動作モード出力回路を有する半導体集積回路 |
| JP6352089B2 (ja) * | 2014-07-17 | 2018-07-04 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137327A (ja) * | 1982-02-10 | 1983-08-15 | Toshiba Corp | 半導体集積回路 |
| NL9001558A (nl) * | 1990-07-09 | 1992-02-03 | Philips Nv | Stabiel dissipatie-arm referentiecircuit. |
| JP2991575B2 (ja) * | 1992-10-08 | 1999-12-20 | 沖電気工業株式会社 | 半導体集積回路 |
| JPH0738408A (ja) * | 1993-07-19 | 1995-02-07 | Sharp Corp | バッファ回路 |
| US5548225A (en) * | 1994-05-26 | 1996-08-20 | Texas Instruments Incorportated | Block specific spare circuit |
| US5723994A (en) * | 1996-06-10 | 1998-03-03 | Etron Technology, Inc. | Level boost restoration circuit |
| KR100248350B1 (ko) | 1996-12-31 | 2000-03-15 | 김영환 | 메모리 장치용 휴즈 옵션 회로 |
| FR2787912B1 (fr) * | 1998-12-23 | 2001-03-02 | St Microelectronics Sa | Circuit electronique configurable |
| US6285215B1 (en) * | 1999-09-02 | 2001-09-04 | Micron Technology, Inc. | Output driver having a programmable edge rate |
| KR100481179B1 (ko) * | 2002-09-10 | 2005-04-07 | 삼성전자주식회사 | 퓨즈를 구비한 회로 및 이를 이용한 반도체 장치 |
| JP4360485B2 (ja) * | 2003-05-14 | 2009-11-11 | Ｏｋｉセミコンダクタ株式会社 | フューズ検出回路 |
| KR100557623B1 (ko) * | 2004-01-06 | 2006-03-10 | 주식회사 하이닉스반도체 | 퓨즈 회로 |
| KR100535648B1 (ko) * | 2004-04-20 | 2005-12-08 | 주식회사 하이닉스반도체 | 블럭 선택 회로 |
| US7098722B2 (en) * | 2004-07-13 | 2006-08-29 | Etron Technology, Inc. | Low power design for fuse control circuit |
-
2004
- 2004-03-05 JP JP2004062029A patent/JP4401194B2/ja not_active Expired - Fee Related
- 2004-10-20 CN CNB2004100864293A patent/CN100559503C/zh not_active Expired - Fee Related
- 2004-10-25 US US10/973,724 patent/US7317344B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050194988A1 (en) | 2005-09-08 |
| CN100559503C (zh) | 2009-11-11 |
| JP4401194B2 (ja) | 2010-01-20 |
| JP2005252060A (ja) | 2005-09-15 |
| US7317344B2 (en) | 2008-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: OKI SEMICONDUCTOR CO., LTD. Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD. Effective date: 20140130 |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20140130 Address after: Kanagawa, Japan Patentee after: Lapis Semiconductor Co., Ltd. Address before: Tokyo, Japan, Japan Patentee before: Oki Electric Industry Co., Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091111 Termination date: 20151020 |
|
| EXPY | Termination of patent right or utility model |