JP6352089B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、特に、ヒューズ論理回路を有する半導体装置に関する。

一般に、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、ウェハ製造工程、ウェハテスト工程、組立工程、組立品テスト工程を経て製造される。また、半導体装置には様々な用途からヒューズが設けられる場合がある。このヒューズを有する半導体装置においては、ウェハテスト工程は、例えば第１のウェハテスト工程、ヒューズブロー工程及び第２のウェハテスト工程が行われる。具体的には、第１のウェハテスト工程を行った後、例えば不良と判定されたメモリセルはヒューズブロー工程にて他の冗長メモリセルに置き換えられ、第２のウェハテスト工程において再度テストが行われる。また、ヒューズブロー工程においては、内蔵発振回路の周期調整などの回路特性の調整や、入出力バスの切換え及び出力バッファの負荷駆動能力の切換えなどの回路仕様の切換えがヒューズを切断することによって行われる場合がある。

例えば特許文献１には、温度特性補正用可変抵抗を有するバンドギャップ基準電圧発生回路と、第１及び第２のヒューズが接続された複数のトリミング回路とを有する半導体集積回路が開示されている。当該温度特性補正用可変抵抗はトリミング回路の出力の電圧に応じて可変であり、トリミング回路の出力の電圧は第１及び第２のヒューズのいずれかを切断することにより設定される。

特開2010-177612号公報

半導体製造工程においては、ユーザの要求数量に応じて作製されるウェハの数量が決定されるが、実際にはユーザの要求数量よりも多くのウェハが作製される。また、製造上、ウェハテスト工程までは全てのウェハに対して行われるが、後工程の組立工程にはユーザの要求数量分のウェハが投入される。従って、ユーザの要求数量を超えた分のウェハはウェハテスト工程が完了した状態で保留される。

この保留されたウェハは、既にヒューズブロー工程を経たウェハである。従って、保留されているウェハは、仕様変更や特性の調整がヒューズの切断によって行われたウェハである。従って、例えば同じ仕様のチップの要求が新たに発生した場合は当該保留されたウェハを使用して半導体装置を作製することができるが、仮に他の仕様のチップの要求が発生した場合には別のウェハを初めから作製することとなる。

本発明は上記した点に鑑みてなされたものであり、ヒューズの切断後に、当該ヒューズが切断されなかった場合の装置特性を、２回目の他のヒューズの切断によって再現することが可能な半導体装置を提供することを目的としている。

本発明による半導体装置は、Ｎ個のヒューズを有し、前記Ｎ個のヒューズの各々の切断及び非切断に応じたＮビットの第１の論理値を出力するヒューズ回路と、前記第１の論理値を変換してＭビット（Ｍ≧２）の第２の論理値を生成するデコーダと、を有し、前記Ｎ及び前記Ｍは、Ｎ＞Ｍの関係を満たし、前記デコーダは、前記Ｎ個のヒューズのうち、いずれか１つの第１のヒューズ及び前記第１のヒューズ以外の第２のヒューズが切断されている場合には、前記第１のヒューズのみが切断されている場合とは異なる前記第２の論理値であって、かつ前記第１のヒューズが切断されていない場合の前記第２の論理値と同一の論理値を生成することを特徴としている。
また、本発明による半導体装置は、メモリデータを出力するメモリ回路と、前記メモリデータの出力強度を調整する出力バッファ回路と、Ｎ個（Ｎ≧２）のヒューズを有し、前記Ｎ個のヒューズの各々の切断及び非切断に応じたＮビットの第１の論理値を出力するヒューズ回路と、前記第１の論理値を変換してＭビット（Ｍ≧２）の第２の論理値を生成するデコーダと、を有し、前記出力バッファ回路は、前記第２の論理値のうちの一部のビット値に基づいて前記メモリデータの出力強度の粗調整を行う粗調整用出力バッファ回路と、前記第２の論理値のうちの前記一部のビット値以外の残りのビット値に基づいて前記メモリデータの出力強度の微調整を行う微調整用出力バッファ回路と、を有し、前記デコーダは、前記Ｎ個のヒューズのうちの、Ｊ個（１≦Ｊ＜Ｎ）の第１のヒューズ及び前記第１のヒューズ以外の第２のヒューズが切断されている場合には、前記第１のヒューズのみが切断されている場合とは異なる前記第２の論理値であって、かつ前記第１のヒューズのうちのＫ個（０≦Ｋ＜Ｊ）のヒューズが切断された場合の前記第２の論理値と同一の論理値を生成することを特徴としている。

本発明の実施例による半導体装置によれば、１回目のヒューズの切断によって１回目に当該ヒューズが切断されなかった場合の回路仕様を、２回目の他のヒューズの切断によって再現することが可能となる。従って、ウェハテスト前とウェハテスト後とで同じ自由度で仕様や特性の設定を行うことが可能となる。

（ａ）は実施例１の半導体装置１０の構成を示すブロック図であり、（ｂ）はデコーダ１２の入出力の論理を示す図である。 ヒューズ回路１１の回路図である。 半導体装置１０の製造方法を示すフロー図である。 実施例２の半導体装置３０の構成を示すブロック図である。 出力バッファ回路３５Ａの論理回路図である。 デコーダ３２の論理回路図である。 実施例３の半導体装置５０の構成を示すブロック図である。 デコーダ５２の入出力の論理を示す図である。 デコーダ５２の論理回路図である。

以下に本発明の実施例を詳細に説明する。

図１（ａ）は、実施例１の半導体装置１０の構成を示すブロック図である。半導体装置１０は、Ｎ個（Ｎ≧２）のヒューズ（本実施例においては３個のヒューズＦ１、Ｆ２及びＦ３）を有し、Ｎ個のヒューズの各々の切断及び非切断に応じたＮビットの変換前論理値（第１の論理値、本実施例においては３ビットの論理値「ＦＶ１、ＦＶ２、ＦＶ３」）を出力するヒューズ回路１１を有する。ヒューズ回路１１は、ヒューズを用いた論理回路である。

半導体装置１０は、３ビットの変換前論理値「ＦＶ１、ＦＶ２、ＦＶ３」を変換してＭビット（Ｍ≧２）の変換後論理値（第２の論理値、本実施例においては２ビットの論理値「ＣＶ１、ＣＶ２」）を生成するデコーダ１２を有している。また、半導体装置１０は、デコーダ１２に接続され、変換後論理値「ＣＶ１、ＣＶ２」によって回路特性が変更され得るように構成されている。例えば、機能回路１３は、内蔵発振回路の周期調整回路、入出力バスの切替回路及びこれらに接続された回路であるが、これに限定されない。本実施例においては、機能回路１３が回路特性Ａ、Ｂ及びＣの３種類の特性を有する場合について説明する。なお、以下においては、変換前論理値を単にＦＶと称し、変換後論理値を単にＣＶと称する場合がある。

図１（ｂ）は、デコーダ１２における入出力、すなわち変換前及び変換後論理値ＦＶ及びＣＶの真理値表である。まず、デコーダ１２は、３個のヒューズＦ１〜Ｆ３のうち、Ｊ個（１≦Ｊ＜Ｎ）のヒューズ及び他のヒューズが切断されている場合、Ｊ個のヒューズのみが切断されている場合とは異なる変換後論理値ＣＶを生成する。

具体的には、例えばヒューズＦ１が切断されている場合（すなわちＪ＝１の場合）、デコーダ１２には変換前論理値ＦＶとして３ビットの論理値「００１」が入力され、デコーダ１２は、変換後論理値ＣＶとして２ビットの論理値「１０」を生成する。これを受けて、機能回路１３の回路特性は回路特性Ｂに設定される。一方、ヒューズＦ１に加え、他のヒューズであるヒューズＦ２が切断されている場合、デコーダ１２には変換前論理値ＦＶとして論理値「０１１」が入力され、デコーダ１２は、変換後論理値ＣＶとして論理値「０１」を生成する。これを受けて、機能回路１３の回路特性は回路特性Ａに設定される。このようにして、デコーダ１２は、ヒューズＦ１が切断された場合とヒューズＦ１及びＦ２が切断された場合とでは異なる変換後論理値ＣＶを生成する。

また、デコーダ１２は、Ｊ個（１≦Ｊ＜Ｎ）のヒューズ及び他のヒューズが切断されている場合、Ｊ個のヒューズのうちのＫ個（０≦Ｋ＜Ｊ）のヒューズが切断された場合の変換後論理値ＣＶと同一の論理値を生成する。

具体的には、ヒューズＦ１が切断され（すなわちＪ＝１）、ヒューズＦ１に加え、他のヒューズであるヒューズＦ２が切断された場合、ヒューズＦ１が切断されなかった場合、例えば全てのヒューズが切断されていない場合（すなわちＫ＝０の場合）における変換後論理値ＣＶと同一の論理値（すなわち論理値「０１」）を生成する。なお、他のヒューズとしてヒューズＦ３がヒューズＦ１に加えて切断された場合、ヒューズＦ１のみが切断された場合とは異なる変換後論理値ＣＶである論理値「００」とは異なる論理値「１１」が生成される。また、この論理値「１１」は、ヒューズＦ１（Ｊ＝１）のうちのＪ個よりも小なるＫ個（Ｋ＝０）のヒューズが切断されている場合（すなわちヒューズＦ１が切断されていない場合）、例えばヒューズＦ１ではなくヒューズＦ２が切断された場合の変換後論理値「１１」と同一の論理値である。

デコーダ１２は、異なる変換前論理値ＦＶが入力された場合であっても、同一の変換後論理値ＣＶを生成する論理を含むように構成されている。このため、例えば１回目に任意のヒューズを切断した後であっても、２回目に別のヒューズを切断することによって、１回目に切断したヒューズが切断されなかった場合と同じ変換後論理値ＣＶを得ることが可能となる。なお、図１（ｂ）に示した真理値表は一例に過ぎない。

なお、本実施例においては、例えば２回のヒューズブローを行う場合、ヒューズＦ１及びＦ２のいずれか１つが１回目の切断を想定して論理構成されている。なお、１回目で複数のヒューズを切断してもよいが、未切断のヒューズの本数が少なくなり、２回目のヒューズブローにおける特性変更の自由度が小さくなる。従って、１回目のヒューズブローでは最小限のヒューズ（すなわちいずれか１つのヒューズ）を切断すること（Ｊ＝１の場合）を想定してデコーダ１２の論理を構成することが好ましい。

また、２回目以降に切断されるヒューズ（すなわち上記における「他のヒューズ」）は、１回目に切断されたヒューズ以外のいずれか１つのヒューズであることが望ましい。２回目に切断するヒューズも最小限の個数にしておくことで、３回目以降の切断、すなわち３回以上の特性変更にもできるだけ対応可能としておくことが望ましいからである。換言すれば、複数回行われるヒューズブロー工程の際には、それぞれ未切断のヒューズを１つだけ切断することが望ましい。

また、本実施例のように、Ｎ及びＭがＮ＞Ｍの関係を満たす場合、すなわち変換前論理値ＦＶのビット数Ｎが変換後論理値ＣＶのビット数Ｍより大きい場合、２回よりも大きい回数のヒューズの切断を行っても同じ変換後論理値ＣＶを再現することが可能となる。具体的には、Ｎ＝３、Ｍ＝２の場合、最大８種類の変換前論理値ＦＶを、最大４種類の変換後論理値ＣＶに割り当てることができる。従って、２回目のヒューズブロー以降、さらに別のヒューズを切断しても再々度の回路特性の変更（再現）が可能となる。従って、Ｎ＞Ｍの場合、特性変更の自由度が増す。

図２は、ヒューズ回路１１の回路構成を示す図である。図２を用いてヒューズ回路１１の構成例について説明する。ヒューズ回路１１は、図２に示すような論理回路からなる。変換前論理値ＦＶの出力は、信号ＲＳによって制御される。信号ＲＳがＨレベルとなった場合に、変換前論理値ＦＶが出力される。ヒューズＦ１が切断されていない場合、Ｈレベルの信号ＲＳはノードＮ１１でＬレベル、ノードＮ１２でＨレベルとなり、論理レベル０の論理値信号ＦＶ１が出力される。一方、ヒューズＦ１が切断されている場合、Ｈレベルの信号ＲＳはノードＮ１１でＨレベル、ノードＮ１２でＬレベルとなり、論理レベル１の論理値信号ＦＶ１が出力される。

ヒューズＦ２及びＦ３についてもそれぞれ信号ＲＳがＨレベルの場合、各ヒューズの切断及び非切断に応じてノードＮ２１、Ｎ２２、Ｎ３１及びＮ３２の各々のレベルが変化し、論理値信号ＦＶ２及びＦＶ３が出力される。このようにして、ヒューズ回路１１はヒューズＦ１〜Ｆ３の切断及び非切断に応じた変換前論理値ＦＶを出力する。

図３は、半導体装置１０の製造工程を示すフロー図である。まず、ステップＳ１においてウェハ製造を行う。具体的には、半導体ウェハにトランジスタや配線を形成する。次に、ステップＳ２において第１のウェハテストを行う。続いて、ステップＳ３第１のヒューズブローを行う。具体的には、本実施例においてはヒューズＦ１及びＦ２のいずれか１つを切断し、機能回路１３の回路特性を決定（選択）する。次にステップＳ４において第２のウェハテストを行う。具体的には、ヒューズ切断によって決定された機能回路１３の特性のテストを行う。

ステップＳ４の第２のウェハテスト後は、ウェハの大部分はステップＳ５の組立工程、ステップＳ６の組立品テスト工程を経て梱包、出荷される。一方、一部のウェハはステップＳ４の完了後に保留される。ここで、ユーザにより第１のヒューズブロー工程で決定した機能回路１３の回路特性とは異なる回路特性の製品要求があった場合、保留されたウェハはステップＳ７の第２のヒューズブロー工程に進む。

ステップＳ７の第２のヒューズブロー工程では、１のヒューズブロー工程で切断されなかったヒューズのいずれかが追加で切断される。すなわち、第２のヒューズブロー工程では、第１のヒューズブロー工程で切断されたヒューズ（Ｊ個のヒューズ）に加えて他のヒューズを切断し、機能回路１３の回路特性の変更を行う。続いて、ステップＳ８において第３のウェハテストを行う。その後、ステップＳ９において組立を行い、ステップＳ１０において組立品テストを行う。このように特性が変更された半導体装置１０が製造される。従って、例えば、特性の異なる製品の短納期での注文が入った場合などに、第１のヒューズブロー後のウェハを割り当てることで迅速な納品が可能となる。なお、機能回路１３の回路特性などによっては第２及び第３のウェハテスト工程は省略されてもよい。

図４は、実施例２の半導体装置３０の構成を示すブロック図である。半導体装置３０は、４個のヒューズＦ１〜Ｆ４を有して４ビットの変換前論理値「ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４」を出力するヒューズ回路３１と、変換前論理値を変換して４ビットの変換後論理値「ＣＶ１、ＣＶ２、ＣＶ３、ＣＶ４」を生成するデコーダ３２を有している。すなわち、本実施例においては変換前論理値ＦＶのビット数Ｎは変換後論理値ＣＶのビット数Ｍと同一である（つまりＮ＝Ｍ＝４である）。ヒューズ回路３１は、ヒューズの本数が３つから４つに変更された点を除いてはヒューズ１１と同様の構成を有している。

半導体装置３０は、メモリデータＲＤを出力するメモリ回路３３と、メモリデータＲＤを調整して出力データＤＯを生成するデータバッファ回路３４と、出力データＤＯの出力強度（負荷駆動能力）を調整する出力バッファ回路群３５とを有している。出力バッファ回路群３５は、４つの出力バッファ回路３５Ａ、３５Ｂ、３５Ｃ及び３５Ｄからなる。データバッファ回路３４は、例えばラッチ回路やレベルシフト回路を含む。本実施例においては、出力バッファ回路３５Ａ〜３５Ｄがデコーダ３２の制御対象となる機能回路である。

出力データＤＯは、出力バッファ回路群３５の出力バッファ回路３５Ａ〜３５Ｄの各々に入力され、出力強度が調整された調整済み出力データＤＴとして外部に出力される。また、出力バッファ回路３５Ａ〜３５Ｄの各々にはデコーダ３２からの変換後論理値ＣＶが論理値信号ＣＶ１〜ＣＶ４としてパラレル入力される。論理値信号ＣＶ１〜ＣＶ４は、出力バッファ回路群３５の出力制御信号として機能する。すなわち、変換後論理値ＣＶは、出力バッファ回路３５Ａ〜３５Ｄの各々の出力制御信号（イネーブル信号）として出力バッファ回路群３５に供給される。出力バッファ回路３５Ａ〜３５Ｂの各々は、変換前論理値に基づいて異なる出力強度を有する出力データＤＯを出力するように構成されている。

図５（ａ）は、出力バッファ回路３５Ａの論理回路を示す図である。出力バッファ回路３５Ａは、例えばトライステートバッファからなる。具体的には、論理値信号ＣＶ１がＬレベル（論理レベルが０である）場合、出力バッファ回路３５Ａはハイインピーダンス（ＨｉＺ）状態となり、出力バッファ回路３５Ａからは出力データＤＯは出力されない。一方、論理値信号ＣＶ１がＨレベル（論理レベルが１である）場合、出力データＤＯが出力される。なお、図示していないが、他の出力バッファ回路３５Ｂ〜３５Ｄは、出力バッファ回路３５Ａと同様の構成を有している。

例えば論理値信号ＣＶ１〜ＣＶ４の全てがＨレベルである場合、すなわちデコーダ３２の変換後論理値ＣＶが「１１１１」である場合、全ての出力バッファ回路３５Ａ〜３５Ｄの各々に入力された出力データＤＯが出力される。従って、出力バッファ回路群３５は、出力データＤＯの強度に対して１００％の強度を有する調整済み出力データＤＴを出力する。一方、例えば、論理値信号ＣＶ１がＬレベルである場合、出力バッファ回路３５Ｂ〜３５Ｄから出力データＤＯが出力される。従って、出力バッファ回路群３５は、出力データＤＴの７５％の強度を有する調整済み出力データＤＴを出力する。

本実施例においては、出力バッファ回路群３５の出力バッファ回路３５Ａ〜３５Ｄの各々は同一の構造を有している。従って、１つの出力バッファ回路当たり２５％分の出力強度調整を行うことができる。すなわち、出力バッファ回路群３５は、２５％単位で出力データＤＯの強度を調整することが可能である。

図５（ｂ）は、半導体装置３０のデコーダ３２における入出力の真理値表である。デコーダ３２は、デコーダ１２と同様に、４個のヒューズＦ１〜Ｆ４のうち、Ｊ個（１≦Ｊ＜Ｎ）のヒューズ及び他のヒューズが切断されている場合、Ｊ個のヒューズのみが切断されている場合とは異なる変換後論理値ＣＶを生成する。

具体的には、例えばヒューズＦ１が切断されている場合（すなわちＪ＝１の場合）、デコーダ３２には変換前論理値ＦＶとして論理値「０００１」が入力され、デコーダ３２は、変換後論理値ＣＶとして論理値「０１１１」を生成する。これを受けて、出力バッファ回路３５Ａ〜３５Ｃから出力データＤＯが出力され、７５％の強度を有する調整済み出力データＤＴが出力される。

一方、ヒューズＦ１に加え、他のヒューズであるヒューズＦ２が切断されている場合、デコーダ３２には変換前論理値ＦＶとして論理値「００１１」が入力され、デコーダ３２は、変換後論理値ＣＶとして論理値「１１１１」を生成する。これを受けて、出力バッファ回路群３５は１００％の強度を有する調整済み出力データＤＴを出力する。従って、デコーダ３２は、ヒューズＦ１が切断された場合とヒューズＦ１及びＦ２が切断された場合とでは異なる変換後論理値ＣＶを生成する。

また、デコーダ１２は、Ｊ個（１≦Ｊ＜Ｎ）のヒューズ及び他のヒューズが切断されている場合、Ｊ個のヒューズのうちのＫ個（０≦Ｋ＜Ｊ）のヒューズが切断された場合の変換後論理値ＣＶと同一の論理値を生成する。

具体的には、ヒューズＦ１が切断され、ヒューズＦ１に加え、他のヒューズであるヒューズＦ２が切断されている場合、ヒューズＦ１が切断されない場合、例えば全てのヒューズが切断されていない場合（つまりＫ＝０の場合）における変換後論理値ＣＶと同一の論理値（すなわち論理値「１１１１」）を生成する。

本実施例においては、ヒューズの切断によって半導体メモリとして機能する半導体装置３０における負荷駆動能力を調整することができる。なお、電子部品は、一般生活において様々な所で仕様されているため、電磁ノイズの対策が重要となる。例えば半導体メモリの場合、メモリに接続される負荷の大きさ及び数量に合わせて出力強度を設定することで電磁ノイズの低減を図ることが可能となる。従って、ユーザ毎に異なる負荷をメモリに接続することを考慮すると、出力強度の仕様変更は高頻度で行われる可能性が高い。従って、本実施例のように、製造段階で仕様を再変更（再設定）することが可能な半導体装置３０は半導体メモリとして用いる用途としては効果が大きい。

図６は、デコーダ３２の論理回路を示す図である。図６に示すように、デコーダ３２は、ＡＮＤ回路、ＮＯＴ回路及びＯＲ回路を用いて構成することが可能である。なお、図示した回路構成は一例に過ぎない。

なお、本実施例においては出力バッファ回路群３５が４つの出力バッファ回路３５Ａ〜３５Ｄからなる場合について説明したが、例えば出力バッファ回路３５Ａのみ（１つの出力バッファ回路）が出力データＤＯのドライブ能力を調整してもよい。また、データバッファ回路３４がメモリ回路３３からのメモリデータＲＤを調整して出力データＤＯを生成する場合について説明したが、メモリデータＲＤがそのまま出力データＤＯとして出力される場合もある。従って、出力バッファ回路３５Ａ〜３５Ｄの各々は、メモリデータＲＤの出力強度を調整することが可能である。

図７は、実施例３の半導体装置５０の構成を示すブロック図である。半導体装置５０は、半導体装置３０と同様に半導体メモリとして機能する。半導体装置５０は、ヒューズ回路３１、メモリ回路３３及びデータバッファ回路３４とそれぞれ同様の構成を有するヒューズ回路５１、メモリ回路５３及びデータバッファ回路５４を有している。

半導体装置５０のデコーダ５２は、変換後論理値ＣＶのビット数が６個である点でデコーダ３２と異なる。すなわち、本実施例においては、Ｎ＝４、Ｍ＝６である。また、半導体装置５０の出力バッファ回路群５５は、出力バッファ回路３３Ｂ〜３３Ｄと同様の構成を有する出力バッファ回路５５Ｂ〜５５Ｄを有する。また、出力バッファ回路群５５は、出力バッファ回路３５Ａを、２０％分の強度の信号を出力する部分と５％分の強度の信号を出力する部分に分け、それぞれ論理値信号ＣＶ１１及びＣＶ１２によって独立して出力データＤＯを出力するように構成された出力バッファ回路５５Ａ１と、５％分の強度の信号を出力するように構成された出力バッファ回路５５Ａ２とを有している。なお、各出力バッファ回路は出力データＤＯの信号線によって並列に接続されている。

図８は、デコーダ５２の入出力の真理値表を示す図である。本実施例においては、論理値信号ＣＶ１２及びＣＶ１３を制御すること、すなわち出力バッファ回路５５Ａ１及び５５Ａ２からデータを出力するか否かを切替えることで出力強度の微調整を行うことができる。具体的には、変換後論理値ＣＶの論理値信号ＣＶ１３をＨレベルとすることで、他のビットのデータによって設定された出力強度に５％加算した出力強度の出力データを出力することが可能となる。また、論理値信号ＣＶ１２をＬレベルとすることで、他のビットのデータによって設定された出力強度から５％減じた強度の出力データを出力することができる。この調整は、変換前論理値ＦＶの論理値信号ＦＶ３及びＦＶ４によって行うことができる。すなわち、ヒューズＦ３及びＦ４の切断及び非切断によって調整を行うことが可能となる。デコーダ５２にはこのような論理を有するように構成されている。

図９は、デコーダ５２の論理回路を示す図である。図９に示すように、デコーダ５２は、デコーダ３２と同様に、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路を組み合わせて構成することが可能である。なお、図示した回路構成は一例に過ぎない。

なお、本変形例においては、ヒューズＦ１及びＦ２が出力強度選択（粗調整）用のヒューズとして構成されており、ヒューズＦ３及びＦ４が出力強度微調整用のヒューズとして構成されている。また、出力バッファ回路５５Ａ１及び５５Ａ２は、出力データＤＯ（又はメモリデータＲＤ）の出力強度を拡張的に微調整する出力バッファ回路として機能する。

すなわち、本変形例においては、出力バッファ回路群５５が、メモリデータＲＤの出力強度の粗調整を行う粗調整用出力バッファ回路５５Ｂ、５５Ｃ及び５５Ｄと、メモリデータＲＤの微調整を行う微調整用出力バッファ回路５５Ａ１及び５５Ａ２とを有している。従って、例えば出力バッファ回路群５５が実施例２の出力バッファ回路群３５と組み合わせることで、複数回のヒューズ切断によってメモリデータＲＤの出力強度の粗調整と微調整の両方を行うことができる。具体的には、複数回のヒューズ切断で種々の特性変更及び再現（出力強度の粗調整）を行った上で、最終的にその特性を微調整することが可能である。従って、高い自由度で特性変更を行うのみならず、変更された特性を微調整することも可能となる。従って、顧客の細かいニーズに対応することが可能となる。

なお、本変形例は、実施例１及び２と組み合わせることも可能である。具体的には、ヒューズ回路３１が、ヒューズ回路５１のように、出力データＤＯの出力強度を２回目以降の切断によって調整する（例えば最終的な微調整など）ためのみに用意されたヒューズを有していてもよい。また、実施例２の出力バッファ回路を変形例の出力バッファ回路のように構成することや、他の機能回路を追加することも可能である。

上記においては、デコーダは、Ｎ個のヒューズのうち、Ｊ個（１≦Ｊ＜Ｎ）のヒューズ及び他のヒューズが切断されている場合、Ｊ個のヒューズのみが切断されている場合とは異なる第２の論理値であって、かつＪ個のヒューズのうちのＫ個（０≦Ｋ＜Ｊ）のヒューズが切断された場合の第２の論理値と同一の論理値を生成する。従って、２回目以降のヒューズの切断を行うことによって、１回目に切断したヒューズが切断されなかった場合の装置の特性に戻すことが可能となる。

１０、３０、５０ 半導体装置
１１、３１、５１ ヒューズ回路
ＦＶ 変換前論理値（第１の論理値）
１２、３２、５２ デコーダ
ＣＶ 変換後論理値（第２の論理値）
３３、５３ メモリ回路
３４、５４ データバッファ回路
３５、５５ 出力バッファ回路群

Claims (6)

1. Ｎ個のヒューズを有し、前記Ｎ個のヒューズの各々の切断及び非切断に応じたＮビットの第１の論理値を出力するヒューズ回路と、
   前記第１の論理値を変換してＭビット（Ｍ≧２）の第２の論理値を生成するデコーダと、を有し、
   前記Ｎ及び前記Ｍは、Ｎ＞Ｍの関係を満たし、
   前記デコーダは、
   前記Ｎ個のヒューズのうち、いずれか１つの第１のヒューズ及び前記第１のヒューズ以外の第２のヒューズが切断されている場合には、前記第１のヒューズのみが切断されている場合とは異なる前記第２の論理値であって、かつ前記第１のヒューズが切断されていない場合の前記第２の論理値と同一の論理値を生成することを特徴とする半導体装置。
2. 前記デコーダに接続され、前記第２の論理値によって回路特性が変更され得るように構成された機能回路を有することを特徴とする請求項１に記載の半導体装置。
3. 前記第２のヒューズは、前記Ｎ個のヒューズのうちの前記第１のヒューズ以外のいずれか１つのヒューズであることを特徴とする請求項１又は２に記載の半導体装置。
4. メモリデータを出力するメモリ回路と、
   前記メモリデータの出力強度を調整する出力バッファ回路と、を有し、
   前記出力バッファ回路は、前記第２の論理値に基づいて異なる出力強度を有する出力データを出力するように構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
5. 前記出力バッファ回路は、前記メモリデータの出力強度の粗調整を行う粗調整用出力バッファ回路と、前記メモリデータの出力強度の微調整を行う微調整用出力バッファ回路と、を有することを特徴とする請求項４に記載の半導体装置。
6. メモリデータを出力するメモリ回路と、
   前記メモリデータの出力強度を調整する出力バッファ回路と、
   Ｎ個（Ｎ≧２）のヒューズを有し、前記Ｎ個のヒューズの各々の切断及び非切断に応じたＮビットの第１の論理値を出力するヒューズ回路と、
   前記第１の論理値を変換してＭビット（Ｍ≧２）の第２の論理値を生成するデコーダと、を有し、
   前記出力バッファ回路は、前記第２の論理値のうちの一部のビット値に基づいて前記メモリデータの出力強度の粗調整を行う粗調整用出力バッファ回路と、前記第２の論理値のうちの前記一部のビット値以外の残りのビット値に基づいて前記メモリデータの出力強度の微調整を行う微調整用出力バッファ回路と、を有し、
   前記デコーダは、
   前記Ｎ個のヒューズのうちの、Ｊ個（１≦Ｊ＜Ｎ）の第１のヒューズ及び前記第１のヒューズ以外の第２のヒューズが切断されている場合には、前記第１のヒューズのみが切断されている場合とは異なる前記第２の論理値であって、かつ前記第１のヒューズのうちのＫ個（０≦Ｋ＜Ｊ）のヒューズが切断された場合の前記第２の論理値と同一の論理値を生成することを特徴とする半導体装置。

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