KR100856126B1 - 퓨즈 메탈을 이용한 연산 증폭기의 오프셋 보상 방법 및 그장치 - Google Patents

퓨즈 메탈을 이용한 연산 증폭기의 오프셋 보상 방법 및 그장치 Download PDF

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Abstract

연산 증폭기의 오프셋(offset) 보상 장치가 개시된다. 상기 오프셋 보상 장치는 복수의 퓨즈 메탈들 각각의 컷팅/언컷팅 여부에 따라 트리밍 신호들을 출력하는 퓨징 회로, 상기 트리밍 신호들과 기준 신호들에 기초하여 선택 신호들을 출력하는 로직 블락, 및 상기 선택 신호들에 따라 복수의 전압들 중에서 어느 하나의 전압을 연산 증폭기로 출력하는 전압 선택 블락을 포함한다. 상기 오프셋 보상 장치는 상기 연산 증폭기의 오프셋을 정확하게 보상할 수 있다.

Description

퓨즈 메탈을 이용한 연산 증폭기의 오프셋 보상 방법 및 그 장치{Offset compensation method for an operational amplifier using fuse metals and device using the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 가변 저항을 이용하여 연산 증폭기의 오프셋을 보상하는 시스템의 블락도를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 퓨즈 메탈을 이용하여 연산증폭기의 오프셋을 보상하는 시스템의 블락도를 나타낸다.
도 3은 도 2에 도시된 퓨징 회로의 일 예를 나타내는 회로도이다.
도 4는 도 2에 도시된 로직 블락의 일 예를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 오프셋 보상 범위를 나타내는 표이다.
도 6은 본 발명의 일 실시예에 따른 연산 증폭기의 양((+))의 입력단자로 입력되는 전압들의 범위를 나타내는 표이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 연산 증폭기의 오프셋(offset) 전압을 보상하기 위한 방법 및 장치에 관한 것이다.
Gate-IC-less AMOLED(Active-matrix OLED) 패널을 구동하기 위한 다수의 스위칭 트랜지스터들 각각은 고 전압 트랜지스터이다. 상기 Gate-IC-less AMOLED 패널은 게이트 드라이버가 없는 AMOLED 패널을 가리킨다. 상기 고 전압 트랜지스터의 게이트에 인가되어 상기 게이트의 스위칭을 제어하는 전압들은 입력 오프셋을 가지는 연산 증폭기의 출력들이다. 바람직한 Gate-IC-less AMOLED 패널 구동을 위해서는 상기 연산 증폭기의 오프셋 특성은 특별히 관리되어야 한다.
도 1은 종래 기술에 따른 가변저항을 이용하여 연산 증폭기의 오프셋을 보상하는 시스템의 블락도를 나타낸다. 도 1을 참조하면, 상기 시스템(1)은 전압 발생부(3), 선택회로(5), 연산 증폭기(7), 및 피드백 전압 발생부(9)를 포함한다.
상기 전압 발생부(3)는 각각이 서로 다른 레벨을 갖는 복수의 전압들을 출력한다. 상기 전압 발생부(3)는 전원 라인과 접지 라인 사이에 직렬로 접속된 복수의 저항들, 예컨대 저항열(resistor string)을 이용하여 구현될 수 있다.
상기 선택회로(5)는 상기 전압 발생부(3)로부터 출력된 복수의 전압들을 수신하고, 선택신호(SEL)에 따라 어느 하나의 전압을 연산 증폭기(7)의 제1입력단자, 예컨대 (+)입력단자로 출력한다. 상기 선택회로(5)는 먹스(Mux)로 구현될 수 있다.
상기 피드백 전압 발생부(9)는 상기 연산 증폭기(7)의 출력단자와 접지 라인 사이에 직렬로 접속된 복수의 저항들(R1 과 R2), 및 각각이 상기 복수의 저항들 각각에 병렬로 연결되는 복수의 퓨즈들(미도시)을 포함한다.
테스트 시, 상기 연산 증폭기(7)의 출력 전압(OUT)을 체크하여 상기 연산 증폭기(7)에 오프셋이 존재하면, 상기 오프셋을 보상하기 위하여 상기 퓨즈들 중에서 대응되는 적어도 하나의 퓨즈를 컷팅(cutting)한다. 예컨대, 소정의 저항값을 갖는 퓨즈가 저항에 병렬로 연결된 상태이면, 전체 저항값은 작다. 그러나, 저항에 병렬로 연결된 퓨즈가 컷팅된 상태이면 전체 저항값은 크다. 복수의 저항들(R1 과 R2) 각각의 저항값은 대응되는 퓨즈의 컷팅/언컷팅 상태에 따라 가변될 수 있다. 결국 연산 증폭기(7)의 제2입력단자, 예컨대 (-)입력단자로 피드백되는 전압의 레벨은 저항(R1)의 저항값과 저항(R2)의 저항값에 따라 조절될 수 있으므로, 상기 연산 증폭기(7)의 오프셋은 조절될 수 있다.
종래 기술에 의한 연산 증폭기(7)의 오프셋을 보상하는 방법은 저항값을 가변하기 위하여, 추가적인 저항들(R1과 R2)이 필요하므로, 시스템(1)의 칩 사이즈가 증가하는 문제점이 있었다.
따라서, 본 발명의 기술적 과제는 시스템의 칩 사이즈를 줄이면서 연산 증폭기의 오프셋을 정확하고 간단하게 보상하는 방법 및 그 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 연산증폭기의 오프셋을 보상하는 장치는 복수의 퓨즈 메탈들 각각의 컷팅/언컷팅 여부에 따라 트리밍 신호들을 출력하는 퓨징 회로, 상기 트리밍 신호들과 기준신호들에 기초하여 선택신호들을 출력하는 로직 블락 및 상기 선택신호들에 따라 복수의 전압들중에서 어느 하나의 전압을 연산 증폭기로 출력하는 전압 선택 블락을 포함한다.
상기 퓨징 회로는 퓨즈 혹은 안티 퓨즈 방법으로 트리밍 신호들을 출력할수 있다. 상기 퓨징 회로는 각각이 제1 전원라인과 복수의 출력단자들 중에서 대응되는 출력단자 사이에 접속된 복수의 업 퓨즈 메탈들 및 각각이 복수의 트랜지스터들 중에서 대응되는 트랜지스터를 통하여 제2 전원라인과 상기 복수의 출력단자들 중에서 대응되는 출력단자 사이에 접속된 복수의 다운 퓨즈 메탈들을 포함한다.
상기 로직 블락은 상기 트리밍 신호들과 상기 기준신호들에 기초한 논리연산을 통하여 상기 선택신호들을 출력한다. 상기 로직 블락은 상기 트리밍 신호들 각각을 반전시키기위한 인버터 유닛, 상기 기준신호들을 저장하는 레지스터 및 상기 인버터 유닛으로부터 출력된 신호들과 상기 기준신호들을 가산하여 상기 선택신호들을 출력하기위한 가산기를 포함할수 있다.
상기 기술적 과제를 달성하기 위한 연산증폭기의 오프셋을 보상하는 방법은 복수의 퓨즈 메탈들 각각의 컷팅/언컷팅 여부에 따라 트리밍 신호들을 출력하는 단계, 상기 트리밍 신호들과 기준신호들에 기초하여 선택신호들을 출력하는 단계 및 상기 선택신호들에 따라 복수의 전압들중에서 어느 하나의 전압을 연산증폭기로 출력하는 단계를 포함한다.
상기 트리밍 신호들을 출력하는 단계는 제1전원라인과 복수의 출력단자들 각각의 사이에 접속된 복수의 업 퓨즈 메탈들 각각을 컷팅/언컷팅하는 (a)단계, 제2전원라인과 상기 복수의 출력단자들 각각의 사이에 접속된 복수의 다운 퓨즈 메탈들 각각을 컷팅/언컷팅하는 (b)단계 및 상기 (a)단계의 결과와 상기 (b)단계의 결 과에 기초하여 상기 트리밍 신호들을 출력하는 단계를 포함한다.
상기 선택신호들을 출력하는 단계는 상기 트리밍 신호들 각각을 반전시키는 단계 및 상기 트리밍 신호들 각각과 상기 기준신호들 각각에 기초한 논리연산을 통하여 상기 선택신호들을 출력하는 단계를 포함한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 퓨즈 메탈을 이용하여 연산증폭기의 오프셋을 보상하는 시스템의 블락도를 나타내고, 도 3은 도 2에 도시된 퓨징 회로의 일 예를 나타내는 회로도이고, 도 4는 도 2에 도시된 로직 블락의 일 예를 나타내는 회로도이다.
도 2 내지 도 4를 참조하면, 퓨즈 메탈(fuse metal)을 이용하여 연산증폭기(207)의 오프셋을 정확하게 보상하는 시스템(100)은 퓨징 회로(211), 로직 블락(201), 연산증폭기(207), 다수의 저항들(Ra와 Rb), 및 전압 선택 블락(213)을 포함한다.
상기 퓨징 회로(211)는 복수의 트리밍 신호들(FS[3:0])을 출력한다. 상기 복수의 트리밍 신호들(FS[3:0]) 각각은 제1전압(VDD)레벨 또는 제2전압(VSS)레벨을 가질 수 있다. 상기 제1전압(VDD)은 데이터 "1"에 상응하고 상기 제2전압(VSS)은 데이터 "0"에 상응할 수 있고, 그 반대일 수도 있다. 설명의 편의를 위하여 상기 복수의 트리밍 신호들(FS[3:0])은 a(a는 자연수, 예컨대 a=4)비트로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 퓨징 회로(211)는 각각이 제1전원(VDD)를 수신하기 위한 제1전원 라인과 복수의 출력단자들(FS[3:0])중에서 대응되는 출력단자 사이에 접속된 복수의 업 퓨즈 메탈들(FU[3:0]), 및 각각이 복수의 트랜지스터들(301, 303, 305, 및 307) 중에서 대응되는 트랜지스터를 통하여 제2전원(VSS)를 수신하기 위한 제2전원 라인과 상기 복수의 출력단자들(FS[3:0]) 중에서 대응되는 출력단자 사이에 접속된 복수의 다운 퓨즈 메탈들(FD[3:0])을 포함한다. 상기 업 퓨즈 메탈들(FU[3:0]) 각각과 상기 다운 퓨즈 메탈들(FD[3:0]) 각각은 안티-퓨즈(anti-fuse) 또는 e-퓨즈(electrical fuse)로 구현될 수도 있다.
상기 트리밍 신호들(FS[3:0]) 각각은 복수의 업 퓨즈 메탈들(FU[3:0]) 각각의 컷팅/언컷팅 여부 및/또는 복수의 다운 퓨즈 메탈들(FD[3:0]) 각각의 컷팅/언컷팅 여부에 따라 결정되는 신호들이다.
상기 로직 블락(201)은 상기 트리밍 신호들(FS[3:0])과 기준신호들 (REF[4:0])에 기초한 논리 연산을 통하여 발생된 선택신호들(S[4:0])을 출력한다. 설명의 편의를 위하여 기준 신호들 (REF[4:0])과 선택신호들(S[4:0])은 5비트로 구현되나 이에 한정되는 것은 아니다.
상기 로직 블락(201)은 상기 복수의 트리밍 신호들(FS[3:0]) 각각을 반전하 는 인버터 유닛(401), 상기 기준 신호들(REF[4:0])을 저장하는 레지스터(403), 및 상기 반전된 트리밍 신호들(FSB[3:0])각각과 상기 기준 신호들(REF[4:0])각각을 논리 연산하기 위한 논리 연산 유닛, 예컨대 가산기(405)를 포함할 수 있다. 상기 논리 연산 유닛은 OR 게이트, NAND 게이트, NOR 게이트, 배타 논리합 게이트, 또는 배타 논리곱 게이트, 또는 감산기로 구현될 수 있다.
상기 전압 선택 블락(213)은 상기 로직 블락(201)에 의하여 발생된 선택신호들(S[4:0])에 기초하여 복수의 전압들 중에서 선택된 하나의 전압을 연산 증폭기(207)로 출력한다.
상기 전압 선택 블락(213)은 전압 발생부(203) 및 선택회로(205)를 포함할 수 있다. 상기 전압 발생부(203)는 각각이 서로 다른 레벨을 갖는 복수의 전압들을 발생하며, 전원 라인과 접지 라인 사이에 직렬로 접속된 복수의 저항들을 포함할 수 있다. 예컨대, 상기 전압 발생부(203)는 서로 다른 레벨을 갖는 32개의 전압들을 발생할 수 있는 저항 열(resistor string)로 구현될 수 있다.
예컨대, 상기 전압 발생부(203)는 도 6에 도시된 바와 같이 1.84V부터 2.15V까지 32개의 전압들을 발생할 수 있다.
상기 선택회로(205)는 상기 전압 발생부(203)로부터 출력된 복수의 전압들을 수신하고, 선택신호들(S[4:0])에 기초하여 선택된 하나의 전압을 연산 증폭기(207)의 (+)입력단자로 출력할 수 있다. 상기 선택 신호들(S[4:0])은 연산 증폭기(207)의 오프셋을 보상하기 위하여 복수의 전압들 중에서 어느 하나의 전압을 선택하기 위한 신호들이다. 예컨대, 상기 선택회로(205)는 먹스(MUX)로 구현될 수 있다.
도 5는 본 발명의 일 실시예에 따른 오프셋 보상 범위를 나타내는 표이다.
도 2 내지 도 5를 참조하면, 소정의 측정 장치(미도시)를 이용하여 연산 증폭기(207)의 출력 전압(OUT)을 체크한 결과, 상기 연산 증폭기(207)의 오프셋 보상이 필요하지 않은 경우, 상기 측정 장치 또는 상기 측정 장치와 별도로 구현될 수 있는 컨트롤러(미도시)는 로우 레벨을 갖는 퓨징 회로 인에이블 신호(FUSE_EN)를 퓨징 회로(211)로 출력한다. 따라서, 상기 퓨징 회로(211)는 초기 상태를 유지한다.
퓨징 회로 인에이블 신호(FUSE_EN)가 로우 레벨을 갖는 경우, 복수의 트랜지스터들(301, 303, 305, 및 307) 각각은 턴-오프 된다. 따라서, 상기 퓨징 회로(211)는 디폴트로 설정된 값들(예컨대, 1111)을 갖는 트리밍 신호들(FS[3:0]=1111)을 출력한다.
상기 디폴트로 설정된 값들(예컨대, 1111)은 상기 인버터 유닛(401)을 통하여 반전되므로, 상기 인버터 유닛(401)은 반전된 값들(예컨대, 0000)을 갖는 출력신호들(FSB[3:0]=0000)을 출력한다. 이때, 레지스터(403)에 저장된 기준 신호들(REF[4:0])의 값들이 10000인 경우, 상기 가산기(405)는 상기 인버터 유닛(401)으로부터 출력된 값들(FSB[3:0]=0000)과 상기 레지스터(403)로부터 출력된 값들 (REF[4:0]=10000)을 비트-단위(bit-wise)로 가산하고, 가산 결과 값들(10000)을 갖는 상기 선택신호들(S[4:0]=10000)을 선택회로(205)로 출력한다. 상기 연산 증폭기(207)의 출력은 OUT = ( 1 + Ra/Rb ) * Vin 와 같다. Ra:Rb=4:1 일 경우, 연산 증폭기(207)의 출력은 OUT = 5 * Vin = 5 * 2 = 10V 를 출력한다.
연산 증폭기(207)의 출력전압(OUT)을 체크한 결과, +150mV의 오프셋 보상이 필요한 경우, 측정 장치 또는 상기 측정 장치와 별도로 구현될 수 있는 컨트롤러(미도시)는 하이 레벨을 갖는 퓨징 회로 인에이블 신호(FUSE_EN)를 퓨징 회로(211)로 출력한다. 따라서, 트랜지스터들(301, 303, 305, 및 307) 각각은 턴-온 된다.
도 5를 참조하면, +150mV의 오프셋을 보상하기 위한 인버터 유닛(401)의 출력 값들은 0011이다. 따라서, 트리밍 신호들(FS[3:0])의 논리 값들은 1100이다.
즉, FS[3]=1과 FS[2]=1이 되기 위하여 FD[3] 및 FD[2]는 컷팅되고, FS[1]=0과 FS[0]=0이 되기 위하여 FU[1] 및 FU[0]는 컷팅된다. 상기 컷팅은 레이저를 이용하여 수행될 수 있다. 이때, 기준 신호들(REF[4:0])의 값들이 10000인 경우, 상기 가산기(405)는 상기 인버터 유닛(401)의 출력 값들(0011)과 상기 기준 신호들(REF[4:0])의 값들(10000)을 가산하여 가산 결과 값들(10011)을 갖는 선택 신호들 (S[4:0]=10011)을 선택회로(205)로 출력한다.
따라서, 상기 선택 회로(205)는 선택 신호들(S[4:0]=10011)에 응답하여 복수의 전압들(예컨대, 1.840V 내지 2.150V) 중에서 선택된 하나의 전압(예컨대, Vin=2.030V)을 연산 증폭기(207)의 (+)입력 단자로 출력한다.
연산 증폭기(207)는 (+)입력 단자로 입력되는 선택된 전압(예컨대, Vin = 2.030V)에 응답하여 상기 연산 증폭기(207)의 오프셋을 보상한다. 따라서, 연산 증폭기(207)는 (+)입력단자로 입력되는 선택된 전압과 (-)입력단자로 입력되는 피드백되는 전압과의 차이를 증폭하므로, 상기 연산 증폭기(207)는 오프셋이 보상된 전압(OUT)을 출력할 수 있다.
본 발명의 실시 예에 따라 오프셋이 보상된 연산 증폭기(207)의 출력전압(OUT)은 Gate-IC-less AMOLED(Active-matrix OLED) 패널을 구동하기 위한 스위칭 트랜지스터의 게이트로 입력될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명의 실시 예에 따른 연산 증폭기의 오프셋을 보상하는 방법과 그 장치는 퓨즈 메탈과 트랜지스터를 이용하여 연산 증폭기를 포함하는 시스템의 칩 사이즈를 줄이면서 논리 연산을 통하여 연산 증폭기의 오프셋을 정확하고 효과적으로 보상하는 효과가 있다.

Claims (7)

  1. 복수의 퓨즈 메탈들 각각의 컷팅(cutting)/언컷팅(uncutting) 여부에 따라 트리밍 신호들을 출력하는 퓨징 회로;
    상기 트리밍 신호들과 기준 신호들에 기초하여 선택 신호들을 출력하는 로직 블락; 및
    상기 선택 신호들에 따라 복수의 전압들 중에서 어느 하나의 전압을 연산 증폭기로 출력하는 전압 선택 블락을 포함하는 연산 증폭기의 오프셋을 보상하는 장치.
  2. 제1항에 있어서, 상기 퓨징 회로는,
    각각이 제1전원 라인과 복수의 출력단자들 중에서 대응되는 출력단자 사이에 접속된 복수의 업 퓨즈 메탈들; 및
    각각이, 복수의 트랜지스터들 중에서 대응되는 트랜지스터를 통하여, 제2전원 라인과 상기 복수의 출력단자들 중에서 대응되는 출력단자 사이에 접속된 복수의 다운 퓨즈 메탈들을 포함하는 연산 증폭기의 오프셋을 보상하는 장치.
  3. 제1항에 있어서, 상기 로직 블락은 상기 트리밍 신호들 각각의 레벨과 상기 기준 신호들 각각의 레벨에 기초한 논리 연산을 통하여 상기 선택 신호들을 출력하는 연산 증폭기의 오프셋을 보상하는 장치.
  4. 제1항에 있어서, 상기 로직 블락은,
    상기 트리밍 신호들 각각을 반전시키기 위한 인버터 유닛;
    상기 기준 신호들을 저장하는 레지스터; 및
    상기 인버터 유닛으로부터 출력된 신호들과 상기 기준 신호들을 가산하여 상기 선택 신호들을 출력하기 위한 가산기를 포함하는 연산 증폭기의 오프셋을 보상하는 장치.
  5. 복수의 퓨즈 메탈들 각각의 컷팅/언컷팅 여부에 따라 트리밍 신호들을 출력하는 단계;
    상기 트리밍 신호들과 기준 신호들에 기초하여 선택 신호들을 출력하는 단계; 및
    상기 선택 신호들에 따라 복수의 전압들 중에서 어느 하나의 전압을 연산 증폭기로 출력하는 단계를 포함하는 연산증폭기의 오프셋을 보상하는 방법.
  6. 제5항에 있어서, 상기 트리밍 신호들을 출력하는 단계는,
    제1전원 라인과 복수의 출력단자들 각각의 사이에 접속된 복수의 업 퓨즈 메탈들 각각을 컷팅/언컷팅하는 (a)단계;
    제2전원 라인과 상기 복수의 출력단자들 각각의 사이에 접속된 복수의 다운 퓨즈 메탈들 각각을 컷팅/언컷팅하는 (b)단계; 및
    상기 (a)단계의 결과와 상기 (b)단계의 결과에 기초하여 상기 트리밍 신호들을 출력하는 단계를 포함하는 연산 증폭기의 오프셋을 보상하는 방법.
  7. 제5항에 있어서, 상기 선택 신호들을 출력하는 단계는,
    상기 트리밍 신호들 각각을 반전시키는 단계; 및
    상기 트리밍 신호들 각각과 상기 기준신호들 각각에 기초한 논리연산을 통하여 상기 선택 신호들을 출력하는 단계를 포함하는 연산 증폭기의 오프셋을 보상하는 방법.
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* Cited by examiner, † Cited by third party
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CN110601662A (zh) * 2019-09-18 2019-12-20 广东晟合技术有限公司 一种运算放大器偏移补偿微调电路

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KR20030014701A (ko) * 2001-04-11 2003-02-19 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 연산 증폭기의 오프셋을 보상하는 회로 장치, 표시 시스템및 방법
KR20060086311A (ko) * 2005-01-26 2006-07-31 가부시키가이샤 리코 정전압 회로 및 정전압 회로를 구비하는 반도체 장치

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