JP2010141641A - 半導体回路、半導体回路の出力バッファ波形調整方法 - Google Patents

Abstract

【課題】調整回路を変更することなく出力バッファの波形の調整幅を広くすることができる半導体回路および、調整回路を変更することなく出力バッファのインピーダンス調整幅を拡大することができる半導体回路の出力インピーダンス調整方法並びに、調整回路を変更することなく出力バッファのスルーレート調整幅を拡大することができる半導体回路のスルーレート調整方法を提供する。
【解決手段】出力バッファ２のバッファ回路の並列数を調整する出力インピーダンス調整回路３の後段にＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９とを設けて、出力インピーダンス調整回路３が調整した並列数にＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９でオフセット値を加算する。
【選択図】図１

Description

本発明は、出力バッファの出力波形を調整する半導体回路と、半導体回路の出力バッファ波形調整方法に関する。

半導体回路において高速インタフェースの出力バッファの出力波形の調整としてインピーダンス調整を自律的に行うことができる回路が組み込まれていることがある。図７のような回路が従来のもので、インピーダンス調整回路からの結果により、バッファの駆動能力を変更する（例えば特許文献１参照）。

図７の回路は、出力バッファ１００と出力インピーダンス調整回路１０１と、から構成されている。

出力バッファ１００は、Ｖｃｃ、第１ＰチャネルトランジスタＰ１１、第２ＰチャネルトランジスタＰ１２、第１ＮチャネルトランジスタＮ１１、第２ＮチャネルトランジスタＮ１２、グランドの順に直列接続されたバッファ回路が複数組設けられ、各バッファ回路の第２ＰチャネルトランジスタＰ１２と第１ＮチャネルトランジスタＮ１１の間を互いに並列接続するとともに出力端子ＯＵＴとしている。

また、出力バッファ１００の各第２ＰチャネルトランジスタＰ１２と各第１ＮチャネルトランジスタＮ１１のゲートには出力データが、第１ＰチャネルトランジスタＰ１１のゲートには後述する出力インピーダンス調整回路１０１のＰｃｈ出力バッファ制御回路１０５が出力するコントロール信号が、第２ＮチャネルトランジスタＮ１２のゲートには後述する出力インピーダンス調整回路１０１のＮｃｈ出力バッファ制御回路１０４が出力するコントロール信号が、それぞれ接続されている。

ＣＭＯＳ半導体のドライブ能力はトランジスタのチャネル幅Ｗによって決まる。Ｗのサイズが倍になるとドライブ能力も倍となる。バッファ回路１組を１とすると４組のバッファ回路ではＷのサイズは４倍となり、４倍のドライブ能力となる。

出力インピーダンス調整回路１０１は、出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２と、出力バッファ同等Ｐｃｈ−Ｔｒ構成部１０３と、Ｎｃｈ出力バッファ制御回路１０４と、Ｐｃｈ出力バッファ制御回路１０５と、比較器Ｎ１０と、比較器Ｐ１０と、を備えている。

出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２は、出力バッファ１００のうちＮチャネルトランジスタ部分の複製であって、抵抗ＲＮ１２、第１ＮチャネルトランジスタＮ１１、第２ＮチャネルトランジスタＮ１２、グランドの順に直列に接続された回路が出力バッファ１００と同数並列に接続されている。また、各第１ＮチャネルトランジスタＮ１１のゲートにはＶｃｃが入力され、第２ＮチャネルトランジスタＮ１２のゲートには後述するＮｃｈ出力バッファ制御回路１０４のコントロール信号が入力されている。出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２は、出力バッファ１００と同じ構成をとることで、外部出力に影響無く、出力バッファ１００のインピーダンス状態をフィードバックすることが出来る。

出力バッファ同等Ｐｃｈ−Ｔｒ構成部１０３は、出力バッファ１００のうちＰチャネルトランジスタ部分の複製であって、Ｖｃｃ、第１ＰチャネルトランジスタＰ１１、第２ＰチャネルトランジスタＰ１２、抵抗ＲＰ１２の順に直列に接続された回路が出力バッファ１００と同数並列に接続されている。また、第１ＰチャネルトランジスタＰ１１のゲートには後述するＰｃｈ出力バッファ制御回路１０５のコントロール信号が入力され、各第２ＰチャネルトランジスタＰ１２のゲートにはグランドが接続されている。出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２は、出力バッファ１００と同じ構成をとることで、外部出力に影響無く、出力バッファ１００のインピーダンス状態をフィードバックすることが出来る。

Ｎｃｈ出力バッファ制御回路１０４は、電圧レベルを比較する比較器Ｎ１０からの電圧差値を受け取る。電圧差に合わせてＯＮする出力バッファ１００および出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２内のＮチャネルトランジスタの並列数を調整するために各第２Ｎチャネルトランジスタそれぞれに対してコントロール信号が出力されている。つまり、コントロール信号はバッファ回路の並列数分出力される。

Ｐｃｈ出力バッファ制御回路１０５は、電圧レベルを比較する比較器Ｐ１０からの電圧差値を受け取る。電圧差に合わせてＯＮする出力バッファ１００および出力バッファ同等Ｐｃｈ−Ｔｒ構成部１０３内のＰチャネルトランジスタの並列数を調整するために各第１Ｐチャネルトランジスタそれぞれに対してコントロール信号が出力されている。つまり、コントロール信号はバッファ回路の並列数分出力される。

比較器Ｎ１０は、リファレンス電圧Ｖｒｅｆと、Ｖｄｄｑに対して抵抗ＲＮ１１を挟んだ電圧が入力され、比較した結果がＮｃｈ出力バッファ制御回路１０４に出力される。

比較器Ｐ１０は、リファレンス電圧Ｖｒｅｆと、グランドに対して抵抗ＲＰ１１を挟んだ電圧が入力され、比較した結果がＰｃｈ出力バッファ制御回路１０５に出力される。

上述した構成の出力インピーダンス調整回路１０１は、出力バッファ１００の駆動能力をチップのプロセス変動、電圧、温度などの周辺環境の変化に合わせて変更する。出力インピーダンスがマッチしていない場合、例えば図８のように、駆動能力が高すぎると波形の傾きは急になるがオーバーシュートやアンダーシュートが発生しやすくなり波形品質が悪くなる。反対に駆動能力が低すぎると波形の傾きは緩やかになり波形振幅が下がるなどに影響することになる。

出力インピーダンス調整回路１０１の動作を詳細に説明すると、Ｎｃｈ出力バッファ制御回路１０４は、電圧レベルを比較する比較器からの電圧差値を受け取り、電圧差に合わせてＯＮするバッファ回路の数を調整する。比較器Ｎへの入力はＶｄｄｑ／２がリファレンス電圧Ｖｒｅｆして入力される。比較器Ｎへのもう片側の入力はＶｄｄｑに対して抵抗ＲＮ１１を挟んだ入力となり、これは抵抗ＲＮ１２を経由し出力バッファ同等Ｎｃｈ−Ｔｒ構成部１０２に送られ、出力バッファ１００のインピーダンスが抵抗ＲＮ１１−ＲＮ１２と同等となるまで、つまり比較した電位差が無くなるまで段数調整が繰り返される。Ｐチャネル側も同様に調整される。

このような構成であれば出力バッファ１００のトランジスタに対して、プロセスによるスレッショルド電圧や飽和電流などの変動によるインピーダンスの違い、外部の温度による電圧の変動、レギュレータやＡＣ電源の電圧の変動をカバーすることが可能となる。
特許第３８８５７７３号公報

例えば図９に示すように一度に出力バッファ１００がドライブする負荷数の違いによってプリント配線基板上での配線抵抗は異なり、負荷数が増えるに従い配線長は長くなる。半導体回路の設計段階では配線長に関する制限を設けた上で許容配線長を決めているが、プリント配線基板の設計段階では規定を守ることが困難になることがある。また、配線容量も分岐配線により大幅に増え、図７に示した出力インピーダンス調整回路１０１では、実際の配線に合った出力インピーダンスを調整することが困難になることがあった。

図１０は配線長が守れているときのアイダイアグラムで、図１１は配線長が守れていないとき、また最短配線長は守れているが負荷数の増大により大幅に容量がついてしまったときのアイダイアグラムである。図１１の場合も出力インピーダンス調整回路１０１は動作しているが波形の品質が低下しドライブ能力が不足していることが分かる。

これは、出力インピーダンス調整回路１０１に接続される抵抗ＲＮ１，ＲＮ２，ＲＰ１，ＲＰ２の抵抗値は固定のため、プリント配線基板での配線状態による違いを、出力インピーダンス調整回路１０１ではカバーしきれないためである。

また、このような出力バッファの波形の品質に関する問題は、出力バッファ１００のスルーレートを調整する際にも発生し、接続される負荷数や配線長によってスルーレートが調整回路の調整幅ではカバーしきれなくなってしまうことがあった。

このように、半導体回路設計時の想定と実際のプリント配線基板の配線状態との差が大きくなると、半導体回路内の調整回路ではカバーできないという問題が発生してしまい、そのためにプリント配線基板の設計を再度行うといった対処が必要になり開発期間が長期化し開発コストが上昇してしまう。

本発明はかかる問題を解決することを目的としている。

すなわち、本発明は、調整回路を変更することなく出力バッファの波形の調整幅を拡大することができる半導体回路および、調整回路を変更することなく出力バッファの波形の調整幅を拡大することができる半導体回路の出力バッファ波形調整方法を提供することを目的としている。

請求項１に記載された発明は、ＮチャネルトランジスタとＰチャネルトランジスタとを直列に接続した回路が並列接続された出力バッファと、前記出力バッファから出力される信号波形の調整を行う波形調整手段と、を有する半導体回路において、前記波形調整手段で調整された出力波形値に対して所定のオフセット値を付加するオフセット付加手段が設けられていることを特徴とする半導体回路である。

請求項２に記載された発明は、請求項１に記載された発明において、前記波形調整手段には、前記出力バッファにおけるトランジスタの並列数を変化させることによって出力インピーダンスを調整するインピーダンス調整部が設けられ、前記オフセット調整手段には、前記オフセット値が予め設定されるオフセット設定部、および、前記オフセット設定部に設定された前記オフセット値と前記インピーダンス調整部が調整した前記出力バッファにおけるトランジスタの並列数とを加算する加算部が設けられ、そして、前記オフセット調整手段では、前記加算部の算出結果に基づいて前記出力バッファの並列数が変更されることを特徴とする。

請求項３に記載された発明は、請求項１または２のうち一項に記載された発明において、前記波形調整手段および前記オフセット付加手段が、前記出力バッファのＮチャネルトランジスタおよびＰチャネルトランジスタにそれぞれ対応して設けられていることを特徴とする。

請求項４に記載された発明は、請求項１乃至３のうち一項に記載された発明において、オフセット設定部が、レジスタで構成されていることを特徴とする。

請求項５に記載された発明は、請求項１乃至３のうち一項に記載された発明において、オフセット設定部が、外部入力端子で構成されていることを特徴とする。

請求項６に記載された発明は、請求項１乃至３のうち一項に記載された発明において、オフセット設定部が、書き換え可能な不揮発性メモリで構成されていることを特徴とする。

請求項７に記載された発明は、請求項１乃至６のうち一項に記載された発明において、前記出力バッファに接続される負荷の数が入力される負荷数入力手段と、前記出力バッファから前記負荷までの配線長が入力される配線長入力手段と、前記負荷数入力手段から入力された前記出力バッファに接続される負荷の数および前記配線長入力手段から入力された前記出力バッファから前記負荷までの配線長に基づいて前記オフセット値を算出するオフセット算出部と、が設けられていることを特徴とする。

請求項８に記載された発明は、ＮチャネルトランジスタとＰチャネルトランジスタとを直列に接続した回路が並列接続された出力バッファから出力される信号波形の調整を行う半導体回路の出力バッファ波形調整方法において、前記出力バッファに接続される負荷の数および前記出力バッファから前記負荷までの配線長に基づいてオフセット値を算出し、そのオフセット値を調整した波形値に加算することを特徴とする半導体回路の出力バッファ波形調整方法。

請求項１に記載の発明によれば、波形調整手段が調整した出力波形値に対してオフセット付加手段が所定のオフセット値を付加しているので、オフセットを変更するのみで波形調整手段の調整幅以上の調整を行うことができ、調整回路を変更することなく出力バッファの波形の調整幅に余力を持たせて広くすることができる。

請求項２に記載の発明によれば、波形調整手段に出力バッファにおけるトランジスタの並列数を変化させることで出力インピーダンスを調整するインピーダンス調整部が設けられて、インピーダンス調整部が調整した出力バッファにおけるトランジスタの並列数に対してオフセット設定部に設定されたオフセット値を加算部で加算して、その加算結果に基づいて出力バッファの並列数を変化させているので、例えばプリント配線基板上での配線長が設計値よりも増大した場合でもプリント配線基板の再設計を行わずに出力バッファの駆動能力を変更することができる。

請求項３に記載の発明によれば、波形調整手段およびオフセット付加手段が、出力バッファのＮチャネルトランジスタおよびＰチャネルトランジスタそれぞれに対応して設けられているので、ＮチャネルトランジスタとＰチャネルトランジスタそれぞれを独立して調整することができ、オフセット値も個別に設定することができる。そのためにきめ細かい調整を行うことができる。

請求項４に記載の発明によれば、オフセット設定部がレジスタで構成されているので、レジスタに予めオフセット値を設定することで、波形調整の幅を広げることができる。

請求項５に記載の発明によれば、オフセット設定部が外部入力端子で構成されているので、外部端子を“Ｈｉ” レベルまたは“Ｌｏｗ”レベルに設定した組み合わせでオフセット値を設定することができ、波形調整の幅を広げることができる。また、内部にオフセット記憶用の回路が不要となり回路規模を小さくすることができる。

請求項６に記載の発明によれば、オフセット設定部が書き換え可能な不揮発性メモリで構成されているので、ＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）などの不揮発性メモリに予めオフセット値を設定することで、波形調整の幅を広げることができる。また、不揮発性メモリとすることでオフセット設定部を外付けにしたり、他のパラメータなどが記憶されているメモリと共用することができるので、部にオフセット記憶用の回路を設けることと比較して回路規模を小さくすることができる。

請求項７に記載の発明によれば、負荷数入力手段から入力された出力バッファに接続される負荷の数および配線長入力手段から入力された出力バッファから負荷までの配線長に基づいてオフセット算出部でオフセット値を算出しているので、出力バッファに接続される負荷の数と出力バッファから負荷までの配線長を与えるのみでオフセット値を自動的に算出して設定することができる。

請求項８に記載の発明によれば、出力バッファに接続される負荷の数および配線長入力手段から入力された出力バッファから負荷までの配線長に基づいてオフセット算出部でオフセット値を算出し、そのオフセット値を調整した波形値に加算しているので、出力バッファに接続される負荷の数と出力バッファから負荷までの配線長を与えるのみでオフセット値を自動的に算出して設定することができ、例えばプリント配線基板上での配線長が設計値よりも増大した場合でもプリント配線基板の再設計を行わずに出力バッファの駆動能力を変更することができる。

［第１実施形態］
以下、本発明の一実施形態を、図１乃至図６を参照して説明する。図１は、本発明の一実施形態にかかる半導体回路１の回路図である。図２は、図１に示したＮｃｈ出力バッファオフセット設定回路８の構成を示したブロック図である。図３は、図１に示した出力インピーダンス調整装置１に対してオフセット値を演算する演算部を加えた半導体回路を示すブロック図である。図４は、出力バッファに接続される負荷の数とオフセット値との対応表である。図５は、出力バッファと負荷との間の配線長とオフセット値との対応表である。図６は、図２に示した演算回路でオフセット値が演算される手順を示したフローチャートである。

図１に示した半導体回路１は、出力バッファ２と出力インピーダンス調整回路３と、Ｎｃｈ出力バッファオフセット設定回路８と、Ｐｃｈ出力バッファオフセット設定回路９と、から構成されている。

出力バッファ２は、Ｖｃｃ、第１ＰチャネルトランジスタＰ１、第２ＰチャネルトランジスタＰ２、第１ＮチャネルトランジスタＮ１、第２ＮチャネルトランジスタＮ２、グランドの順に直列接続されたバッファ回路が複数組設けられ、各バッファ回路の第２ＰチャネルトランジスタＰ２と第１ＮチャネルトランジスタＮ１の間を互いに並列接続するとともに出力端子ＯＵＴとしている。

また、出力バッファ２の各第２ＰチャネルトランジスタＰ２と各第１ＮチャネルトランジスタＮ１のゲートには出力データが、第１ＰチャネルトランジスタＰ１のゲートには後述するＰｃｈ出力バッファオフセット設定回路９が出力するコントロール信号が、第２ＮチャネルトランジスタＮ２のゲートには後述する出力バッファオフセット設定回路８が出力するコントロール信号が、それぞれ接続されている。

本実施形態では出力バッファ２の並列数は便宜上１５組とする。勿論この数は８組でも１２組でも、２０組でもよい。出力バッファ２内のバッファ回路は本来何組かはデフォルトでＯＮとなることが一般的であるが、本実施形態においては便宜上出力インピーダンス調整回路３によって設定される７組と、Ｎｃｈ出力バッファオフセット設定回路８およびＰｃｈ出力バッファオフセット設定回路９によって設定される７組と、デフォルトの１組とに分け、デフォルトの１組は常にＯＮとしている。なお、この場合のＯＮとは、第１Ｐチャネルトランジスタと第２ＰチャネルトランジスタとがＯＮになってＶｃｃレベルが出力される（Ｈｉレベルが出力される）か、第１Ｎチャネルトランジスタと第２ＮチャネルトランジスタとがＯＮになってグランドレベルが出力される（Ｌｏｗレベルが出力される）か、のいずれかの出力が可能な状態を示している。

波形調整手段、インピーダンス調整部としての出力インピーダンス調整回路３は、出力バッファ同等Ｎｃｈ−Ｔｒ構成部４と、出力バッファ同等Ｐｃｈ−Ｔｒ構成部５と、Ｎｃｈ出力バッファ制御回路６と、Ｐｃｈ出力バッファ制御回路７と、比較器Ｎ１と、比較器Ｐ１と、を備えている。

出力バッファ同等Ｎｃｈ−Ｔｒ構成部４は、出力バッファ２のうちＮチャネルトランジスタ部分の複製であって、抵抗ＲＮ２、第１ＮチャネルトランジスタＮ１、第２ＮチャネルトランジスタＮ２、グランドの順に直列に接続された回路が出力バッファ２と同数並列に接続されている。また、各第１ＮチャネルトランジスタＮ１のゲートにはＶｃｃが入力され、第２ＮチャネルトランジスタＮ２のゲートには後述するＮｃｈ出力バッファ制御回路６のコントロール信号が入力されている。出力バッファ同等Ｎｃｈ−Ｔｒ構成部４は、出力バッファ２と同じ構成をとることで外部出力に影響なく、出力バッファ２のインピーダンス状態をフィードバックすることが出来る。

出力バッファ同等Ｐｃｈ−Ｔｒ構成部５は、出力バッファ２のうちＰチャネルトランジスタ部分の複製であって、Ｖｃｃ、第１ＰチャネルトランジスタＰ１、第２ＰチャネルトランジスタＰ２、抵抗ＲＰ２の順に直列に接続された回路が出力バッファ２と同数並列に接続されている。また、第１ＰチャネルトランジスタＰ１のゲートには後述するＰｃｈ出力バッファ制御回路７のコントロール信号が入力され、各第２ＰチャネルトランジスタＰ２のゲートにはグランドが接続されている。出力バッファ同等Ｎｃｈ−Ｔｒ構成部５は、出力バッファ２と同じ構成をとることで外部出力に影響なく、出力バッファ２のインピーダンス状態をフィードバックすることが出来る。

Ｎｃｈ出力バッファ制御回路６は、電圧レベルを比較する比較器Ｎからの電圧差値を受け取る。電圧差に合わせてＯＮする出力バッファ同等Ｎｃｈ−Ｔｒ構成部４内のＮチャネルトランジスタの並列数を調整するために各Ｎチャネルトランジスタそれぞれに対してコントロール信号が出力されている。つまり、コントロール信号はバッファ回路の並列数分出力され、例えば並列数が８だった場合は８本出力されている。また、Ｎｃｈ出力バッファ制御回路６は、前記電圧差に合わせてＯＮするＮチャネルトランジスタの並列数を後述するＮｃｈ出力バッファオフセット設定回路８に出力している。

Ｐｃｈ出力バッファ制御回路７は、電圧レベルを比較する比較器Ｐからの電圧差値を受け取る。電圧差に合わせてＯＮする出力バッファ同等Ｐｃｈ−Ｔｒ構成部５内のＰチャネルトランジスタの並列数を調整するために各Ｐチャネルトランジスタそれぞれに対してコントロール信号が出力されている。つまり、コントロール信号はバッファ回路の並列数分出力され、例えば並列数が８だった場合は８本出力されている。また、Ｐｃｈ出力バッファ制御回路７は、前記電圧差に合わせてＯＮするＰチャネルトランジスタの並列数を後述するＰｃｈ出力バッファオフセット設定回路９に出力している。

比較器Ｎは、リファレンス電圧Ｖｒｅｆと、Ｖｄｄｑに対して抵抗ＲＮ１を挟んだ電圧が入力され、比較した結果がＮｃｈ出力バッファ制御回路６に出力される。

比較器Ｐは、リファレンス電圧Ｖｒｅｆと、グランドに対して抵抗ＲＰ１を挟んだ電圧が入力され、比較した結果がＰｃｈ出力バッファ制御回路７に出力される。

オフセット付加手段としてのＮｃｈ出力バッファオフセット設定回路８は、図２（ａ）に示すようにレジスタ８ａと加算部８ｂとを備え、Ｎｃｈ出力バッファ制御回路６から入力されたトランジスタの並列数に対して予めレジスタ８ａに設定されたオフセット値を加算して算出された最終的な並列数に応じて出力バッファ２にコントロール信号を出力する。このコントロール信号は出力バッファ２の各バッファ回路の第２ＮチャネルトランジスタＮ２それぞれのゲートに対して１本ずつ出力され、それぞれのコントロール信号が並列数に応じて各第２ＮチャネルトランジスタＮ２をＯＮ／ＯＦＦする。

オフセット付加手段としてのＰｃｈ出力バッファオフセット設定回路９は、図２（ｂ）に示すようにレジスタ９ａと加算部９ｂとを備え、Ｐｃｈ出力バッファ制御回路７から入力されたトランジスタの並列数に対して予めレジスタ９ａに設定されたオフセット値を加算して算出された最終的な並列数に応じて出力バッファ２にコントロール信号を出力する。このコントロール信号は出力バッファ２の各バッファ回路の第１ＰチャネルトランジスタＰ１それぞれのゲートに対して１本ずつ出力され、それぞれのコントロール信号が並列数に応じて各第１ＰチャネルトランジスタＮ１をＯＮ／ＯＦＦする。

次に、上述した構成の半導体回路１における出力バッファのドライブ能力の選択動作について説明する。半導体回路１における出力バッファのドライブ能力の選択はキャリブレーションによって行われる。キャリブレーションは以下の手順で行われる。

まず、Ｎチャネル側から説明すると、初期状態は出力バッファ同等Ｎｃｈ−Ｔｒ構成部４内のバッファ回路は１つしか選択されていない状態とする。比較器ＮにはＶｄｄｑからの電位が抵抗ＲＮ１を経由しマイナス側の比較電圧として入力される。Ｖｄｄｑからの電位の一部はＲＮ２を経由して出力バッファ同等Ｎｃｈ−Ｔｒ構成部４の選択されているバッファ回路から電流を落とされる。一方比較器Ｎのプラス側にはＶｄｄｑ／２のリファレンス電圧Ｖｒｅｆが入力される。比較器Ｎはリファレンス電圧Ｖｒｅｆの方が電圧が大きければ、比較器Ｎからは“Ｈ”（Ｈｉレベル）が出力されるが、初期状態においては比較電圧側（マイナス側）が高いため、当然ながら“Ｌ”（Ｌｏｗレベル）となる。

Ｎｃｈ出力バッファ制御回路６にはＯＮにするバッファ回路の数をカウントできるカウンタが設けられており、このカウンタは初期値が０となっている。カウンタは３ビットで構成され、０から７の数値を表すことが出来る。カウンタの後段にはカウンタの出力値にしたがって、選択されるコントロール信号が８本ある。カウンタ出力が０の場合は８本のうちの１本が“Ｈ”となり、残りはすべて“Ｌ”となる。つまり０であれば１組のバッファ回路の第２ＮチャネルトランジスタＮ２がＯＮすることになる。カウンタ出力が４の場合は５本のコントロール信号が“Ｈ”となり、つまり５組のバッファ回路の第２ＮチャネルトランジスタＮ２がＯＮすることになる。

そして、カウンタをインクリメントさせながら、そのときに引き抜く電流により電圧の変動を、比較器Ｎによりリファレンス電圧Ｖｒｅｆと比較する。比較の結果が“Ｈ”になったときカウンタのインクリメントをストップし、キャリブレーションの終了となる。このとき、キャリブレーションの結果を比較の結果が“Ｈ”になったときの数値にするか、その直前の数値にするかはどちらでもかまわない。

次に、Ｐｃｈ側では、初期状態は出力バッファ同等Ｐｃｈ−Ｔｒ構成部５内のバッファ回路は１つしか選択されていない状態とする。比較器Ｐには抵抗ＲＰ１を経由しグランドに接続されて比較器Ｐのマイナス側の比較電圧として入力される。グランドからの電位の一部は抵抗ＲＰ２を経由して出力バッファ同等Ｐｃｈ−Ｔｒ構成部５の選択されているバッファ回路から電流を供給する。一方比較器Ｐの＋側にはＶｄｄｑ／２のリファレンス電圧Ｖｒｅｆが入力される。比較器Ｐはリファレンス電圧Ｖｒｅｆの方が電圧が大きければ、比較器Ｐからは“Ｈ”が出力されるため、初期状態においては比較電圧側（マイナス側）が低いため、当然ながら“Ｈ”となる。

Ｐｃｈ出力バッファ制御回路７にはＯＮにするバッファ回路の数をカウントできるカウンタが入っており、このカウンタは初期値が０となっている。カウンタは３ビットで構成され、０から７の数値を表すことが出来る。カウンタの後段にはカウンタの出力値にしたがって、選択されるコントロール信号が８本ある。カウンタ出力が０の場合は８本のうちの１本が“Ｌ”となり、残りはすべて“Ｈ”となる。つまり０であれば１組のバッファ回路の第１ＰチャネルトランジスタＰ１がＯＮすることになる。カウンタ出力が４の場合は５本のコントロール信号が“Ｌ”となり、つまり５組のバッファ回路の第１ＰチャネルトランジスタＰ１がＯＮすることになる。

Ｎｃｈ出力バッファ制御回路６とＰｃｈ出力バッファ制御回路７の結果でＯＮするバッファ回路のコントロール信号の本数が決まり、加えてデフォルトでＯＮする本数で全部の本数が決定する。すなわち、出力バッファ２におけるトランジスタの並列数を変化させることで、出力波形値としての出力インピーダンスを調整している。

Ｎｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９では、キャリブレーション後のカウンタの値３ビットが入力される。このとき、Ｎｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９には外部からプログラムなどで設定可能な３ビットのレジスタ８ａ、９ａが設けられている。そして、このレジスタ８ａ、９ａと、３ビットのカウンタの値が加算器により加算され、そのトータル数の値がコントロール信号の本数となる。

例えばＮｃｈ出力バッファ制御回路６から入力されたカウント値が２、Ｐｃｈ出力バッファ制御回路７から入力されたカウント値が３、レジスタ８ａの設定値が４、レジスタ９ａの設定値が５であった場合、出力バッファ２内でＯＮされる第２Ｎチャネルトランジスタ数、つまりコントロール信号数は２＋４＝６本で、さらにデフォルトの１本を加えて７本が同時にＯＮすることになる。出力バッファ２内でＯＮされる第１Ｐチャネルトランジスタ数、つまりコントロール信号数は３＋５＝８本でデフォルトの１本を加えて９本が同時にＯＮすることになる。すなわち、出力インピーダンス調整回路３が調整した出力バッファにおけるトランジスタの並列数に対してレジスタ８ａおよび９ａに設定されたオフセット値を加算し、その加算結果に基づいて出力バッファ２の並列数が変更されている。

なお、Ｎｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９のレジスタ８ａ、９ａ設定値が０の場合は、Ｎｃｈ出力バッファ制御回路６やＰｃｈ出力バッファ制御回路７からのカウント値とデフォルトによる本数の和で設定が決まり、このようにすれば従来技術と同様に出力インピーダンス調整回路３のみの調整とすることができる。

次に、Ｎｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９のレジスタ８ａ、９ａに設定するオフセット値の算出方法について説明する。

図３に示したように、半導体装置１に演算部１０を設け、演算部１０で算出した結果をＮｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９に出力してレジスタに書き込む。

オフセット算出部としての演算部１０では、半導体回路１の出力バッファ２に接続される負荷の数によって図４に示すようなテーブルが予め記憶されており、負荷数入力手段としての入力端子１０ａから入力された負荷の数に対応した値をテーブルから読み取る。このテーブルの数値は実機評価もしくはシミュレーション等で決定しておけばよい。

また、同様に出力バッファ２と負荷との間の配線長によって図５に示すようなテーブルが予め記憶されており、配線長入力手段としての入力端子１０ｂから入力された配線長に対応した値をテーブルから読み取る。このテーブルの数値は実機評価もしくはシミュレーション等で決定しておけばよい。

以上の２つのテーブルから演算部１０は負荷の数、配線長からトータルのオフセット値を算出する。算出されたトータルのオフセット値はＮｃｈ出力バッファオフセット設定回路８やＰｃｈバッファオフセット設定回路９に出力されレジスタ８ａまたは９ａに書き込まれる。すなわち、入力端子１０ａから入力された出力バッファ２に接続される負荷の数および入力端子１０ｂから入力された出力バッファ２から負荷までの配線長に基づいてオフセット値を算出している。

図６に上述したオフセット値の算出動作のフローチャートを示す。

まず、ステップＳ１において、負荷数を設定してステップＳ２に進む。次に、ステップＳ２において、負荷数によるオフセット値を決定してステップＳ３に進む。次に、ステップＳ３において、配線長を設定してステップＳ４に進む。次に、ステップＳ４において、配線長によるオフセット値をステップＳ２で決定した負荷数によるオフセット値に加算してステップＳ５に進む。次に、ステップＳ５において、オフセット値をレジスタ８ａや９ａに設定する。

なお、本実施形態では半導体回路１内部で負荷数と配線長から自動的に算出する方法を示したが、演算部１０を外部に設けてもよいし、算出自体は他のコンピュータ等で行って、その結果をプログラムなどでレジスタに設定するようにしてもよい。

本実施形態によれば、出力バッファ２のバッファ回路の並列数を調整する出力インピーダンス調整回路３の後段にＮｃｈバッファオフセット設定回路８とＰｃｈバッファオフセット設定回路９とを設けて、出力インピーダンス調整回路３が調整した並列数にＮｃｈバッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９でオフセット値を加算しているので、出力インピーダンス調整回路３や抵抗ＲＮ１，ＲＮ２，ＲＰ１，ＲＰ２を変更することなく出力バッファ２におけるトランジスタの並列数の調整幅を余力を持たすことができ、例えばプリント配線基板上での配線長が設計値よりも増大した場合でもプリント配線基板の再設計を行わずに出力バッファ２の駆動能力を変更することができる。

また、Ｎｃｈ出力バッファ制御回路６、Ｐｃｈ出力バッファ制御回路７と、Ｎｃｈ出力バッファオフセット設定回路８とＰｃｈバッファオフセット設定回路９とが、出力バッファ２のＮチャネルトランジスタおよびＰチャネルトランジスタそれぞれに対応して設けられているので、ＮチャネルトランジスタとＰチャネルトランジスタそれぞれを独立してトランジスタの並列数を変更でき、オフセット値も個別に設定することができる。そのためにきめ細かい調整を行うことができる。

また、オフセット値がレジスタ８ａ、９ａに設定されているので、レジスタ８ａ、９ａに予めオフセット値を設定することで調整の幅を広げることができる。

また、出力バッファ２に接続される負荷の数および出力バッファ２から負荷までの配線長に基づいて演算部１０でオフセット値を算出しているので、出力バッファ２に接続される負荷の数と出力バッファ２から負荷までの配線長を与えるのみでオフセット値を自動的に算出して設定することができる。

なお、本発明はスルーレートの調整においても上述した出力インピーダンスと同様にＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９に相当する回路を設けることで調整幅を余力を持たすことができ、例えばプリント配線基板上での配線長が設計値よりも増大した場合でもプリント配線基板の再設計を行わずに出力バッファ２の駆動能力を変更することができる。

また、上述した実施形態ではＮｃｈ出力バッファオフセット設定回路８とＰｃｈ出力バッファオフセット設定回路９は、レジスタ８ａおよび９ａにオフセット値を設定していたが、レジスタ８ａおよび９ａに限らず、外部端子により設定しても良い。例えばオフセット値に３ビット必要である場合は、外部端子をＮチャネル、Ｐチャネルそれぞれに３本ずつ、計６本用意し、外部端子での入力を“Ｈ”あるいは“Ｌ”に設定し、その値を利用すればよい。

また、オフセット値は書き換え可能なＥＰＲＯＭ（Erasable Programmable Read Only Memory）やＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）等の不揮発性メモリ素子を使用してもよい。

また、上述した実施形態のオフセット値は符号無しでの値であったが、符号ありとしてもよい。符号なしでは３ビットのカウンタの場合、０〜７までの数値と扱うことができるが、符号ありでは例えば最上位ビットを符号ビットとすると、−４〜３までの数値を扱うことができるようになる。そのためにオフセット値による減算を行うことも出来るようになる。

また、本発明は半導体回路のＤＤＲ−ＳＤＲＡＭ（Double Data Rate−Synchronous Dynamic Random Access Memory）などのメモリインターフェースといった高速な通信を行う必要があるインタフェースの出力バッファに適用すると好適である。

なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

本発明の第１の実施形態にかかる半導体回路の回路図である。 図１に示したＮｃｈ出力バッファオフセット設定回路の構成を示したブロック図である。 図１に示した出力インピーダンス調整装置１に対してオフセット値を演算する演算部を加えた半導体回路を示すブロック図である。 出力バッファに接続される負荷の数とオフセット値との対応表である。 出力バッファと負荷との間の配線長とオフセット値との対応表である。 図２に示した演算回路でオフセット値が演算される手順を示したフローチャートである。 従来技術にかかる半導体回路の回路図である。 出力バッファのドライブ能力による波形の変化の説明図である。 出力バッファに接続される負荷の数と配線長の違いについての説明図である。 出力バッファのドライブ能力が適当な場合のアイダイヤグラムである。 出力バッファのドライブ能力が不足している場合のアイダイヤグラムである。

符号の説明

１ 半導体回路
２ 出力バッファ
３ 出力インピーダンス調整回路（波形調整手段、インピーダンス調整部）
８ Ｎｃｈ出力バッファオフセット設定回路（オフセット付加手段）
８ａ レジスタ
８ｂ 加算部
９ Ｐｃｈ出力バッファオフセット設定回路（オフセット付加手段）
９ａ レジスタ
９ｂ 加算部
１０ 演算部（オフセット算出部）
１０ａ 入力端子（負荷数入力手段）
１０ｂ 入力端子（配線長入力手段）

Claims (8)

1. ＮチャネルトランジスタとＰチャネルトランジスタとを直列に接続した回路が並列接続された出力バッファと、前記出力バッファから出力される信号波形の調整を行う波形調整手段と、を有する半導体回路において、
   前記波形調整手段で調整された出力波形値に対して所定のオフセット値を付加するオフセット付加手段が設けられていることを特徴とする半導体回路。
2. 前記波形調整手段には、前記出力バッファにおけるトランジスタの並列数を変化させることによって出力インピーダンスを調整するインピーダンス調整部が設けられ、
   前記オフセット調整手段には、前記オフセット値が予め設定されるオフセット設定部、および、前記オフセット設定部に設定された前記オフセット値と前記インピーダンス調整部が調整した前記出力バッファにおけるトランジスタの並列数とを加算する加算部が設けられ、そして、
   前記オフセット調整手段では、前記加算部の算出結果に基づいて前記出力バッファの並列数が変更される
   ことを特徴とする請求項１に記載の半導体回路。
3. 前記波形調整手段および前記オフセット付加手段が、前記出力バッファのＮチャネルトランジスタおよびＰチャネルトランジスタにそれぞれ対応して設けられていることを特徴とする請求項１または２のうちいずれか一項に記載の半導体回路。
4. 前記オフセット設定部が、レジスタで構成されていることを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体回路。
5. 前記オフセット設定部が、外部入力端子で構成されていることを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体回路。
6. 前記オフセット設定部が、書き換え可能な不揮発性メモリで構成されていることを特徴とする請求項１乃至３のうちいずれか一項に記載の半導体回路。
7. 前記出力バッファに接続される負荷の数が入力される負荷数入力手段と、前記出力バッファから前記負荷までの配線長が入力される配線長入力手段と、前記負荷数入力手段から入力された前記出力バッファに接続される負荷の数および前記配線長入力手段から入力された前記出力バッファから前記負荷までの配線長に基づいて前記オフセット値を算出するオフセット算出部と、が設けられていることを特徴とする請求項１乃至６のうちいずれか一項に記載の半導体回路。
8. ＮチャネルトランジスタとＰチャネルトランジスタとを直列に接続した回路が並列接続された出力バッファから出力される信号波形の調整を行う半導体回路の出力バッファ波形調整方法において、
   前記出力バッファに接続される負荷の数および前記出力バッファから前記負荷までの配線長に基づいてオフセット値を算出し、そのオフセット値を調整した波形値に加算することを特徴とする半導体回路の出力バッファ波形調整方法。