JP6050804B2 - 内部電源電圧補助回路、半導体記憶装置及び半導体装置 - Google Patents

内部電源電圧補助回路、半導体記憶装置及び半導体装置 Download PDF

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Description

本発明は、例えば半導体記憶装置又は半導体装置のための内部電源電圧ＶＤＤを発生する内部電源電圧発生回路に対して補助電源電圧の電荷を供給し又は消費する内部電源電圧補助回路、それを備えた半導体記憶装置、及び半導体装置に関する。なお、本発明において、内部電源電圧補助回路は、補助電源電圧の電荷を供給する内部電源電圧補助供給回路と、補助電源電圧の電荷を消費する内部電源電圧補助消費回路とを含むことを意味し、当該内部電源電圧補助回路は、内部電源電圧補助供給回路と、内部電源電圧補助消費回路とのいずれかであってもよい。
ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果を利用する例えばフラッシュメモリなどの不揮発性記憶装置は、データの書き込み（プログラム）又は消去のために所定の高電圧（ＨＶ）を必要としている。この場合において、チャージポンプ回路の効率性の問題のために、外部電源電圧ＶＣＣを減圧させることが非常に難しい。従って、外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを発生して、記憶装置の周辺回路で用いるが、このときに、当該内部電源電圧ＶＤＤを周辺のＭＯＳトランジスタの適当な動作電圧範囲に調整する必要がある。例えばＮＡＮＤ型フラッシュメモリでは、通常２Ｖ〜２．３Ｖの内部電源電圧ＶＤＤを発生させる（例えば、特許文献１参照）。
特開２０１４−０１０８７７号公報 特開２００６−２６８６５６号公報 特開２００９−１５７７２８号公報 米国特許出願公開第２００４／１９９８０３号明細書
通常のＮＡＮＤ型フラッシュメモリの読み出しモードはＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）を用いるが、昨今では、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）を用いて読み出しを行うフラッシュメモリ製品が導入されてきており、将来、大きな市場となることが予想される。すなわち、従来のＳＤＲを用いるＮＡＮＤ型フラッシュメモリでは、従来の内部電源電圧発生回路を用いて発生された内部電源電圧ＶＤＤを用いて動作しても、読み出し特性の性能は十分であるが、ＤＤＲを用いるＮＡＮＤ型フラッシュメモリの場合では、以下のようにデータの読み出しを行うことができないことが考えられる。
例えば従来技術に係る内部電源電圧発生回路はＳＤＲ型フラッシュメモリに対して十分に動作するが、ＤＤＲ型フラッシュメモリに対して十分ではない。例えばＳＤＲ型フラッシュメモリの読み出し周期は２５ｎｓであるが、ＤＤＲ型フラッシュメモリの読み出し周期は１０ｎｓ以下である。
すなわち、ＤＤＲ動作を行った場合の負荷電流ｉＶＤＤのスイングは、高速のデータレートのためにＳＤＲ動作のときに比較して非常に大きくなる。言い換えれば、負荷電源電流ｉＶＤＤが流れたときに、内部電源電圧ＶＤＤが大きくドロップしてレベル回復が遅くなる。ここで、例えば、負荷電流ｉＶＤＤが短時間で変化した場合、内部電源電圧発生回路は内部電源電圧ＶＤＤを保持するように動作することができないことが予想される。
例えば、特許文献２では、ＤＬＬ回路のクロック周波数を検出し、クロック周波数が所定以上に高くなったときに付加的な内部電圧を印加することが開示されている。また、特許文献３では、外部電源電圧を降圧して対象回路に供給するときに、対象回路の動作開始時と動作終了時のいずれにおいても良好な電源特性を得るために、アクティブ転送のスタンドバイ時においてオーバードライブ可能な付加的な内部電源回路を備えることが開示されている。さらに、特許文献３では、クロック周波数及び動作モードに基づいて内部電源電圧を変化させることが開示されている。
動作速度を改善するための簡単な方法は内部電源電圧ＶＤＤを発生する駆動トランジスタを制御する差動増幅器の能力を大きくすれば、応答速度は増大する。しかし、この方法では、消費電力が大幅に増大し、発振するリスクがある。
本発明の目的は以上の問題点を解決し、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、消費電力が大幅に増大することなく、従来技術に比較して高速でデータの読み出しを行うことができる内部電源電圧補助回路を提供することにある。
また、本発明の別の目的は、上記内部電源電圧補助回路を備えた半導体記憶装置及び半導体装置を提供することにある。
第１の発明に係る内部電源電圧補助回路は、負荷回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して負荷回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
データ信号の変化を検出して検出信号を発生して出力するタイミング検出回路と、
上記検出信号に基づいて、上記負荷回路への電流を補助的に供給する内部電源電圧補助供給回路とを備えたことを特徴とする。
上記内部電源電圧補助回路において、上記内部電源電圧補助供給回路は、
外部電源電圧と上記内部電源ラインとの間に直列に接続された第１及び第２のＭＯＳトランジスタを含む補助電圧発生回路と、
上記内部電源ラインに所定の電流を供給するための制御電圧を発生する制御電圧発生回路を備え、
上記第１のＭＯＳトランジスタは上記検出信号により制御され、
上記第２のＭＯＳトランジスタは上記制御電圧に基づいて所定の電流を流すように制御されることを特徴とする。
また、上記内部電源電圧補助回路において、上記補助電圧発生回路はさらに、第１及び第２のＭＯＳトランジスタの間に挿入され上記電流の電荷を充電する充電キャパシタを備えたことを特徴とする。
さらに、上記内部電源電圧補助回路において、上記制御電圧発生回路は、上記内部電源電圧に基づいて流れる所定の電流に対応する電流を、上記外部電源電圧に基づいて流すときの当該電流に基づいて制御電圧を発生することを特徴とする。
上記内部電源電圧補助回路において、上記制御電圧発生回路は、
上記外部電源電圧と接地電圧の間に互いに直列に接続された第３のＭＯＳトランジスタと抵抗に電流を流して、上記第３のＭＯＳトランジスタと上記抵抗との接続点の電圧が所定の第２の基準電圧となるように上記第３のＭＯＳトランジスタのゲートに印加する制御電圧を発生して制御電圧として出力するレギュレータ型制御電圧発生回路とを備えたことを特徴とする。
ここで、上記内部電源電圧補助回路において、上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする。
また、上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする。
上記内部電源電圧補助回路において、上記制御電圧発生回路は、上記内部電源ラインの内部電源電圧が所定の第２の基準電圧になるように上記第２のＭＯＳトランジスタのゲートに印加する制御電圧を発生して出力することを特徴とする。
ここで、上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする。
また、上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする。
上記内部電源電圧補助回路において、上記内部電源電圧補助供給回路は、
外部電源電圧と上記内部電源ラインとの間に直列に接続された抵抗及びＭＯＳトランジスタを含む補助電圧発生回路を備え、
上記ＭＯＳトランジスタは上記検出信号により制御されることを特徴とする。
また、上記内部電源電圧補助回路において、上記内部電源電圧補助供給回路は、
外部電源電圧と上記内部電源ラインとの間に接続されたＭＯＳトランジスタを含む補助電圧発生回路を備え、
上記ＭＯＳトランジスタは上記検出信号により制御されることを特徴とする。
上記内部電源電圧補助回路において、上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
上記内部電源電圧補助供給回路は、上記検出信号の数の補助電圧発生回路を並列に備えたことを特徴とする。
また、上記内部電源電圧補助回路において、上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
上記内部電源電圧補助回路はさらに、
上記複数ビットの検出信号に基づいて、上記複数ビットの検出信号の所定レベルを有するビット数に対応するパルス幅を有する検出信号を発生して上記内部電源電圧補助供給回路に出力するデータ遷移カウント回路を備えたことを特徴とする。
さらに、上記内部電源電圧補助回路において、
上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
上記内部電源電圧補助供給回路は、上記検出信号の数の補助電圧発生回路を並列に備え、
上記内部電源電圧補助回路はさらに、
上記内部電源電圧を所定の第３の基準電圧と比較して比較結果信号を発生し、当該比較結果信号と上記複数ビットの検出信号とに基づいて別の複数の検出信号を発生して複数の補助電圧発生回路に出力する比較回路を備えたことを特徴とする。
ここで、上記第３の基準電圧は上記第１の基準電圧と同一であることを特徴とする。
また、上記第３の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする。
上記内部電源電圧補助回路において、
上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
上記内部電源電圧補助供給回路は、上記検出信号の数の補助電圧発生回路を並列に備え、
上記内部電源電圧補助回路はさらに、
上記内部電源電圧を所定の第３の基準電圧と比較して第１の比較結果信号を発生し、上記内部電源電圧を上記第３の基準電圧とは異なる第４の基準電圧と比較して第２の比較結果信号を発生し、上記第１及び第２の比較結果信号と上記複数ビットの検出信号とに基づいて別の複数の検出信号を発生して複数の補助電圧発生回路に出力する比較回路を備えたことを特徴とする。
また、上記内部電源電圧補助回路において、上記比較回路は、上記第１及び第２の比較結果信号と上記複数ビットの検出信号と所定のケース選択信号とに基づいて別の複数の検出信号を発生して複数の補助電圧発生回路に出力し、
上記比較回路は、上記ケース選択信号に応じて、上記内部電源電圧の立ち下がり又は立ち上がりで上記第３の基準電圧と比較するか、もしくは上記第４の基準電圧と比較するかを選択的に切り替えることを特徴とする。
ここで、上記第３の基準電圧又は上記第４の基準電圧は上記第１の基準電圧と同一であることを特徴とする。
また、上記第３の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする。
上記内部電源電圧補助回路において、上記内部電源電圧補助回路は、
所定の第１の複数ビットの検出信号を、上記検出信号のビット数よりも小さいビット数を有する復号化検出信号に復号化するデコーダと、
外部電源電圧と上記内部電源ラインとの間に直列に接続された第１及び第２のＭＯＳトランジスタをそれぞれ含む複数の補助電圧発生回路と、
上記外部電源電圧と接地電圧の間に互いに直列に接続された第３のＭＯＳトランジスタと抵抗に電流を流して、上記第３のＭＯＳトランジスタと上記抵抗との接続点の電圧が所定の第２の基準電圧となるように上記第３のＭＯＳトランジスタのゲートに印加する制御電圧を発生して対応する上記各補助電圧発生回路の第１のＭＯＳトランジスタのゲートに印加する制御電圧を発生してそれぞれ出力する複数の制御電圧発生回路とを備え、
上記各補助電圧発生回路の第２のＭＯＳトランジスタは上記復号化検出信号の対応するビットにより制御され、
上記各補助電圧発生回路の第１のＭＯＳトランジスタは上記各制御電圧発生回路からの制御電圧に基づいて所定の電流を流すように制御されることを特徴とする。
また、上記内部電源電圧補助回路において、上記補助電圧発生回路はさらに、第１及び第２のＭＯＳトランジスタの間に挿入され上記電流の電荷を充電する充電キャパシタを備えたことを特徴とする。
ここで、上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする。
また、上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする。
さらに、上記複数の制御電圧発生回路において、それぞれの上記第２の基準電圧は互いに等しい、もしくは互いに異なることを特徴とする。
またさらに、上記内部電源電圧補助回路において、上記複数の制御電圧発生回路において、それぞれの上記抵抗の抵抗値は互いに等しい、もしくは互いに異なることを特徴とする。
上記内部電源電圧補助回路において、上記ＭＯＳトランジスタは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであることを特徴とする。
上記内部電源電圧補助回路において、
上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
外部電源電圧と上記内部電源ラインとの間に直列に接続された所定チャンネルのＭＯＳトランジスタ及び第１のＮチャンネルＭＯＳトランジスタを含む補助電圧発生回路を備え、
上記外部電源電圧に基づいて、互いに直列に接続された第２のＮチャンネルＭＯＳトランジスタ及び抵抗に電流を流して上記第２のＮチャンネルＭＯＳトランジスタの出力電圧を制御電圧として出力する制御電圧発生回路とを備える内部電源電圧補助供給回路において、
上記所定チャンネルＭＯＳトランジスタは上記検出信号により制御され、
上記第１のＮチャンネルＭＯＳトランジスタは上記制御電圧に基づいて所定の電流を流すように制御されることを特徴とする。
また、上記内部電源電圧補助回路において、上記所定チャンネルのＭＯＳトランジスタは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであることを特徴とする。
ここで、上記内部電源電圧は上記外部電源電圧と同一であることを特徴とする。
また、上記内部電源電圧は上記外部電源電圧よりも低い、もしくは高いことを特徴とする。
第２の発明に係る内部電源電圧補助回路は、負荷回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して負荷回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
データ信号により上記負荷回路への電流が減少することを検出して検出信号を出力するタイミング検出回路と、
上記検出信号に基づいて、上記負荷回路の電流消費が減少する分を補助的に消費する内部電源電圧補助消費回路とを備えたことを特徴とする。
上記内部電源電圧補助回路において、上記内部電源電圧補助消費回路は、
上記内部電源ラインと接地との間に直列に接続された第１及び第２のＮチャンネルＭＯＳトランジスタを含む補助電圧消費回路と、
上記内部電源ラインから所定の電流を消費するための制御電圧を発生する制御電圧発生回路とを備え、
上記第１のＮチャンネルＭＯＳトランジスタは上記検出信号により制御され、
上記第２のＮチャンネルＭＯＳトランジスタは上記制御電圧に基づいて所定の電流を流すように制御されることを特徴とする。
また、上記内部電源電圧補助回路において、上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
上記内部電源電圧補助消費回路は、上記検出信号の数の補助電圧消費回路を並列に備えたことを特徴とする。
さらに、上記内部電源電圧補助回路において、上記タイミング検出回路は、上記検出信号のビット数よりも小さい所定のビット数を有する復号化検出信号に復号化するデコーダを備え、
上記内部電源電圧補助消費回路は、上記復号化検出信号の数の補助電圧消費回路を並列に備えたことを特徴とする。
第３の発明に係る半導体記憶装置は、上記内部電源電圧補助回路を備えたことを特徴とする。
上記半導体記憶装置において、上記半導体記憶装置は、データの書き込み信号又はデータの読み出し信号に基づいて、クロックの速度よりも早い速度でそれぞれデータの書き込み又はデータの読み出しを行い、
上記タイミング検出回路は、上記データの書き込み信号及び上記データの読み出し信号に基づいて上記内部電源電圧補助回路を動作させることを特徴とする。
また、上記半導体記憶装置において、上記クロックの速度よりも早い速度は、クロックの倍速であるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）であることを特徴とする。
第４の発明に係る半導体装置は、上記内部電源電圧発生回路を備えたことを特徴とする。
本発明に係る内部電源電圧補助回路によれば、内部電源ラインへの電流を補助的に供給することにより、もしくは内部電源ラインから電流を補助的に消費して当該電流を平均化することにより、内部電源電圧ＶＤＤを安定化させることができる。従って、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、消費電力が大幅に増大することなく、従来技術に比較して高速でデータの読み出しを行うことができる。
本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。 図１の内部電源電圧発生回路１１の構成を示す回路図である。 図１の不揮発性記憶装置のうち特徴部分のブロック図であって、入出力バッファ３１のデータ出力に係る回路部の構成を示すブロック図である。 図３の回路の動作を示す各信号のタイミングチャートである。 図３の内部電源電圧補助供給回路１４、レベルシフタ１７、データ出力パイプライン回路５５、出力処理回路５５Ａ、及びタイミング検出回路１３の構成を示す回路図である。 図５の回路の動作を示す各信号のタイミングチャートである。 本発明の実施形態２に係る内部電源電圧補助供給回路１４Ａの構成を示す回路図である。 本発明の実施形態２の変形例に係る内部電源電圧補助供給回路１４Ａａの構成を示す回路図である。 本発明の実施形態３に係る内部電源電圧補助供給回路１４Ｂの構成を示す回路図である。 本発明の実施形態３の変形例に係る内部電源電圧補助供給回路１４Ｂａの構成を示す回路図である。 本発明の実施形態４に係る内部電源電圧補助供給回路１４Ｃの構成を示す回路図である。 本発明の実施形態５に係る内部電源電圧補助供給回路１４Ｄの構成を示す回路図である。 本発明の実施形態６に係る内部電源電圧補助供給回路１４Ｅの構成を示す回路図である。 本発明の実施形態７に係る内部電源電圧補助供給回路１４Ｆの構成を示す回路図である。 本発明の実施形態８に係る内部電源電圧補助供給回路１４Ｇの構成を示す回路図である。 本発明の実施形態９に係る内部電源電圧補助供給回路１４Ｈ及びデコーダ９８の構成を示す回路図である。 本発明の実施形態１０に係る内部電源電圧補助供給回路１４ａとその周辺回路の構成を示す回路図である。 図１５の回路の動作を示すイネーブル信号ＥＮＢＰのタイミングチャートである。 本発明の実施形態１１に係る内部電源電圧補助供給回路１４とその周辺回路の構成を示す回路図である。 図１７の回路においてケース１の動作を示すタイミングチャートである。 図１７の回路においてケース２の動作を示すタイミングチャートである。 本発明の実施形態１２に係る内部電源電圧補助供給回路１４とその周辺回路の構成を示す回路図である。 図１９のロジック回路７３の構成を示す回路図である。 図１９の回路においてケース１１の全体動作を示すタイミングチャートである。 図１９の回路においてケース１２の全体動作を示すタイミングチャートである。 図１９の回路においてケース１１の詳細動作を示すタイミングチャートである。 図１９の回路においてケース１２の詳細動作を示すタイミングチャートである。 本発明の実施形態１３に係る内部電源電圧補助消費回路１４Ｉ、データ出力パイプライン回路５５、出力処理回路５５Ａ、及びタイミング検出回路１３Ａの構成を示す回路図である。 図２３の回路の動作を示す各信号のタイミングチャートである。 本発明の実施形態１３に係るＤＤＲ型フラッシュメモリのために、内部電源電圧補助供給回路１４〜１４Ｈ，１４ａ，１４Ａａ，１４Ｂａ又は内部電源電圧補助消費回路１４Ｉにおいて適用する制御動作のタイミングチャートである。
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施形態１．
図１は本発明の実施形態１に係る不揮発性記憶装置の構成を示すブロック図である。実施形態１に係る不揮発性記憶装置は例えばフラッシュメモリであって、例えばＤＤＲ動作を行っても高速で動作することができる内部電源電圧ＶＤＤを発生するため、内部電源電圧発生回路１１の他に、タイミング検出回路１３及び内部電源電圧補助供給回路１４をさらに備えたことを特徴としている。
図１において、不揮発性記憶装置は、
（１）データを記憶する例えばフラッシュメモリアレイであるメモリセルアレイ２０と、
（２）入出力バッファ３１からのデータをメモリセルアレイ２０に対してページ単位で書き込み、もしくはメモリセルアレイからのデータをページ単位で読み出して入出力バッファ３１に出力するときに用いるページバッファ２１と、
（３）指定アドレスに応答してメモリセルアレイ２０のブロック及びワード線を指定するためのロウデコーダ２２と、
（４）コントロールロジック３５からの信号に基づいて当該不揮発性記憶装置のステータスを一時的に記憶して入出力バッファ３１に出力し、レディ／ビジー信号（Ｒ／Ｂ信号）を発生してＲ／Ｂ信号端子４２に出力するステータスレジスタ２３と、
（５）入出力端子４１を介して入出力されるデータを一時的に記憶する入出力バッファ３１と、
（６）入出力バッファ３１からのコマンドを復号化して符号化されたコマンドデータをコントロールロジック３５に出力するコマンドデコーダ３２と、
（７）入出力バッファ３１からの指定アドレスを一時的に記憶するアドレスバッファ３３と、
（８）外部電源電圧ＶＣＣに基づいて、電源オン時に当該半導体チップの動作をリセットするためのリセット信号を出力するパワーオンリセット回路３６と、
（９）外部電源電圧端子４４を介して印加される外部電源電圧ＶＣＣに基づいて所定の内部電源電圧用基準電圧ＶＤＤＲＥＦと所定の基準電圧ＶＲＥＦを発生する基準電圧発生回路１０と、
（１０）上記基準電圧ＶＤＤＲＥＦに基づいて内部電源電圧ＶＤＤを発生して各回路を供給する内部電源電圧発生回路１１と、
（１１）上記基準電圧ＶＲＥＦに基づいてデータの書き込み（プログラム）及び消去に必要な高電圧（ＨＶ）及び中間電圧（ＭＶ）を発生して出力する高電圧及び中間電圧発生及び制御回路１２と、
（１２）コマンドデコーダ３２からのコマンドデータ、制御信号端子４３を介して入力される制御信号、もしくはパワーオンリセット回路３６からのリセット信号に基づいて、当該不揮発性記憶装置内の各回路（基準電圧発生回路１０、内部電源電圧発生回路１１、及び高電圧及び中間電圧発生及び制御回路１２、タイミング検出回路１３、内部電源電圧補助供給回路１４、ページバッファ２１、ステータスレジスタ２３を含む）に対して所定の制御を行うコントロールロジック３５と、
（１３）入出力バッファ３１内のデータ信号に基づいて所定のタイミングを検出してそれに基づいて動作指示信号ＡＣＴを発生して出力するタイミング検出回路１３と、
（１４）動作指示信号ＡＣＴに基づいて所定の補助電源電圧を発生して内部電源電圧ＶＤＤのラインに供給する内部電源電圧補助供給回路１４と、
を備えて構成される。
図２は図１の内部電源電圧発生回路１１の構成を示す回路図である。図２の内部電源電圧発生回路１１は、差動増幅器５１、駆動トランジスタであるＰチャンネルＭＯＳトランジスタＰ１及び位相補償回路５２からなる内部電源電圧調整回路４０を備えたことを特徴としている。
図２の内部電源電圧調整回路４０において、基準電圧ＶＤＤＲＥＦは差動増幅器５１の反転入力端子に入力され、外部電源電圧ＶＣＣに接続されたＰチャンネルＭＯＳトランジスタＰ１から出力される内部電源電圧ＶＤＤが差動増幅器５１の非反転入力端子に入力され、差動増幅器５１の出力端子からの制御電圧（比較結果電圧）が接続点５４を介して、ＰチャンネルＭＯＳトランジスタＰ１のゲートに印加される。なお、接続点５４には、抵抗Ｒｐ及びキャパシタＣｐの直列回路を備える位相補償回路５２が接続され、その電圧をＤＲＶＰとする。以上のように構成された内部電源電圧調整回路４０は、基準電圧ＶＤＤＲＥＦに基づいて、外部電源電圧ＶＣＣから所定の内部電源電圧ＶＤＤを発生して保持して内部電源電圧ＶＤＤの内部電源ライン１２０を介して不揮発性記憶装置内の各回路（負荷回路）５３に電源電流ｉＶＤＤで供給する。
図３は図１の不揮発性記憶装置のうち特徴部分のブロック図であって、入出力バッファ３１のデータ出力に係る回路部の構成を示すブロック図である。図３において、入出力バッファ３１は、データ出力パイプライン回路５５と、レベルシフタ（ＬＳ）５６と、所定の外部電源電圧ＶＣＣＱで動作するバッファアンプ５７とを備えて構成される。データ出力パイプライン回路５５には、処理すべきデータ信号とクロックと各種制御信号とが入力され、データ信号はレベルシフタ５６により所定の外部信号レベルに変換された後、バッファアンプ５７を介して入出力端子４１に出力する。
タイミング検出回路１３は、入出力バッファ３１内のデータ信号に基づいて所定のタイミングを検出して、それに基づいて動作指示信号ＡＣＴを発生して出力する。内部電源電圧補助供給回路１４は上記動作指示信号ＡＣＴ（図５のイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞に対応する）に基づいて所定の補助電源電圧を発生して供給電流を増大して、内部電源電圧発生回路１１の内部電源電圧ＶＤＤの内部電源ライン１２０に供給する。ここで、内部電源電圧ＶＤＤは当該不揮発性記憶装置の各回路（負荷回路）５３に供給される。
図４は図３の回路の動作を示す各信号のタイミングチャートである。入出力バッファ３１において出力されるデータ信号において大きな変化が発生すると、入出力バッファ３１の最終段である通常大きなサイズを有するバッファアンプ５７を駆動するためのレベルシフタ５６及び論理ゲート９２（図５参照）は比較的大きな電源電流ｉＶＤＤを必要とする。そこで、本実施形態では、データ信号が論理ゲート９２に到達する前にデータ信号の変化を検出してその検出信号を動作指示信号ＡＣＴとして内部電源電圧補助供給回路１４に出力する。すなわち、図４に示すように、データ信号の立ち上がり又は立ち下がりに同期して動作指示信号ＡＣＴを発生して内部電源電圧補助供給回路１４の動作をオンにして内部電源電圧ＶＤＤの電流ｉＶＤＤが流れるときに補助電圧の電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤを補充する。
図５は図３の内部電源電圧補助供給回路１４、レベルシフタ１７、データ出力パイプライン回路５５、出力処理回路５５Ａ、及びタイミング検出回路１３の構成を示す回路図である。
図５において、図１の入出力バッファ３１は、データ出力パイプライン回路５５と、出力処理回路５５Ａとを含み構成される。データ出力パイプライン回路５５は、それぞれ８ビットのデータ処理のために並列に設けられた２組の８個の遅延型フリップフロップＦＦ１〜ＦＦ８およびＦＦ９〜ＦＦ１５が各ビットに対応して縦続接続されなるシフトレジスタ９１と、複数段のゲートから構成され所定のロジックを有する論理ゲート９２とを備えて構成される。出力処理回路５５Ａは、レベルシフタ５６と、バッファアンプ５７とを備えて構成される。データ信号Ｄ＜７：０＞はクロックＣＬＫに同期して遅延型フリップフロップＦＦ１〜ＦＦ８により一時的に格納された後、データ信号Ｄ１＜７：０＞として、遅延型フリップフロップＦＦ９〜ＦＦ１６、論理ゲート９２及び排他的論理和ゲート９３の第１の入力端子に入力され、さらに、論理ゲート９２からのデータ信号は出力処理回路５５Ａを介して入出力端子４１に出力される。遅延型フリップフロップＦＦ９〜ＦＦ１６に入力されたデータ信号Ｄ１＜７：０＞は一時的に格納された後、データ信号Ｄ２＜７：０＞として排他的論理和ゲート９３の第２の入力端子に入力される。なお、データ信号Ｄ２＜７：０＞はデータ信号Ｄ＜７：０＞に対してクロックＣＬＫに同期してシフトレジスタ９１により順次シフトされてえられる。
タイミング検出回路１３は、排他的論理和ゲート９３と、ナンドゲート９４と、タイミング信号発生回路１１０とを備えて構成される。排他的論理和ゲート９３は演算結果のＤＡＴＡＳ＜７：０＞をナンドゲート９４の第１の入力端子に出力する。一方、タイミング信号発生回路１１０はクロックＣＬＫに同期してイネーブル信号ＥＮを発生してナンドゲート９４の第２の入力端子に出力する。ナンドゲート９４は演算結果のイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞を発生してレベルシフタ１７を介して、イネーブル信号ＥＮＢ＜７：０＞として補助電圧発生回路１５に出力する。なお、以下の回路は、イネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞及びイネーブル信号ＥＮＢ＜７：０＞のビット毎にそれぞれ合計８個の同一の回路を有する。
（１）データ出力パイプライン回路５５、出力処理回路５５Ａ及びタイミング検出回路１３、
（２）レベルシフタ１７、及び
（３）補助電圧発生回路１５。
なお、後述する実施形態９及び１０を除いた各実施形態においても、補助電圧発生回路１５、１５Ａａ、１５Ａ〜１５Ｆ及び補助電圧消費回路１５Ｇはイネーブル信号ＥＮＢ＜７：０＞のビット毎にそれぞれ合計８個の同一の回路を有する。これは、もちろん入出力端子４１が８ビット幅の例を示しているからで、本発明は１６ビット幅であろうと６４ビット幅であろうと適用できるのは言うまでもない。
内部電源電圧補助供給回路１４は、補助電圧発生回路１５と、制御電圧発生回路１６とを備えて構成される。補助電圧発生回路１５は、ＰチャンネルＭＯＳトランジスタＰ１１と、ＰチャンネルＭＯＳトランジスタＰ１２とが直列に接続されて構成される。外部電源電圧ＶＣＣはＰチャンネルＭＯＳトランジスタＰ１１のソースに接続され、ＰチャンネルＭＯＳトランジスタＰ１２のドレインは補助電圧出力端子となる。レベルシフタ１７からのイネーブル信号ＥＮＢ＜７：０＞はＰチャンネルＭＯＳトランジスタＰ１１の各ゲートに印加される。
制御電圧発生回路１６は、ＰチャンネルＭＯＳトランジスタＰ１３と、３個のＮチャンネルＭＯＳトランジスタＮ１〜Ｎ３と、抵抗Ｒ０とを備えて構成される。ＮチャンネルＭＯＳトランジスタＮ１のゲートには内部電源電圧ＶＤＤが印加されて、当該ＮチャンネルＭＯＳトランジスタＮ１は常時オンのままである。内部電源電圧ＶＤＤは抵抗Ｒ０に接続されて抵抗Ｒ０に所定の電流Ｉ０が流れ、当該電流Ｉ０はＮチャンネルＭＯＳトランジスタＮ２に流れ、そして、ＮチャンネルＭＯＳトランジスタＮ２，Ｎ３は互いにカレントミラー回路を構成しているので、対応する電流Ｉ０が、外部電源電圧ＶＣＣに接続されたＰチャンネルＭＯＳトランジスタＰ１３及びＮチャンネルＭＯＳトランジスタＮ３にも流れる。このときのＮチャンネルＭＯＳトランジスタＮ３のドレイン電圧は制御電圧ＶＣとしてＰチャンネルＭＯＳトランジスタＰ１２の各ゲートに印加され、ＰチャンネルＭＯＳトランジスタＰ１３とカレントミラー回路を構成する。
なお、内部電源電圧補助供給回路１４のイネーブル信号ＥＮＢ＜７：０＞は少なくともデータ信号Ｄ１＜７：０＞に３個のロジックゲートの遅延が入るのに対して、データ信号Ｄ１＜７：０＞はすぐ論理ゲート回路９２に入るので、論理ゲート回路９２の最初の数段の動作には間に合わないが、大電流に主に寄与するのは後段側なので、この遅延は問題ない。
以上のように構成された内部電源電圧補助供給回路１４では、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＶＣにより制御されたＰチャンネルＭＯＳトランジスタＰ１２と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、補助電圧発生回路１５から電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
図６は図５の回路の動作を示す各信号のタイミングチャートである。図６に示すように、データ信号の立ち上がり又は立ち下がりに同期してＥＮＢ＿ＰＲＥ＜７：０＞を発生して内部電源電圧補助供給回路１４の動作をオンにして内部電源電圧ＶＤＤの電流ｉＶＤＤが流れるときに内部電源ライン１２０に補助電圧発生回路１５から電荷を供給して電源電流ｉＶＤＤによって消費される電荷を補充することができる。
従って、本実施形態によれば、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、消費電力が大幅に増大することなく、従来技術に比較して高速でデータの読み出しを行うことができる。
実施形態２．
図７Ａは本発明の実施形態２に係る内部電源電圧補助供給回路１４Ａの構成を示す回路図である。実施形態２に係る内部電源電圧補助供給回路１４Ａは、実施形態１に係る内部電源電圧補助供給回路１４に比較して以下の点が異なる。
（１）補助電圧発生回路１５に代えて、補助電圧発生回路１５Ａを備える。
（２）補助電圧発生回路１５Ａは、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、ＰチャンネルＭＯＳトランジスタＰ１２と、充電キャパシタＣｃと、ＰチャンネルＭＯＳトランジスタＰ１１とを備えて構成される。
図７Ａにおいて、補助電圧発生回路１５Ａにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＶＣにより制御されたＰチャンネルＭＯＳトランジスタＰ１２と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、補助電圧発生回路１５Ａから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。この動作は実施形態１と変わりはないが、本実施形態ではＰチャンネルＭＯＳトランジスタがオフ状態のときに充電キャパシタＣｃには電荷が充電されているので、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされたときに実施形態１よりもより急速に内部電源ライン１２０に電荷を供給することができる。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態２に係る内部電源電圧補助供給回路１４Ａは、充電キャパシタＣｃの充電を除いて、実施形態１に係る内部電源電圧補助供給回路１４と同様の作用効果を有する。
実施形態２の変形例
図７Ｂは本発明の実施形態２の変形例に係る内部電源電圧補助供給回路１４Ａａの構成を示す回路図である。実施形態２の変形例に係る内部電源電圧補助供給回路１４Ａａは、実施形態２に係る内部電源電圧補助供給回路１４Ａに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ａに代えて、補助電圧発生回路１５Ａａを備える。すなわち、ＰＭＯＳトランジスタＰ１１，Ｐ１２に代えてＮＭＯＳトランジスタＮ１１．Ｎ１２で構成したことを特徴とし、補助電圧発生回路１５Ａａは、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、ＮチャンネルＭＯＳトランジスタＮ１２と、充電キャパシタＣｃと、ＮチャンネルＭＯＳトランジスタＮ１１とを備えて構成される。
（２）制御電圧発生回路１６に代えて制御電圧発生回路１６ａを備える。ここで特に、ＰＭＯＳトランジスタＰ１３を、ＮＭＯＳトランジスタＮ３１，Ｎ３２で構成したことを特徴とし、制御電圧発生回路１６ａは、２個のＰチャンネルＭＯＳトランジスタＰ３１，Ｐ３２と、２個のＮチャンネルＭＯＳトランジスタＮ３１，Ｎ３２と、抵抗Ｒｇａ，Ｒｇとを備えて構成される。
（３）レベルシフタ１７からのイネーブル信号ＥＮＢ＜７：０＞に代えて、その反転信号であるイネーブル信号ＥＮＰ＜７：０＞を用いる。
図７Ｂにおいて、補助電圧発生回路１５Ａａにおいて、イネーブル信号ＥＮＰ＜７：０＞によりＮチャンネルＭＯＳトランジスタＮ１１がオンされて、制御電圧ＶＣにより制御されたＮチャンネルＭＯＳトランジスタＮ１２と、それに直列に接続されたＮチャンネルＭＯＳトランジスタＮ１１に電流が流れる。
従って、実施形態２の変形例に係る内部電源電圧補助供給回路１４Ａａは、回路構成を除いて、実施形態２に係る内部電源電圧補助供給回路１４Ａと同様の作用効果を有する。すなわち、以下の各実施形態において、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いて構成することもできる。
実施形態３．
図８Ａは本発明の実施形態３に係る内部電源電圧補助供給回路１４Ｂの構成を示す回路図である。実施形態３に係る内部電源電圧補助供給回路１４Ｂは、実施形態２に係る内部電源電圧補助供給回路１４Ａに比較して以下の点が異なる。
（１）制御電圧発生回路１６に代えて、制御電圧発生回路１６Ａを備える。
（２）制御電圧発生回路１６Ａは、差動増幅器１８、ＰチャンネルＭＯＳトランジスタＰ１４、抵抗Ｒｐ１及びキャパシタＣｐ１を備えた位相補償回路１９、及び抵抗Ｒｇを用いて、抵抗Ｒｇの接続を除き図２の内部電源電圧発生回路１１と同様に、レギュレータタイプの回路として構成される。
図８Ａにおいて、制御電圧発生回路１６Ａは、抵抗Ｒｇの両端電圧が基準電圧ＶＤＤＲＥＦに対応するように制御電圧ＤＲＶＰを発生してＰチャンネルＭＯＳトランジスタＰ１２の各ゲートに印加することでＰチャンネルＭＯＳトランジスタＰ１２に流れる電流を制御する。ここで、ＰチャンネルＭＯＳトランジスタＰ１２、Ｐ１４はカレントミラー回路を構成しており、互いに対応する電流を流す。なお、制御電圧発生回路１６Ａにおいて、外部電源電圧ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１４と抵抗Ｒｇとで分圧される電圧が、所定の基準電圧ＶＤＤＲＥＦに一致するように帰還制御される。ここで、差動増幅器１８に印加される基準電圧ＶＤＤＲＥＦは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
以上のように構成された内部電源電圧補助供給回路１４Ｂにおいて、補助電圧発生回路１５Ａでは、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＤＲＶＰにより制御されたＰチャンネルＭＯＳトランジスタＰ１２と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、加えて充電キャパシタＣｃに充電された電荷とともに、補助電圧発生回路１５Ａから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態３に係る内部電源電圧補助供給回路１４Ｂは、制御電圧ＤＲＶＰの発生を除いて、実施形態２に係る内部電源電圧補助供給回路１４Ａと同様の作用効果を有する。
実施形態３の変形例．
図８Ｂは本発明の実施形態３の変形例に係る内部電源電圧補助供給回路１４Ｂａの構成を示す回路図である。実施形態３の変形例に係る内部電源電圧補助供給回路１４Ｂａは、実施形態３に係る内部電源電圧補助供給回路１４Ｂに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ａに代えて、図７Ｂの補助電圧発生回路１５Ａａを備える。
（２）制御電圧発生回路１６Ａに代えて、制御電圧発生回路１６Ａｂを備える。ここで、制御電圧発生回路１６Ａｂは、制御電圧発生回路１６Ａに比較して、
（ｉ）ＰＭＯＳトランジスタＰ１４に代えて、ＮＭＯＳトランジスタＮ１３を備え、
（ｉｉ）差動増幅器１８への２つの入力信号を非反転入力端子と反転入力端子とで入れ換えたことを特徴としている。
（３）レベルシフタ１７からのイネーブル信号ＥＮＢ＜７：０＞に代えて、その反転信号であるイネーブル信号ＥＮＰ＜７：０＞を用いる。
図８Ｂにおいて、制御電圧発生回路１６Ａａは、抵抗Ｒｇの両端電圧が基準電圧ＶＤＤＲＥＦに対応するように制御電圧ＤＲＶＰを発生してＮチャンネルＭＯＳトランジスタＮ１３，Ｎ１２の各ゲートに印加することでＮチャンネルＭＯＳトランジスタＮ１２に流れる電流を制御する。なお、制御電圧発生回路１６Ａｂにおいて、外部電源電圧ＶＣＣからＮチャンネルＭＯＳトランジスタＮ１３と抵抗Ｒｇとで分圧される電圧が、所定の基準電圧ＶＤＤＲＥＦに一致するように帰還制御される。ここで、差動増幅器１８に印加される基準電圧ＶＤＤＲＥＦは一般的には、例えば実施形態１の基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、実施形態１の基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、実施形態１の基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
以上のように構成された内部電源電圧補助供給回路１４Ｂａにおいて、補助電圧発生回路１５Ａａでは、イネーブル信号ＥＮＰ＜７：０＞によりＮチャンネルＭＯＳトランジスタＮ１１がオンされて、制御電圧ＤＲＶＰにより制御されたＮチャンネルＭＯＳトランジスタＮ１２と、それに直列に接続されたＮチャンネルＭＯＳトランジスタＮ１１に電流が流れ、加えて充電キャパシタＣｃに充電された電荷を、補助電圧発生回路１５Ａａから内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＮチャンネルＭＯＳトランジスタＮ１１のソース電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態３の変形例に係る内部電源電圧補助供給回路１４Ｂａは、回路構成を除いて、実施形態３に係る内部電源電圧補助供給回路１４Ｂと同様の作用効果を有する。すなわち、以下の各実施形態において、ＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを用いて構成することもできる。
実施形態４．
図９は本発明の実施形態４に係る内部電源電圧補助供給回路１４Ｃの構成を示す回路図である。実施形態４に係る内部電源電圧補助供給回路１４Ｃは、実施形態１に係る内部電源電圧補助供給回路１４に比較して以下の点が異なる。
（１）補助電圧発生回路１５に代えて、補助電圧発生回路１５Ｂを備える。
（２）制御電圧発生回路１６に代えて、制御電圧発生回路１６Ｂを備える。
図９において、補助電圧発生回路１５Ｂは、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、ＰチャンネルＭＯＳトランジスタＰ１１と、ＮチャンネルＭＯＳトランジスタＮ１１とを備えて構成される。制御電圧発生回路１６Ｂは、外部電源電圧ＶＣＣと内部電源電圧ＶＤＤとの間に、ＮチャンネルＭＯＳトランジスタＮ４及び抵抗Ｒｇを備えて、ソースフォロワー回路として構成される。ＮチャンネルＭＯＳトランジスタＮ４とＮ１１とはカレントミラー回路を構成しており、ＮチャンネルＭＯＳトランジスタＮ４のドレイン電圧が制御電圧ＶＣとなり、制御電圧発生回路１６Ｂにおいて外部電源電圧ＶＣＣから抵抗Ｒｃ及びＮチャンネルＭＯＳトランジスタＮ４に流れる電流に対応する電流がＮチャンネルＭＯＳトランジスタＮ１１に流れる。
補助電圧発生回路１５Ｂにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＶＣにより制御されたＮチャンネルＭＯＳトランジスタＮ１１と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、当該電流により補助電圧発生回路１５Ｂから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＮチャンネルＭＯＳトランジスタＮ１１のソース電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態４に係る内部電源電圧補助供給回路１４Ｃは、実施形態１に係る内部電源電圧補助供給回路１４と同様の作用効果を有する。
実施形態５．
図１０は本発明の実施形態５に係る内部電源電圧補助供給回路１４Ｄの構成を示す回路図である。実施形態５に係る内部電源電圧補助供給回路１４Ｄは、実施形態１に係る内部電源電圧補助供給回路１４に比較して以下の点が異なる。
（１）補助電圧発生回路１５に代えて、補助電圧発生回路１５Ｃを備える。
（２）制御電圧発生回路１６を設けない。
図１０において、補助電圧発生回路１５Ｃは、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、抵抗Ｒｃと、ＰチャンネルＭＯＳトランジスタＰ１１とを備えて構成される。補助電圧発生回路１５Ｃにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされたとき、外部電源電圧ＶＣＣから抵抗Ｒｃ及びＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、当該電流により補助電圧発生回路１５Ｃから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態５に係る内部電源電圧補助供給回路１４Ｄは、実施形態１に係る内部電源電圧補助供給回路１４と同様の作用効果を有する。
なお、補助電圧発生回路１５Ｃにおいて、イネーブル信号ＥＮＢ＜７：０＞の反転信号をイネーブル信号として、ＰチャンネルＭＯＳトランジスタＰ１１をＮチャンネルＭＯＳトランジスタに変更した回路も同様に動作し、実施形態５の変形例である。
実施形態６．
図１１は本発明の実施形態６に係る内部電源電圧補助供給回路１４Ｅの構成を示す回路図である。実施形態６に係る内部電源電圧補助供給回路１４Ｅは、実施形態５に係る内部電源電圧補助供給回路１４Ｄに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ｃに代えて、補助電圧発生回路１５Ｄを備える。
図１１において、補助電圧発生回路１５Ｄは、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、ＰチャンネルＭＯＳトランジスタＰ１１のみを備えて構成される。補助電圧発生回路１５Ｄにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされたとき、外部電源電圧ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、当該電流により補助電圧発生回路１５Ｄから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態６に係る内部電源電圧補助供給回路１４Ｅは、実施形態５に係る内部電源電圧補助供給回路１４Ｄと同様の作用効果を有する。
なお、補助電圧発生回路１５Ｄにおいて、イネーブル信号ＥＮＢ＜７：０＞の反転信号をイネーブル信号として、ＰチャンネルＭＯＳトランジスタＰ１１をＮチャンネルＭＯＳトランジスタに変更した回路も同様に動作し、実施形態６の変形例である。
実施形態７．
図１２は本発明の実施形態７に係る内部電源電圧補助供給回路１４Ｆの構成を示す回路図である。実施形態７に係る内部電源電圧補助供給回路１４Ｆは、実施形態５に係る内部電源電圧補助供給回路１４Ｄに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ｃに代えて、抵抗ＲｃとＰチャンネルＭＯＳトランジスタＰ１１の挿入位置を入れ換えて構成された補助電圧発生回路１５Ｅを備える。
図１２の補助電圧発生回路１５Ｅにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされたとき、外部電源電圧ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１１及び抵抗Ｒｃに電流が流れ、当該電流により補助電圧発生回路１５Ｅから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧から抵抗Ｒｃの両端電圧だけ降下してなる電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態７に係る内部電源電圧補助供給回路１４Ｆは、実施形態５に係る内部電源電圧補助供給回路１４Ｄと同様の作用効果を有する。
なお、補助電圧発生回路１５Ｅにおいて、イネーブル信号ＥＮＢ＜７：０＞の反転信号をイネーブル信号として、ＰチャンネルＭＯＳトランジスタＰ１１をＮチャンネルＭＯＳトランジスタに変更した回路も同様に動作し、実施形態７の変形例である。
実施形態８．
図１３は本発明の実施形態８に係る内部電源電圧補助供給回路１４Ｇの構成を示す回路図である。実施形態８に係る内部電源電圧補助供給回路１４Ｇは、実施形態３に係る内部電源電圧補助供給回路１４Ｂに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ａに代えて、充電キャパシタＣｃを備えない補助電圧発生回路１５Ｆを備える。
（２）制御電圧発生回路１６Ａに代えて、ＰチャンネルＭＯＳトランジスタＰ１４及び抵抗Ｒｇを備えない制御電圧発生回路１６Ａａを備える。
図１３において、制御電圧ＤＲＶＰはＰチャンネルＭＯＳトランジスタＰ１２の各ゲートに印加され、内部電源ライン１２０は制御電圧発生回路１６Ａａ内の差動増幅器１８の非反転入力端子に接続される。
以上のように構成された内部電源電圧補助供給回路１４Ｇにおいて、イネーブル信号ＥＮＢ＜７：０＞によりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＤＲＶＰにより制御されたＰチャンネルＭＯＳトランジスタＰ１２と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、当該電流により補助電圧発生回路１５Ｆから電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧は差動増幅器１８に帰還されて、ＰチャンネルＭＯＳトランジスタＰ１１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
なお、コンパレータ７０に入力される基準電圧ＶＤＤＲＥＦは一般的には、例えば実施形態１の基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、実施形態１の基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、実施形態１の基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態８に係る内部電源電圧補助供給回路１４Ｇは、内部電源ライン１２０の電圧制御を除いて、実施形態３に係る内部電源電圧補助供給回路１４Ｂと同様の作用効果を有する。
なお、補助電圧発生回路１５Ｆは、もちろん充電キャパシタＣｃを備える回路とすることもできるのは言うまでもない。
実施形態９．
図１４は本発明の実施形態９に係る内部電源電圧補助供給回路１４Ｈ及びデコーダ９８の構成を示す回路図である。実施形態９に係る内部電源電圧補助供給回路１４Ｈは、実施形態３に係る内部電源電圧補助供給回路１４Ｂに比較して以下の点が異なる。
（１）補助電圧発生回路１５Ａに代えて、充電キャパシタＣｃを備えない３個の補助電圧発生回路１５−１〜１５−３を備える。各補助電圧発生回路１５−１〜１５−３は、外部電源電圧ＶＣＣと内部電源ライン１２０との間に、ＰチャンネルＭＯＳトランジスタＰ１１，Ｐ１２とが挿入されて構成される。
（２）制御電圧発生回路１６Ａに代えて、それぞれ制御電圧発生回路１６Ａと同様の構成を有する３個の制御電圧発生回路１６Ａ−１〜１６Ａ−３を備えて構成される。なお、制御電圧発生回路１６Ａ−１〜１６Ａ−３において、外部電源電圧ＶＣＣからＰチャンネルＭＯＳトランジスタＰ１４と抵抗Ｒｇとで分圧される電圧が、所定の基準電圧ＶＤＤＲＥＦ１〜ＶＤＤＲＥＦ３に一致するように帰還制御される。ここで、差動増幅器１８に印加される基準電圧ＶＤＤＲＥＦ１〜ＶＤＤＲＥＦ３は一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
（３）レベルシフタ１７からの８ビットのイネーブル信号ＥＮＢ＜７：０＞を、３ビットのイネーブル復号化信号に復号化して補助電圧発生回路１５−１〜１５−３のＰチャンネルＭＯＳトランジスタＰ１１の各ゲートに印加するデコーダ９８をさらに備える。
図１４において、制御電圧発生回路１６Ａ−１からの制御電圧ＤＲＶＰは、補助電圧発生回路１５−１のＰチャンネルＭＯＳトランジスタＰ１２のゲートに印加されて、制御電圧発生回路１６Ａ−１と補助電圧発生回路１５−１とが、デコーダ９８からの３ビットのイネーブル復号化信号の第１のビットに対応して動作する１組の回路を構成する。また、制御電圧発生回路１６Ａ−２からの制御電圧ＤＲＶＰは、補助電圧発生回路１５−２のＰチャンネルＭＯＳトランジスタＰ１２のゲートに印加されて、制御電圧発生回路１６Ａ−２と補助電圧発生回路１５−２とが、デコーダ９８からの３ビットのイネーブル復号化信号の第２のビットに対応して動作する１組の回路を構成する。さらに、制御電圧発生回路１６Ａ−３からの制御電圧ＤＲＶＰは、補助電圧発生回路１５−３のＰチャンネルＭＯＳトランジスタＰ１２のゲートに印加されて、制御電圧発生回路１６Ａ−３と補助電圧発生回路１５−３とが、デコーダ９８からの３ビットのイネーブル復号化信号の第２のビットに対応して動作する１組の回路を構成する。
補助電圧発生回路１５−１において、ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡ１となるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡ１は一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
補助電圧発生回路１５−２において、ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡ２となるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡ２は一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
補助電圧発生回路１５−３において、ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡ３となるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡ３は一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
そして、補助電圧発生回路１５−１〜１５−３の各ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が合体された電圧は所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態９に係る内部電源電圧補助供給回路１４Ｈは、デコーダ９８による復号化による電圧制御を除いて、実施形態８に係る内部電源電圧補助供給回路１４Ｇと同様の作用効果を有する。本実施形態では、実施形態８に比較して、内部電源電圧補助供給回路の回路規模をおよそ３／８に縮小できる。
実施形態１０．
図１５は本発明の実施形態１０に係る内部電源電圧補助供給回路１４ａとその周辺回路の構成を示す回路図である。また、図１６は図１５の回路の動作を示すイネーブル信号ＥＮＢＰのタイミングチャートである。実施形態１０に係る内部電源電圧補助供給回路１４ａは、実施形態１に係る内部電源電圧補助供給回路１４に比較して、以下の点が異なる。
（１）内部電源電圧補助供給回路１４ａは１ビット分の補助電圧発生回路１５を含み構成される。なお、１ビット分の補助電圧発生回路１５のＰＭＯＳトランジスタＰ１１のゲートに接続されるレベルシフタ１７は１ビット分の当該回路のみ備える。
（２）タイミング検出回路１３からの８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞を、８ビット値に対応したパルス幅を有する１ビットのイネーブルプリ信号ＥＮＢＰ＿ＰＲＥ（図１６参照；イネーブルプリ信号ＥＮＢＰ＿ＰＲＥと、イネーブル信号ＥＮＢＰとはレベルのみ異なる）を発生するデータ遷移カウント回路６０をさらに備える。
図１５のデータ遷移カウント回路６０は、アンドゲート６１と、ノアゲート６２と、インバータ６３と、ＰチャンネルＭＯＳトランジスタＰ２１と、ＮチャンネルＭＯＳトランジスタＮ２１と、抵抗Ｒ２１と、それぞれ伝送ゲート６４及び互いに同一容量Ｃ２１を有するキャパシタ６５を備えて８ビットに対応して構成される８個のキャパシタ回路６６とを備えて構成される。タイミング検出回路１３からの８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞はアンドゲート６１に入力されるとともに、キャパシタ回路６６の各伝送ゲート６４に入力される。ここで、８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞はローアクティブ信号であって、アンドゲート６１に入力される８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞のうち１ビットでもローレベルであれば、ＮチャンネルＭＯＳトランジスタＮ２１の出力レベルはハイレベルとなる。一方、８ビット分のキャパシタ回路６６は、８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞のうちのローレベルのビット数Ｎｌｏｗに容量Ｃ２１を乗算した値が全体容量となり、抵抗Ｒ２１とキャパシタ回路６６のＲＣ時定数はＲ２１×Ｎｌｏｗ×Ｃ２１となる。
以上のように構成されたデータ遷移カウント回路６０では、８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞のうち１ビットでもローレベルであれば、アンドゲート６１からの出力信号はローレベルとなり、ＭＯＳトランジスタＰ２１，Ｎ２１にてなるインバータにより反転されてＮチャンネルＭＯＳトランジスタＮ２１の出力端子は上記時定数で決まる時間経過後にハイレベルとなる。従って、まず、イネーブルプリ信号ＥＮＢＰ＿ＰＲＥはローレベルに低下し（時刻ｔ０）、次いで、処理後のイネーブルプリ信号ＥＮＢＰ＿ＰＲＥは上記時定数により８ビットのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞のローレベルのビット数に対応した時間だけ遅延されてハイレベルに立ち上がる（時刻ｔ１〜ｔ８のうちの１つの時刻）。イネーブルプリ信号ＥＮＢＰ＿ＰＲＥはレベルシフタ１７によりそのレベルがシフトされた後、内部電源電圧補助供給回路１４ａ内の補助電圧発生回路１５のＰチャンネルＭＯＳトランジスタＰ１１のゲートに印加される。
以上のように構成された内部電源電圧補助供給回路１４ａにおいて、イネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞のローレベルビット数に応じたパルス幅を有するイネーブル信号ＥＮＢＰによりＰチャンネルＭＯＳトランジスタＰ１１がオンされて、制御電圧ＶＣにより制御されたＰチャンネルＭＯＳトランジスタＰ１２と、それに直列に接続されたＰチャンネルＭＯＳトランジスタＰ１１に電流が流れ、当該電流により補助電圧発生回路１５から電荷を内部電源ライン１２０に供給して電源電流ｉＶＤＤによって消費される電荷を補充する。ここで、ＰチャンネルＭＯＳトランジスタＰ１２のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整されて内部電源ライン１２０に印加される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
従って、実施形態１０に係る内部電源電圧補助供給回路１４ａは、データ遷移カウント回路６０の動作を除いて、実施形態１に係る内部電源電圧補助供給回路１４と同様の作用効果を有する。
なお、内部電源電圧補助供給回路１４ａについては、図１５に限定されず、本明細書記載の各実施形態の内部電源電圧補助供給回路１４，１４Ａ〜１４Ｈであってもよい。
実施形態１１．
図１７は本発明の実施形態１１に係る内部電源電圧補助供給回路１４とその周辺回路の構成を示す回路図である。実施形態１１に係る内部電源電圧補助供給回路１４は実施形態１に係る内部電源電圧補助供給回路１４と同じ回路の事例を示すが、その周辺回路は、実施形態１に係る内部電源電圧補助供給回路１４の周辺回路と比較して以下の点が異なる。
（１）タイミング検出回路１３とレベルシフタ１７との間に、オアゲート７４をさらに備える。
（２）コンパレータ７０をさらに備える。
図１７において、コンパレータ７０は内部電源電圧ＶＤＤを基準電圧ＶＤＤＲＥＦと比較して比較結果信号ＣＯＭＰを発生してオアゲート７４の第１の入力端子に出力する。一方、タイミング検出回路１３からのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞はそれぞれ対応するビットのオアゲート７４の第２の入力端子に入力され、それぞれのオアゲート７４はイネーブルプリ信号ＥＮＢＰ＜７：０＞を出力する。なお、オアゲート７４は以下のように動作する。実施形態１の回路では、イネーブルプリ信号ＥＮＢ＿ＰＲＥ＜ｎ＞がローレベルであれば内部電源電圧補助供給回路１４が動作したが、オアゲート７４は比較結果信号ＣＯＭＰもローレベルでないとその出力がローレベルにならない。従って、本実施形態１１では、イネーブルプリ信号ＥＮＢ＿ＰＲＥ＜ｎ＞がローレベルになって、そして実際に負荷電流ｉＶＤＤが増大して内部電源電圧ＶＤＤが低下し始めて、はじめて内部電源電圧補助供給回路１４が動作する。
オアゲート７４からの８ビットのイネーブルプリ信号ＥＮＢＰ＜７：０＞はレベルシフタ１７によりそのレベルがシフトされた後、内部電源電圧補助供給回路１４内の各補助電圧発生回路１５のＰチャンネルＭＯＳトランジスタＰ１１のゲートに印加される。
図１８Ａは図１７の回路においてケース１の動作を示すタイミングチャートである。
図１８Ａにおいて、内部電源電圧ＶＤＤが基準電圧ＶＤＤＲＥＦ以下になるときが、イネーブルプリ信号ＥＮＢ＿ＰＲＥの立ち下がりよりも前のときは（ケース１）、基準電圧ＶＤＤＲＥＦ以下になるとき（時刻ｔ１１）に同期して比較結果信号ＣＯＭＰが立ち下がり、その後、イネーブルプリ信号ＥＮＢ＿ＰＲＥ及びイネーブル信号ＥＮＢが立ち下がる（時刻ｔ１２）。次いで、内部電源電圧ＶＤＤが基準電圧ＶＤＤＲＥＦ以上になったとき（時刻ｔ１３）、比較結果信号ＣＯＭＰ及びイネーブル信号ＥＮＢが立ち上がる。
図１８Ｂは図１７の回路においてケース２の動作を示すタイミングチャートである。
図１８Ｂにおいて、内部電源電圧ＶＤＤが基準電圧ＶＤＤＲＥＦ以下になるときが、イネーブルプリ信号ＥＮＢ＿ＰＲＥの立ち下がり後のときは（ケース２）、基準電圧ＶＤＤＲＥＦ以下になるとき（時刻ｔ２１）に同期して比較結果信号ＣＯＭＰ及びイネーブル信号ＥＮＢが立ち下がる。次いで、イネーブル信号ＥＮＢ及びイネーブルプリ信号ＥＮＢ＿ＰＲＥが立ち上がり（時刻ｔ２２）、その後内部電源電圧ＶＤＤが基準電圧ＶＤＤＲＥＦ以上になったとき比較結果信号ＣＯＭＰが立ち上がる（時刻ｔ２３）。
従って、本実施形態によれば、実施形態１の作用効果に加えて、内部電源電圧ＶＤＤが基準電圧ＶＤＤＲＥＦとの比較結果に応じてイネーブル信号ＥＮＢを発生するようにしたので、実施形態１に比較してより確実に補助電圧発生回路１５を動作させることができる。
なお、コンパレータ７０に入力される基準電圧ＶＤＤＲＥＦは一般的には、例えば実施形態１の基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、実施形態１の基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、実施形態１の基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
実施形態１２．
図１９は本発明の実施形態１２に係る内部電源電圧補助供給回路１４とその周辺回路の構成を示す回路図である。実施形態１２に係る内部電源電圧補助供給回路１４は実施形態１に係る内部電源電圧補助供給回路１４と同じ回路の事例を示すが、その周辺回路は、実施形態１に係る内部電源電圧補助供給回路１４の周辺回路と比較して以下の点が異なる。
（１）タイミング検出回路１３とレベルシフタ１７との間に、オアゲート７４をさらに備える。
（２）コンパレータ７１，７２及びロジック回路７３をさらに備える。
図１９において、コンパレータ７１は内部電源電圧ＶＤＤを第１の基準電圧ＶＤＤＲＥＦ１と比較して比較結果信号ＣＯＭＰ１を発生してロジック回路７３に出力する。また、コンパレータ７２は内部電源電圧ＶＤＤを第２の基準電圧ＶＤＤＲＥＦ２（＜ＶＤＤＲＥＦ１）と比較して比較結果信号ＣＯＭＰ２を発生してロジック回路７３に出力する。ロジック回路７３は、所定のケース選択信号ＣＡＳＥ＿ＳＥＬ及び２つの比較結果信号ＣＯＭＰ１，ＣＯＭＰ２に基づいて詳細後述する所定のロジック処理を実行した後、比較結果信号ＣＯＭＰをオアゲート７４の第１の入力端子に出力する。一方、タイミング検出回路１３からのイネーブルプリ信号ＥＮＢ＿ＰＲＥ＜７：０＞はそれぞれオアゲート７４の第２の入力端子に入力される。なお、コンパレータ７１，７２は実施形態１１と同様に動作する。
オアゲート７４からの８ビットのイネーブルプリ信号ＥＮＢＰ＿ＰＲＥ＜７：０＞はレベルシフタ１７によりそのレベルがシフトされた後、内部電源電圧補助供給回路１４内の各補助電圧発生回路１５のＰチャンネルＭＯＳトランジスタＰ１１のゲートに印加される。
図２０は図１９のロジック回路７３の構成を示す回路図である。図２０において、ロジック回路７３は、ナンドゲート８１〜８３と、ノアゲート８４〜８５と、インバータ８６〜８７と、排他的論理和ゲート８８と、アンドゲート８９〜９０とを備えて構成される。ロジック回路７３は、ケース選択信号ＣＡＳＥ＿ＳＥＬ及び２つの比較結果信号ＣＯＭＰ１，ＣＯＭＰ２に基づいて所定のロジック処理を実行した後、比較結果信号ＣＯＭＰをオアゲート７４の第１の入力端子に出力する。ここで、ケース選択信号ＣＡＳＥ＿ＳＥＬは、以下のようにしてケースを切り替える（詳細は図２２Ａ及び図２２Ｂ参照）。
＜ケース１１＞比較結果信号ＣＯＭＰの立ち下がりを第１の基準電圧ＶＤＤＲＥＦ１に基づいて行いかつ比較結果信号ＣＯＭＰの立ち上がりを第２の基準電圧ＶＤＤＲＥＦ２に基づいて行う。
＜ケース１２＞比較結果信号ＣＯＭＰの立ち下がりを第２の基準電圧ＶＤＤＲＥＦ２に基づいて行いかつ比較結果信号ＣＯＭＰの立ち上がりを第２の基準電圧ＶＤＤＲＥＦ１に基づいて行う。
図２１Ａは図１９の回路においてケース１１の全体動作を示すタイミングチャートである。図２１Ａにおいて、内部電源電圧ＶＤＤが第１の基準電圧ＶＤＤＲＥＦ１以下になったときに（時刻ｔ３１）、比較結果信号ＣＯＭＰ及びイネーブル信号ＥＮＢが立ち下がった後、イネーブルプリ信号ＥＮＢ＿ＰＲＥ及びイネーブル信号ＥＮＢが立ち上がり（時刻ｔ３２）、内部電源電圧ＶＤＤが第２の基準電圧ＶＤＤＲＥＦ２以上となったとき（時刻ｔ３３）比較結果信号ＣＯＭＰが立ち上がる。
図２１Ｂは図１９の回路においてケース１２の全体動作を示すタイミングチャートである。図２１Ｂにおいて、内部電源電圧ＶＤＤが第２の基準電圧ＶＤＤＲＥＦ２以下になったときに（時刻ｔ４１）、比較結果信号ＣＯＭＰ及びイネーブル信号ＥＮＢが立ち下がった後、イネーブルプリ信号ＥＮＢ＿ＰＲＥ及びイネーブル信号ＥＮＢが立ち上がり（時刻ｔ４２）、内部電源電圧ＶＤＤが第２の基準電圧ＶＤＤＲＥＦ１以上となったとき（時刻ｔ４３）比較結果信号ＣＯＭＰが立ち上がる。
図２２Ａは図１９の回路においてケース１１の詳細動作を示すタイミングチャートである。図２２Ａから明らかなように、比較結果信号ＣＯＭＰの立ち下がりを第１の基準電圧ＶＤＤＲＥＦ１に基づいて行い、比較結果信号ＣＯＭＰの立ち上がりを第２の基準電圧ＶＤＤＲＥＦ２に基づいて行う。
図２２Ｂは図１９の回路においてケース１２の詳細動作を示すタイミングチャートである。図２２Ｂから明らかなように、比較結果信号ＣＯＭＰの立ち下がりを第２の基準電圧ＶＤＤＲＥＦ２に基づいて行いかつ比較結果信号ＣＯＭＰの立ち上がりを第１の基準電圧ＶＤＤＲＥＦ１に基づいて行う。
従って、本実施形態によれば、実施形態１の作用効果に加えて、内部電源電圧ＶＤＤが互いにレベルの異なる２個の基準電圧ＶＤＤＲＥＦとの比較結果に応じてイネーブル信号ＥＮＢを発生するようにしたので、実施形態１に比較してより確実に補助電圧発生回路１５を動作させることができる。
以上の実施形態１２において、ケース選択信号ＣＡＳＥ＿ＳＥＬを用いて２つのケースを分けて当該装置の動作を選択的に切り替えているが、本発明はこれに限らず、ケース選択信号ＣＡＳＥ＿ＳＥＬをいずれか１つのレベルを固定してもよい。すなわち、ケース選択信号ＣＡＳＥ＿ＳＥＬを設けなくてもよい。
なお、コンパレータ７１に入力される基準電圧ＶＤＤＲＥＦ１は一般的には、例えば実施形態１の基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、実施形態１の基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、実施形態１の基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
実施形態１３．
図２３は本発明の実施形態１３に係る内部電源電圧補助消費回路１４Ｉ、データ出力パイプライン回路５５、出力処理回路５５Ａ、及びタイミング検出回路１３Ａの構成を示す回路図である。実施形態１３に係る内部電源電圧補助消費回路１４Ｉは、実施形態１に係る内部電源電圧補助供給回路１４に比較して、各回路（負荷回路）５３に大きな負荷電流が流れるときに、負荷電流が所定の平均電流を保持できるように、負荷電流の電荷を消費することを特徴としている。ここで、実施形態１に比較して以下の点が異なる。
（１）内部電源電圧補助供給回路１４に代えて、制御電圧発生回路１６Ｃ及び補助電圧消費回路１５Ｇを備えた内部電源電圧補助消費回路１４Ｉを備える。
（２）タイミング検出回路１３に代えて、タイミング検出回路１３Ａを備える。
図２３において、補助電圧消費回路１５Ｇは、内部電源ライン１２０と接地との間に、互いに直列に接続された２個のＮチャンネルＭＯＳトランジスタＮ２１，Ｎ２２が挿入される。制御電圧発生回路１６Ｃは、内部電源電圧ＶＤＤと接地との間に、抵抗Ｒｄと、互いに直列に接続された２個のＮチャンネルＭＯＳトランジスタＮ２３，Ｎ２４が挿入される。なお、ＮチャンネルＭＯＳトランジスタＮ２３のソース及びＮチャンネルＭＯＳトランジスタＮ２４のドレイン間は接続される。ＮチャンネルＭＯＳトランジスタＮ２３，Ｎ２４に対して、内部電源電圧ＶＤＤから抵抗Ｒｄを介して電流を流すことにより、ＮチャンネルＭＯＳトランジスタＮ２３のドレインに制御電圧ＶＣを発生させる。ここで、ＮチャンネルＭＯＳトランジスタＮ２３，Ｎ２１とはカレントミラー回路を構成しており、後述するイネーブル信号ＥＮＩ＜７：０＞がハイレベルであるときにＮチャンネルＭＯＳトランジスタＮ２２がオンされ、このとき、ＮチャンネルＭＯＳトランジスタＮ２３，Ｎ２４に流れる電流に対応する電流がＮチャンネルＭＯＳトランジスタＮ２１，Ｎ２２に流れるように制御される。
図２３において、データ出力パイプライン回路５５は図５と同様に構成される。
タイミング検出回路１３Ａは、排他的論理和ゲート９３と、インバータ９５と、アンドゲート９６と、インバータ９７と、タイミング信号発生回路１１０とを備えて構成される。図２３のタイミング検出回路１３Ａにおいてシフトレジスタ９１に入力されたデータ信号Ｄ＜７：０＞はクロックＣＬＫに同期して順次シフトされながら一時的に格納され、遅延型フリップフロップＦＦ１〜ＦＦ８からのデータ信号Ｄ１＜７：０＞は排他的論理和ゲート９３の第１の入力端子に入力される。また、シフトレジスタ９１からのデータ信号Ｄ２＜７：０＞は排他的論理和ゲート９３の第２の入力端子に入力される。排他的論理和ゲート９３は演算結果のＤＡＴＡＳ＜７：０＞をインバータ９５を介してアンドゲート９６の第１の入力端子に出力する。一方、タイミング信号発生回路１１０はクロックＣＬＫに同期してイネーブル信号ＥＮを発生してアンドゲート９６の第２の入力端子に出力する。アンドゲート９６は演算結果の信号をインバータ９７を介して、イネーブル信号ＥＮＩ＜７：０＞を発生して補助電圧発生回路１５に出力する。
以上のように構成された本実施形態に係る内部電源電圧補助消費回路１４Ｉによれば、イネーブル信号ＥＮＩ＜７：０＞がハイレベルであるときにＮチャンネルＭＯＳトランジスタＮ２２がオンされ、このとき、ＮチャンネルＭＯＳトランジスタＮ２３，Ｎ２４に流れる電流に対応する電流がＮチャンネルＭＯＳトランジスタＮ２１，Ｎ２２に流れるように制御される。ここで、ＮチャンネルＭＯＳトランジスタＮ２１のドレイン電圧が所定の基準電圧ＶＤＤＲＥＦＡとなるように調整される。基準電圧ＶＤＤＲＥＦＡは一般的には、基準電圧ＶＤＤＲＥＦに等しく設定されるが、本発明はこれに限らず、基準電圧ＶＤＤＲＥＦと異なるように設定し、例えば、基準電圧ＶＤＤＲＥＦよりも高く、もしくは低く設定してもよい。
なお、制御電圧発生回路１６Ｃにおいては、実施形態１〜１２に係る１６、１６ａ、１６Ａ、１６Ａｂ、１６Ｂに示す回路等でも良く、さらに、実施形態９、１０、１１、１２のようなタイミング検出回路や内部電源電圧補助消費回路の構成を適用できることは明らかである。
従って、各回路５３（負荷回路）に比較的大きな過大負荷電流ｉＶＤＤが流れる場合、大負荷電流が流れ始めるときと止まるときは内部電源電圧発生回路は応答が間に合わず内部電源電圧ＶＤＤはアンダーシュートやオーバーシュートを起こしやすい。そこで、大負荷電流の流れていないときに、内部電源電圧補助消費回路１４Ｉによりその電流の一部を補助的に消費して、負荷電流ｉＶＤＤを所定の平均電流に平均化することにより内部電源電圧ＶＤＤを安定化できる。
図２４は図２３の回路の動作を示す各信号のタイミングチャートである。図２４に示すように、データ信号ＤＡＴＡＳにおいてローレベルの場合（ハイレベルの場合と比較して負荷電流が少なくなる）に同期してイネーブル信号ＥＮＩを発生して内部電源電圧補助消費回路１４Ｉの動作をオンにして内部電源電圧ＶＤＤの電流ｉＶＤＤを流し、内部電源ライン１２０に供給される内部電源電圧ＶＤＤの電荷を消費して、負荷電流ｉＶＤＤを所定の平均値に平均化する。これにより、安定な内部電源電圧ＶＤＤの電圧値を得ることができる。
実施形態１４．
図２５は本発明の実施形態１４に係るＤＤＲ型フラッシュメモリのために、内部電源電圧補助供給回路１４〜１４Ｈ，１４ａ，１４Ａａ，１４Ｂａ又は内部電源電圧補助消費回路１４Ｉにおいて適用する制御動作のタイミングチャートである。
図２５の制御信号ＥＮＡＢＬＥは、例えば図１のタイミング検出回路１３等で発生される、例えばＮＡＮＤ型フラッシュメモリのＤＤＲ動作のための制御信号であって、ＤＤＲを用いたデータの書き込み信号ＤＤＲ＿ＤＩＮ及びデータの読み出し信号ＤＤＲ＿ＤＯＵＴに同期して発生される。そして、その動作タイミングは例えば図２５の通りであり、制御信号ＥＮＡＢＬＥもしくは制御信号ＤＤＲ＿ＤＯＵＴに基づいて、内部電源電圧補助供給回路１４〜１４Ｈ，１４ａ，１４Ａａ，１４Ｂａ又は内部電源電圧補助消費回路１４Ｉの動作をオンする。従って、各実施形態１〜１３の回路をＤＤＲ型フラッシュメモリに対して適用することができる。
なお、ＤＤＲを用いたデータの書き込み又は読み出しでは、クロックの立ち上がり及び立ち下がりの両方を使うことで、クロックの立ち上がり又は立ち下がりでデータ転送する通常のメモリのデータ転送速度（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ；ＳＤＲ）の倍速（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）でデータを転送する。本発明はこれに限らず、上記クロックの速度よりも早い速度でデータを転送する半導体記憶装置にも適用できる。
変形例．
以上の実施形態においては、フラッシュメモリなどの半導体不揮発性記憶装置のための内部電源電圧発生回路について説明しているが、本発明はこれに限らず、ＤＲＡＭ、ＳＤＲＡＭなどの半導体揮発性記憶装置などの種々の半導体記憶装置、及びプロセッサなどを備えた半導体集積回路などの半導体装置に適用することができる。また、フラッシュメモリはＮＡＮＤ型に限らず、ＮＯＲ型フラッシュメモリにも適用できる。
以上の実施形態においては、基本的には、内部電源電圧ＶＤＤ＜外部電源電圧ＶＣＣであるが、本発明はこれに限られず、内部電源電圧ＶＤＤ＝外部電源電圧ＶＣＣ、もしくは、内部電源電圧ＶＤＤ＞外部電源電圧ＶＣＣであってもよい。
また、基準電圧ＶＤＤＲＥＦは内部電源電圧ＶＤＤの所定の定格電圧であってもよいし、当該定格電圧よりも高い電圧、もしくは低い電圧であってもよい。
また、上記各コンパレータ７０〜７２に印加される基準電圧、上記内部電源電圧補助供給回路の基準電圧、上記内部電源電圧発生回路の基準電圧は全て同一の所定の基準電圧であってもよいし、互いに異なる所定の基準電圧であってもよい。
さらに、実施形態１０〜１２に係るイネーブル信号を発生する回路については、実施形態１〜９に対して適用することができる。
また、以上の実施形態では、補助電圧発生回路のトランジスタをほとんどＰチャンネルＭＯＳトランジスタとしたが、実施形態２，３及び５〜７で触れたように、イネーブル信号ＥＮＢのロジック反転信号を使用することによりＮチャンネルＭＯＳトランジスタとすることもできる。
以上詳述したように、本発明に係る内部電源電圧補助回路によれば、内部電源ラインへの電流を補助的に供給することにより、もしくは内部電源ラインから電流を消費して当該電流を平均化することにより、内部電源電圧ＶＤＤを安定化させることができる。従って、例えばＤＤＲでデータの読み出しを行う半導体記憶装置であっても、消費電力が大幅に増大することなく、従来技術に比較して高速でデータの読み出しを行うことができる。
１０…基準電圧発生回路、
１１…内部電源電圧発生回路、
１２…高電圧及び中間電圧発生及び制御回路、
１３…タイミング検出回路、
１４，１４Ａ〜１４Ｈ，１４ａ，１４Ａａ，１４Ｂａ…内部電源電圧補助供給回路、
１４Ｉ…内部電源電圧補助消費回路、
１５，１５Ａ〜１５Ｆ，１５−１〜１５−３，１５Ａａ…補助電圧発生回路、
１５Ｇ…補助電圧消費回路、
１６，１６Ａ〜１６Ｃ，１６Ａａ，１６Ａｂ，１６Ａ−１〜１６Ａ−３，１６ａ…制御電圧発生回路、
１７…レベルシフタ、
１８…差動増幅器、
１９…位相補償回路、
２０…メモリセルアレイ、
２１…ページバッファ、
２２…ロウデコーダ、
２３…ステータスレジスタ、
３１…入出力バッファ、
３２…コマンドデコーダ、
３３…アドレスバッファ、
３５…コントロールロジック、
３６…パワーオンリセット回路、
４０…内部電源電圧調整回路、
４１…入出力端子、
４２…Ｒ／Ｂ信号端子、
４３…制御信号端子、
４４…外部電源電圧端子、
５１…差動増幅器、
５２…位相補償回路、
５３…各回路、
５４…接続点、
５５…データ出力パイプライン回路、
５５Ａ…出力処理回路、
５６…レベルシフタ、
５７…バッファアンプ、
６０…データ遷移カウント回路、
６１…アンドゲート、
６２…ノアゲート、
６３…インバータ、
６４…伝送ゲート、
６５…キャパシタ、
６６…キャパシタ回路、
７０〜７２…コンパレータ、
７３…ロジック回路、
７４…オアゲート、
８１〜８３…ナンドゲート、
８４〜８５…ノアゲート、
８６〜８７…インバータ、
８８…排他的論理和ゲート、
８９〜９０…アンドゲート、
９１…シフトレジスタ、
９２…論理ゲート、
９３…排他的論理和ゲート、
９４…ナンドゲート、
９５，９７…インバータ、
９６…アンドゲート、
９８…デコーダ、
１１０…タイミング信号発生回路、
１２０…内部電源ライン、
Ｃｃ…充電キャパシタ、
ＦＦ１〜ＦＦ１８…遅延型フリップフロップ、
Ｒ０，Ｒｇ，Ｒｃ，Ｒ２１，Ｒｄ…抵抗、
Ｐ１，Ｐ１１〜Ｐ１３，Ｐ３１〜Ｐ３２…ＰチャンネルＭＯＳトランジスタ、
Ｎ１〜Ｎ４，Ｎ１１〜Ｎ１３，Ｎ２１〜Ｎ２２，Ｎ３１〜Ｎ３２…ＮチャンネルＭＯＳトランジスタ。

Claims (26)

  1. 複数ビットのデータ信号を複数の出力端子に伝送するパイプライン構成の複数の出力バッファ回路を含むデータ出力パイプライン回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して、上記データ出力パイプライン回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
    上記データ信号の変化を検出して検出信号を発生して出力するタイミング検出回路と、
    上記検出信号に基づいて、上記データ出力パイプライン回路への電流を補助的に供給する内部電源電圧補助供給回路とを備えたことを特徴とする内部電源電圧補助回路。
  2. 上記内部電源電圧補助供給回路は、
    外部電源電圧と上記内部電源ラインとの間に直列に接続された第１及び第２のＭＯＳトランジスタを含む補助電圧発生回路と、
    上記内部電源ラインに所定の電流を供給するための制御電圧を発生する制御電圧発生回路を備え、
    上記第１のＭＯＳトランジスタは上記検出信号により制御され、
    上記第２のＭＯＳトランジスタは上記制御電圧に基づいて所定の電流を流すように制御されることを特徴とする請求項１記載の内部電源電圧補助回路。
  3. 複数ビットのデータ信号を複数の出力端子に伝送するパイプライン構成の複数の出力バッファ回路を含むデータ出力パイプライン回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して、上記データ出力パイプライン回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
    上記データ信号の変化を検出して検出信号を発生して出力するタイミング検出回路と、
    上記検出信号に基づいて、上記データ出力パイプライン回路への電流を補助的に供給する内部電源電圧補助供給回路とを備え、
    上記内部電源電圧補助供給回路は、
    外部電源電圧と上記内部電源ラインとの間に直列に接続された第１及び第２のＭＯＳトランジスタを含む補助電圧発生回路と、
    上記内部電源ラインに所定の電流を供給するための制御電圧を発生する制御電圧発生回路を備え、
    上記第１のＭＯＳトランジスタは上記検出信号により制御され、
    上記第２のＭＯＳトランジスタは上記制御電圧に基づいて所定の電流を流すように制御され、
    上記制御電圧発生回路は、
    上記内部電源電圧に基づいて流れる第１の電流に対応する第２の電流を、上記外部電源電圧に基づいて流す第１のカレントミラー回路と、
    上記第２の電流に対応する制御電圧を、上記外部電源電圧に基づいて発生する第２のカレントミラー回路とを備えたことを特徴とする内部電源電圧補助回路。
  4. 上記補助電圧発生回路はさらに、第１及び第２のＭＯＳトランジスタの間に挿入され上記電流の電荷を充電する充電キャパシタを備えたことを特徴とする請求項２又は３記載の内部電源電圧補助回路。
  5. 上記制御電圧発生回路は、
    上記外部電源電圧と接地電圧の間に互いに直列に接続された第３のＭＯＳトランジスタと抵抗に電流を流して、上記第３のＭＯＳトランジスタと上記抵抗との接続点の電圧が所定の第２の基準電圧となるように上記第３のＭＯＳトランジスタのゲートに印加する制御電圧を発生して制御電圧として出力するレギュレータ型制御電圧発生回路とを備えたことを特徴とする請求項２記載の内部電源電圧補助回路。
  6. 上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする請求項５記載の内部電源電圧補助回路。
  7. 上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする請求項５記載の内部電源電圧補助回路。
  8. 上記制御電圧発生回路は、上記内部電源ラインの内部電源電圧が所定の第２の基準電圧になるように上記第２のＭＯＳトランジスタのゲートに印加する制御電圧を発生して出力することを特徴とする請求項２記載の内部電源電圧補助回路。
  9. 上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする請求項８記載の内部電源電圧補助回路。
  10. 上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする請求項８記載の内部電源電圧補助回路。
  11. 上記内部電源電圧補助供給回路は、
    外部電源電圧と上記内部電源ラインとの間に直列に接続された抵抗及びＭＯＳトランジスタを含む補助電圧発生回路を備え、
    上記ＭＯＳトランジスタは上記検出信号により制御されることを特徴とする請求項１記載の内部電源電圧補助回路。
  12. 上記内部電源電圧補助供給回路は、
    外部電源電圧と上記内部電源ラインとの間に接続されたＭＯＳトランジスタを含む補助電圧発生回路を備え、
    上記ＭＯＳトランジスタは上記検出信号により制御されることを特徴とする請求項１記載の内部電源電圧補助回路。
  13. 複数ビットのデータ信号を複数の出力端子に伝送するパイプライン構成の複数の出力バッファ回路を含むデータ出力パイプライン回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して、上記データ出力パイプライン回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
    上記データ信号の変化を検出して検出信号を発生して出力するタイミング検出回路と、
    上記検出信号に基づいて、上記データ出力パイプライン回路への電流を補助的に供給する内部電源電圧補助供給回路とを備え、
    上記タイミング検出回路は、複数ビットのデータ信号の変化をそれぞれ検出して対応する複数ビットの検出信号を発生して出力し、
    上記内部電源電圧補助回路はさらに、
    上記複数ビットの検出信号に基づいて、上記複数ビットの検出信号の所定レベルを有するビット数に対応するパルス幅を有する検出信号を発生して上記内部電源電圧補助供給回路に出力するデータ遷移カウント回路を備えたことを特徴とする内部電源電圧補助回路。
  14. 複数ビットのデータ信号を複数の出力端子に伝送するパイプライン構成の複数の出力バッファ回路を含むデータ出力パイプライン回路に供給する内部電源電圧を所定の第１の基準電圧と比較して比較結果を示す制御電圧を出力端子から出力する差動増幅器と、上記制御電圧に応じて外部電源電圧を駆動して内部電源電圧を内部電源ラインを介して、上記データ出力パイプライン回路に出力する駆動トランジスタとを含み、上記内部電源電圧が上記第１の基準電圧となるように調整する内部電源電圧発生回路のための内部電源電圧補助回路であって、
    上記データ信号の変化を検出して検出信号を発生して出力するタイミング検出回路と、
    上記検出信号に基づいて、上記データ出力パイプライン回路への電流を補助的に供給する内部電源電圧補助供給回路とを備え、
    上記内部電源電圧補助回路は、
    所定の第１の複数ビットの検出信号を、上記検出信号のビット数よりも小さいビット数を有する復号化検出信号に復号化するデコーダと、
    外部電源電圧と上記内部電源ラインとの間に直列に接続された第１及び第２のＭＯＳトランジスタをそれぞれ含む複数の補助電圧発生回路と、
    上記外部電源電圧と接地電圧の間に互いに直列に接続された第３のＭＯＳトランジスタと抵抗に電流を流して、上記第３のＭＯＳトランジスタと上記抵抗との接続点の電圧が所定の第２の基準電圧となるように上記第３のＭＯＳトランジスタのゲートに印加する制御電圧を発生して対応する上記各補助電圧発生回路の第１のＭＯＳトランジスタのゲートに印加する制御電圧を発生してそれぞれ出力する複数の制御電圧発生回路とを備え、
    上記各補助電圧発生回路の第２のＭＯＳトランジスタは上記復号化検出信号の対応するビットにより制御され、
    上記各補助電圧発生回路の第１のＭＯＳトランジスタは上記各制御電圧発生回路からの制御電圧に基づいて所定の電流を流すように制御されることを特徴とする内部電源電圧補助回路。
  15. 上記補助電圧発生回路はさらに、第１及び第２のＭＯＳトランジスタの間に挿入され上記電流の電荷を充電する充電キャパシタを備えたことを特徴とする請求項１４記載の内部電源電圧補助回路。
  16. 上記第２の基準電圧は上記第１の基準電圧と同一であることを特徴とする請求項１４又は１５記載の内部電源電圧補助回路。
  17. 上記第２の基準電圧は上記第１の基準電圧よりも低い、もしくは高いことを特徴とする請求項１４又は１５記載の内部電源電圧補助回路。
  18. 上記複数の制御電圧発生回路において、それぞれの上記第２の基準電圧は互いに等しい、もしくは互いに異なることを特徴とする請求項１４又は１５記載の内部電源電圧補助回路。
  19. 上記複数の制御電圧発生回路において、それぞれの上記抵抗の抵抗値は互いに等しい、もしくは互いに異なることを特徴とする請求項１４〜１８のうちのいずれか１つに記載の内部電源電圧補助回路。
  20. 上記ＭＯＳトランジスタは、ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタであることを特徴とする請求項２〜１９のうちのいずれか１つに記載の内部電源電圧補助回路。
  21. 上記内部電源電圧は上記外部電源電圧と同一であることを特徴とする請求項１〜２０のうちのいずれか１つに記載の内部電源電圧補助回路。
  22. 上記内部電源電圧は上記外部電源電圧よりも低い、もしくは高いことを特徴とする請求項１〜２０のうちのいずれか１つに記載の内部電源電圧補助回路。
  23. 請求項１〜２２のうちのいずれか１つに記載の内部電源電圧補助回路を備えたことを特徴とする半導体記憶装置。
  24. 上記半導体記憶装置は、データの書き込み信号又はデータの読み出し信号に基づいて、クロックの速度よりも早い速度でそれぞれデータの書き込み又はデータの読み出しを行い、
    上記タイミング検出回路は、上記データの書き込み信号及び上記データの読み出し信号に基づいて上記内部電源電圧補助回路を動作させることを特徴とする請求項２３記載の半導体記憶装置。
  25. 上記クロックの速度よりも早い速度は、クロックの倍速であるＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）であることを特徴とする請求項２４記載の半導体記憶装置。
  26. 請求項１〜２５のうちのいずれか１つに記載の内部電源電圧発生回路を備えたことを特徴とする半導体装置。
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