KR102444199B1 - 저전압 강하 레귤레이터들을 포함하는 전압 보상 회로 및 이의 동작 방법 - Google Patents

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Abstract

본 기술은 내부 회로에 연결된 레귤레이터를 포함하는 회로에 있어서, 상기 레귤레이터의 출력 단자에 병렬로 연결된 다수의 보상 스테이지들을 포함하며, 상기 보상 스테이지들은, 상기 내부 회로의 동작에 따라 출력되는 가변 전압들과 기준 전압을 각각 비교하고, 상기 비교 결과에 따라 상기 출력 단자의 전류를 가변시키는 전압 보상 회로 및 이의 동작 방법을 포함한다.

Description

저전압 강하 레귤레이터들을 포함하는 전압 보상 회로 및 이의 동작 방법{VOLTAGE COMPENSATION CIRCUIT INCLUDING LOW DROPOUT REGULATORS AND OPERATION METHOD THEROF}
본 발명은 저전압 강하 레귤레이터들을 포함하는 전압 보상 회로 및 이의 동작 방법에 관한 것이다.
저전압 강하 또는 LDO(Low-dropout) 레귤레이터는 레귤레이터에 공급되는 전압이 출력 전압에 가까워지면 출력 전압을 조정할 수 있는 DC 선형 전압 레귤레이터로 구성될 수 있다. 저전압 강하 전압 레귤레이터의 다른 DC-DC 레귤레이터들은 낮은 스위칭 노이즈, 작은 장치 사이즈 및 설계 단순성 등의 장업을 포함할 수 있다.
메모리 장치 내부에는 전압을 균일하게 조정하기 위한 다수의 전압 레귤레이터들이 포함될 수 있다. 그러나, 레귤레이터들은 다수의 다른 전자 장치들에 연결되어 있기 때문에, 전압은 정확하고 안정적으로 조정되어야 한다.
도 1은 일반적인 저전압 강하 레귤레이터의 회로도이다.
도 1을 참조하면, 저전압 강하 레귤레이터(100)는 비교기(10), 비교기(10)의 출력 노드에 연결된 PMOS 트랜지스터(PM), 레귤레이터의 출력 노드와 접지 전압 노드(VSSI) 사이에 직렬로 연결된 제1 저항(R1) 및 제2 저항(R2)을 포함한다. 비교기(10)는 양의 입력단(+)에서 기준 전압(VCCI_REF)을 인가받고, 반전 입력단(-)에서 피드백 전압(FEED)을 인가받는다. 피드백 전압(FEED)은 제1 저항(R1)과 제2 저항(R2) 사이에 연결된 노드(A)의 전압이다. PMOS 트랜지스터(PM)의 게이트는 비교기(10)의 출력 단자에 연결된다. PMOS 트랜지스터(PM)의 소스(source)는 전원 전압(PWR)에 연결된다. PMOS 트랜지스터(PM)의 드레인(drain)은 제1 저항(R1)의 일 단자에 연결되며, PMOS 트랜지스터(PM)의 드레인(drain)과 제1 저항(R1) 사이의 노드는 레귤레이터(100)의 출력 노드(OUT)가 되어 부하에 연결된다.
상술한 바와 같이, 일반적인 저전압 강하 레귤레이터(100)는 출력 전압(VOUT)을 안정시키기 위하여 음의 피드백 회로(negative feedback network)를 채용한다.
도 2는 전류 피크를 요구하는 부하에 연결된 도 1의 저전압 강하 레귤레이터의 회로도이다.
도 2를 참조하면, 메모리 셀들의 프로그램 전압을 조정하는 저전압 강하 레귤레이터의 일반적인 작동 방법이 도시되어 있다. 저전압 강하 레귤레이터와 교류 발전기(G1) 사이에, 메모리 매트릭스가 상대적으로 높은 값을 갖는 필터 커패시턴스(C1)가 병렬로 연결된다. 메모리 셀들을 리드(read)하거나 프로그램(program)할 때 높은 전류량이 갑자기 부하로 방전될 수 있는데, 이 때, 도 3에 도시된 바와 같이, 전압 레귤레이터의 출력 노드에서 출력 전압(VOUT) 내에 전압 강하가 발생할 수 있다. 상기 전압 강하는 예를 들어 각 셀에 이르는 저항성 부하가 차이 나도록 해당 비트라인 및 워드라인의 단자들로부터 프로그램되는 메모리 셀의 거리에 따라 가변적이다.
이와 같이, 전압 강하가 프로그램 동작이 수행되는 동안 요청된 전류 피크에 의해 발생하고, 도 3에 도시된 바와 같이 점으로 된 곡선에 의해 감소된 전압 강하가 리드 단계(reading phase) 동안 존재할 수 있다.
출력 전압(VOUT)의 강하는 피드백 전압(FEED)에 상응하는 강하를 발생시키고, 이렇게 하여 비교기의 이득을 감소시키고, PMOS 트랜지스터(PM)의 게이트 단자를 제어하는 출력 전압(DVRP)을 감소시킬 수 있다. 즉, 피드백 전압(FEED)은 저전압 강하 레귤레이터들 내에 전압 출력의 빠른 회복의 문제를 해결하기 위하여 사용되는 방법이다. 레귤레이터의 출력 전압의 늦은 회복 시간(?t) 은 메모리 장치에 오작동을 야기할 수도 있다.
그러나, 출력 전압(VOUT)을 안정시키는 데 사용되는 음의 피드백 회로는 원하는 전류 피크를 충족시키기 위해 큰 W/L(width/length) 비율을 갖는 전력 트랜지스터(PM)가 요구될 수 있다. 출력 드라이버처럼 큰 전력 트랜지스터는 더 큰 회로 영역, 더 높은 비용과 더 높은 소비를 수반한다. 게다가, 큰 전력 트랜지스터는 단자들의 게이트와 드레인 사이의 보상 커패시턴스(C2)에 관련되고, 보상 커패시턴스가 어느 정도의 높은 치수(dimension)를 가지고 넓은 영역(area)을 차지하도록 설계되면 레귤레이터 전체의 회복 속도를 감소시킬 수 있다.
이와 반대로, 메모리 장치들이 매우 높은 대역폭으로 작동하기 때문에 출력 전압(VOUT)의 갑작스러운 강하는 가능한 한 빠르게 회복되어야 한다.
본 발명의 실시예는 전류 소비를 감소시키면서 높은 슬루레이트로 동작할 수 있는 저전압 강하 레귤레이터를 포함한 전압 보상 회로를 제공한다.
본 발명의 실시예에 따른 전압 보상 회로는, 내부 회로에 연결된 레귤레이터를 포함하는 회로에 있어서, 상기 레귤레이터의 출력 단자에 병렬로 연결된 다수의 보상 스테이지들을 포함하며, 상기 보상 스테이지들은, 상기 내부 회로의 동작에 따라 출력되는 가변 전압들과 기준 전압을 각각 비교하고, 상기 비교 결과에 따라 상기 출력 단자의 전류를 가변시키는 전압 보상 회로 및 이의 동작 방법을 포함한다.
본 발명의 실시예에 따른 전압 보상 회로의 동작 방법은, 내부 회로의 동작에 따라 다수의 보상 스테이지들을 선택적으로 활성화시키는 단계; 및 상기 활성화된 스테이지들의 출력에 따라 레귤레이터의 출력 단자의 전류를 조절하는 단계를 포함하고, 상기 보상 스테이지들은, 상기 출력 단자에서 전압 강하가 발생하지 않으면 비활성화되고, 상기 출력 단자에서 전압 강하가 발생하면 상기 전압 강하의 크기에 따라 선택적으로 활성화되는 것을 특징으로 한다.
본 기술은 레귤레이터의 슬루레이트와 대역폭을 개선할 수 있으며, 출력 전압의 회복 동안 전류 및 전력 소비를 감소시킬 수 있다.
도 1은 일반적인 저전압 강하 레귤레이터의 회로도이다.
도 2는 전류 피크를 요구하는 부하에 연결된 도 1의 저전압 강하 레귤레이터의 회로도이다.
도 3은 높은 전류량이 부하에 의해 갑자기 요청되고 전압 레귤레이터의 출력 노드에서 중요한 전압 강하가 발생할 때 저전압 강하 레귤레이터의 출력 전압 대 시간의 도표이다.
도 4는 저전압 강하 레귤레이터에 관련된 본 발명의 전압 보상 회로의 회로도이다.
도 5는 도 4의 전압 보상 회로에 공급되는 전압들을 선정하는 데 사용되는 디지털-아날로그 변환기 블록의 예를 개략적으로 설명하기 위한 도면이다.
도 6은 본 발명에 따른 전압 보상 회로의 모듈의 개략도이다.
도 7 내지 도 10은 여러 동작 조건들에서 본 발명의 전압 보상 회로를 설명하기 위한 도면이다.
도 11은 출력 전압 강하가 저전압 강하 레귤레이터의 출력 단자에 영향을 미칠 때, 전압 보상 회로의 성능들을 보여주는 비교 도표이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 4는 저전압 강하 레귤레이터에 관련된 본 발명의 전압 보상 회로의 회로도이고, 도 5는 도 4의 전압 보상 회로에 공급되는 전압들을 선정하는 데 사용되는 디지털-아날로그 변환기 블록의 예를 개략적으로 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면,
레귤레이터(100)의 출력 단자에 연결된 내부 회로에서 전류량이 순간적으로 증가하여 전압이 강하되면, 전압 보상 회로(1)는 전압을 회복시키기 위하여 레귤레이터(100)를 활성화시킨다.
내부 회로는 메모리 매트릭스 또는 메모리 장치의 주변 회로부일 수 있다.본 실시예에 따른 회로는 출력 단자에서 전압 강하를 회복할 필요성을 갖는 어떠한 종류의 전압 레귤레이터에도 적용될 수 있다.
전압 보상 회로(1)는 저전압 강하 레귤레이터(low dropout regulator; LDO; 100)의 출력 단자에 병렬로 연결된 다수의 보상 스테이지들(S1, S2 … Sn; n은 양의 정수)을 포함한다.
본 실시예에서는 저전압 강하 레귤레이터의 출력 노드에서 전압 강하의 레벨에 따라 추가적인 보상 스테이지를 자동적으로 추가하는 병렬 시스템 외에 피드백 회로망을 활용하지 않는다.
각 보상 스테이지(S1, S2 … 또는 Sn)는 미리 설정된 전압에 따라 비교기(OAi)에 의해 연속적으로 인에이블 되는 전류 드라이버로 구현될 수 있다.
전류 드라이버의 출력은 저전압 강하 레귤레이터(100)의 출력 단자에 연결된다. 이러한 방식으로 보상 스테이지들(S1, S2 … 또는 Sn) 각각은 내부 회로에 의해 요구되는 전류량을 제공하고, 이에 따라 저전압 강하 레귤레이터(100)의 출력 단자(OUT)에서 전압 강하가 감소될 수 있다.
보상 스테이지들(S1, S2 … 및 Sn)은 서로 동일한 구조로 구현될 수 있다.
보상 스테이지들(S1, S2 … 또는 Sn) 각각에 포함된 비교기(OAi) 각각에 공급되는 가변 전압들은 저전압 강하 레귤레이터(100)가 포함되어 있는 메모리 장치에서 수행되는 다양한 동작들에 의해 운영되는 디지털-아날로그 컨버터(Digital-to-Analog, D2A)에서 출력된다.
예를 들면, 디지털-아날로그 컨버터(D2A)에 의해 가변 전압들(V1, V2 … 또는 Vn)이 출력될 수 있고, 이러한 가변 전압들(V1, V2 … 또는 Vn)이 n개의 보상 스테이지들(S1, S2 …또는 Sn)의 비교기들 각각에 입력되어 상기 요청된 내부 전류량를 공급하기 위해 적합한 수(i, i≤n)의 스테이지들이 인에이블될 수 있다.
가변 전압들(V1, V2 … 또는 Vn)은 메모리 장치에서 수행되는 동작이나, 이러한 동작에 관여하는 셀들의 위치, 보다 상세하게는, 비트라인 또는 워드라인과 셀 간의 거리에 따라 가변될 수도 있다. 따라서, 전압 강하를 미리 아는 것이 가능하고, 공정 조건(process parameter)들과 온도 추이를 적절히 참작하여 수행될 동작들과 셀들의 위치 사이의 관련성들(correspondences)의 정보를 미리 저장하는 데에 룩업 테이블(look-up table)이 사용될 수 있다.
예를 들면, 룩업 테이블(15)은 N개(N은 양의 정수)의 디지털 값들을 저장할 수 있고, 선택된 동작에 해당되는 디지털 값들을 출력할 수 있다. 디지털 값들은 메모리 장치의 리드, 소거 또는 프로그램 동작들과 메모리 셀들 또는 메모리 장치의 내부 전류 등의 다양한 요소들을 고려하려 출력될 수 있다.
상술한 바와 같이, 내부 전류는 각 동작에서 선택된 메모리 셀들의 위치에 따라서도 조절될 수 있다. 예를 들어, 신뢰할 수 있는 프로그램 동작을 수행하기 위해서는 더 높은 내부 전류가 요구될 수 있다.
그러므로, 룩업 테이블(15)은 모든 가능한 리드, 소거 또는 프로그램 동작들에 관련된 디지털 정보를 포함하며, 단일의 기준 전압(VREF)에 상응하는 그룹의 전압 값에서 디지털-아날로그 컨버터(D2A) 블록에 의해 변환된 다양한 디지털 정보를 출력 단자들(N)을 통해 출력할 수 있다.
룩업 테이블(15)에 매핑된 디지털 정보들은 메모리 장치가 동작하는 동안 온도 변화와 같은 조건들에 따라 선택될 수 있다. 또한, 전압이 일정하게 유지되도록 전류 구동성(current drivability)을 일정하게 조정하는데, 룩업 테이블(15)에 의해 회로 특성들(circuit features)을 트리밍(trimming)할 수 있다.
예를 들면, 저전압 강하 레귤레이터(100)의 출력 단자에 연결된 커패시터(C1)는 내부 회로(예컨대, 메모리 장치)의 동작을 최적화하기 위하여, 약 100?A의 범위 내에서 출력 전류가 설정될 수 있다.
보상 스테이지(Si) 각각의 구조를 참조하면, 각 보상 스테이지의 기본 구조는 인버팅 스테이지(inverting stage)의 MOS 트랜지스터들을 구비하는 제1 회로(12) 및 비교기(OAi)를 구비하는 제2 회로(14)를 포함할 수 있다.
보다 상세하게, 제1 회로(12)는 오버슛 방지 회로(overshoot prevent circuit)로 구현될 수 있다. 오버슛 방지 회로는 기준 전압 노드(Vpwr)에 연결된 소스 단자와 NMOS 트랜지스터(M1)의 드레인 단자 사이에 직렬로 연결된 PMOS 트랜지스터(M2)를 포함할 수 있다.
NMOS 트랜지스터(M1)의 소스 단자는 저전압 강하 레귤레이터(100)의 출력 단자(OUT)에 연결된다. 또한, NMOS 트랜지스터(M1)는 캐스코드 구성(cascode configuration)에서 다이오드(diode)로서 사용될 수 있다.
트랜지스터들(M2, M1)은 하부 스위치에 연결된 상부 교류 발전기를 고려하여 서로 직렬로 연결될 수 있다.
제2 회로(14)에서, 비교기(OAi)는 도 5에 보여지는 디지털-아날로그 컨버터(D2A)로부터 출력된 가변 전압(Vi)을 수신 받는 제1 입력 단자와 피드백 전압을 수신 받는 제2 입력 단자를 포함할 수 있다.
실시예에서, 비교기(OAi)의 제2 입력 단자는 출력 단자(OUT)에 연결되고, 내부 회로에 의해 요청된 전류량에 따라 가변하는 출력 전압을 피드백 전압으로써 수신 받는다.
비교기(OAi)의 출력 단자는 제1 회로(12)의 PMOS 트랜지스터(M2)의 게이트 단자에 연결된다.
도 6은 본 발명에 따른 전압 보상 회로의 모듈의 개략도이다.
도 6을 참조하면, 출력 전압이 회복된 후 오버슛(overshoot) 전압을 제한하기 위하여 캐스코드 구조(12)를 포함하는 하나의 단일 스테이지(Si)의 구조가 보다 상세하게 보여진다.
실시예에서, NMOS 트랜지스터(M1)의 소스 단자는 가변 저항(Rtrim)을 통하여 기준 전압(Vssi)에 연결된다. 여기서, 가변 저항(Rtrim)은 다음 수식에 따라 원하는 캐스코드 전압(Vcasc)을 획득하기 위해 트리밍될 수 있다.
Figure 112016053061174-pat00001
‘수학식 1’에서, Vout*은 출력 단자(OUT)의 전압이고, Vthn은 NMOS 트랜지스터(M1)의 문턱 전압이다.
Rtrim * I1 = Vout* 이므로 가변 저항(Rtrim)의 조절에 의하여 ‘X’ 노드에서 출력 전압(Vout*)이 출력될 수 있고, 출력 전압(Vout*)에 의해 원하는 캐스코드 전압(Vcasc)이 도출될 수 있다.
도 6에서 보여지는 구조는 전압, 온도 및 스큐(skew) 프로세스에서의 변화들에 민감하게 반응하지는 않는다. 이는, PMOS 트랜지스터(M2)의 폭(W)을 증가시킴으로써 출력 전압 강하 후 슬루레이트 및 회복 속도를 개선할 수 있기 때문이다.
예를 들면, 정해진 시간(Δt) 후에 강하된 전압을 회복할 경우, 다른 하나의 스테이지들(S1, S2 … 또는 Sn)의 PMOS 트랜지스터들을 위한 가변 전압 등에 의해 인에이블되는 오버슛 방지 회로의 제1 스테이지(S1)의 PMOS 트랜지스터(M2)의 폭(width; W)을 설정할 수 있다.
슬루레이트는 다음의 ‘수학식 2’를 통하여 계산될 수 있다.
Figure 112016053061174-pat00002
'수학식 2'에서, 전류(I)는 PMOS 트랜지스터들의 폭(W)에 따라 결정되고, 커패시턴스(C)는 내부 회로에 의해 결정될 수 있다.
그러므로, PMOS 트랜지스터들의 폭에 변화를 줌으로써, 출력 전압 강하의 레벨에 따라 슬루레이트를 개선하는 것이 가능하다.
오버슛 방지 회로에 포함된 NMOS 트랜지스터(M1)는 커패시턴스를 포함하는 피드백 회로가 매우 느리기 때문에, 저전압 강하 레귤레이터(100) 내부에 수동 커패시턴스가 제어할 수 없는 출력 단자(OUT)에서의 오버슛을 방지하기 위해 제공된다.
NMOS 트랜지스터(M1)의 캐스코드 구성을 고려하여, 출력 단자(OUT)에서 출력되는 전압이 기준 전압(VREF)과 동일할 때, NMOS 트랜지스터(M1)는 핀치오프(pinch off) 상태로 유지된다. 즉, NMOS 트랜지스터(M1)는 턴 오프(turn off)되고 오버슛 방지 회로 내에 전류가 흐르지 않는다.
캐스코드 전압(Vcasc)은 출력 전압(VOUT)이 가변하고 있을 때에도 일정하게 유지되는데, 이러한 방식으로 NMOS 트랜지스터(M1)는 출력 단자(OUT)에서 전압 강하 후 오버슛을 피할 수 있다. 비교기(OAi)가 PMOS 트랜지스터(M2)를 인에이블 할 때, 출력 단자(OUT)에서 전압은 기준 전압(VREF)까지 높아지고, NMOS 트랜지스터(M1)의 문턱 전압은 0V가 되어 NMOS 트랜지스터(M1)가 턴 오프 된다.
도 7 내지 도 10은 여러 동작 조건들에서 본 발명의 전압 보상 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 출력 단자(OUT)에서 전압 강하가 발생하지 않아서 낮은 부하 전류가 존재할 때의 첫 번째(1) 경우를 설명하면 다음과 같다.
저전압 강하 레귤레이터(100)는 요구된 전류를 내부 회로로 공급할 수 있고, 출력된 전압은 일정하게 유지될 수 있다. 이러한 경우, 전압 강하가 발생하지 않기 때문에, 전압 강하를 회복하기 위한 보상 스테이지(Si)는 비활성화될 수 있다.
도 8에서 보여지는 두 번째(2) 경우, 부하에서 더 많은 전류를 요청하기 시작하면, 도 3에서 보여진 바와 같이, 저전압 강하 레귤레이터(100)의 출력 전압 노드에서의 전압 강하가 발생할 수 있다.
이러한 전압 강하(V1, V2 또는 V3)의 크기에 따라서, 출력 단자(OUT)에서 저전압 강하 레귤레이터(100)에 의해 제공된 전류에 더해지는 여분의 전류를 발생시키기 위하여, 하나 이상의 보상 스테이지들(S1, S2 … 또는 Sn)이 이에 상응하는 비교기(OAi)에 의해서 인에이블 될 수 있다. 즉, 전압 강하의 크기가 클수록 활성화되는 보상 스테이지들의 개수는 증가한다.
도 9에서 보여지는 세 번째(3) 경우, 모든 보상 스테이지들(S1, S2 … 및 Sn)은 내부 회로에 의해 요구되는 전류의 양을 고려하여 동시에 인에이블 될 수 있다.
도 10에서 보여지는 네 번째(4) 경우, 도 11에 도시된 바와 같이, 보상 스테이지들(S1, S2 … 또는 Sn)의 캐스코드 구조가 전압 고리(voltage ringing)를 형성하기 때문에, 전압 강하 후 낮은 전류 및 오버슛과 함께 정상적인 출력 전압(VOUT)으로 조절될 수 있다.
도 11은 출력 전압 강하가 저전압 강하 레귤레이터의 출력 단자에 영향을 미칠 때, 전압 보상 회로의 성능들을 보여주는 비교 도표이다.
도 11을 참조하면, 보상 스테이지들(S1, S2 … 또는 Sn)의 배치는 출력 전압 강하의 레벨에 상응하는 전압 값들이 룩업 테이블(15)을 통하여 다음과 같은 여러 상황들을 고려하여 얻어질 수 있다.
- 온도: 메모리 장치 내에 디지털 온도 센서를 구비하여, 전압 강하를 보상하기 위한 문턱 레벨들을 최적화하는 것이 가능함;
- 프로세스 스큐: 각 스테이지에서 가변 저항을 사용하여 공정 변수(process variation)에 관계없이 회로가 트리밍될 수 있음;
- 동작들 및 어드레스 비민감성: 비교기들의 문턱 전압들은 알고리즘 및 동작 어드레스의 성능을 증가시키도록 설정됨;
- 전력 소비 특성: 아이들(idle) 상태에서 낮은 전력 소비;
- 타이밍 요건: 인에이블 되는 스테이지들의 개수는 피크 전류 로드에 적합한 동작을 획득하는 최상의 강하 회복을 달성하도록 설정됨.
또한, 전류량의 측면에서 최저 필요량으로 조정된 LDO 레귤레이터가 사용될 수 있기 때문에, 저전압 강하 레귤레이터구조를 간소화할 수 있다.
제안된 방법은 어떠한 타입의 저전압 강하 레귤레이터아키텍처와도 함께 동작하기 때문에, 독립적인 저전압 강하 레귤레이터토폴로지의 선정에 의해 더욱 효과적으로 사용될 수 있다. 이에 따라, 출력 전압 강하 후, 회복이 저전압 강하 레귤레이터의출력 단자에 연결된 보상 스테이지들에 의존하기 때문에, 밀러(Miller) 커패시터와 함께 저전압 강하 레귤레이터의 출력 드라이버를 사용할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1: 전압 보상 회로 10: 비교기
12: 제1 회로 14: 제2 회로
100: 저전압 강하 레귤레이터

Claims (13)

  1. 내부 회로에 연결된 레귤레이터를 포함하는 전압 보상 회로에 있어서,
    상기 레귤레이터의 출력 단자에 병렬로 연결된 다수의 보상 스테이지들을 포함하며,
    상기 보상 스테이지들은,
    상기 내부 회로의 동작에 따라 출력되는 가변 전압들과 기준 전압을 각각 비교하고, 상기 비교 결과에 따라 상기 출력 단자의 전류를 가변시키는 전압 보상 회로.
  2. 제1항에 있어서,
    상기 내부 회로의 다양한 동작들에 따른 디지털 정보들을 저장하는 룩업 테이블; 및
    상기 내부 회로의 동작들에 따라 상기 룩업 테이블로부터 출력된 상기 디지털 정보들에 응답하여 상기 가변 전압들을 출력하는 디지털-아날로그 컨버터를 더 포함하는 전압 보상 회로.
  3. 제2항에 있어서,
    상기 디지털 정보들은 상기 내부 회로의 동작 및 온도 변화에 따라 출력되는 전압 보상 회로.
  4. 제1항에 있어서,
    상기 내부 회로는 메모리 매트릭스 또는 메모리 장치의 주변 회로를 포함하는 전압 보상 회로.
  5. 제1항에 있어서,
    상기 보상 스테이지들 각각은 서로 동일하게 구성된 전압 보상 회로.
  6. 제1항에 있어서,
    상기 보상 스테이지들 각각은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 오버슛(overshoot) 방지 회로를 포함하는 전압 보상 회로.
  7. 제1항에 있어서,
    상기 보상 스테이지들 각각은 상기 전압 및 상기 기준 전압이 각각 인가되는 제1 및 제2 입력단들이 포함된 비교기를 포함하는 전압 보상 회로.
  8. 제6항에 있어서,
    상기 PMOS 트랜지스터의 폭은 상기 출력 단자에서 발생한 전압 강하가 회복되는 시간을 고려하여 설정되는 전압 보상 회로.
  9. 제1항에 있어서,
    상기 레귤레이터는 저전압 강하(low dropout regulator) 레귤레이터로 구성된 전압 보상 회로.
  10. 내부 회로의 동작에 따라 다수의 보상 스테이지들을 선택적으로 활성화시키는 단계; 및
    상기 활성화된 스테이지들의 출력에 따라 레귤레이터의 출력 단자의 전류를 조절하는 단계를 포함하고,
    상기 보상 스테이지들은,
    상기 출력 단자에서 전압 강하가 발생하지 않으면 비활성화되고,
    상기 출력 단자에서 전압 강하가 발생하면 상기 전압 강하의 크기에 따라 선택적으로 활성화되는 전압 보상 회로의 동작 방법.
  11. 제10항에 있어서,
    상기 보상 스테이지들을 선택적으로 활성화시키는 단계는,
    상기 내부 회로의 동작에 따라 디지털 정보들을 출력하는 단계;
    상기 디지털 정보들에 따라 가변 전압들을 출력하는 단계; 및
    상기 가변 전압들과 기준 전압을 각각 비교하여 상기 보상 스테이지들을 선택적으로 활성화하는 단계를 포함하는 전압 보상 회로의 동작 방법.
  12. 삭제
  13. 제10항에 있어서,
    상기 전압 강하의 크기가 클수록 활성화되는 보상 스테이지들의 개수가 증가하는 전압 보상 회로의 동작방법.
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