KR101401131B1

KR101401131B1 - 전압 조정기

Info

Publication number: KR101401131B1
Application number: KR1020100011983A
Authority: KR
Inventors: 다카시 이무라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-10
Filing date: 2010-02-09
Publication date: 2014-05-29
Also published as: US8072198B2; CN101799697B; TWI498702B; KR20100091912A; CN101799697A; JP2010211788A; TW201107920A; JP5421133B2; US20100201331A1

Abstract

오버슈트 시의 응답 특성이 좋은 전압 조정기를 제공하는 것으로서, 출력 단자의 오버슈트를 검출하는 트랜지스터(303)와 트랜지스터(303)에 접속한 커런트 미러 회로를 설치하고, 트랜지스터(303)가 오버슈트를 검출하면, 제어 트랜지스터(16)를 온하여 출력 단자의 전압을 방전시킨다.

Description

전압 조정기{VOLTAGE REGULATOR}

본 발명은, 출력 단자에 부하 용량이 접속된 전압 조정기에 관한 것이다.

종래의 전압 조정기에 대해서 설명한다. 도 6은, 종래의 전압 조정기를 도시하는 회로도이다.

전압 조정기에서는 규정 동작의 안정 및 과도 응답 특성의 향상을 위해서 일반적으로 출력부에 콘덴서를 접속하는데, 본 예에서도 부하 용량(95)이 접속되어 있다. 전원 유닛(91)은, 전원 전압(VDD)을 출력한다. 전압 조정기(92)는, 전원 전압(VDD)에 의거하여, 일정한 전압인 출력 전압(Vout)을 출력한다. 전압 검출 회로(93)는, 전원 전압(VDD)에 의거하여, NMOS 트랜지스터(94)를 온 오프 제어한다.

전원 유닛(91)이 셧다운되면, 전원 전압(VDD)이 낮아지고, 출력 전압(Vout)도 낮아진다. 전원 전압(VDD)이 소정 전압보다도 낮아지면, 전압 검출 회로(93)는 NMOS 트랜지스터(94)가 온하도록 NMOS 트랜지스터(94)를 제어하므로, NMOS 트랜지스터(94)가 온된다. 그러면, 전압 조정기(92)의 출력 단자와 접지 단자가 접속되므로, 부하 용량(95)이 강제적으로 방전되어, NMOS 트랜지스터(94)에 의해서도 출력 전압(Vout)이 낮아진다. 이 때, NMOS 트랜지스터(94)가 존재하지 않을 때보다도 존재할 때의 쪽이, 부하 용량(95)이 빠르게 방전된다(예를 들면, 특허 문헌 1 참조).

일본국특허공개2000－152497호공보

예를 들면, 부하가 급격하게 경부하로 되어, 출력 전압(Vout)이 오버슈트되면, 출력 전압(Vout)이 일정한 전압으로 안정되기까지의 시간이 길어져, 전압 조정기의 응답 특성이 나빠진다. 따라서, 이 시간을 짧게 하여 응답 특성을 좋게 하기 위한 오버슈트 대책 기능도 종래의 기능에 추가하여 요구되고 있다.

본 발명은, 상기 과제를 감안하여 이루어져, 오버슈트 시의 응답 특성을 좋게 할 수 있고, 또한, 셧다운 시에 부하 용량을 빠르게 방전시킬 수 있는 전압 조정기를 제공한다.

출력 단자의 오버슈트를 검출하는 제1 트랜지스터와, 게이트와 드레인이 상기 제1 트랜지스터의 드레인에 접속된 제2 트랜지스터와, 게이트가 상기 제2 트랜지스터의 게이트에 접속된 제３ 트랜지스터와, 드레인이 상기 제3 트랜지스터의 드레인에 접속되고, 게이트가 기준 전압 단자에 접속되며, 상기 제1 트랜지스터보다 임계치가 낮은 제4 트랜지스터를 구비하고 있다.

본 발명에서는, 전압 조정기의 출력 전압이 검출 전압보다도 높아지면, 제어 트랜지스터가 온으로 됨으로써, 부하 용량을 방전시킨다. 따라서, 전압 조정기의 출력 전압이 급격하게 낮아지므로, 전압 조정기의 출력 전압이 검출 전압보다도 높아지고 나서 일정한 전압으로 안정되기까지의 시간이 짧아져, 전압 조정기의 응답 특성이 좋아진다. 따라서, 부하가 급격하게 경부하로 되어, 출력 전압이 오버슈트함으로써, 출력 전압이 검출 전압보다도 높아져도, 전압 조정기의 응답 특성이 좋아진다.

또한, 셧다운 시에 외부로부터 입력되는 외부 신호가 입력됨에 의해서도, 제어 트랜지스터가 온으로 되어, 부하 용량을 방전시킨다. 따라서, 셧다운 시에 부하 용량을 빠르게 방전시킬 수 있어, 전압 조정기의 출력 전압을 빠르게 접지 전압으로 할 수 있다.

도 1은 본 발명의 전압 조정기를 나타내는 회로도이다.
도 2는 제1 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 3은 제2 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 4는 제3 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 5는 제4 실시 형태의 전압 조정기를 나타내는 회로도이다.
도 6은 종래의 전압 조정기를 나타내는 회로도이다.

도 1은, 본 발명의 전압 조정기를 나타내는 회로도이다.

전압 조정기는, 출력 트랜지스터(11), 분압 회로(12), 앰프(13), 전압 검출 회로(14), 논리합 회로(15), 제어 트랜지스터(16) 및 온 오프 회로(17)를 구비한다. 또한, 전압 조정기의 출력 단자에는 부하 용량(21)이 접속된다.

출력 트랜지스터(11)는, 게이트가 앰프(13)의 출력 단자에 접속되고, 소스가 전원 단자에 접속되며, 드레인이 접지 단자에 분압 회로(12)를 통해 접속된다. 앰프(13)는, 비반전 입력 단자가 분압 회로(12)의 출력 단자에 접속되고, 반전 입력 단자가 기준 전압 입력 단자에 접속된다.

전압 검출 회로(14)는, 입력 단자가 전압 조정기의 출력 단자에 접속되고, 출력 단자가 논리합 회로(15)의 제1 입력 단자에 접속된다. 온 오프 회로(17)는, 입력 단자가 전압 조정기의 온 오프 제어 단자(V2)에 접속되고, 출력 단자가 논리합 회로(15)의 제2 입력 단자에 접속된다. 제어 트랜지스터(16)는, 게이트가 논리합 회로(15)의 출력 단자에 접속되고, 소스가 접지 단자에 접속되며, 드레인이 전압 조정기의 출력 단자에 접속된다. 또한, 부하 용량(21)이, 전압 조정기의 출력 단자와 접지 단자의 사이에 설치된다.

출력 트랜지스터(11)는, 앰프(13)의 출력 전압 및 전원 전압(VDD)에 의거하여, 출력 전압(Vout)을 출력한다. 분압 회로(12)는, 출력 전압(Vout)을 분압하고, 분압 전압(Vfb)을 출력한다. 앰프(13)는, 분압 전압(Vfb)과 기준 전압(Vref)을 비교하여, 출력 전압(Vout)이 일정한 전압이 되도록 출력 트랜지스터(11)를 제어한다.

전압 검출 회로(14)는, 전술의 일정한 전압보다도 높은 검출 전압이 설정되고, 출력 전압(Vout)이 검출 전압보다도 높아진 것을 검출하면, 검출 신호를 출력한다. 온 오프 회로(17)는, 셧다운 시에 외부로부터 입력되는 외부 신호가 입력되고, 각 요소 회로를 셧다운시키는 신호를 출력하며, 외부 신호에 대해서 채터링(chattering)이나 노이즈 대책을 위해서 히스테리시스 특성을 가지는 회로이다. 논리합 회로(15)는, 검출 신호 또는 외부 신호가 입력되면, 제어 트랜지스터(16)를 온시킨다. 제어 트랜지스터(16)는 온으로 됨으로써, 부하 용량(21)을 방전시킨다.

다음에, 전압 조정기의 동작에 대해서 설명한다.

출력 전압(Vout)이 소정 전압보다도 높으면 즉, 분압 전압(Vfb)이 기준 전압(Vref)보다도 높으면, 앰프(13)의 출력 전압(출력 트랜지스터(11)의 게이트 전압)이 높아져, 출력 트랜지스터(11)는 오프되고, 출력 전압(Vout)은 낮아진다. 또한, 출력 전압(Vout)이 소정 전압보다도 낮으면, 상기와 같이, 출력 전압(Vout)은 높아진다. 즉, 출력 전압(Vout)이 일정해진다.

부하가 급격하게 경부하로 된 경우, 출력 전압(Vout)이 오버슈트하는 경우가 있다. 이 때, 출력 전압(Vout)은 검출 전압보다도 높아진다.

출력 전압(Vout)이 검출 전압보다도 높아지면, 출력 전압(V1)은 하이로 된다. 즉, 전압 검출 회로(14)는 검출 신호를 출력하게 된다. 그러면, 논리합 회로(15)의 출력 전압도 하이로 되고, 제어 트랜지스터(16)는 온으로 되어, 용량(21)이 방전된다. 그러면, 출력 전압(Vout)이 급격하게 낮아지므로, 출력 전압(Vout)이 검출 전압보다도 높아지고 나서 일정한 전압으로 안정되기까지의 시간이 짧아져, 전압 조정기의 응답 특성이 좋아진다.

온도가 높아지고, 출력 트랜지스터(11)의 리크 전류가 많아진 경우, 출력 전압(Vout)이 검출 전압보다도 높아지는 경우가 있다.

출력 전압(Vout)이 검출 전압보다도 높아지면, 출력 전압(V1)은 하이로 된다. 즉, 전압 검출 회로(14)는 검출 신호를 출력하게 된다. 그러면, 논리합 회로(15)의 출력 전압도 하이로 되고, 제어 트랜지스터(16)는 온으로 되어, 용량(21)이 방전된다. 그러면, 출력 전압(Vout)이 급격하게 낮아지므로, 출력 전압(Vout)은 검출 전압 이상이 되기 어려워져, 출력 전압(Vout)의 검출 전압 이상으로의 상승이 억제된다.

그 후, 리크 전류에 의해, 출력 전압(Vout)이 다시 높아지면, 전술과 같이 출력 전압(Vout)이 다시 낮아져, 용량(21)의 방전이 간헐적으로 행해지게 된다.

셧다운 시, 전압 조정기는, 외부로부터, 온 오프 제어 단자(V2)의 입력 전압이 하이가 되도록 제어된다. 논리합 회로(15)의 출력 전압은 하이로 되고, 제어 트랜지스터(16)는 온으로 되어, 용량(21)이 방전된다. 그러면, 셧다운 시에 부하 용량(21)을 빠르게 방전시킬 수 있다.

이하, 도면을 참조하여 본 발명의 전압 조정기의 상세한 실시 형태에 대해서 설명한다.

［제1 실시 형태］

도 2는, 제1 실시 형태의 전압 조정기의 회로도이다.

제1 실시 형태의 전압 조정기는, 출력 트랜지스터(11)와, 분압 회로(12)와, 앰프(13)와, 전압 검출 회로부(351)와, 논리합 회로(15)와, 제어 트랜지스터(16)를 구비하고 있다. 분압 회로(12)는 저항(321)과 저항(322)을 구비하고 있다. 전압 검출 회로부(321)는 PMOS 트랜지스터(301)와, PMOS 트랜지스터(302)와, NMOS 트랜지스터(303)와, NMOS 트랜지스터(304)와, 인버터(305)와, 인버터(306)를 구비하고 있다.

앰프(13)는, 출력은 출력 트랜지스터(11)의 게이트에 접속되고, 비반전 입력 단자는 노드(312)에 접속되며, 반전 입력 단자는 노드(311)에 접속된다. 출력 트랜지스터(11)는, 드레인은 출력 단자(313)에 접속되고, 소스는 전원 단자(314)에 접속된다. 분압 회로(12)는, 한쪽은 출력 단자(313)에 접속되고, 다른 쪽은 접지 단자(315)에 접속되며, 출력이 노드(312)와 전압 검출 회로부(321)의 NMOS 트랜지스터(303)의 게이트에 접속된다. 전압 검출 회로부(321)는 출력이 논리합 회로(15)에 접속된다. 논리합 회로(15)는, 한쪽의 입력 단자에 전압 검출 회로부(321)의 출력이 접속되고, 다른 한쪽의 입력 단자에 ONOFFB 단자(316)가 접속되며, 출력이 제어 트랜지스터(16)의 게이트에 접속된다. 제어 트랜지스터(16)는, 소스가 접지 단자(315)에 접속되고, 드레인이 출력 단자(313)에 접속된다.

분압 회로(12)는, 저항(321)과 저항(322)의 접속점이 노드(312)에 접속되고, 저항(321)의 다른 쪽이 출력 단자(313)에 접속되며, 저항(322)의 다른 쪽이 접지 단자(315)에 접속된다.

전압 검출 회로부(351)는, NMOS 트랜지스터(303)의 드레인이 PMOS 트랜지스터(301)의 드레인 및 게이트와 PMOS 트랜지스터(302)의 게이트에 접속되고, 소스는 접지 단자(315)에 접속된다. PMOS 트랜지스터(301)는, 소스가 출력 단자(313)에 접속된다. PMOS 트랜지스터(302)는, 드레인이 인버터(305) 입력 단자 및 NMOS 트랜지스터(304)의 드레인에 접속되고, 소스는 출력 단자(313)에 접속된다. NMOS 트랜지스터(304)는, 게이트가 기준 전압 단자(311)에 접속되고, 소스는 접지 단자(315)에 접속된다. 인버터(306)는, 입력이 인버터(305)의 출력 단자에 접속되고, 출력은 논리합 회로(15)의 입력 단자에 접속된다.

다음에 전압 조정기의 동작에 대해서 설명한다.

ONOFFB 단자(316)에 로우의 신호가 입력되고, 통상 동작 상태에 있을 때, NMOS 트랜지스터(304)가 온되고 노드(317)가 로우로 된다. 그러면 논리합 회로(15)의 출력은 로우가 되어 제어 트랜지스터(16)를 오프시키고 출력 단자(313)의 전압(Vout)의 제어는 행해지지 않는다.

출력 단자(313)에 접속된 부하가, 중부하로부터 경부하로 급격하게 변화하면 출력 단자(313)의 전압(Vout)에 오버슈트가 발생한다. 그러면 PMOS 트랜지스터(302)의 드레인·소스간의 기생 용량에 의해 노드(317)의 전압이 순간적으로 하이로 된다. 그리고 논리합 회로(15)의 출력이 하이로 되어 제어 트랜지스터(16)를 온시킨다. 이렇게 하여 출력 단자(313)의 전압을 감소시키고, 오버슈트를 저감시킨다. 그 후, 노드(312)의 전압에도 마찬가지로 오버슈트가 발생하므로, 오버슈트를 NMOS 트랜지스터(303)가 검출하여 온으로 하고, PMOS 트랜지스터(301)에 전류가 흘러간다. PMOS 트랜지스터(301)와 (302)는 커런트 미러로 되어 있으므로, PMOS 트랜지스터(302)에도 전류가 흘러 노드(317)가 하이로 된다. 그리고, 논리합 회로(15)의 출력이 하이로 되어 제어 트랜지스터(16)를 온시킨다. 이렇게 하여 출력 단자(313)의 전압을 감소시켜, 오버슈트를 저감시킨다.

상술과 같이 구성한 전압 검출 회로부(351)는, 전압(Vout)에 오버슈트가 나온 직후에는, PMOS 트랜지스터(302)의 드레인·소스간의 기생 용량에 의해 제어 트랜지스터(16)를 곧장 온시켜 Vout의 전압을 낮추고, 그 후 오버슈트가 감소하기까지 동안, NMOS 트랜지스터(303)가 오버슈트를 검출함으로써 제어 트랜지스터(16)를 온시켜, Vout의 전압을 낮춘다. NMOS 트랜지스터(303)와 NMOS 트랜지스터(304)의 임계치는, NMOS 트랜지스터(304)의 임계치쪽을 낮게 해 둔다. 이 임계치 차는 오버슈트를 검출할 때의 검출 전압이 되고, 오버슈트가 발생하여 노드(312)의 전압이 임계치 차 이상 커졌을 때만 NMOS(303)가 온으로 되어 Vout의 전압을 낮출 수 있게 된다. 또한, 도시는 하지 않지만 PMOS 트랜지스터(301)와 PMOS 트랜지스터(302)의 소스는 전원 단자(314)에 접속해도 된다.

이상에 설명한 것처럼, 제1 실시 형태의 전압 조정기에 의하면 출력 단자(313)에 오버슈트가 발생했을 때, 제어 트랜지스터(16)를 온시켜 오버슈트를 저감시킬 수 있다.

［제2 실시 형태]

도 3은, 제2 실시 형태의 전압 조정기의 회로도이다.

도 2와의 차이는 저항(601, 602, 603)을 이용하여 오버슈트의 검출 전압을 설정하고, NMOS 트랜지스터(604)를 이용하여 해제 전압에 히스테리시스를 갖게 하는 점이다. 접속으로는, 저항(601)과 저항(602)의 접속점이 NMOS 트랜지스터(303)의 게이트에 접속되고, 저항(601)의 다른 쪽이 출력 단자(313)에 접속된다. 저항(602)과 저항(603)의 접속점이 NMOS 트랜지스터(604)의 드레인에 접속되고, 저항(603)의 다른 쪽이 접지 단자(315)에 접속된다. NMOS 트랜지스터(604)는, 게이트는 인버터(305)의 출력에 접속되고, 소스는 접지 단자(315)에 접속된다.

다음에 제2 실시 형태의 전압 조정기의 동작에 대해서 설명한다.

출력 단자(313)의 전압(Vout)에 오버슈트가 발생하면 노드(612)의 전압에도 마찬가지로 오버슈트가 발생한다. 그러면 이 오버슈트를 검출하여 NMOS 트랜지스터(303)가 온으로 되어 PMOS 트랜지스터(301)에 전류가 흐른다. PMOS 트랜지스터(301)와 (302)는 커런트 미러로 되어 있으므로, PMOS 트랜지스터(302)에도 전류가 흘러 노드(317)가 하이로 된다. 그리고 논리합 회로(15)의 출력이 하이로 되어 제어 트랜지스터(16)를 온시킨다. 이렇게 하여 출력 단자(313)의 전압을 감소시켜, 오버슈트를 저감시킨다. 오버슈트를 검출하는 전압은 저항(601, 602, 603)의 비로 결정한다. 이 때문에, 이 비를 조절함으로써 검출 전압을 임의로 조절할 수 있다. 또한, 도시는 하지 않지만, 저항(601, 602, 603)을 트리밍할 수 있도록 하면 프로세스 불균형을 고려한 미세조정을 행하는 것이 가능하게 된다.

출력 단자(313)에 오버슈트가 발생하면 노드(317)가 하이로 되고, 제어 트랜지스터(16)가 온으로 되어 출력 단자(313)의 오버슈트를 감소시킨다. 그 후 오버슈트가 감소했을 때, 인버터(305)의 출력은 로우이므로, NMOS 트랜지스터(604)가 오프되고 저항의 비가 바뀌어 해제 전압이 낮아진다. 이 때문에, 검출 전압보다도 낮은 해제 전압으로 NMOS 트랜지스터(303)를 오프하고, 노드(317)의 전압을 하이로부터 로우로 반전시켜 제어 트랜지스터(16)를 오프시킬 수 있다. 이와 같이 하여 노드(312)의 검출 전압과 해제 전압에 차를 줌으로써, 제어 트랜지스터(16)가 검출 전압 부근에서의 온 오프를 반복하여 노이즈가 발생하는 것을 막을 수 있다. 또한, 도시는 하지 않지만 PMOS 트랜지스터(301)와 PMOS 트랜지스터(302)의 소스는 전원 단자(314)에 접속해도 된다.

이상에 설명한 바와 같이, 제2 실시 형태의 전압 조정기에 의하면 출력 단자(313)에 오버슈트가 발생했을 때, 제어 트랜지스터(16)를 온시켜 오버슈트를 저감시킬 수 있다. 또한, 오버슈트의 검출 전압과 해제 전압을 저항에 의해 임의로 조정할 수 있고, 히스테리시스를 이용하여 제어 트랜지스터(16)를 온 오프시킴으로써 노이즈 발생을 막을 수 있다.

［제3 실시 형태］

도 4는, 제3 실시 형태의 전압 조정기의 회로도이다.

도 2와의 차이는 NMOS 트랜지스터(401)와 NMOS 트랜지스터(402)를 추가하여 오버슈트의 검출 전압과 해제 전압에 히스테리시스를 갖도록 한 점이다. 접속으로는, NMOS 트랜지스터(401)는, 게이트가 노드(311)에 접속되고, 드레인은 노드(317)에 접속되며, 소스는 NMOS 트랜지스터(402)의 드레인에 접속된다. NMOS 트랜지스터(402)는, 게이트가 인버터(305)의 출력에 접속되고, 소스는 접지 단자(315)에 접속된다.

다음에 제3 실시 형태의 전압 조정기의 동작에 대해서 설명한다.

출력 단자(313)에 오버슈트가 발생하면 노드(317)가 하이로 되고, 제어 트랜지스터(16)가 온으로 되어 출력 단자(313)의 오버슈트를 감소시킨다. 그 후 오버슈트가 감소했을 때, 인버터(305)의 출력은 로우이므로 NMOS 트랜지스터(402)가 오프되고, 노드(317)의 반전 레벨이 낮아진다. 이는 노드(312)의 해제 전압이 낮아지는 것과 동일하다. 그리고 오버슈트가 감소하여 노드(312)의 전압이 낮아졌을 때, 노드(312)의 검출 전압보다도 낮은 해제 전압으로 NMOS 트랜지스터(303)가 오프되고, 노드(317)의 전압을 하이로부터 로우로 반전시켜 제어 트랜지스터(16)를 오프시킨다. 이와 같이 하여 노드(312)의 검출 전압과 해제 전압에 차를 줌으로써, 제어 트랜지스터(16)가 검출 전압 부근에서의 온 오프를 반복하여 노이즈가 발생하는 것을 막을 수 있다. 또한, 도시는 하지 않지만 PMOS 트랜지스터(301)와 PMOS 트랜지스터(302)의 소스는 전원 단자(314)에 접속해도 된다.

이상에 설명한 것처럼, 제3 실시 형태의 전압 조정기에 의하면 출력 단자(313)에 오버슈트가 발생했을 때, 제어 트랜지스터(16)를 온시켜 오버슈트를 저감시킬 수 있다. 또한, 오버슈트의 검출 전압과 해제 전압에 히스테리시스를 이용하여 제어 트랜지스터(16)를 온 오프시킴으로써 노이즈 발생을 막을 수 있다.

［제4 실시 형태]

도 5는, 제4 실시 형태의 전압 조정기의 회로도이다.

도 2와의 차이는 Nch 공핍형 트랜지스터(502)와 NMOS 트랜지스터(501)를 이용하여 출력 전압의 오버슈트를 검출하는 점이다. 접속으로는, NMOS 트랜지스터(501)는, 게이트가 노드(312)에 접속되고, 드레인은 노드(317)에 접속되며, 소스는 접지 단자(315)에 접속된다. Nch 공핍형 트랜지스터(502)는, 게이트 및 소스가 노드(317)에 접속되고, 드레인은 전원 단자(314)에 접속된다.

다음에 제4 실시 형태의 전압 조정기의 동작에 대해서 설명한다.

ONOFFB 단자(316)에 로우의 신호가 입력되고, 통상 동작 상태에 있을 때, NMOS 트랜지스터(504)는 오프되어 노드(317)가 하이로 된다. 그러면 논리합 회로(15)의 출력은 로우가 되고 제어 트랜지스터(16)를 오프시켜 출력 단자(313)의 전압(Vout)의 제어는 행해지지 않는다.

출력 단자(313)에 접속된 부하가, 중부하로부터 경부하로 급격하게 변화하면 출력 단자(313)의 전압(Vout)에 오버슈트가 발생한다. 그러면 노드(312)의 전압에도 마찬가지로 오버슈트가 발생하고, 이 오버슈트를 검출하여 NMOS 트랜지스터(501)가 온된다. NMOS 트랜지스터(501)가 온되면 노드(317)는 로우로 되고, 논리합 회로(15)의 출력이 하이로 되어 제어 트랜지스터(16)를 온시킨다. 이렇게 하여 출력 단자(313)의 전압을 감소시키고, 오버슈트를 저감시킨다.

이상에 설명한 것처럼, 제4 실시 형태의 전압 조정기에 의하면 출력 단자(313)에 오버슈트가 발생했을 때, 제어 트랜지스터(16)를 온시켜 오버슈트를 저감시킬 수 있다. 또한, 이용하는 트랜지스터가 적기 때문에 레이아웃 면적을 작게 할 수 있다.

11 : 출력 트랜지스터 12 : 분압 회로
13 : 앰프 14 : 전압 검출 회로
15 : 논리합 회로 16 : 제어 트랜지스터
17 : 온 오프 회로 21 : 부하 용량
311 : 기준 전압 단자 313 : 출력 단자
314 : 전원 단자 315 : 접지 단자
316 : ONOFFB 단자
351, 451, 551, 651 : 전압 검출 회로부

Claims

출력 단자에 부하 용량이 접속되고, 상기 출력 단자의 오버슈트(overshoot)를 검출하는 전압 검출 회로부가, 상기 출력 단자에 접속된 제어 트랜지스터를 제어함으로써, 상기 출력 단자의 오버슈트를 저감시키는 전압 조정기로서,
상기 전압 검출 회로부는,
게이트가 상기 출력 단자의 출력 전압을 분압하는 전압에 따라 제어되고, 상기 출력 단자의 오버슈트를 검출하는 제1 트랜지스터와,
게이트와 드레인이 상기 제1 트랜지스터의 드레인에 접속되고, 소스가 상기 출력 단자에 접속된 제2 트랜지스터와,
게이트가 상기 제2 트랜지스터의 게이트에 접속되고, 소스가 상기 출력 단자에 접속된 제3 트랜지스터와,
드레인이 상기 제3 트랜지스터의 드레인에 접속되고, 게이트가 기준 전압 단자에 접속되며, 상기 제1 트랜지스터보다 임계치가 낮은 제4 트랜지스터를 구비하고,
상기 제1 트랜지스터가 상기 출력 단자의 오버슈트를 검출하기 전에, 상기 제3 트랜지스터의 드레인·소스간의 기생 용량에 의해 상기 출력 단자의 오버슈트를 검출하는 것을 특징으로 하는 전압 조정기.
청구항 1에 있어서,
상기 출력 단자와 상기 제1 트랜지스터의 게이트를 연결하는 제1 저항과,
상기 제1 트랜지스터의 게이트와 접지 단자를 연결하는 제2 저항을 더 구비하는 것을 특징으로 하는, 전압 조정기.
청구항 2에 있어서,
상기 제2 저항은 복수의 저항으로 이루어지고, 상기 전압 검출 회로부의 출력에 의해 상기 제2 저항의 저항치를 전환하는 제5 트랜지스터를 설치한 것을 특징으로 하는 전압 조정기.
청구항 1 내지 3중 어느 한 항에 있어서,
상기 전압 검출 회로부는, 드레인이 상기 제3 트랜지스터의 드레인에 접속되고, 게이트가 상기 기준 전압 단자에 접속되며, 상기 제1 트랜지스터보다 임계치가 낮은 제6 트랜지스터와,
드레인이 상기 제6 트랜지스터의 소스에 접속된 제7 트랜지스터를 더 구비하는 것을 특징으로 하는 전압 조정기.