WO2015136680A1 - 電圧制御回路及び半導体記憶装置 - Google Patents

電圧制御回路及び半導体記憶装置 Download PDF

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亘 森山
貴利 源
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株式会社東芝
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Definitions

  • Embodiments described herein relate generally to a voltage control circuit and a semiconductor memory device.
  • the step-down voltage control circuit steps down the voltage input to the input node and outputs the stepped down voltage from the output node. At this time, it is desired to stabilize the level of the voltage to be output from the output node.
  • a voltage control circuit having a first NMOS transistor, a second NMOS transistor, an operational amplifier, and a regulation circuit.
  • the first NMOS transistor has a drain connected to the first node on the input node side, a source connected to the second node on the output node side, and a gate connected to the first node via the third node. It is connected.
  • the second NMOS transistor has a drain connected to the third node and a source connected to the first reference potential.
  • the operational amplifier has a non-inverting input terminal connected to a reference node between the second node and the second reference potential, an inverting input terminal connected to the reference potential, and an output terminal connected to the gate of the second NMOS transistor. Has been.
  • the adjustment circuit forms a discharge path from the first line to the second line when the potential of the output node exceeds the target value.
  • the first line is a line connecting the source of the first NMOS transistor and the second node.
  • the second line is a line connecting the third node and the drain of the second NMOS transistor.
  • the figure which shows the structure of the voltage control circuit concerning the other modification of embodiment. 1 is a diagram showing a configuration of a semiconductor memory device to which a voltage control circuit according to a basic mode is applied.
  • the voltage control circuit 40 according to the basic form is a step-down voltage control circuit.
  • the present invention is applied to a semiconductor memory device 1 as shown in FIGS.
  • FIG. 6 is a diagram showing a configuration of the semiconductor memory device 1 to which the voltage control circuit 40 is applied.
  • FIG. 7 is a diagram showing a configuration of the memory cell array 2 in the semiconductor memory device 1.
  • the semiconductor memory device 1 stores data in a nonvolatile manner, and is a NAND flash memory, for example.
  • the semiconductor memory device 1 includes a memory cell array 2, a row decoder 3, a sense amplifier (S / A) block 4, a column decoder 5, a controller 6, a high voltage generator (HV GEN) 7, a CG driver 8, an address register 9, and An I / O buffer 10 is provided.
  • the memory cell array 2 includes a plurality of memory cells.
  • the plurality of memory cells constitute a plurality of rows and a plurality of columns.
  • the memory cell array 2 includes n (n is a positive integer) blocks BLK-0 to BLK- (n ⁇ 1).
  • n is a positive integer
  • blocks BLK-0 to BLK- (n ⁇ 1) for example, as shown in FIG. 7, a plurality of NAND strings NS-0 to NS- (p ⁇ 1) are arranged.
  • the plurality of NAND strings NS-0 to NS- (p-1) extend in the column direction, for example.
  • the plurality of NAND strings NS-0 to NS- (p-1) are arranged in the row (row) direction.
  • Each of the NAND strings NS-0 to NS- (p-1) includes, for example, a plurality of memory cells MT-0 to MT- (k-1) connected in series to each other and two connected to each of the two ends. Select gates ST and DT are included (see FIG. 7).
  • a plurality of word lines extend in the row direction.
  • a plurality of word lines are arranged in the column direction.
  • the plurality of word lines WL-0 to WL- (k-1) extend in the row direction.
  • the plurality of word lines WL-0 to WL- (k-1) are arranged in the column direction. That is, the plurality of word lines WL-0 to WL- (k ⁇ 1) intersect with the plurality of NAND strings NS-0 to NS- (p ⁇ 1).
  • the plurality of word lines WL-0 to WL- (k-1) are connected to the control electrode of the memory cell.
  • the two select gate lines SGD and SGS extend in the row direction. Select gate lines SGD and SGS are arranged at both ends of a plurality of word lines in the column direction. The two select gate lines SGD and SGS are connected to the control electrodes of the select gates DT and ST, respectively.
  • the multiple bit lines extend in the column direction.
  • the plurality of bit lines are arranged in the row (row) direction.
  • the plurality of bit lines BL-0 to BL- (p-1) extend in the column direction.
  • the plurality of bit lines BL-0 to BL- (p-1) are arranged in the row direction. That is, the plurality of bit lines BL-0 to BL- (p-1) correspond to the plurality of NAND strings NS-0 to NS- (p-1).
  • Each NAND string NS is connected to a common source line via a corresponding select gate ST.
  • Each NAND string NS is connected to a corresponding bit line BL via a corresponding select gate DT.
  • the high voltage generator 7 boosts the power supply voltage under the control of the controller 6 and supplies a voltage corresponding to the boosted voltage to the CG driver 8.
  • the high voltage generator 7 includes high voltage generation circuits 71 and 72 and a voltage control circuit 40 (see FIG. 8).
  • the high voltage generation circuit 72 boosts the power supply voltage, and generates a first voltage Vout-1 for setting the program potential Vpgm (for example, about 18 V) to the selected word line corresponding to the selected memory cell at the time of writing.
  • the CG driver 8 is supplied.
  • the high voltage generation circuit 71 boosts the power supply voltage and supplies the boosted voltage to the voltage control circuit 40 and other circuits (not shown).
  • the voltage control circuit 40 generates a second voltage Vout ⁇ 2 for setting a transfer potential Vpass (for example, about 10V) on a non-selected word line corresponding to a non-selected memory cell by using a boosted voltage at the time of writing.
  • Vpass for example, about 10V
  • the high voltage generator 7 has a plurality of well regions (for example, n well and p well) corresponding to the blocks BLK-0 to BLK- (n-1) according to the operation mode (write, read, erase, etc.).
  • a control signal WELL for controlling the potential of the double well region) and the potential of the source line is generated and supplied to the row decoder 3.
  • the CG driver 8 generates a voltage for driving each word line using the voltage received from the high voltage generator 7 under the control of the controller 6. For example, the CG driver 8 generates the first voltage Vout-1 'so that the level becomes substantially equal to the first voltage Vout-1 at the time of writing. The CG driver 8 generates the second voltage Vout-2 'so that the level is substantially equal to the second voltage Vout-2 at the time of writing. The CG driver 8 supplies the generated voltage CG (for example, the first voltage or the second voltage) to the row decoder 3.
  • the row decoder 3 is connected to each word line WL-0 to WL- (k-1) connected to the control electrode of each memory cell MT in the NAND string NS.
  • the row decoder 3 decodes the row address transferred from the address register 9 and determines the addresses of the selected word line and the unselected word line among the plurality of word lines WL-0 to WL- (k ⁇ 1). To do.
  • the row decoder 3 sets the potential of the selected word line to the program potential Vpgm (for example, about 18 V) by applying the first voltage to the selected word line, and applies the second voltage to the non-selected word line.
  • the potential of the unselected word line is set to the transfer potential Vpass (for example, about 10 V).
  • the sense amplifier block 4 has a plurality of pairs of sense amplifiers and data latches corresponding to the plurality of bit lines BL-0 to BL- (p-1). Each pair of sense amplifiers and data latches are connected to corresponding NAND strings NS and bit lines BL via a select gate AT. The read data detected by the sense amplifier is held in a data latch paired with the sense amplifier, for example, as binary data.
  • the column decoder 5 decodes the column address from the address register 9. Further, the column decoder 5 determines whether or not to transfer the data held in the data latch circuit to the data bus based on the decoded result.
  • the I / O buffer 10 buffers the address, data, and command input from the I / O terminal.
  • the I / O buffer 10 transfers an address to the address register 9, transfers a command to the command register, and transfers data to the data bus.
  • FIG. 8 is a diagram showing a configuration relating to the connection between the voltage control circuit 40 and the word lines WL-0 to WL- (k ⁇ 1).
  • FIG. 9 is a diagram showing temporal changes in the potentials of the word lines WL-0 to WL-2.
  • the high voltage generation circuit 72 generates a first voltage Vout-1 corresponding to a voltage for setting a program potential Vpgm (for example, about 18 V) in a selected word line corresponding to the selected memory cell at the time of writing to generate a CG driver 8 is supplied.
  • the CG driver 8 generates and outputs a first voltage Vout-1 'so that the level is substantially equal to the first voltage Vout-1 generated by the high voltage generation circuit 72.
  • the first voltage Vout-1 ' is a voltage for setting the program potential Vpgm (for example, about 18 V) to the selected word line corresponding to the selected memory cell at the time of writing, for example.
  • the high voltage generation circuit 71 supplies a boosted voltage to the voltage control circuit 40.
  • the voltage control circuit 40 receives the boosted voltage generated by the high voltage generation circuit 71 as the input voltage Vin-2.
  • the voltage control circuit 40 is a step-down voltage control circuit that steps down the input voltage Vin-2 from the input node and outputs the stepped down voltage from the output node as an output voltage (second voltage) Vout-2. .
  • the CG driver 8 generates and outputs an output voltage Vout-2 'so that the level is substantially equal to the second voltage Vout-2.
  • the output voltage Vout-2 ' is a voltage for setting a transfer potential Vpass (for example, about 10 V) to an unselected word line corresponding to an unselected memory cell at the time of writing, for example.
  • the row decoder 3 has a plurality of select gates WT1-0 to WT1- (k-1), WT2-0 to WT2- (k-1).
  • the plurality of select gates WT1-0 to WT1- (k-1) correspond to the high voltage generation circuit 72 and electrically connect the output node of the voltage control circuit 30 to the selected word line WL according to the decoding result of the row address.
  • the plurality of select gates WT2-0 to WT2- (k-1) correspond to the voltage control circuit 40 and electrically connect the output node of the voltage control circuit 40 to the unselected word line WL according to the decoding result of the row address. Connecting.
  • the row decoder 3 transfers the first voltage Vout ⁇ 1 ′ (Vpgm) from the high voltage generation circuit 72 to the selected word line WL, and the first voltage Vout ⁇ 1 ′ from the voltage control circuit 40. 2 voltage Vout-2 ′ (Vpass) is transferred to the unselected word line WL.
  • Vpgm voltage
  • Vpass voltage
  • the output voltage of the voltage control circuit 40 electrically connected to the non-selected word line WL Overshoot is likely to occur in the waveform.
  • the select gates WT1-1, WT2-0, WT2-2 in the row decoder 3 are turned on.
  • the first voltage Vout-1 ′ (Vpgm) from the high voltage generation circuit 72 is transferred to the selected word line WL-1
  • the second voltage Vout-2 ′ (Vpass) from the voltage control circuit 40 is not set.
  • the data is transferred to the selected word lines WL-0 and WL-2.
  • the potential of the non-selected word lines WL-0 and WL-2 is easily raised by capacitive coupling between the selected word line WL-1 and the non-selected word lines WL-0 and WL-2.
  • overshoot occurs in the waveform of the output voltage of the voltage control circuit 40 electrically connected to ⁇ 0 and WL ⁇ 2.
  • a read operation voltage may be generated or generated.
  • the potential of the non-selected word lines WL-0 and WL-2 is easily raised by capacitive coupling between the selected word line WL-1 and the non-selected word lines WL-0 and WL-2.
  • overshoot occurs in the waveform of the output voltage of the voltage control circuit 40 electrically connected to WL-0 and WL-2.
  • FIG. 10 is a diagram illustrating a configuration of the voltage control circuit 40.
  • the voltage control circuit 40 is a step-down voltage control circuit, and is stepped down and stepped down so that the voltage Vin input to the input node Nin substantially matches the potential of the target value Vt.
  • the voltage Vout is output from the output node Nout.
  • the voltage control circuit 40 includes an NMOS transistor (first NMOS transistor) 41, an NMOS transistor (second NMOS transistor) 42, an operational amplifier 43, and resistance elements R1 to R3.
  • the NMOS transistor 41 is arranged between the node N1 on the input node Nin side and the node N2 on the output node Nout side.
  • the NMOS transistor 41 controls the current flowing from the input node Nin to the output node Nout when the voltage control circuit 40 steps down the voltage Vin.
  • the NMOS transistor 41 has a drain connected to the input node Nin via the node N1, a source connected to the output node Nout via the node N2, and a gate connected to the input node via the node N3, the resistance element R3, and the node N1. Connected to Nin.
  • the NMOS transistor 42 is arranged between the node N1 on the input node Nin side and the reference potential (first reference potential) Vr1.
  • the NMOS transistor 42 controls the gate voltage Vgate of the NMOS transistor 41 when the voltage control circuit 40 steps down the voltage Vin. That is, the NMOS transistor 42 controls the drain current to control the voltage drop amount by the resistance element R3 with respect to the voltage Vin at the input node Nin, thereby controlling the gate voltage Vgate of the NMOS transistor 41 (the voltage at the node N3).
  • the NMOS transistor 42 has a drain connected to the input node Nin via the node N3, the resistor element R3, and the node N1, a source connected to the reference potential Vr1, and a gate connected to the output terminal 433 of the operational amplifier 43.
  • the reference potential Vr1 is a potential corresponding to the gate voltage Vgate that turns off the NMOS transistor 41 when the NMOS transistor 42 is strongly turned on, for example, the ground potential GND.
  • the operational amplifier 43 adjusts the bias voltage of the gate of the NMOS transistor 42 so that the potential of the output node Nout substantially matches the target value Vt when the voltage control circuit 40 steps down the voltage Vin. That is, the operational amplifier 43 adjusts the bias voltage of the gate of the NMOS transistor 42 so that the difference between the potential of the reference node Nf and the reference potential Vref substantially matches zero.
  • the operational amplifier 43 has a non-inverting input terminal (+) 431 connected to the reference node Nf, an inverting input terminal ( ⁇ ) 432 connected to the reference potential Vref, and an output terminal 433 connected to the gate of the NMOS transistor 42.
  • the reference node Nf is a node between the node N2 and the reference potential Vr2.
  • the reference potential Vr2 is lower than the target value Vt and the reference potential Vref, and is, for example, the ground potential GND.
  • Resistive elements R1 and R2 divide the voltage of output node Nout by the ratio of the resistance values to obtain the potential of reference node Nf.
  • the resistance element R1 has one end connected to the reference potential Vr2 and the other end connected to the reference node Nf.
  • the resistance element R2 has one end connected to the reference node Nf and the other end connected to the output node Nout via the node N2.
  • the resistance element R3 defines the voltage drop amount of the node N3 with respect to the voltage Vin of the input node Nin together with the drain current of the NMOS transistor 42 by its resistance value.
  • the resistor element R3 has one end connected to the gate of the NMOS transistor 41 and the drain of the NMOS transistor 42 via the node N3, and the other end connected to the output node Nin and the drain of the NMOS transistor 41 via the node N1.
  • FIG. 11 is a waveform diagram showing the operation of the voltage control circuit 40.
  • the input voltage Vin starts to rise from the reference level (GND level).
  • the gate voltage Vgate of the NMOS transistor 41 begins to rise, the NMOS transistor 41 enters a half-on state, equivalently functions as a resistor, and its drain current begins to rise gradually.
  • the drain current of the NMOS transistor 41 is shunted at the node N2, and a part of the drain current is charged to the output node Nout, so that the potential (output voltage Vout) of the output node Nout increases.
  • the drain current of the NMOS transistor 41 increases as the gate voltage Vgate of the NMOS transistor 41 increases. Therefore, the limiting current Ilim also increases, and the potential Ilim ⁇ R1 of the reference node Nf increases from the reference potential Vr2 so as to approach the reference potential Vref. That is, since the potential of the reference node Nf at this time is Ilim ⁇ R1 ⁇ Vref, the limiting current is Ilim ⁇ Vref / (R1).
  • the bias voltage supplied from the output terminal 433 of the operational amplifier 43 to the gate of the NMOS transistor 42 becomes an intermediate potential from the reference level (ground level). Begins to rise as it approaches.
  • the NMOS transistor 42 is in a half-on state and equivalently functions as a resistor, and its drain current begins to rise gradually.
  • the gate voltage Vgate of the NMOS transistor 41 in the period from timing t0 to timing t2 so as to follow the operation in which the input voltage Vin increases from the reference level (GND level) to the target value Vt0.
  • the output voltage Vout and the limit current Ilim continue to rise.
  • the bias voltage supplied from the output terminal 433 of the operational amplifier 43 to the gate of the NMOS transistor 42 rises to an intermediate potential
  • the gate voltage Vgate of the NMOS transistor 41 rises
  • the drain current of the NMOS transistor 41 increases. Accordingly, the amount of charge charged in the output node Nout increases, the potential of the output node Nout (output voltage Vout) increases to the target value Vt, and the limiting current Ilim increases.
  • the amount of voltage drop due to the resistance element R3 increases remarkably and the gate voltage Vgate of the NMOS transistor 41 rapidly decreases, so that the NMOS transistor 41 is turned off.
  • the electric charge charged in the output node Nout is discharged to the reference potential Vr2 via the resistance element R2, the reference node Nf, and the resistance element R1, so that the limit current Ilim further increases.
  • the NMOS transistor 41 returns to the half-on state.
  • the output node Nout is charged with a charge whose potential reaches the target value Vt, and surplus charge is discharged to the reference potential Vr2 via the resistor element R2, the reference node Nf, and the resistor element R1.
  • the limit current Ilim is stabilized at a level substantially equal to the value Vref / (R1), and the output voltage Vout is stabilized in a state substantially matching the target value Vt.
  • the discharge time T from the occurrence of overshoot at timing t2 until the output voltage Vout stabilizes at the target value Vt at timing t4 is the resistance value of the resistance elements R1 and R2. Since the time constant depends on the parasitic capacitance Cout of the output node Nout, the output node Nout tends to be longer. This tendency becomes more prominent because the time constant increases and the discharge current decreases as the resistance values of the resistance elements R1 and R2 increase.
  • the time constant can be reduced and the discharge current can be increased, so that the length of the discharge time T can be shortened.
  • the voltage control circuit 40 Since the value of the limit current Ilim necessary for setting the potential of the output node Nout (output voltage Vout) to the target value Vt during the steady operation after the overshoot has stopped, the voltage control circuit 40 There is a high possibility that the power consumption will increase. That is, it is difficult to achieve both reduction in discharge time and reduction in power consumption.
  • FIG. 1 is a diagram showing a configuration of the voltage control circuit 40i. Below, it demonstrates centering on a different part from a basic form.
  • the voltage control circuit 40i further includes an adjustment circuit 44i.
  • the adjustment circuit 44i electrically forms a discharge path 446 from the first line 444 to the second line 445 when the potential of the output node Nout exceeds the target value Vt.
  • the first line 444 is a line connecting the source of the NMOS transistor 41 and the node N2.
  • the second line 445 connects the node N3 and the drain of the NMOS transistor 42.
  • the adjustment circuit 44i electrically cuts off the discharge path 446 from the first line 444 to the second line 445 when the potential of the output node Nout is equal to or lower than the target value Vt.
  • the adjustment circuit 44i has a plurality of rectifying transistors 441 to 443.
  • the plurality of rectifying transistors 441 to 443 are connected in series with each other between the first line 444 and the second line 445.
  • Each of the rectifying transistors 441 to 443 is diode-connected so that the first line 444 side functions as an anode and the second line 445 side functions as a cathode.
  • the rectifying transistor 441 has a drain connected to the gate and the first line 444, and a source connected to the drain of the rectifying transistor 442.
  • the drain of the rectifying transistor 442 is connected to the gate and the source of the rectifying transistor 441, and the source is connected to the drain of the rectifying transistor 443.
  • the rectifying transistor 443 has a drain connected to the gate and the source of the rectifying transistor 442, and a source connected to the second line 445.
  • each of the rectifying transistors 441 to 443 in the adjustment circuit 44i is turned on in response to a rapid decrease in the gate voltage Vgate of the NMOS transistor 41. That is, the adjustment circuit 44 i electrically forms a discharge path 446 from the first line 444 to the second line 445. In response to this, the charge charged at the output node Nout is discharged as the discharge current Idis to the reference potential Vr1 via the plurality of rectifying transistors 441 to 443 and the NMOS transistor 42.
  • the gate voltage Vgate of the NMOS transistor 41 is rapidly decreased, the NMOS transistor 41 is turned off. In response to this, the charge charged in the output node Nout is discharged as the limiting current Ilim to the reference potential Vr2 via the resistor element R2, the reference node Nf, and the resistor element R1.
  • the output node Nout ⁇ node N2 ⁇ rectifying transistor 441 ⁇ rectifying transistor 442 ⁇ rectifying transistor 443 ⁇ NMOS transistor 42 ⁇ second discharge path of reference potential Vr1 is secured. Since the first discharge path and the second discharge path are secured, the discharge current can be easily increased.
  • each of the rectifying transistors 441 to 443 in the adjustment circuit 44i returns to the off state. That is, the adjustment circuit 44i returns to a state where the discharge path 446 from the first line 444 to the second line 445 is electrically cut off.
  • the NMOS transistor 42 returns from the strongly turned-on state to the half-on state, and the drain current returns to the same value as the timing t2i.
  • the amount of voltage drop due to the resistor element R3 returns to the same value as at the timing t2i, and the gate voltage Vgate of the NMOS transistor 41 returns to the same value as at the timing t2i, so that the NMOS transistor 41 returns to the half-on state.
  • the output node Nout is charged with a charge whose potential reaches the target value Vt, and surplus charge is discharged to the reference potential Vr2 via the resistor element R2, the reference node Nf, and the resistor element R1.
  • the limit current Ilim is stabilized at a level substantially equal to the value Vref / (R1), and the output voltage Vout is stabilized in a state substantially matching the target value Vt.
  • the adjustment circuit 44i causes the first line 444 to the second line when the potential of the output node Nout (output voltage Vout) exceeds the target value Vt.
  • a discharge path 446 to 445 is electrically formed.
  • the adjustment circuit 44i electrically cuts off the discharge path 446 from the first line 444 to the second line 445 when the potential of the output node Nout (output voltage Vout) is equal to or lower than the target value Vt.
  • the value of the limit current Ilim necessary for setting the potential of the output node Nout (output voltage Vout) to the target value Vt can be suppressed during steady operation after the overshoot is suppressed. Power consumption can be reduced.
  • a plurality of rectifying transistors 441 to 443 are connected in series between the first line 444 and the second line 445.
  • Each of the rectifying transistors 441 to 443 is diode-connected so that the first line 444 side functions as an anode and the second line 445 side functions as a cathode.
  • the discharge path 446 from the first line 444 to the second line 445 is electrically formed, and the potential of the output node Nout.
  • the adjustment circuit 44i can be configured to electrically cut off the discharge path 446 from the first line 444 to the second line 445 when the (output voltage Vout) is equal to or lower than the target value Vt.
  • FIG. 1 exemplarily shows the case where the number of rectifying transistors 441 to 443 in the adjustment circuit 44i is three, but the number of rectifying transistors 441 to 443 may be two or less, or four or more. But you can.
  • the potential of the reference node Nf may be defined by capacitive elements C1 and C2 as shown in FIG. 3 instead of the resistance elements R1 and R2.
  • Capacitance elements C1 and C2 divide the voltage of output node Nout by the ratio of the capacitance values to obtain the potential of reference node Nf.
  • the capacitive element C1 has one end connected to the reference potential Vr2 and the other end connected to the reference node Nf.
  • the capacitive element C2 has one end connected to the reference node Nf and the other end connected to the output node Nout via the node N2.
  • the electric charge charged in the output node Nout is discharged to the capacitive elements C1 and C2, so that the operation equivalent to the case where the limiting current Ilim flows through the resistance elements R1 and R2 is equivalently performed. realizable.
  • the bias transistors BT1 and BT2 as shown in FIG. 4 may be used instead of the resistance elements R1 and R2 to define the potential of the reference node Nf.
  • a bias transistor BT3 may be used instead of the resistance element R3.
  • the bias transistors BT1, BT2, and BT3 are supplied to the gates with bias voltages adjusted so as to function equivalently as resistance elements R1, R2, and R3, respectively.
  • the bias transistor BT1 has a source connected to the reference potential Vr2 and a drain connected to the reference node Nf.
  • the bias transistor BT2 has a source connected to the reference node Nf and a drain connected to the output node Nout via the node N2.
  • the bias transistor BT3 has a source connected to the node N3 and a drain connected to the node N1.
  • the adjustment circuit 44j may include a plurality of diodes 441j to 443j instead of the plurality of rectifying transistors 441 to 443 (see FIG. 1).
  • the plurality of diodes 441j to 443j are connected in series between the first line 444 and the second line 445.
  • Each diode 441j to 443j has an anode connected to the first line 444 side and a cathode connected to the second line 445 side.
  • the diode 441j has an anode connected to the first line 444 and a cathode connected to the diode 442j.
  • the diode 442j has an anode connected to the diode 441j and a cathode connected to the diode 443j.
  • the diode 443j has an anode connected to the diode 442j and a cathode connected to the second line 445.

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Abstract

実施形態によれば、第1 のNMOS トランジスタ(41)と第2 のNMOS トランジスタ(42)とオペアンプ(43)と調整回路(44i)を有する降圧型の電圧制御回路が提供される。調整回路は、第1 のNMOS トランジスタのソースと第2 のノード(N2)を接続する第1 のライン(444)と、第2 のNMOS トランジスタのドレインと第3 のノード(N3)を接続する第2 のライン(445)との間に接続され、オーバーシュートが発生し出力ノード(Nout)の電位が目標値を超えた場合に出力ノード側の第2 のノードから第2 のNMOS トランジスタを介して第1 の基準電位(Vr1,GND)への放電パス(446)を形成し、出力ノードの電位が目標値以下である場合には放電パスを遮断する。

Description

電圧制御回路及び半導体記憶装置
　本発明の実施形態は、電圧制御回路及び半導体記憶装置に関する。
　降圧型の電圧制御回路は、入力ノードに入力された電圧を降圧し、降圧された電圧を出力ノードから出力する。このとき、出力ノードから出力されるべき電圧のレベルを安定させることが望まれる。
特開２００３－４４１５０号公報 特開２０１０－２１１７８８号公報
　１つの実施形態によれば、第１のＮＭＯＳトランジスタと第２のＮＭＯＳトランジスタとオペアンプと調整回路とを有する電圧制御回路が提供される。第１のＮＭＯＳトランジスタは、ドレインが入力ノード側の第１のノードに接続され、ソースが出力ノード側の第２のノードに接続され、ゲートが第３のノードを介して前記第１のノードに接続されている。第２のＮＭＯＳトランジスタは、ドレインが第３のノードに接続され、ソースが第１の基準電位に接続されている。オペアンプは、非反転入力端子が第２のノードと第２の基準電位との間の参照ノードに接続され、反転入力端子が参照電位に接続され、出力端子が第２のＮＭＯＳトランジスタのゲートに接続されている。調整回路は、出力ノードの電位が目標値を超えた場合に第１のラインから第２のラインへの放電パスを形成する。第１のラインは、第１のＮＭＯＳトランジスタのソース及び第２のノードを接続するラインである。第２のラインは、第３のノード及び第２のＮＭＯＳトランジスタのドレインを接続するラインである。
実施形態にかかる電圧制御回路の構成を示す図。 実施形態にかかる電圧制御回路の動作を示す図。 実施形態の変形例にかかる電圧制御回路の構成を示す図。 実施形態の他の変形例にかかる電圧制御回路の構成を示す図。 実施形態の他の変形例にかかる電圧制御回路の構成を示す図。 基本の形態にかかる電圧制御回路が適用される半導体記憶装置の構成を示す図。 基本の形態にかかる電圧制御回路が適用される半導体記憶装置におけるメモリセルアレイの構成を示す図。 基本の形態にかかる電圧制御回路とワードラインとの接続に関する構成を示す図。 基本の形態におけるワードラインの電位の変化を示す図。 基本の形態にかかる電圧制御回路の構成を示す図。 基本の形態にかかる電圧制御回路の動作を示す図。
　以下に添付図面を参照して、実施形態にかかる電圧制御回路を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
　実施形態にかかる電圧制御回路４０ｉについて説明する前に、基本の形態にかかる電圧制御回路４０について説明する。基本の形態にかかる電圧制御回路４０は、降圧型の電圧制御回路である。例えば、図６及び図７に示すような半導体記憶装置１に適用される。図６は、電圧制御回路４０が適用される半導体記憶装置１の構成を示す図である。図７は、半導体記憶装置１におけるメモリセルアレイ２の構成を示す図である。
　半導体記憶装置１は、データを不揮発的に記憶し、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリセルアレイ２、ロウデコーダ３、センスアンプ（Ｓ／Ａ）ブロック４、カラムデコーダ５、コントローラ６、高電圧発生器（ＨＶ　ＧＥＮ）７、ＣＧドライバ８、アドレスレジスタ９、及びＩ／Ｏバッファ１０を有する。
　メモリセルアレイ２は、複数のメモリセルを備える。複数のメモリセルは複数の行及び複数の列を構成する。メモリセルアレイ２には、ｎ（ｎは正の整数）個のブロックＢＬＫ－０～ＢＬＫ－（ｎ－１）が含まれる。各ブロックＢＬＫ－０～ＢＬＫ－（ｎ－１）には、例えば図７に示すように、複数のＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）が配置されている。複数のＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）は、例えば、列（カラム）方向にそれぞれ延びる。複数のＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）は、行（ロウ）方向に配列されている。各ＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）は、例えば、互いに直列接続された複数のメモリセルＭＴ－０～ＭＴ－（ｋ－１）とその両端に１つずつ接続された２つのセレクトゲートＳＴ、ＤＴとを含む（図７参照）。
　複数のワードラインは、行（ロウ）方向にそれぞれ延びる。複数のワードライン、列（カラム）方向に配列されている。例えば図７に示すように、複数のワードラインＷＬ－０～ＷＬ－（ｋ－１）は、行（ロウ）方向にそれぞれ延びる。複数のワードラインＷＬ－０～ＷＬ－（ｋ－１）は、列（カラム）方向に配列されている。すなわち、複数のワードラインＷＬ－０～ＷＬ－（ｋ－１）は、複数のＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）と交差している。複数のワードラインＷＬ－０～ＷＬ－（ｋ－１）は、メモリセルの制御電極に接続されている。
　２つのセレクトゲートラインＳＧＤ，ＳＧＳは、行（ロウ）方向にそれぞれ延びる。セレクトゲートラインＳＧＤ，ＳＧＳは、列（カラム）方向における複数のワードラインの両端に配されている。２つのセレクトゲートラインＳＧＤ，ＳＧＳは、それぞれ、セレクトゲートＤＴ、ＳＴの制御電極に接続されている。
　複数のビットラインは、列（カラム）方向にそれぞれ延びる。複数のビットラインは、行（ロウ）方向に配列されている。例えば図７に示すように、複数のビットラインＢＬ－０～ＢＬ－（ｐ－１）は、列（カラム）方向にそれぞれ延びる。複数のビットラインＢＬ－０～ＢＬ－（ｐ－１）は、行（ロウ）方向に配列されている。すなわち、複数のビットラインＢＬ－０～ＢＬ－（ｐ－１）は、複数のＮＡＮＤストリングＮＳ－０～ＮＳ－（ｐ－１）に対応している。
　各ＮＡＮＤストリングＮＳは、対応するセレクトゲートＳＴを介して、共通のソースラインに接続されている。また各ＮＡＮＤストリングＮＳは、対応するセレクトゲートＤＴを介して、対応するビットラインＢＬに接続されている。
　高電圧発生器７は、コントローラ６による制御のもと、電源電圧を昇圧し、昇圧電圧に応じた電圧をＣＧドライバ８へ供給する。例えば、高電圧発生器７は、高電圧発生回路７１，７２、及び電圧制御回路４０（図８参照）を有する。高電圧発生回路７２は、電源電圧を昇圧し、ライト時に、選択メモリセルに対応した選択ワードラインにプログラム電位Ｖｐｇｍ（例えば約１８Ｖ）を設定するための第１の電圧Ｖｏｕｔ－１を生成してＣＧドライバ８へ供給する。高電圧発生回路７１は、電源電圧を昇圧し、電圧制御回路４０及び他の回路（図示せず）へそれぞれ昇圧電圧を供給する。電圧制御回路４０は、ライト時に、昇圧電圧を用いて、非選択メモリセルに対応した非選択ワードラインに転送電位Ｖｐａｓｓ（例えば約１０Ｖ）を設定するための第２の電圧Ｖｏｕｔ－２を生成してＣＧドライバ８へ供給する。
　また、高電圧発生器７は、動作モード（ライト、リード、消去等）に応じて、ブロックＢＬＫ－０～ＢＬＫ－（ｎ－１）に対応する複数のウェル領域（例えば、ｎウェルとｐウェルからなるダブルウェル領域）の電位、及びソースラインの電位をそれぞれ制御するための制御信号ＷＥＬＬを生成してロウデコーダ３へ供給する。
　ＣＧドライバ８は、コントローラ６による制御のもと、高電圧発生器７から受けた電圧を用いて、各ワードラインを駆動するための電圧を生成する。例えば、ＣＧドライバ８は、ライト時に、第１の電圧Ｖｏｕｔ－１に略均等なレベルになるように第１の電圧Ｖｏｕｔ－１’を生成する。ＣＧドライバ８は、ライト時に、第２の電圧Ｖｏｕｔ－２に略均等なレベルになるように第２の電圧Ｖｏｕｔ－２’を生成する。ＣＧドライバ８は、生成された電圧ＣＧ（例えば、第１の電圧又は第２の電圧）をロウデコーダ３へ供給する。
　ロウデコーダ３は、ＮＡＮＤストリングＮＳ内の各メモリセルＭＴの制御電極に接続される各ワードラインＷＬ－０～ＷＬ－（ｋ－１）に接続されている。ロウデコーダ３は、アドレスレジスタ９から転送されてきたロウアドレスをデコードして、複数のワードラインＷＬ－０～ＷＬ－（ｋ－１）のうち選択ワードライン及び非選択ワードラインのアドレスをそれぞれ決定する。そして、ロウデコーダ３は、選択ワードラインに第１の電圧を印加することで選択ワードラインの電位をプログラム電位Ｖｐｇｍ（例えば約１８Ｖ）に設定し、非選択ワードラインに第２の電圧を印加することで非選択ワードラインの電位を転送電位Ｖｐａｓｓ（例えば約１０Ｖ）に設定する。
　センスアンプブロック４は、複数のビットラインＢＬ－０～ＢＬ－（ｐ－１）に対応した複数対のセンスアンプ及びデータラッチを有している。各対のセンスアンプ及びデータラッチは、対応する各ＮＡＮＤストリングＮＳ及びビットラインＢＬにセレクトゲートＡＴを介して接続されている。センスアンプで検出されたリードデータは、例えば２値データとしてセンスアンプと対になっているデータラッチに保持される。
　カラムデコーダ５は、アドレスレジスタ９からのカラムアドレスをデコードする。またカラムデコーダ５は、このデコードした結果に基づいて、データラッチ回路に保持されたデータをデータバスに転送するか否かを決定する。
　Ｉ／Ｏバッファ１０は、Ｉ／Ｏ端子から入力されたアドレス、データおよびコマンドをバッファリングする。またＩ／Ｏバッファ１０は、アドレスをアドレスレジスタ９に転送し、コマンドをコマンドレジスタに転送し、データをデータバスに転送する。
　次に、電圧制御回路４０と各ワードラインＷＬ－０～ＷＬ－（ｋ－１）との関係について図８及び図９を用いて説明する。図８は、電圧制御回路４０とワードラインＷＬ－０～ＷＬ－（ｋ－１）との接続に関する構成を示す図である。図９は、ワードラインＷＬ－０～ＷＬ－２の電位の時間的な変化を示す図である。
　高電圧発生回路７２は、ライト時に、選択メモリセルに対応した選択ワードラインにプログラム電位Ｖｐｇｍ（例えば約１８Ｖ）を設定するための電圧に対応した第１の電圧Ｖｏｕｔ－１を生成してＣＧドライバ８へ供給する。ＣＧドライバ８は、高電圧発生回路７２で発生された第１の電圧Ｖｏｕｔ－１に略均等なレベルになるように第１の電圧Ｖｏｕｔ－１’を生成して出力する。第１の電圧Ｖｏｕｔ－１’は、例えば、ライト時に、選択メモリセルに対応した選択ワードラインにプログラム電位Ｖｐｇｍ（例えば約１８Ｖ）を設定するための電圧である。
　高電圧発生回路７１は、電圧制御回路４０へ昇圧電圧を供給する。電圧制御回路４０は、高電圧発生回路７１で発生された昇圧電圧を入力電圧Ｖｉｎ－２として受ける。電圧制御回路４０は、降圧型の電圧制御回路であり、入力ノードからの入力電圧Ｖｉｎ－２を降圧し、降圧された電圧を出力ノードから出力電圧（第２の電圧）Ｖｏｕｔ－２として出力する。ＣＧドライバ８は、第２の電圧Ｖｏｕｔ－２に略均等なレベルになるように出力電圧Ｖｏｕｔ－２’を生成して出力する。出力電圧Ｖｏｕｔ－２’は、例えば、ライト時に、非選択メモリセルに対応した非選択ワードラインに転送電位Ｖｐａｓｓ（例えば約１０Ｖ）を設定するための電圧である。
　ロウデコーダ３は、複数のセレクトゲートＷＴ１－０～ＷＴ１－（ｋ－１），ＷＴ２－０～ＷＴ２－（ｋ－１）を有する。複数のセレクトゲートＷＴ１－０～ＷＴ１－（ｋ－１）は、高電圧発生回路７２に対応し、ロウアドレスのデコード結果に応じて電圧制御回路３０の出力ノードを選択ワードラインＷＬに電気的に接続する。複数のセレクトゲートＷＴ２－０～ＷＴ２－（ｋ－１）は、電圧制御回路４０に対応し、ロウアドレスのデコード結果に応じて電圧制御回路４０の出力ノードを非選択ワードラインＷＬに電気的に接続する。
　すなわち、半導体記憶装置１におけるライト動作時に、ロウデコーダ３は、高電圧発生回路７２からの第１の電圧Ｖｏｕｔ－１’（Ｖｐｇｍ）を選択ワードラインＷＬに転送し、電圧制御回路４０からの第２の電圧Ｖｏｕｔ－２’（Ｖｐａｓｓ）を非選択ワードラインＷＬに転送する。このとき、選択ワードラインＷＬと非選択ワードラインＷＬとの容量結合により非選択ワードラインＷＬの電位が引き上げられやすいので、非選択ワードラインＷＬに電気的に接続された電圧制御回路４０の出力電圧の波形にオーバーシュートが生じやすい。
　例えば、図９に示す場合、半導体記憶装置１におけるライト動作時に、ロウデコーダ３におけるセレクトゲートＷＴ１－１，ＷＴ２－０，ＷＴ２－２をオンする。すると、高電圧発生回路７２からの第１の電圧Ｖｏｕｔ－１’（Ｖｐｇｍ）が選択ワードラインＷＬ－１に転送され、電圧制御回路４０からの第２の電圧Ｖｏｕｔ－２’（Ｖｐａｓｓ）が非選択ワードラインＷＬ－０，ＷＬ－２に転送される。このとき、選択ワードラインＷＬ－１と非選択ワードラインＷＬ－０，ＷＬ－２との容量結合により非選択ワードラインＷＬ－０，ＷＬ－２の電位が引き上げられやすいので、非選択ワードラインＷＬ－０，ＷＬ－２に電気的に接続された電圧制御回路４０の出力電圧の波形にオーバーシュートが生じる可能性がある。
　なお、上記では、高電圧発生回路７１，７２及び電圧制御回路４０でライト動作用の電圧を発生または生成させる代わりにリード動作用の電圧を発生または生成させてもよい。この場合も、選択ワードラインＷＬ－１と非選択ワードラインＷＬ－０，ＷＬ－２との容量結合により非選択ワードラインＷＬ－０，ＷＬ－２の電位が引き上げられやすいので、非選択ワードラインＷＬ－０，ＷＬ－２に電気的に接続された電圧制御回路４０の出力電圧の波形にオーバーシュートが生じる可能性がある。
　電圧制御回路４０の出力電圧の波形に顕著なオーバーシュートが発生すると、非選択ワードラインＷＬ－０，ＷＬ－２に接続されたメモリセルＭＴに不要なストレスを印加することになり、メモリセルＭＴの劣化を早めてしまう可能性がある。そのため、このオーバーシュートを抑制してメモリセルＭＴへの不要なストレスの印加を抑制することが望まれる。
　基本の形態では、オーバーシュートが発生した場合、図１０に示す電圧制御回路４０における制限電流Ｉｌｉｍによって出力ノードＮｏｕｔの電荷が放電され、出力電圧Ｖｏｕｔは目標値に向う。図１０は、電圧制御回路４０の構成を示す図である。
　具体的には、電圧制御回路４０は、降圧型の電圧制御回路であり、入力ノードＮｉｎに入力された電圧Ｖｉｎを目標値Ｖｔの電位に実質的に一致するように降圧して、降圧された電圧Ｖｏｕｔを出力ノードＮｏｕｔから出力する。電圧制御回路４０は、ＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）４１、ＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）４２、オペアンプ４３、及び抵抗素子Ｒ１～Ｒ３を有する。
　ＮＭＯＳトランジスタ４１は、入力ノードＮｉｎ側のノードＮ１と出力ノードＮｏｕｔ側のノードＮ２との間に配されている。ＮＭＯＳトランジスタ４１は、電圧制御回路４０が電圧Ｖｉｎを降圧する際に、入力ノードＮｉｎから出力ノードＮｏｕｔへ流れる電流を制御する。ＮＭＯＳトランジスタ４１は、ドレインがノードＮ１を介して入力ノードＮｉｎに接続され、ソースがノードＮ２を介して出力ノードＮｏｕｔに接続され、ゲートがノードＮ３、抵抗素子Ｒ３、及びノードＮ１を介して入力ノードＮｉｎに接続されている。
　ＮＭＯＳトランジスタ４２は、入力ノードＮｉｎ側のノードＮ１と基準電位（第１の基準電位）Ｖｒ１との間に配されている。ＮＭＯＳトランジスタ４２は、電圧制御回路４０が電圧Ｖｉｎを降圧する際に、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅを制御する。すなわち、ＮＭＯＳトランジスタ４２は、そのドレイン電流を制御することで入力ノードＮｉｎの電圧Ｖｉｎに対する抵抗素子Ｒ３による電圧降下量を制御し、それによりＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅ（ノードＮ３の電圧）を制御する。ＮＭＯＳトランジスタ４２は、ドレインがノードＮ３、抵抗素子Ｒ３、及びノードＮ１を介して入力ノードＮｉｎに接続され、ソースが基準電位Ｖｒ１に接続され、ゲートがオペアンプ４３の出力端子４３３に接続されている。基準電位Ｖｒ１は、ＮＭＯＳトランジスタ４２が強くオンした際にＮＭＯＳトランジスタ４１をオフさせるゲート電圧Ｖｇａｔｅに対応した電位であり、例えばグランド電位ＧＮＤである。
　オペアンプ４３は、電圧制御回路４０が電圧Ｖｉｎを降圧する際に、出力ノードＮｏｕｔの電位が目標値Ｖｔに実質的に一致するように、ＮＭＯＳトランジスタ４２のゲートのバイアス電圧を調節する。すなわち、オペアンプ４３は、参照ノードＮｆの電位と基準電位Ｖｒｅｆとの差分が０に実質的に一致するようにＮＭＯＳトランジスタ４２のゲートのバイアス電圧を調節する。オペアンプ４３は、非反転入力端子（＋）４３１が参照ノードＮｆに接続され、反転入力端子（－）４３２が参照電位Ｖｒｅｆに接続され、出力端子４３３がＮＭＯＳトランジスタ４２のゲートに接続されている。参照ノードＮｆは、ノードＮ２と基準電位Ｖｒ２との間のノードである。基準電位Ｖｒ２は、目標値Ｖｔ及び基準電位Ｖｒｅｆより低い電位であり、例えばグランド電位ＧＮＤである。
　抵抗素子Ｒ１，Ｒ２は、その抵抗値の比により出力ノードＮｏｕｔの電圧を分圧して参照ノードＮｆの電位とする。抵抗素子Ｒ１は、一端が基準電位Ｖｒ２に接続され、他端が参照ノードＮｆに接続されている。抵抗素子Ｒ２は、一端が参照ノードＮｆに接続され、他端がノードＮ２を介して出力ノードＮｏｕｔに接続されている。
　抵抗素子Ｒ３は、その抵抗値により、ＮＭＯＳトランジスタ４２のドレイン電流とともに、入力ノードＮｉｎの電圧Ｖｉｎに対するノードＮ３の電圧降下量を規定する。抵抗素子Ｒ３は、一端がノードＮ３を介してＮＭＯＳトランジスタ４１のゲート及びＮＭＯＳトランジスタ４２のドレインに接続され、他端がノードＮ１を介して出力ノードＮｉｎ及びＮＭＯＳトランジスタ４１のドレインに接続されている。
　図１０に示す構成では、図１１に示すように、出力電圧Ｖｏｕｔのオーバーシュートが発生した場合、出力ノードＮｏｕｔの電荷が抵抗素子Ｒ１，Ｒ２を介して放電され、出力電圧Ｖｏｕｔが目標値Ｖｔに実質的に一致した際に安定する。図１１は、電圧制御回路４０の動作を示す波形図である。
　図１１に示すタイミングｔ０において、例えば半導体記憶装置１におけるライト動作が開始すると、入力電圧Ｖｉｎが基準レベル（ＧＮＤレベル）から上昇し始める。それとともに、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが上昇し始め、ＮＭＯＳトランジスタ４１がハーフオン状態になり等価的に抵抗として機能し、そのドレイン電流が徐々に上昇し始める。
　ＮＭＯＳトランジスタ４１のドレイン電流はノードＮ２で分流され、ドレイン電流の一部が出力ノードＮｏｕｔに充電されるので、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が上昇していく。
　また、ドレイン電流の他の一部が、出力ノードＮｏｕｔの電位を目標値Ｖｔに制限するための制限電流Ｉｌｉｍとして抵抗素子Ｒ２、参照ノードＮｆ、及び抵抗素子Ｒ１経由で基準電位Ｖｒ２へ流れ出す。このとき、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅの上昇に伴いＮＭＯＳトランジスタ４１のドレイン電流が増加していく。よって、制限電流Ｉｌｉｍも増加していき、参照ノードＮｆの電位Ｉｌｉｍ×Ｒ１は基準電位Ｖｒ２から参照電位Ｖｒｅｆに近づくように上昇していく。すなわち、このときの参照ノードＮｆの電位はＩｌｉｍ×Ｒ１＜Ｖｒｅｆであるので、制限電流はＩｌｉｍ＜Ｖｒｅｆ／（Ｒ１）である。
　参照ノードＮｆの電位Ｉｌｉｍ×Ｒ１が参照電位Ｖｒｅｆに近づくように上昇していくと、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が基準レベル（グランドレベル）から中間電位に近づくように上昇し始める。バイアス電圧が上昇し始めると、ＮＭＯＳトランジスタ４２がハーフオン状態になり等価的に抵抗として機能し、そのドレイン電流が徐々に上昇し始める。
　タイミングｔ０～タイミングｔ１の期間において、入力電圧Ｖｉｎが基準レベル（ＧＮＤレベル）から目標値Ｖｔ０に上昇する動作に追従するように、タイミングｔ０～タイミングｔ２の期間において、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅ、出力電圧Ｖｏｕｔ、制限電流Ｉｌｉｍがそれぞれ上昇し続ける。
　すなわち、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が中間電位まで上昇し、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが上昇し、ＮＭＯＳトランジスタ４１のドレイン電流が増加する。よって、出力ノードＮｏｕｔに充電される電荷量が増加して出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔまで上昇していくとともに、制限電流Ｉｌｉｍが増加していく。
　タイミングｔ２において、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔを超えるオーバーシュートが発生すると、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）を超え、参照ノードＮｆの電位がＩｌｉｍ×Ｒ１＞Ｖｒｅｆとなるので、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が中間電位から大幅に上昇する。これに応じて、ＮＭＯＳトランジスタ４２がハーフオン状態から強くオンされた状態になり、そのドレイン電流が大幅に増加する。これにより、抵抗素子Ｒ３による電圧降下量が顕著に増加しＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが急激に減少するので、ＮＭＯＳトランジスタ４１はオフされた状態になる。これに応じて、出力ノードＮｏｕｔに充電された電荷が抵抗素子Ｒ２、参照ノードＮｆ、及び抵抗素子Ｒ１経由で基準電位Ｖｒ２へ放電されていくので、制限電流Ｉｌｉｍがさらに増加していく。
　タイミングｔ３において、出力ノードＮｏｕｔの電荷の放電が進んでいくと、放電による電圧の下降量がオーバーシュートによる電圧の上昇量（図９参照）を上回るようになり、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が徐々に減少し始める。このとき、ＮＭＯＳトランジスタ４２は引き続き強くオンされた状態である。ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅは基準電位Ｖｒ１近傍に維持されているが、制限電流Ｉｌｉｍは出力電圧Ｖｏｕｔの減少に伴い徐々に減少していく。
　タイミングｔ４において、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔまで減少すると、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）に略等しくなり、参照ノードＮｆの電位がＩｌｉｍ×Ｒ１≒Ｖｒｅｆとなる。よって、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が大幅に減少して中間電位に戻る。これに応じて、ＮＭＯＳトランジスタ４２が強くオンされた状態からハーフオン状態に戻り、そのドレイン電流がタイミングｔ２と同様の値に戻る。これにより、抵抗素子Ｒ３による電圧降下量がタイミングｔ２と同様の値に戻りＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅがタイミングｔ２と同様の値に戻る。よって、ＮＭＯＳトランジスタ４１はハーフオン状態に戻る。これに応じて、出力ノードＮｏｕｔにはその電位が目標値Ｖｔになる程度の電荷が充電されるとともに余剰の電荷が抵抗素子Ｒ２、参照ノードＮｆ、及び抵抗素子Ｒ１経由で基準電位Ｖｒ２へ放電されていく。これにより、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）に略等しいレベルで安定するとともに、出力電圧Ｖｏｕｔが目標値Ｖｔに実質的に一致した状態で安定する。
　基本の形態では、図１１に示すように、タイミングｔ２でオーバーシュートが発生してからタイミングｔ４で出力電圧Ｖｏｕｔが目標値Ｖｔに安定するまでの放電時間Ｔは、抵抗素子Ｒ１，Ｒ２の抵抗値及び出力ノードＮｏｕｔの寄生容量Ｃｏｕｔに依存した時定数で決まるため、長くなる傾向にある。この傾向は、抵抗素子Ｒ１，Ｒ２の抵抗値が大きくなるほど、時定数が大きくなり放電電流が小さくなるので顕著になる。
　一方、抵抗素子Ｒ１，Ｒ２の抵抗値を大幅に小さくすると、時定数を小さくでき放電電流を大きくできるので、放電時間Ｔの長さを短縮することができる。しかし、オーバーシュートがおさまった後の定常動作時において、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）を目標値Ｖｔにするために必要な制限電流Ｉｌｉｍの値が顕著に増加するので、電圧制御回路４０の消費電力が増大する可能性が高い。すなわち、放電時間の短縮と消費電力の低減とは両立が困難な傾向にある。
　そこで、本実施形態では、図１に示すように、電圧制御回路４０ｉにおいて、出力ノードの電位が目標値を超えた場合に放電パスを形成し出力ノードの電位が目標値以下である場合に放電パスを遮断する調整回路を設ける。よってで、放電時間の短縮と消費電力の低減とを両立させる。図１は、電圧制御回路４０ｉの構成を示す図である。以下では、基本の形態と異なる部分を中心に説明する。
　具体的には、電圧制御回路４０ｉは、調整回路４４ｉをさらに有する。調整回路４４ｉは、出力ノードＮｏｕｔの電位が目標値Ｖｔを超えた場合に、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に形成する。第１のライン４４４は、ＮＭＯＳトランジスタ４１のソース及びノードＮ２を接続するラインである。第２のライン４４５は、ノードＮ３及びＮＭＯＳトランジスタ４２のドレインを接続するラインである。調整回路４４ｉは、出力ノードＮｏｕｔの電位が目標値Ｖｔ以下である場合に、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断する。
　調整回路４４ｉは、複数の整流用トランジスタ４４１～４４３を有する。複数の整流用トランジスタ４４１～４４３は、第１のライン４４４と第２のライン４４５との間に互いに直列に接続されている。各整流用トランジスタ４４１～４４３は、第１のライン４４４側がアノードとして機能し第２のライン４４５側がカソードとして機能するようにダイオード接続されている。整流用トランジスタ４４１は、ドレインがゲート及び第１のライン４４４に接続され、ソースが整流用トランジスタ４４２のドレインに接続されている。整流用トランジスタ４４２は、ドレインがゲート及び整流用トランジスタ４４１のソースに接続され、ソースが整流用トランジスタ４４３のドレインに接続されている。整流用トランジスタ４４３は、ドレインがゲート及び整流用トランジスタ４４２のソースに接続され、ソースが第２のライン４４５に接続されている。
　また、本実施形態では、図２に示すように、次の点で基本の形態と異なる動作が行われる。
　タイミングｔ２ｉより前の期間において、調整回路４４ｉにおける各整流用トランジスタ４４１～４４３は、いずれもオフしている。すなわち、調整回路４４ｉは、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断している。
　タイミングｔ２ｉにおいて、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔを超えるオーバーシュートが発生すると、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）を超え、参照ノードＮｆの電位がＩｌｉｍ×Ｒ１＞Ｖｒｅｆとなるので、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が中間電位から大幅に上昇する。これに応じて、ＮＭＯＳトランジスタ４２がハーフオン状態から強くオンされた状態になり、そのドレイン電流が大幅に増加する。これにより、抵抗素子Ｒ３による電圧降下量が顕著に増加しＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが急激に減少する。
　このとき、調整回路４４ｉにおける各整流用トランジスタ４４１～４４３は、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが急激に減少したことに応じて、いずれもオンする。すなわち、調整回路４４ｉは、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に形成する。これに応じて、出力ノードＮｏｕｔに充電された電荷が複数の整流用トランジスタ４４１～４４３及びＮＭＯＳトランジスタ４２経由で基準電位Ｖｒ１へ放電電流Ｉｄｉｓとして放電されていく。
　また、ＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが急激に減少するので、ＮＭＯＳトランジスタ４１はオフされた状態になる。これに応じて、出力ノードＮｏｕｔに充電された電荷が抵抗素子Ｒ２、参照ノードＮｆ、及び抵抗素子Ｒ１経由で基準電位Ｖｒ２へ制限電流Ｉｌｉｍとして放電されていく。
　すなわち、出力ノードＮｏｕｔに充電された電荷の放電経路として、出力ノードＮｏｕｔ→ノードＮ２→抵抗素子Ｒ２→参照ノードＮｆ→抵抗素子Ｒ１→基準電位Ｖｒ２の第１の放電経路に加えて、出力ノードＮｏｕｔ→ノードＮ２→整流用トランジスタ４４１→整流用トランジスタ４４２→整流用トランジスタ４４３→ＮＭＯＳトランジスタ４２→基準電位Ｖｒ１の第２の放電経路が確保されている。第１の放電経路及び第２の放電経路が確保されていることにより、放電電流を容易に大きくすることができる。
　タイミングｔ３ｉにおいて、出力ノードＮｏｕｔの電荷の放電が進んでいくと、放電による電圧の下降量がオーバーシュートによる電圧の上昇量（図９参照）を上回るようになり、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が徐々に減少し始める。このとき、ＮＭＯＳトランジスタ４２は引き続き強くオンされた状態でありＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅが基準電位Ｖｒ１近傍に維持されているが、放電電流Ｉｄｉｓ及び制限電流Ｉｌｉｍのそれぞれは出力電圧Ｖｏｕｔの減少に伴い徐々に減少していく。
　タイミングｔ４ｉにおいて、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔまで減少すると、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）に略等しくなり、参照ノードＮｆの電位がＩｌｉｍ×Ｒ１≒Ｖｒｅｆとなるので、オペアンプ４３の出力端子４３３からＮＭＯＳトランジスタ４２のゲートに供給されるバイアス電圧が大幅に減少して中間電位に戻る。
　これに応じて、調整回路４４ｉにおける各整流用トランジスタ４４１～４４３は、いずれもオフした状態に戻る。すなわち、調整回路４４ｉは、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断した状態に戻る。
　また、ＮＭＯＳトランジスタ４２が強くオンされた状態からハーフオン状態に戻り、そのドレイン電流がタイミングｔ２ｉと同様の値に戻る。これにより、抵抗素子Ｒ３による電圧降下量がタイミングｔ２ｉと同様の値に戻りＮＭＯＳトランジスタ４１のゲート電圧Ｖｇａｔｅがタイミングｔ２ｉと同様の値に戻るので、ＮＭＯＳトランジスタ４１はハーフオン状態に戻る。これに応じて、出力ノードＮｏｕｔにはその電位が目標値Ｖｔになる程度の電荷が充電されるとともに余剰の電荷が抵抗素子Ｒ２、参照ノードＮｆ、及び抵抗素子Ｒ１経由で基準電位Ｖｒ２へ放電されていく。これにより、制限電流Ｉｌｉｍが値Ｖｒｅｆ／（Ｒ１）に略等しいレベルで安定するとともに、出力電圧Ｖｏｕｔが目標値Ｖｔに実質的に一致した状態で安定する。
　以上のように、本実施形態では、電圧制御回路４０ｉにおいて、調整回路４４ｉは、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔを超えた場合に第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に形成する。これにより、出力電圧Ｖｏｕｔにオーバーシュートが発生した場合、出力ノードＮｏｕｔに充電された電荷の放電経路として、基本の形態と同様の放電経路に加えて放電パス４４６を含む複数の放電経路を確保でき、放電電流を容易に大きくすることができる。この結果、抵抗素子Ｒ１，Ｒ２の抵抗値を大幅に小さくすることなく、放電時間Ｔ’を基本の形態の放電時間Ｔに比べて大幅に短縮することができる。
　また、調整回路４４ｉは、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔ以下である場合に、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断する。これにより、オーバーシュートがおさまった後の定常動作時において、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）を目標値Ｖｔにするために必要な制限電流Ｉｌｉｍの値を抑制できるので、電圧制御回路４０ｉの消費電力を低減できる。
　したがって、本実施形態によれば、放電時間の短縮と消費電力の低減とを両立できる。
　また、本実施形態では、調整回路４４ｉにおいて、複数の整流用トランジスタ４４１～４４３が第１のライン４４４と第２のライン４４５との間に互いに直列に接続されている。各整流用トランジスタ４４１～４４３は、第１のライン４４４側がアノードとして機能し第２のライン４４５側がカソードとして機能するようにダイオード接続されている。これにより、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔを超えた場合に第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に形成し、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔ以下である場合に、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断するように、調整回路４４ｉを構成できる。
　なお、図１では、調整回路４４ｉにおける整流用トランジスタ４４１～４４３の数が３つの場合について例示的に示しているが、整流用トランジスタ４４１～４４３の数は２つ以下でもよいし、４つ以上でもよい。
　あるいは、参照ノードＮｆの電位を規定するのは、抵抗素子Ｒ１，Ｒ２に代えて、図３に示すような容量素子Ｃ１，Ｃ２であってもよい。容量素子Ｃ１，Ｃ２は、その容量値の比により出力ノードＮｏｕｔの電圧を分圧して参照ノードＮｆの電位とする。容量素子Ｃ１は、一端が基準電位Ｖｒ２に接続され、他端が参照ノードＮｆに接続されている。容量素子Ｃ２は、一端が参照ノードＮｆに接続され、他端がノードＮ２を介して出力ノードＮｏｕｔに接続されている。図３に示す構成では、出力ノードＮｏｕｔに充電された電荷が容量素子Ｃ１，Ｃ２側に放電されることで、等価的に、抵抗素子Ｒ１，Ｒ２に制限電流Ｉｌｉｍが流れる場合と同様の動作を実現できる。
　あるいは、参照ノードＮｆの電位を規定するのは、抵抗素子Ｒ１，Ｒ２に代えて、図４に示すようなバイアストランジスタＢＴ１，ＢＴ２であってもよい。さらに、抵抗素子Ｒ３に代えてバイアストランジスタＢＴ３が用いられてもよい。バイアストランジスタＢＴ１，ＢＴ２，ＢＴ３は、それぞれ、等価的に抵抗素子Ｒ１，Ｒ２，Ｒ３として機能するように調整されたバイアス電圧がゲートに供給されている。バイアストランジスタＢＴ１は、ソースが基準電位Ｖｒ２に接続され、ドレインが参照ノードＮｆに接続されている。バイアストランジスタＢＴ２は、ソースが参照ノードＮｆに接続され、ドレインがノードＮ２を介して出力ノードＮｏｕｔに接続されている。バイアストランジスタＢＴ３は、ソースがノードＮ３に接続され、ドレインがノードＮ１に接続されている。
　あるいは、電圧制御回路４０ｊにおいて、調整回路４４ｊは、複数の整流用トランジスタ４４１～４４３（図１参照）に代えて、複数のダイオード４４１ｊ～４４３ｊを有してもよい。複数のダイオード４４１ｊ～４４３ｊは、第１のライン４４４と第２のライン４４５との間に互いに直列に接続されている。各ダイオード４４１ｊ～４４３ｊは、第１のライン４４４側にアノードが接続され第２のライン４４５側にカソードが接続されている。ダイオード４４１ｊは、アノードが第１のライン４４４に接続され、カソードがダイオード４４２ｊに接続されている。ダイオード４４２ｊは、アノードがダイオード４４１ｊに接続され、カソードがダイオード４４３ｊに接続されている。ダイオード４４３ｊは、アノードがダイオード４４２ｊに接続され、カソードが第２のライン４４５に接続されている。これにより、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔを超えた場合に第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に形成し、出力ノードＮｏｕｔの電位（出力電圧Ｖｏｕｔ）が目標値Ｖｔ以下である場合に、第１のライン４４４から第２のライン４４５への放電パス４４６を電気的に遮断するように、調整回路４４ｊを構成できる。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (9)

  1. 　ドレインが入力ノード側の第１のノードに接続され、ソースが出力ノード側の第２のノードに接続され、ゲートが第３のノードを介して前記第１のノードに接続された第１のＮＭＯＳトランジスタと、
    　ドレインが前記第３のノードに接続され、ソースが第１の基準電位に接続された第２のＮＭＯＳトランジスタと、
    　非反転入力端子が前記第２のノードと第２の基準電位との間の参照ノードに接続され、反転入力端子が参照電位に接続され、出力端子が前記第２のＮＭＯＳトランジスタのゲートに接続されたオペアンプと、
    　前記出力ノードの電位が目標値を超えた場合に前記第１のＮＭＯＳトランジスタのソース及び前記第２のノードを接続する第１のラインから前記第３のノード及び前記第２のＮＭＯＳトランジスタのドレインを接続する第２のラインへの放電パスを形成する調整回路と、
    を備えた電圧制御回路。
  2. 　前記第１の基準電位は、前記第１のＮＭＯＳトランジスタがオフするゲート電位に対応しており、
    　前記第２の基準電位は、前記参照電位より低く、
    　前記参照電位は、前記目標値に対応している
    請求項１に記載の電圧制御回路。
  3. 　前記調整回路は、前記出力ノードの電位が前記目標値以下である場合に、前記第１のラインから前記第２のラインへの放電パスを遮断する
    請求項１に記載の電圧制御回路。
  4. 　前記調整回路は、
    　前記第１のライン側がアノードとして機能し前記第２のライン側がカソードとして機能するようにダイオード接続された整流用トランジスタを含む
    請求項１に記載の電圧制御回路。
  5. 　前記調整回路は、
    　前記第１のラインと前記第２のラインとの間に互いに直列に接続された複数の前記整流用トランジスタを含む
    請求項４に記載の電圧制御回路。
  6. 　前記調整回路は、
    　アノードが前記第１のライン側に接続され、カソードが前記第２のライン側に接続されたダイオードを含む
    請求項１に記載の電圧制御回路。
  7. 　前記調整回路は、前記第１のラインと前記第２のラインとの間に互いに直列に接続された複数の前記ダイオードを含む
    請求項６に記載の電圧制御回路。
  8. 　複数のワードラインに接続された複数のメモリセルと、
    　前記複数のワードラインにおける少なくとも一部のワードラインの電位を制御する請求項１に記載の電圧制御回路と、
    を備えた半導体記憶装置。
  9. 　前記入力ノードに接続された高電圧発生器と、
    　前記出力ノードと前記ワード線との間に、前記ワードラインを駆動するための電圧を生成するＣＧドライバと、
    をさらに備えた請求項８に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
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