JP2014187838A - 半導体集積回路 - Google Patents
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Abstract
【課題】昇圧回路の昇圧レートを高精度に制御する。
【解決手段】実施形態に係わる半導体集積回路は、第1の電圧から第2の電圧を生成し、前記第2の電圧を負荷容量Coutに印加する昇圧回路0Aと、第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧との比較に基づいて昇圧回路0Aの動作を制限する差動増幅回路11と、リファレンス電圧を生成するリファレンス電圧生成回路2とを備える。リファレンス電圧生成回路2は、直列接続される可変電流源I及びキャパシタCpを備える。可変電流源Iから定電流をキャパシタCpへ供給することによりリファレンス電圧を線形で変化させ、第2の電圧の変化率をリファレンス電圧の変化率に追従させる。
【選択図】図1
【解決手段】実施形態に係わる半導体集積回路は、第1の電圧から第2の電圧を生成し、前記第2の電圧を負荷容量Coutに印加する昇圧回路0Aと、第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧との比較に基づいて昇圧回路0Aの動作を制限する差動増幅回路11と、リファレンス電圧を生成するリファレンス電圧生成回路2とを備える。リファレンス電圧生成回路2は、直列接続される可変電流源I及びキャパシタCpを備える。可変電流源Iから定電流をキャパシタCpへ供給することによりリファレンス電圧を線形で変化させ、第2の電圧の変化率をリファレンス電圧の変化率に追従させる。
【選択図】図1
Description
実施形態は、半導体集積回路に関する。
半導体集積回路に使用される昇圧回路の昇圧レートを一定に保つことは、半導体集積回路の信頼性を確保するうえで欠かせない。しかし、近年では、昇圧回路の昇圧レートを一定に保つことが難しくなってきている。例えば、大容量の不揮発性半導体メモリ回路においては、昇圧回路の出力端子に接続される負荷容量が選択プレーン数に応じて大きく変化する。このような場合、昇圧回路の昇圧レートの高精度な制御が困難となるおそれがある。
実施形態は、昇圧/降圧回路から出力される電圧の上昇レートを高精度に制御する技術を提案する。
実施形態によれば、半導体集積回路は、第1の電圧から第2の電圧を生成し、前記第2の電圧を負荷容量に印加する昇圧/降圧回路と、前記第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧との比較に基づいて前記昇圧/降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを備え、前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、かつ、前記第2の電圧の変化率を前記リファレンス電圧の変化率に追従させる。
以下、図面を参照しながら実施形態を説明する。
[概要]
以下に説明する実施例は、第1の電圧(例えば、内部電源電圧、外部電源電圧など)から第2の電圧(例えば、昇圧電圧/降圧電圧)を生成し、第2の電圧を負荷容量に印加する昇圧/降圧回路を備える半導体集積回路を対象とする。
以下に説明する実施例は、第1の電圧(例えば、内部電源電圧、外部電源電圧など)から第2の電圧(例えば、昇圧電圧/降圧電圧)を生成し、第2の電圧を負荷容量に印加する昇圧/降圧回路を備える半導体集積回路を対象とする。
また、昇圧/降圧回路の動作は、例えば、第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧とを比較する差動増幅回路により制限される。
このような半導体集積回路において、リファレンス電圧を生成するリファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備える。そして、可変電流源から定電流をキャパシタへ供給することによりリファレンス電圧を線形で変化させ、かつ、第2の電圧の変化率(昇圧/降圧回路から出力される電圧の上昇レート)をリファレンス電圧の変化率に追従させる。
ここで、第2の電圧の変化率をリファレンス電圧の変化率に追従させるとは、フィードバック電圧としての第2又は第3の電圧が、リファレンス電圧を超える状態となるように、昇圧条件(例えば、リファレンス電圧の変化率、昇圧/降圧回路の電流供給能力、負荷容量など)が設定されることを意味する。
即ち、第2又は第3の電圧がリファレンス電圧を超える状態にあるとき、昇圧/降圧回路の動作は、差動増幅回路により制限され、第2又は第3の電圧は、リファレンス電圧に等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第2の電圧の変化率は、リファレンス電圧の変化率に追従することになる。
尚、本例は、リファレンス電圧の変化率をCR時定数により変化させる技術とは異なる。CR時定数によりリファレンス電圧の変化率を制御する場合、リファレンス電圧の変化率は、経過時間に対して非線形になる。これに対し、本例では、可変電流源から定電流をキャパシタへ供給することにより、リファレンス電圧を線形で変化させる。
このように、可変電流源を利用してリファレンス電圧を制御することにより、昇圧/降圧回路から出力される電圧の上昇レートを高精度に制御することが可能になる。
例えば、本例によれば、第1のモードで可変電流源から定電流をキャパシタへ供給することにより、昇圧/降圧開始から第2の電圧が目標値に達するまでの期間、リファレンス電圧の変化率を一定に制御することが可能である。また、第2のモードで可変電流源からの電流を変化させることにより、昇圧/降圧開始から第2の電圧が目標値に達するまでの期間、リファレンス電圧の変化率を可変に制御することも可能である。
また、近年、大容量の不揮発性半導体メモリ回路では、メモリセルアレイを複数のプレーンに分割し、これら複数のプレーンのうちの少なくとも1つを動作モードに応じて選択する、といったアーキテクチャが採用される。この場合、昇圧/降圧回路の負荷容量は、選択される少なくとも1つのプレーンの数に依存して変化する。
このような状況において、例えば、選択される少なくとも1つのプレーンの数に応じて複数の動作モードを設定し、これら動作モードの各々に応じて、リファレンス電圧の変化率を制御すれば、昇圧/降圧回路の出力電圧としての第2の電圧の変化率を、負荷容量の変化に依存させずに、例えば、常に一定にすることができる。
[実施例]
1. 第1の実施例
図1は、第1の実施例に係る半導体集積回路を示している。
1. 第1の実施例
図1は、第1の実施例に係る半導体集積回路を示している。
昇圧回路0Aは、第1の電圧(例えば、内部電源電圧)Vddから第2の電圧(出力電圧)Voutを生成し、第2の電圧Voutを負荷容量Coutに印加する。分圧回路3は、第2の電圧Voutを分圧した第3の電圧(モニタ電圧)Vmonを生成する。差動増幅回路1Aは、第3の電圧Vmonとリファレンス電圧Vrefとの比較に基づいて昇圧回路0Aの動作を制限する。
本例では、差動増幅回路1Aは、第3の電圧Vmonとリファレンス電圧Vrefとを比較するが、これに代えて、分圧回路3を省略し、差動増幅回路1Aが、第2の電圧Voutとリファレンス電圧Vrefとを比較するように構成してもよい。
リファレンス電圧生成回路2は、リファレンス電圧Vrefを生成する。リファレンス電圧生成回路2は、直列接続される可変電流源I及びキャパシタCpを備え、かつ、リファレンス電圧Vrefの変化率を、可変電流源Iから定電流をキャパシタCpへ供給することにより制御する。これにより、第2の電圧Voutの変化率(昇圧レート)をリファレンス電圧の変化率に追従させる。
但し、この追従のためには、既に述べたように、フィードバック電圧としての第3の電圧Vmonが、リファレンス電圧Vrefを超える状態となるように、昇圧条件(例えば、リファレンス電圧Vrefの変化率、昇圧回路0Aの電流供給能力、負荷容量Coutなど)を設定する必要がある。
これにより、昇圧レートを高精度に制御することができる。例えば、動作モードに応じて、昇圧回路0Aの出力端子に接続される負荷容量Coutが変化しても、動作モードによらず、昇圧レートを一定に保つことができる。
図2A及び図2Bは、図1の半導体集積回路において、リファレンス電圧Vrefの変化率と第2の電圧Voutの変化率との関係の第1の例を示している。
この関係は、可変電流源Iからの電流を一定に保つことにより、昇圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を一定に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
同図から明らかなように、リファレンス電圧Vrefの変化率は、一定であり、かつ、リファレンス電圧Vrefは、線形に変化する。また、第2の電圧Voutは、昇圧開始Tstartから第2の電圧Voutが目標値に達する時点Tendまでの期間、リファレンス電圧Vrefによる制限を常に受けている。
即ち、図2Bに示すように、第3の電圧Vmonは、リファレンス電圧Vrefを超える状態となるように、昇圧条件(例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など)が設定される。
この場合、昇圧回路の動作は、差動増幅回路により制限され、第3の電圧Vmonは、リファレンス電圧Vrefに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第2の電圧Voutは、目標値に達するまで、リファレンス電圧Vrefに追随して上昇する。
尚、昇圧回路の出力電圧としての第2の電圧Voutは、例えば、不揮発性半導体メモリ回路においては、書き込み/消去動作の指示を受けてからそれを実行するまでの期間(レイテンシ)内に、目標値に到達する必要がある。
図3A及び図3Bは、比較例としてのリファレンス電圧Vrefの変化率と第2の電圧Voutの変化率との関係の例を示している。
ここで、図3Aの関係が図2Aの関係と異なる点は、リファレンス電圧Vrefが一定値であるという点である。
この場合、第2の電圧Voutは、昇圧開始Tstartから第2の電圧Voutが目標値に達する時点Tendまでの期間、リファレンス電圧Vrefによる制限を受けない。第2の電圧Voutがリファレンス電圧Vrefによる制限を受けるのは、Tend以降である。
従って、第2の電圧Voutの変化率は、昇圧回路の電流供給能力と負荷容量により決定される。昇圧回路の電流供給能力を一定と仮定すると、第2の電圧Voutの変化率は、負荷容量に応じて変化する。例えば、実線Aは、昇圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Bは、昇圧回路の出力端子に接続される負荷容量が小さい場合である。
また、負荷容量が大きいときは、第2の電圧Voutが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第2の電圧Voutが目標値に到達するまでの時間が短い。このような目標値に到達する時期のずれは、半導体集積回路の特性の向上にとっては望ましくない。
また、図3Bに示すように、リファレンス電圧Vrefが一定値の場合、第2の電圧Voutがリファレンス電圧Vrefによる制限を始めるTendにおいて、いわゆるオーバーシュートが発生する。このオーバーシュートは、半導体集積回路内の素子、例えば、FET(メモリセルを含む)のゲート絶縁膜に意図しない大きな電圧ストレスを発生させ、これが素子の破壊などの不良化の原因となる。
これに対し、図2A及び図2Bに示すように、第2の電圧Voutを、目標値に達するまで、リファレンス電圧Vrefに追随させれば、このような目標値に到達する時期のずれや、オーバーシュートなどの問題を解消できる。
図4は、図1の半導体集積回路において、リファレンス電圧Vrefの変化率と第2の電圧Voutの変化率との関係の第2の例を示している。
この関係は、可変電流源Iからの電流を変化させることにより、昇圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を可変に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
同図から明らかなように、第2の電圧Voutは、昇圧開始Tstartから第2の電圧Voutが目標値に達する時点Tendまでの期間、リファレンス電圧Vrefによる制限を常に受けている。
この制限は、第3の電圧Vmonが、リファレンス電圧Vrefを超える状態となるように、昇圧条件(例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など)を設定することにより発生する。
この場合、昇圧回路の動作は、差動増幅回路により制限され、第3の電圧Vmonは、リファレンス電圧Vrefに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第2の電圧Voutは、目標値に達するまで、リファレンス電圧Vrefに追随して上昇する。
本例では、TstartからTendまでの期間を4区間S1,S2,S3,S4に分け、リファレンス電圧Vrefの変化率を、これらの区間S1,S2,S3,S4で変化させる。例えば、区間S1,S3,S4のリファレンス電圧Vrefの変化率の関係を、S3>S1>S4とする。また、区間S2でのリファレンス電圧Vrefの変化率を零とする。
ここで、リファレンス電圧Vrefの変化率は、各区間において、一定であり、かつ、各区間において、リファレンス電圧Vrefは、線形に変化する。また、リファレンス電圧Vrefの変化率を変えるタイミングは、タイマー回路などで管理する。
これら各区間ごとに異なるリファレンス電圧Vrefの変化率は、可変電流源Iからの電流値を細かく制御することにより実現可能である。
尚、昇圧回路の出力電圧としての第2の電圧Voutは、例えば、不揮発性半導体メモリ回路においては、書き込み/消去動作の指示を受けてからそれを実行するまでの期間(レイテンシ)内に、目標値に到達する必要がある。
以上、図2A、図2B、及び、図4から明らかなように、本例によれば、昇圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を高精度に制御することができる。
上述の第1の実施例は、昇圧回路について述べたが、降圧回路についても同様のことが言える。降圧回路の詳細については、第2の実施例で述べる。
2. 第2の実施例
図5は、第2の実施例に係る半導体集積回路を示している。
図5は、第2の実施例に係る半導体集積回路を示している。
昇圧回路0Aは、第1の電圧(例えば、内部電源電圧)Vddから第2の電圧(出力電圧)Voutを生成し、第2の電圧Voutを負荷容量Coutに印加する。降圧回路0Bは、第1の電圧(例えば、外部電源電圧)Vextから第2の電圧(出力電圧)Voutを生成し、第2の電圧Voutを負荷容量Coutに印加する。
内部電源電圧Vddとしての第1の電圧は、例えば、5V以下の電圧であり、この場合、第2の電圧Voutの目標値は、書き込み電圧などの20V以上の高電圧である。外部電源電圧Vextとしての第1の電圧は、例えば、10V以上の電圧であり、この場合、第2の電圧Voutの目標値は、例えば、読み出し電圧などの5V以下の低電圧である。
分圧回路3は、第2の電圧Voutを分圧した第3の電圧(モニタ電圧)Vmonを生成する。差動増幅回路1Aは、第3の電圧Vmonとリファレンス電圧Vrefとの比較に基づいて昇圧回路0Aの動作を制限する。また、差動増幅回路1Bは、第3の電圧Vmonとリファレンス電圧Vrefとの比較に基づいて降圧回路0Bの動作を制限する。
本例では、差動増幅回路1A,1Bは、第3の電圧Vmonとリファレンス電圧Vrefとを比較するが、これに代えて、分圧回路3を省略し、差動増幅回路1A,1Bが、第2の電圧Voutとリファレンス電圧Vrefとを比較するように構成してもよい。
リファレンス電圧生成回路2は、リファレンス電圧Vrefを生成する。リファレンス電圧生成回路2は、直列接続される可変電流源I及びキャパシタCpを備え、かつ、リファレンス電圧Vrefの変化率を、可変電流源Iから定電流をキャパシタCpへ供給することにより制御する。これにより、第2の電圧Voutの変化率(昇圧レート)をリファレンス電圧の変化率に追従させる。
但し、この追従のためには、フィードバック電圧としての第3の電圧Vmonが、リファレンス電圧Vrefを超える状態となるように、昇圧条件(例えば、リファレンス電圧Vrefの変化率、昇圧回路0Aの電流供給能力、負荷容量Coutなど)を設定する。
また、フィードバック電圧としての第3の電圧Vmonが、リファレンス電圧Vrefを下回る状態となるように、降圧条件(例えば、リファレンス電圧Vrefの変化率、昇圧回路0Aの電流供給能力、負荷容量Coutなど)を設定する。
これにより、昇圧/降圧回路から出力される電圧の上昇レートを高精度に制御することができる。例えば、動作モードに応じて、昇圧回路0A又は降圧回路0Bの出力端子に接続される負荷容量Coutが変化しても、動作モードによらず、昇圧レートを一定に保つことができる。
図6は、図5の半導体集積回路において、リファレンス電圧Vrefの変化率と第2の電圧Voutの変化率との関係の例を示している。
この関係は、可変電流源Iからの電流を変化させることにより、昇圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を一定に制御する場合である。横軸は、経過時間を示し、縦軸は、電圧を示す。
同図から明らかなように、リファレンス電圧Vrefの変化率は、一定であり、かつ、リファレンス電圧Vrefは、線形に変化する。また、第2の電圧Voutは、昇圧/降圧開始Tstartから第2の電圧Voutが目標値に達する時点Tendまでの期間、リファレンス電圧Vrefによる制限を常に受けている。
即ち、上述の第1の実施例と同様に、第3の電圧Vmonは、リファレンス電圧Vrefを超える状態となるように、昇圧条件(例えば、リファレンス電圧の変化率、昇圧回路の電流供給能力、負荷容量など)が設定される。
この場合、昇圧回路の動作は、差動増幅回路により制限され、第3の電圧Vmonは、リファレンス電圧Vrefに等しいか、又は、それにほぼ等しい状態を常に維持する。従って、第2の電圧Voutは、目標値に達するまで、リファレンス電圧Vrefに追随して上昇する。
ここで、昇圧回路0Aを駆動する電源電圧は、第1の電圧(例えば、内部電源電圧Vdd)である。また、降圧回路0Bを駆動する電源電圧は、第1の電圧(例えば、外部電源電圧Vext)である。つまり、昇圧回路0Aと降圧回路0Bの異なる点は、それらを駆動する電源電圧の値が異なるという点にある。降圧回路0Bも、昇圧動作を行っているが、駆動電源としての第1の電圧(例えば、外部電源電圧Vext)よりも低い電圧を出力するという意味で、ここでは、降圧回路という言葉を使うものとする。
本例によれば、図6から明らかなように、昇圧回路0Aの出力電圧としての第2の電圧Voutの昇圧レートa、及び、降圧回路0Bの出力電圧としての第2の電圧Voutの昇圧レートbは、それぞれ、リファレンス電圧Vrefの変化率に追従するため、同じにすることができる。
このように、本例によれば、昇圧/降圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を高精度に制御することができる。
尚、昇圧回路の出力電圧としての第2の電圧Voutは、例えば、不揮発性半導体メモリ回路においては、書き込み/消去動作の指示を受けてからそれを実行するまでの期間(レイテンシ)内に、目標値に到達する必要がある。
図7は、比較例としてのリファレンス電圧Vrefの変化率と第2の電圧Voutの変化率との関係の例を示している。
ここで、図7の関係が図6の関係と異なる点は、リファレンス電圧Vrefが一定値であるという点である。
この場合、第2の電圧Voutは、昇圧/降圧開始Tstartから第2の電圧Voutが目標値に達する時点Tendまでの期間、リファレンス電圧Vrefによる制限を受けない。第2の電圧Voutがリファレンス電圧Vrefによる制限を受けるのは、Tend以降である。
従って、第2の電圧Voutの変化率は、昇圧回路の電流供給能力と負荷容量により決定される。昇圧回路の電流供給能力を一定と仮定すると、第2の電圧Voutの変化率は、負荷容量に応じて変化する。
例えば、昇圧回路の昇圧レート(変化率)aに関して、実線Aは、昇圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Bは、昇圧回路の出力端子に接続される負荷容量が小さい場合である。即ち、負荷容量が大きいときは、第2の電圧Voutが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第2の電圧Voutが目標値に到達するまでの時間が短い。
また、例えば、降圧回路の昇圧レート(変化率)bに関して、実線Aは、降圧回路の出力端子に接続される負荷容量が大きい場合であり、点線Bは、降圧回路の出力端子に接続される負荷容量が小さい場合である。即ち、負荷容量が大きいときは、第2の電圧Voutが目標値に到達するまでの時間が長く、負荷容量が小さいときは、第2の電圧Voutが目標値に到達するまでの時間が短い。
このような目標値に到達する時期のずれは、半導体集積回路の特性の向上にとっては望ましくない。
また、リファレンス電圧Vrefが一定値の場合、第2の電圧Voutがリファレンス電圧Vrefによる制限を始めるTendにおいて、いわゆるオーバーシュートが発生する。このオーバーシュートは、半導体集積回路内の素子、例えば、FET(メモリセルを含む)のゲート絶縁膜に意図しない大きな電圧ストレスを発生させ、これが素子の破壊などの不良化の原因となる。
これに対し、図6に示すように、第2の電圧Voutを、目標値に達するまで、リファレンス電圧Vrefに追随させれば、このような目標値に到達する時期のずれや、オーバーシュートなどの問題を解消できる。
以上、本例によれば、昇圧/降圧開始から第2の電圧(例えば、昇圧電圧)Voutが目標値に達するまでの期間、リファレンス電圧Vrefの変化率を高精度に制御することができる。
3. 第3の実施例
第3の実施例は、第1及び第2の実施例と比べて、リファレンス電圧Vrefの生成及び制御方法が異なる。
第3の実施例は、第1及び第2の実施例と比べて、リファレンス電圧Vrefの生成及び制御方法が異なる。
第1及び第2の実施例は、リファレンス電圧Vrefの上昇を制御する機能が無いので、リファレンス電圧Vrefは、内部電源電圧Vddまで上昇する。
これに対し、第3の実施例は、リファレンス電圧Vrefの上昇を制御する機能が有るので、リファレンス電圧Vrefの上昇を、内部電源電圧Vddよりも小さい電圧値で止めることができる。
その他の点は、第1及び第2の実施例と同じであるため、その詳細な説明については省略する。
図11は、第3の実施例に係る半導体集積回路を示している。
第3の実施例に係る半導体集積回路は、リファレンス電圧生成回路2、及び、リファレンス電圧制御回路5を備える。
リファレンス電圧制御回路5は、オペアンプ1Cとロジック回路Lを備える。リファレンス電圧制御回路5は、オペアンプ(差動増幅器)1Cにおいて、リファレンス電圧Vrefとリファレンス電圧の基準電圧Vrefoとの比較に基づいて、検知(FLAG)信号を生成する。
検知(FLAG)信号は、ロジック回路Lに入力され、スイッチゲート信号として出力される。ただし、ロジック回路Lは、省略可能である。
スイッチゲート信号は、リファレンス電圧生成回路2に供給される。
リファレンス電圧生成回路2は、直列接続される可変電流源I、スイッチトランジスタ及びキャパシタCpを備える。スイッチゲート信号は、インバーターを介して、スイッチトランジスタのゲート電極に入力される。また、可変電流源Iは、電流値調整信号φAを用いて制御する。
図12は、第3の実施例に係るリファレンス電圧Vrefの制御を示している。横軸は、経過時間を示し、縦軸は、電圧及び電流を示す。
同図から明らかなように、リファレンス電圧Vrefの変化率は、一定であり、かつ、リファレンス電圧Vrefは、線形に変化する。また、リファレンス電圧Vrefは、昇圧開始Tstartからリファレンス電圧の基準電圧Vrefoに達する時点Tendまでの期間、リファレンス電圧Vrefは、検知(FLAG)信号によるON電流I1の供給を受けて、上昇する。
尚、リファレンス電圧は、例えば、不揮発性半導体メモリ回路においては、書き込み/消去動作の指示を受けてからそれを実行するまでの期間(レイテンシ)内に、リファレンス電圧の基準電圧に到達する必要がある。
ここで、リファレンス電圧の基準電圧Vrefoは、内部電源電圧Vddよりも小さい電圧値である。リファレンス電圧の基準電圧Vrefoは、元々、メモリチップに備わる基準電圧生成回路(例えば、バンドギャップリファレンス)で生成される。
例えば、スイッチトランジスタがPMOSの場合、リファレンス電圧Vrefは以下のように制御される。
リファレンス電圧Vrefがリファレンス電圧の基準電圧Vrefoよりも小さい電圧値の場合、検知(FLAG)信号はハイ(H)である。つまり、Vref<Vrefoの時、FLAG(H)である。検知(FLAG)信号は、インバーターを介して、ハイからロウへ変換され、スイッチトランジスタのゲート電極に入力される。この時、スイッチトランジスタがONとなり、可変電流源Iから定電流I1(ON電流)がキャパシタCpに供給される。よって、リファレンス電圧は上昇する。
リファレンス電圧Vrefがリファレンス電圧の基準電圧Vrefoと同じ電圧値、または、大きい場合、FLAG信号はロウ(L)である。つまり、Vref≧Vrefoの時、FLAG(L)である。検知(FLAG)信号は、インバーターを介して、ロウからハイへ変換され、スイッチトランジスタのゲート電極に入力される。この時、スイッチトランジスタは、OFFとなる。定電流I1(ON電流)がキャパシタCpに供給されないので、リファレンス電圧の上昇は、止まる。
このように、第3の実施例によれば、リファレンス電圧Vrefの上昇をリファレンス電圧の基準電圧Vrefoによって制限することで、リファレンス電圧Vrefが内部電源電圧Vddに達する前に、リファレンス電圧Vrefの上昇を止めることができる。
図13は、第3の実施例の変形例を示す図である。
リファレンス電圧は、リファレンス電圧の基準電圧Vrefoを分圧した電圧値Vref2に制限される。
第3の実施例の場合、リファレンス電圧の基準電圧Vrefoの電圧値が一定であるため、リファレンス電圧Vrefの変化率を、電圧に応じて途中で変えられない。
これに対し、第3の実施例の変形例は、リファレンス電圧の基準電圧Vrefoを分圧することで、リファレンス電圧の基準電圧Vrefoの電圧値を分圧比率によって変化させることができる。そのため、途中でリファレンス電圧Vrefの変化率を電圧に応じて変えることができる。
その他の点は、第3の実施例と同じであるため、その詳細な説明については省略する。
図13は、第3の実施例の変形例に係る半導体集積回路を示している。
第3の実施例の変形例に係る半導体集積回路は、リファレンス電圧生成回路2、リファレンス電圧制御回路5、及び、リファレンス電圧の基準電圧Vrefoを分圧する回路6を備える。
リファレンス電圧の基準電圧Vrefoを分圧する回路6は、トランジスタ(例えば、PMOS)と、オペアンプ1Dと、分圧回路7を備える。分圧回路7は、分圧比率調整信号φBによって調整される。
トランジスタのソース/ドレイン電極のうち、どちらか一端は、内部電源電圧Vddに接続され、他端は、分圧回路7に接続される。また、トランジスタのゲート電極は、オペアンプ1Dに接続される。
オペアンプ1Dは、リファレンス電圧の基準電圧Vrefoと、トランジスタの出力電圧との比較に基づき、トランジスタのゲート電極にゲート信号を入力する。
トランジスタの出力電圧の一部は、分圧回路7によって分圧され(分圧電圧Vref2)、リファレンス電圧制御回路5のオペアンプ1Cに入力される。
リファレンス電圧制御回路5のオペアンプ1Cは、分圧電圧Vref2とリファレンス電圧Vrefとの比較に基づき、検知(FLAG)信号を出力する。
この検知(FLAG)信号によって、リファレンス電圧生成回路2のスイッチトランジスタをON、OFFする。
スイッチトランジスタのON、OFFによって、リファレンス電圧の上昇を制御する。
図14は、第3の実施例の変形例に係るリファレンス電圧Vrefの制御を示す図である。
リファレンス電圧Vrefが、分圧電圧Vref2よりも小さい場合、スイッチトランジスタがONとなり、リファレンス電圧Vrefは上昇する。しかし、リファレンス電圧Vrefが、分圧電圧Vref2と同じか大きい場合、スイッチトランジスタがOFFとなり、リファレンス電圧Vrefの上昇は止まる。
また、タイマー回路によって、リファレンス電圧Vrefの変化率を変えるタイミングを管理すれば、リファレンス電圧Vrefの変化率を時間に応じて途中で変えることができる。
[適用例]
上述の実施形態は、半導体集積回路、全般に適用できる。
上述の実施形態は、半導体集積回路、全般に適用できる。
以下では、複数のプレーンを備えるメモリセルアレイと、複数のプレーンのうちの少なくとも1つを選択する選択回路とを備える不揮発性半導体メモリ回路に、上述の実施例を適用した場合の例を説明する。
このような不揮発性半導体メモリ回路では、昇圧/降圧回路の出力端子に接続される負荷容量が、選択回路により選択される少なくとも1つのプレーンの数(動作モード)に依存して変化する。この場合に、上述の実施形態を適用すれば、不揮発性半導体メモリ回路の信頼性を向上させることができる。
尚、複数のプレーンの各々が、電荷蓄積層及び制御ゲート電極を有するメモリセルと、制御ゲート電極に接続されるワード線とを備えるとき、昇圧/降圧回路の出力端子に接続される負荷容量は、選択回路により選択される少なくとも1つのプレーン内のワード線に発生する寄生容量が主となる。
図8は、不揮発性半導体メモリ回路を示している。
メモリセルアレイ11は、複数のプレーンPlane <0>〜Plane <3>を備える。また、各プレーンPlane<0:3>は、複数のブロックBlock 0〜Block nを備える。ビット線制御回路12は、メモリセルアレイ11内のビット線の電圧を制御する。カラムデコーダ13は、例えば、複数のプレーンPlane <0>〜Plane <3>のうちの1つを選択する。
データ入出力バッファ14は、入出力データのバッファとして機能し、データ入出力端子15は、入出力データのインターフェイスとして機能する。ここで、入出力データは、コマンドCOM、アドレスADD、ファイルデータDTなどを含む。
ワード線制御回路16は、例えば、複数のプレーンPlane <0>〜Plane <3>のうち、選択された少なくとも1つのプレーン内の複数のワード線の電圧を制御する。
電圧発生回路17は、上述の実施例に係わる昇圧/降圧回路を含む。電圧発生回路17は、例えば、複数のプレーンPlane <0>〜Plane <3>のうち、選択された少なくとも1つのプレーン内の複数のワード線に印加する所定の電圧を発生する。
例えば、書き込み動作時には、選択された少なくとも1つのプレーン内の選択されたワード線に印加する書き込み電圧を発生し、読み出し動作時には、選択された少なくとも1つのプレーン内の選択されたワード線に印加する読み出し電圧を発生する。
クロック発生回路18は、電圧発生回路17の動作を制御するクロック信号CLKA,CLKBを発生する。電圧発生回路17は、例えば、チャージポンプ回路であり、チャージポンプ回路は、クロック信号CLKA,CLKBにより制御される。
制御回路19は、メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、ワード線制御回路16、及び、電圧発生回路17の動作を制御する。
このような不揮発性半導体メモリ回路において、制御回路19は、例えば、動作モードに応じて、電圧発生回路17の動作を制御する。
例えば、複数のプレーンPlane <0>〜Plane <3>の全てが選択される動作モードでは、制御回路19は、複数のプレーンPlane <0>〜Plane <3>の全てが選択されたときの負荷容量Cout(=Cmax)に基づいて、上述の実施例に示す図1及び図5のリファレンス電圧生成回路2の動作を制御する。
また、例えば、複数のプレーンPlane <0>〜Plane <3>のうちの1つが選択される動作モードでは、制御回路19は、複数のプレーンPlane <0>〜Plane <3>のうちの1つが選択されたときの負荷容量Cout(=Cmin)に基づいて、上述の実施例に示す図1及び図5のリファレンス電圧生成回路2の動作を制御する。
また、予め、動作モードに応じたリファレンス電圧生成回路2の制御方法をプログラムしておき、制御回路19は、このプログラムに基づいて、上述の実施例に示す図1及び図5のリファレンス電圧生成回路2の動作を制御することもできる。
図9は、リファレンス電圧生成回路2の例を示している。
可変電流源Iは、カレントミラー回路により構成される。この回路の特徴は、可変電流源Iの電流値を、NチャネルFET QNのゲートに印加するバイアス電圧Vbiasの値により制御する点にある。
バイアス電圧Vbiasは、バイアス発生回路4により生成される。バイアス電圧発生回路4は、例えば、図8の制御回路19からの制御信号CNTに基づき、バイアス電圧Vbiasの値を制御する。これにより、可変電流源Iの電流値を変化させ、リファレンス電圧Vrefの変化率を制御する。
図10は、図8のブロックの構成例を示している。
1つのブロックBlockは、メモリセルユニットMUを備える。メモリセルユニットMUは、直列接続される複数のメモリセルMTを有するNANDストリングと、NANDストリングの両端に1つずつ接続される合計2つの選択トランジスタST1,ST2とを備える。
複数のメモリセルMTは、電荷蓄積層及び制御ゲート電極を有するフラッシュメモリセルであり、制御ゲート電極は、ワード線WL0〜WL31のうちの1つに接続される。選択トランジスタST1,ST2のゲート電極は、選択ゲート線SGS,SGDに接続される。
メモリセルユニットMUの一端は、ビット線BLに接続され、他端は、ソース線SLに接続される。
[むすび]
以上、実施形態によれば、昇圧/降圧回路から出力される電圧の上昇レートを高精度に制御することができる。
以上、実施形態によれば、昇圧/降圧回路から出力される電圧の上昇レートを高精度に制御することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Vref: リファレンス電圧、 Vout: 第2の電圧、 Vmon: 第3の電圧、 Cout: 負荷容量、 0A: 昇圧回路、 0B: 降圧回路、1A,1B: 差動増幅回路、 2: リファレンス電圧生成回路、 3: 分圧回路、 4: バイアス発生回路。
Claims (6)
- 第1の電圧から第2の電圧を生成し、前記第2の電圧を負荷容量に印加する昇圧/降圧回路と、前記第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧との比較に基づいて前記昇圧/降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを具備し、
前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、
前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、
前記第2の電圧の変化率を前記リファレンス電圧の変化率に追従させ、かつ、
昇圧/降圧開始から前記第2の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を一定に制御する
ことを特徴とする半導体集積回路。 - 第1の電圧から第2の電圧を生成し、前記第2の電圧を負荷容量に印加する昇圧/降圧回路と、前記第2の電圧又はそれを分圧した第3の電圧とリファレンス電圧との比較に基づいて前記昇圧/降圧回路の動作を制限する差動増幅回路と、前記リファレンス電圧を生成するリファレンス電圧生成回路とを具備し、
前記リファレンス電圧生成回路は、直列接続される可変電流源及びキャパシタを備え、
前記可変電流源から定電流をキャパシタへ供給することにより前記リファレンス電圧を線形で変化させ、かつ、
前記第2の電圧の変化率を前記リファレンス電圧の変化率に追従させる
ことを特徴とする半導体集積回路。 - 前記リファレンス電圧生成回路は、昇圧/降圧開始から前記第2の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を一定に制御する請求項2に記載の半導体集積回路。
- 前記リファレンス電圧生成回路は、昇圧/降圧開始から前記第2の電圧が所定値に達するまでの期間、前記リファレンス電圧の変化率を可変に制御する請求項2に記載の半導体集積回路。
- 複数のプレーンを備えるメモリセルアレイと、前記複数のプレーンのうちの少なくとも1つを選択する選択回路とをさらに具備し、
前記負荷容量は、前記選択回路により選択される前記少なくとも1つのプレーンの数に依存して変化し、かつ、
前記第2の電圧の変化率は、前記負荷容量の変化に依存しない
請求項2に記載の半導体集積回路。 - 前記リファレンス電圧生成回路は、複数の動作モードの各々に応じて、前記リファレンス電圧の変化率を制御し、かつ、
前記複数の動作モードは、前記選択回路により選択される前記少なくとも1つのプレーンの数に応じて設定される
請求項2に記載の半導体集積回路。
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