JP2023141195A - 電圧生成回路及び半導体記憶装置 - Google Patents

電圧生成回路及び半導体記憶装置 Download PDF

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Abstract

【課題】電圧生成回路の面積の増加、及び消費電流量の増加を抑制しつつ、電圧生成回路の出力電圧の揺らぎの大きさの増大を抑制する。【解決手段】実施形態の電圧生成回路は、各々が第１ノードに接続された複数のチャージポンプと、上記第１ノードの電圧が条件を満たす期間に基づいて、上記複数のチャージポンプのうちアクティブにするチャージポンプの数を制御する制御回路と、を備える。【選択図】図４

Description

実施形態は、電圧生成回路及び半導体記憶装置に関する。
データを不揮発に記憶するメモリセルを含む半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。半導体記憶装置では、電圧生成回路によって、メモリセルに接続される各種配線に電圧が供給される。
米国特許出願公開第２００８／００８４２３９号明細書 特許第４８６２０２３号公報 米国特許出願公開第２００５／００４７１８１号明細書
電圧生成回路の面積の増加、及び消費電流量の増加を抑制しつつ、電圧生成回路の出力電圧の揺らぎの大きさの増大を抑制する。
実施形態の電圧生成回路は、各々が第１ノードに接続された複数のチャージポンプと、上記第１ノードの電圧が条件を満たす期間に基づいて、上記複数のチャージポンプのうちアクティブにするチャージポンプの数を制御する制御回路と、を備える。
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。 実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。 実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例を説明するための断面図。 実施形態に係る電圧生成回路、及びシーケンサの構成の一例を示す回路図。 実施形態に係る電圧生成回路に含まれるチャージポンプの構成の一例を説明するための回路図。 実施形態の第１動作例における電圧生成回路の動作を説明するための状態遷移図。 実施形態の第１動作例における電圧生成回路の動作を説明するためのタイミングチャート。 実施形態の第２動作例における電圧生成回路の動作を説明するための状態遷移図。 実施形態の第２動作例における電圧生成回路の動作を説明するためのタイミングチャート。 第１変形例に係る電圧生成回路、及びシーケンサの構成の一例を示す回路図。 第１変形例における電圧生成回路の動作を説明するための状態遷移図。 第１変形例における電圧生成回路の動作を説明するためのタイミングチャート。 第２変形例に係る電圧生成回路の構成の一例を示す回路図。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１． 実施形態
１．１ 構成
１．１．１ メモリシステム
メモリシステムの構成について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。メモリシステム３は、図示しない外部のホスト機器に接続可能に構成される。
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置１を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータを半導体記憶装置１から読み出してホスト機器に送信する。
半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。
半導体記憶装置１とメモリコントローラ２との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
１．１．２ 半導体記憶装置
引き続き、図１に示すブロック図を参照して、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、電圧生成回路１４、ロウデコーダモジュール１５、センスアンプモジュール１６、及び温度センサ１７を備える。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡは、それぞれワード線、ブロックＢＬＫ、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて電圧生成回路１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等の動作を制御する。これにより、読出し動作、書込み動作、及び消去動作等が実行される。
電圧生成回路１４は、シーケンサ１３からの指示に基づいて、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、電圧生成回路１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。また、電圧生成回路１４は、例えば温度センサ１７の電源電圧を生成する。そして、電圧生成回路１４は、温度センサ１７に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータの判定を実行する。センスアンプモジュール１６は、当該判定の結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
温度センサ１７は、半導体記憶装置１の温度を検出する。温度センサ１７は、検出した温度に基づく温度情報を生成する。温度センサ１７は、生成した温度情報をシーケンサ１３に送信する。温度情報は、例えば書込み動作、読出し動作、及び消去動作の際に、シーケンサ１３が電圧生成回路１４において生成される電圧を補正するよう指示するために用いられる。
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、データを不揮発に保持する。選択トランジスタＳＴＤ及びＳＴＳは、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、ビット線ＢＬ０～ＢＬｍを区別しない場合には、ビット線ＢＬ０～ＢＬｍの各々を、単にビット線ＢＬと呼ぶ。また、メモリセルトランジスタＭＴ０～ＭＴ７を区別しない場合には、メモリセルトランジスタＭＴ０～ＭＴ７の各々を、単にメモリセルトランジスタＭＴと呼ぶ。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤの第１端は、当該選択トランジスタＳＴＤに関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤの第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳの第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳの第２端は、ソース線ＳＲＣに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴＤのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対して、複数の選択トランジスタＳＴＳのゲートは、選択ゲート線ＳＧＳに共通接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴＳのゲートは、それぞれストリングユニットＳＵ毎に異なる複数の選択ゲート線に接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ７を区別しない場合には、ワード線ＷＬ０～ＷＬ７の各々を、単にワード線ＷＬと呼ぶ。
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７は、それぞれブロックＢＬＫ毎に設けられる。ソース線ＳＲＣは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数に設計され得る。
１．１．４ メモリセルアレイの構造
次に、メモリセルアレイ１０の構造について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例を説明するための断面図である。なお、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応する。Ｙ方向はワード線ＷＬの延伸方向に対応する。Ｚ方向は半導体記憶装置１の形成に使用される半導体基板の表面に対する鉛直方向に対応する。
メモリセルアレイ１０は、導電体層２１～２６、絶縁体層３１～３４、及び複数のメモリピラーＭＰを含む。
導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２１は、ソース線ＳＲＣとして使用される。導電体層２１は、導電材料により構成され、例えば不純物を添加されたＮ型半導体、または金属材料が用いられる。また、導電体層２１は、例えば半導体と金属との積層構造であってもよい。
導電体層２１の上面上には、絶縁体層３１が積層される。絶縁体層３１の上面上には、導電体層２２が積層される。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステンを含む。
導電体層２２の上面上に、８層の絶縁体層３２、及び８層の導電体層２３が、絶縁体層３２、導電体層２３、絶縁体層３２、…、絶縁体層３２、及び導電体層２３の順に交互に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステンを含む。
最上層の導電体層２３の上面上に、絶縁体層３３が設けられる。絶縁体層３３の上面上に、導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステンを含む。
導電体層２４の上面上に、絶縁体層３４が設けられる。絶縁体層３４の上面上に、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成される。導電体層２５は、ビット線ＢＬとして使用される。導電体層２５は、例えば銅を含む。
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられる。各メモリピラーＭＰは、絶縁体層３１及び３３、複数の絶縁体層３２、導電体層２２及び２４、並びに複数の導電体層２３を貫通する。
メモリピラーＭＰの各々は、例えばコア部材４０、半導体膜４１、トンネル絶縁膜４２、電荷蓄積膜４３、ブロック絶縁膜４４、及び半導体部４５を含む。
コア部材４０はＺ方向に沿って延伸して設けられる。コア部材４０の上端は、例えば導電体層２４よりも上層に含まれる。コア部材４０の下端は、例えば導電体層２２よりも下層に含まれる。コア部材４０は、例えば酸化シリコンを含む。
半導体膜４１は、コア部材４０の側面を覆うように設けられる。半導体膜４１の上端は、コア部材４０の上端よりも、上層に位置する。半導体膜４１の下端は、コア部材４０の下端を覆い、導電体層２１に接する。半導体膜４１は、例えばポリシリコンを含む。
トンネル絶縁膜４２は、半導体膜４１の側面を覆う。トンネル絶縁膜４２は、例えば酸化シリコンを含む。
電荷蓄積膜４３は、トンネル絶縁膜４２の側面を覆う。電荷蓄積膜４３は、電荷を蓄積する機能を有する。電荷蓄積膜４３は、例えば、窒化シリコンを含む。
ブロック絶縁膜４４は、電荷蓄積膜４３の側面を覆う。ブロック絶縁膜４４は、例えば酸化シリコンを含む。
半導体部４５は、コア部材４０の上端を覆うように設けられる。半導体部４５の側面は、コア部材４０の上端よりも上層に位置する半導体膜４１の内壁部分を覆う。半導体部４５の上面は、導電体層２６に接触する。導電体層２６は、導電体層２５に接続され、メモリピラーＭＰと導電体層２５とが電気的に接続される。
以上で説明したメモリピラーＭＰの構造において、各メモリピラーＭＰと導電体層２２とが交差した部分は、選択トランジスタＳＴＳとして機能する。各メモリピラーＭＰと１つの導電体層２３とが交差した部分は、１つのメモリセルトランジスタＭＴとして機能する。各メモリピラーＭＰと導電体層２４とが交差した部分は、選択トランジスタＳＴＤとして機能する。また、半導体膜４１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ、及びＳＴＳの電流経路として機能する。半導体記憶装置１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳをオン状態にすることによって、ビット線ＢＬとソース線ＳＲＣとの間でメモリピラーＭＰに電流を流す。
１．１．５ 電圧生成回路の構成
次に、実施形態に係る半導体記憶装置１の電圧生成回路１４の構成について、図４を用いて説明する。図４は、実施形態に係る電圧生成回路、及びシーケンサの構成の一例を示す回路図である。
電圧生成回路１４は、電圧ＶＩＮが入力されると、各種動作において、出力端から電圧ＶＩＮよりも高い電圧ＶＯＵＴをノードＮＯＵＴから出力するように構成される。電圧ＶＩＮは、例えば半導体記憶装置１内部の図示しない電圧源から供給される電圧である。電圧ＶＯＵＴは、例えば書込み動作、読出し動作、及び消去動作等の動作において、ワード線ＷＬ及びソース線ＳＲＣ等の各種配線に印加される電圧である。また、電圧ＶＯＵＴは、例えば、温度情報を生成するために、半導体記憶装置１内部の温度センサ１７に印加される電圧であってもよい。
電圧生成回路１４は、４つのチャージポンプＣＰ１、ＣＰ２、ＣＰ３、及びＣＰ４、論理積回路（ＡＮＤ回路）ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、及びＡＮＤ４、オペアンプＡＭＰ１、抵抗Ｒ１及びＲ２、並びに状態制御回路ＳＴＣＮＴＬを含む。
チャージポンプＣＰ１の第１端には、電圧ＶＩＮが入力される。チャージポンプＣＰ１の第２端には、信号ＰＣＬＫ１が入力される。チャージポンプＣＰ１の第３端は、ノードＮＯＵＴに接続される。
チャージポンプＣＰ２の第１端には、電圧ＶＩＮが入力される。チャージポンプＣＰ２の第２端には、信号ＰＣＬＫ２が入力される。チャージポンプＣＰ２の第３端は、ノードＮＯＵＴに接続される。
チャージポンプＣＰ３の第１端には、電圧ＶＩＮが入力される。チャージポンプＣＰ３の第２端には、信号ＰＣＬＫ３が入力される。チャージポンプＣＰ３の第３端は、ノードＮＯＵＴに接続される。
チャージポンプＣＰ４の第１端には、電圧ＶＩＮが入力される。チャージポンプＣＰ４の第２端には、信号ＰＣＬＫ４が入力される。チャージポンプＣＰ４の第３端は、ノードＮＯＵＴに接続される。
以下の説明において、４つのチャージポンプＣＰ１、ＣＰ２、ＣＰ３、及びＣＰ４を区別しない場合には、４つのチャージポンプＣＰ１、ＣＰ２、ＣＰ３、及びＣＰ４の各々を単にチャージポンプＣＰと呼ぶ。また、信号ＰＣＬＫ１、ＰＣＬＫ２、ＰＣＬＫ３、及びＰＣＬＫ４を区別しない場合には、信号ＰＣＬＫ１、ＰＣＬＫ２、ＰＣＬＫ３、及びＰＣＬＫ４の各々を単に信号ＰＣＬＫと呼ぶ。
各チャージポンプＣＰでは、信号ＰＣＬＫとしてクロック信号が入力され、かつシーケンサ１３により全てのチャージポンプＣＰの昇圧動作が一括禁止されていない間、昇圧動作が実行される。シーケンサ１３により全てのチャージポンプＣＰの昇圧動作が一括禁止される場合とは、例えば、出力電圧ＶＯＵＴが、ＶＴＡＲＧ１より大きい所定の閾値を超えた場合などである。信号ＰＣＬＫとしてクロック信号が入力され、状態制御回路ＳＴＣＮＴＬによって昇圧動作可能なチャージポンプＣＰに指定されているチャージポンプＣＰの状態を、以下、アクティブという。また、各チャージポンプＣＰでは、信号ＰＣＬＫとしてクロック信号が入力されず、“Ｌ”レベルが維持されている間、昇圧動作が停止される。信号ＰＣＬＫとしてクロック信号が入力されず、状態制御回路ＳＴＣＮＴＬによって昇圧動作可能でないチャージポンプＣＰに指定されているチャージポンプＣＰの状態を、以下、インアクティブという。インアクティブなチャージポンプＣＰは、シーケンサ１３により昇圧動作が一括禁止されていなくても、昇圧動作が停止される。なお、全てのチャージポンプＣＰについて、昇圧動作の一括禁止を行うのは、例えばシーケンサ１３とは異なる、図示しない電圧生成回路１４内の制御回路であってもよい。
抵抗Ｒ１の第１端はノードＮＯＵＴに接続される。抵抗Ｒ１の第２端はノードＮ１に接続される。抵抗Ｒ２の第１端はノードＮ１に接続される。抵抗Ｒ２の第２端は接地される。すなわち、ノードＮ１には、抵抗Ｒ１及びＲ２の抵抗値の比に基づく電圧ＶＯＵＴの分圧が電圧ＶＮ１として供給される。
オペアンプＡＭＰ１は、非反転入力端子（＋）、反転入力端子（－）、及び出力端子を有する。オペアンプＡＭＰ１の非反転入力端子（＋）には電圧ＶＲＥＦが印加される。オペアンプＡＭＰ１の反転入力端子（－）はノードＮ１に接続される。オペアンプＡＭＰ１は、非反転入力端子（＋）に印加された電圧ＶＲＥＦ、及び反転入力端子（－）に印加されたノードＮ１の電圧ＶＮ１の比較結果に基づいて、信号ＦＬＧ１を生成する。すなわち、オペアンプＡＭＰ１は、電圧ＶＮ１が電圧ＶＲＥＦ未満である場合に、“Ｈ（Ｈｉｇｈ）”レベルの信号ＦＬＧ１を生成する。また、オペアンプＡＭＰ１は、電圧ＶＮ１が電圧ＶＲＥＦ以上である場合に、“Ｌ（Ｌｏｗ）”レベルの信号ＦＬＧ１を生成する。なお、電圧ＶＲＥＦは、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１と同等である場合にノードＮ１の電圧ＶＮ１と同等である。これにより、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満である場合に、“Ｈ”レベルの信号ＦＬＧ１が生成される。また、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上である場合に、“Ｌ”レベルの信号ＦＬＧ１が生成される。オペアンプＡＭＰ１の出力端子からは、当該生成された信号ＦＬＧ１が、状態制御回路ＳＴＣＮＴＬに出力される。
状態制御回路ＳＴＣＮＴＬには、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、状態制御回路ＳＴＣＮＴＬには、クロック信号ＣＬＫが入力される。状態制御回路ＳＴＣＮＴＬは、当該入力されるクロック信号ＣＬＫを用いて、オペアンプＡＭＰ１から入力される信号ＦＬＧ１が“Ｌ”レベルに維持される期間ＮＬＣＬＫ、及び信号ＦＬＧ１が“Ｈ”レベルに維持される期間ＮＨＣＬＫを算出する。状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫ及びＮＨＣＬＫに基づいて、各々が“Ｈ”レベル又は“Ｌ”レベルである信号ＥＮ１、ＥＮ２、ＥＮ３、及びＥＮ４を生成する。なお、以下の説明において、信号ＥＮ１～ＥＮ４を区別しない場合には、信号ＥＮ１～ＥＮ４の各々を単に信号ＥＮと呼ぶ。状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫ及びＮＨＣＬＫに基づいて、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕを制御する。当該制御については、後述する。状態制御回路ＳＴＣＮＴＬは、論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、及びＡＮＤ４に、それぞれ信号ＥＮ１、ＥＮ２、ＥＮ３、及びＥＮ４を供給する。状態制御回路ＳＴＣＮＴＬは、信号ＥＮを用いてアクティブなチャージポンプＣＰ、及びインアクティブなチャージポンプＣＰを指定する。
論理積回路ＡＮＤ１は、第１端、第２端、及び第３端を有する。論理積回路ＡＮＤ１の第１端には、信号ＥＮ１が入力される。論理積回路ＡＮＤ１の第２端には、クロック信号ＣＬＫが入力される。論理積回路ＡＮＤ１は、信号ＥＮ１とクロック信号ＣＬＫとの論理積演算を実行し、信号ＰＣＬＫ１を生成する。より具体的には、論理積回路ＡＮＤ１は、信号ＥＮ１が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ１を生成する。また、論理積回路ＡＮＤ１は、信号ＥＮ１が“Ｌ”レベルである間、“Ｌ”レベルの信号ＰＣＬＫ１を生成する。論理積回路ＡＮＤ１の第３端からは、チャージポンプＣＰ１に、信号ＰＣＬＫ１が出力される。
論理積回路ＡＮＤ２は、第１端、第２端、及び第３端を有する。論理積回路ＡＮＤ２の第１端には、信号ＥＮ２が入力される。論理積回路ＡＮＤ２の第２端には、クロック信号ＣＬＫが入力される。論理積回路ＡＮＤ２は、信号ＥＮ２とクロック信号ＣＬＫとの論理積演算を実行し、信号ＰＣＬＫ２を生成する。より具体的には、論理積回路ＡＮＤ２は、信号ＥＮ２が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ２を生成する。また、論理積回路ＡＮＤ２は、信号ＥＮ２が“Ｌ”レベルである間、“Ｌ”レベルの信号ＰＣＬＫ２を生成する。論理積回路ＡＮＤ２の第３端からは、チャージポンプＣＰ２に、信号ＰＣＬＫ２が出力される。
論理積回路ＡＮＤ３は、第１端、第２端、及び第３端を有する。論理積回路ＡＮＤ３の第１端には、信号ＥＮ３が入力される。論理積回路ＡＮＤ３の第２端には、クロック信号ＣＬＫが入力される。論理積回路ＡＮＤ３は、信号ＥＮ３とクロック信号ＣＬＫとの論理積演算を実行し、信号ＰＣＬＫ３を生成する。より具体的には、論理積回路ＡＮＤ３は、信号ＥＮ３が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ３を生成する。また、論理積回路ＡＮＤ３は、信号ＥＮ３が“Ｌ”レベルである間、“Ｌ”レベルの信号ＰＣＬＫ３を生成する。論理積回路ＡＮＤ３の第３端からは、チャージポンプＣＰ３に、信号ＰＣＬＫ３が出力される。
論理積回路ＡＮＤ４は、第１端、第２端、及び第３端を有する。論理積回路ＡＮＤ４の第１端には、信号ＥＮ４が入力される。論理積回路ＡＮＤ４の第２端には、クロック信号ＣＬＫが入力される。論理積回路ＡＮＤ４は、信号ＥＮ４とクロック信号ＣＬＫとの論理積演算を実行し、信号ＰＣＬＫ４を生成する。より具体的には、論理積回路ＡＮＤ４は、信号ＥＮ４が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ４を生成する。そして、論理積回路ＡＮＤ４の第３端からは、チャージポンプＣＰ４に、信号ＰＣＬＫ４が出力される。また、論理積回路ＡＮＤ４は、信号ＥＮ４が“Ｌ”レベルである間、“Ｌ”レベルの信号ＰＣＬＫ４を生成する。論理積回路ＡＮＤ４の第３端からは、チャージポンプＣＰ４に、信号ＰＣＬＫ４が出力される。
以上のような構成により、各信号ＥＮが“Ｈ”レベルである間、対応するチャージポンプＣＰは、昇圧動作が一括禁止されていない状態においてアクティブとなる。また、各信号ＥＮが“Ｌ”レベルに維持される間、対応するチャージポンプＣＰは、昇圧動作が一括禁止されていない状態においてインアクティブとなる。
なお、上述の状態制御回路ＳＴＣＮＴＬにより制御される信号ＥＮ１～ＥＮ４のうち、“Ｈ”レベルである信号ＥＮの数Ｎｕに応じて、電圧生成回路１４は、４つの状態間を遷移する。以下では、当該４つの状態を、対応する数Ｎｕが小さい順に“Ｓ１”状態、“Ｓ２”状態、“Ｓ３”状態、及び“Ｓ４”状態と呼ぶ。
“Ｓ１”状態は、信号ＥＮ１～ＥＮ４のうち１つの信号ＥＮが“Ｈ”レベルである電圧生成回路１４の状態である。また、信号ＥＮ１～ＥＮ４のうち３つの信号ＥＮが“Ｌ”レベルである。これにより、昇圧動作が一括禁止されていない状態において、チャージポンプＣＰ１～ＣＰ４のうち任意の１つのチャージポンプＣＰがアクティブとなり、かつ残りの３つのチャージポンプＣＰがインアクティブとなる。
“Ｓ２”状態は、信号ＥＮ１～ＥＮ４のうち２つの信号ＥＮが“Ｈ”レベルである電圧生成回路１４の状態である。また、信号ＥＮ１～ＥＮ４のうち２つの信号ＥＮが“Ｌ”レベルである。これにより、昇圧動作が一括禁止されていない状態において、チャージポンプＣＰ１～ＣＰ４のうち任意の２つのチャージポンプＣＰがアクティブとなり、かつ残りの２つのチャージポンプＣＰがインアクティブとなる。
“Ｓ３”状態は、信号ＥＮ１～ＥＮ４のうち３つの信号ＥＮが“Ｈ”レベルである電圧生成回路１４の状態である。また、信号ＥＮ１～ＥＮ４のうち１つの信号ＥＮが“Ｌ”レベルである。これにより、昇圧動作が一括禁止されていない状態において、チャージポンプＣＰ１～ＣＰ４のうち任意の３つのチャージポンプＣＰがアクティブとなり、かつ残りの１つのチャージポンプＣＰはインアクティブとなる。
“Ｓ４”状態は、全ての信号ＥＮが“Ｈ”レベルである電圧生成回路１４の状態である。これにより、昇圧動作が一括禁止されていない状態において、全てのチャージポンプＣＰがアクティブとなる。
シーケンサ１３は、図示しない構成により、電圧ＶＯＵＴの高さを検出するように構成される。シーケンサ１３は、当該検出された電圧ＶＯＵＴに基づいて、昇圧動作が一括禁止されていない状態においてアクティブなチャージポンプＣＰを制御する。より具体的には、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出すると、所定のチャージ期間にわたって、電圧生成回路１４の状態を昇圧動作が一括禁止されていない状態とする。そして、シーケンサ１３は、アクティブなチャージポンプＣＰに昇圧動作を実行させる。また、シーケンサ１３は、チャージ期間の経過後、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出するまでのディスチャージ期間にわたって、全てのチャージポンプＣＰの昇圧動作を停止させる（電圧生成回路１４の状態を昇圧動作が一括禁止される状態とする）。シーケンサ１３は、チャージ期間におけるアクティブなチャージポンプＣＰの昇圧動作、及びディスチャージ期間における全てのチャージポンプＣＰの停止動作がこの順に繰り返し実行されるように、電圧生成回路１４を制御する。
このような構成により、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１と略同等以上になるように電圧生成回路１４を制御する。
１．１．６ チャージポンプの構成
電圧生成回路１４に含まれるチャージポンプＣＰの構成例について、図５を用いて説明する。図５は、実施形態に係る電圧生成回路に含まれるチャージポンプの構成の一例を説明するための回路図である。
各チャージポンプＣＰは、例えばトランジスタＴ１、Ｔ２、Ｔ３、及びＴ４、キャパシタＣ１、Ｃ２、及びＣ３を含む。なお、以下の説明において、キャパシタＣ１、Ｃ２、及びＣ３を区別しない場合には、キャパシタＣ１、Ｃ２、及びＣ３の各々を単にキャパシタＣと呼ぶ。
トランジスタＴ１～Ｔ４のそれぞれは、例えばＮ型のトランジスタである。
トランジスタＴ１の第１端及びゲートには、電圧ＶＩＮが入力される。トランジスタＴ１の第２端は、ノードＮ２に接続される。
トランジスタＴ２の第１端及びゲートは、ノードＮ２に接続される。トランジスタＴ２の第２端は、ノードＮ３に接続される。
トランジスタＴ３の第１端及びゲートは、ノードＮ３に接続される。トランジスタＴ３の第２端は、ノードＮ４に接続される。
トランジスタＴ４の第１端及びゲートは、ノードＮ４に接続される。トランジスタＴ４の第２端からは、電圧ＶＯＵＴが出力される。
各チャージポンプＣＰには、信号ＰＣＬＫ’と、その反転信号である信号ＰＣＬＫｎ’が入力される。信号ＰＣＬＫ’及びＰＣＬＫｎ’は、例えば各チャージポンプＣＰに含まれる図示しないドライバ等により、信号ＰＣＬＫを用いて生成される。なお、各チャージポンプＣＰには、信号ＰＣＬＫ’及びＰＣＬＫｎ’の代わりに、信号ＰＣＬＫ、及びその反転信号であるＰＣＬＫｎが入力されてもよい。
キャパシタＣ１の第１端は、ノードＮ２に接続される。キャパシタＣ１の第２端には、信号ＰＣＬＫｎ’が入力される。
キャパシタＣ２の第１端は、ノードＮ３に接続される。キャパシタＣ２の第２端には、信号ＰＣＬＫ’が入力される。
キャパシタＣ３の第１端は、ノードＮ４に接続される。キャパシタＣ３の第２端には、信号ＰＣＬＫｎ’が入力される。
信号ＰＣＬＫ’が“Ｈ”レベルになり、その反転信号である信号ＰＣＬＫｎ’が“Ｌ”レベルになると、トランジスタＴ１およびトランジスタＴ３がオンし、トランジスタＴ２およびトランジスタＴ４がオフする。これにより、トランジスタＴ１の第１端とノードＮ２とが接続され、ノードＮ２とノードＮ３との接続が解除される。また、ノードＮ３とノードＮ４とが接続され、ノードＮ４とトランジスタＴ４の第２端との接続が解除される。
すなわち、信号ＰＣＬＫ’が“Ｈ”レベルになり、その反転信号である信号ＰＣＬＫｎ’が“Ｌ”レベルになると、ノードＮ２には、電圧ＶＩＮから閾値電圧Ｖｔｈの影響により降下された電圧（おおよそ電圧ＶＩＮ）が転送される。ノードＮ４には、ノードＮ３の電圧（後述するように、ＶＣ２＋ＶＤ）から閾値電圧Ｖｔｈの影響により降下された電圧（おおよそ（ＶＣ２＋ＶＤ））が転送される。ＶＣ２は、充電されたキャパシタＣ２の両端の電圧である。ＶＤは、信号ＰＣＬＫ’（または信号ＰＣＬＫｎ’）の“Ｈ”レベルの電圧とＬ”レベルの電圧との差である。
信号ＰＣＬＫｎ’が“Ｌ”レベルである間、電圧ＶＩＮによって、キャパシタＣ１が充電される。これにより、キャパシタＣ１の両端の電圧はＶＣ１となる。また、信号ＰＣＬＫｎ’が“Ｌ”レベルである間、ノードＮ３の電圧（ＶＣ２＋ＶＤ）によって、キャパシタＣ３が充電される。これにより、キャパシタＣ３の両端の電圧はＶＣ３となる。
また、信号ＰＣＬＫ’が“Ｈ”レベルになると、ノードＮ３の電圧は、キャパシタＣ１の両端の電圧ＶＣ１を、信号ＰＣＬＫｎ’の“Ｈ”レベルとＬ”レベルの差ＶＤだけ昇圧した電圧（ＶＣ１＋ＶＤ）となる。電圧ＶＣ１は、電圧ＶＩＮから閾値電圧Ｖｔｈの影響により降下された電圧であり、差ＶＤと電圧ＶＩＮとが等しいとすると、ノードＮ３の電圧は、おおよそ２×ＶＩＮとなる。
信号ＰＣＬＫ’が“Ｈ”レベルである間、ノードＮ３の電圧は、おおよそ２×ＶＩＮに維持される。
その後、信号ＰＣＬＫ’が“Ｌ”レベルになり、その反転信号である信号ＰＣＬＫｎ’が“Ｈ”レベルになると、トランジスタＴ１およびトランジスタＴ３がオフし、トランジスタＴ２およびトランジスタＴ４がオンする。これにより、トランジスタＴ１の第１端とノードＮ２との接続が解除され、ノードＮ２とノードＮ３とが接続される。また、ノードＮ３とノードＮ４との接続が解除され、ノードＮ４とトランジスタＴ４の第２端とが接続される。
すなわち、信号ＰＣＬＫ’が“Ｌ”レベルになり、その反転信号である信号ＰＣＬＫｎ’が“Ｈ”レベルになると、ノードＮ２の電圧は、キャパシタＣ１の両端の電圧ＶＣ１を、信号ＰＣＬＫｎ’の“Ｈ”レベルとＬ”レベルの差ＶＤだけ昇圧した電圧（ＶＣ１＋ＶＤ）となる。ノードＮ２の電圧は、おおよそ２×ＶＩＮとなる。
また、信号ＰＣＬＫｎ’が“Ｈ”レベルになると、ノードＮ４の電圧は、キャパシタＣ３の両端の電圧ＶＣ３を、信号ＰＣＬＫｎ’の“Ｈ”レベルとＬ”レベルの差ＶＤだけ昇圧した電圧（ＶＣ３＋ＶＤ）となる。ノードＮ４の電圧は、おおよそ３×ＶＩＮとなる。
信号ＰＣＬＫｎ’が“Ｈ”レベルである間、ノードＮ２の電圧は、おおよそ３×ＶＩＮに維持される。
また、信号ＰＣＬＫｎ’が“Ｈ”レベルになると、電圧ＶＯＵＴとして、おおよそノードＮ４の電圧（おおよそ３×ＶＩＮ）が転送される。
信号ＰＣＬＫ’が“Ｌ”レベルになると、ノードＮ３には、おおよそノードＮ２の電圧（おおよそ２×ＶＩＮ）が転送される。
信号ＰＣＬＫ’が“Ｌ”レベルである間、おおよそ２×ＶＩＮの電圧によって、キャパシタＣ２が充電される。これにより、キャパシタＣ２の両端の電圧はＶＣ２となる。
以上のように、信号ＰＣＬＫ’が“Ｈレベル”になると、ノードＮ２には、電圧ＶＩＮが転送され、ノードＮ４には、ノードＮ３の電圧（おおよそ２×ＶＩＮ）が転送される。ノードＮ３の電圧が、ＶＤ（ＶＩＮ）だけ昇圧されておおよそ２×ＶＩＮとなる。その後、信号ＰＣＬＫが“Ｌレベル”になると、ノードＮ２の電圧がＶＤ（ＶＩＮ）だけ昇圧され、おおよそ２×ＶＩＮとなる。ノードＮ４の電圧がＶＤ（ＶＩＮ）だけ昇圧され、おおよそ３×ＶＩＮとなる。ノードＮ３には、ノードＮ２の電圧（おおよそ２×ＶＩＮ）が転送される。そして、電圧ＶＯＵＴとして、ノードＮ４の電圧（おおよそ３×ＶＩＮ）の電圧が出力される。
また、実施形態に係るチャージポンプＣＰは、３つのキャパシタＣ１～Ｃ３を含むが、実施形態に係るチャージポンプＣＰに含まれるキャパシタＣの数はこれに限られるものではない。キャパシタＣの数は、２つ、４つ、又は５つ以上であってもよく、昇圧する電圧の目標値等に応じて変更され得る。この場合、キャパシタＣ（２ｊ－１）（ｊは自然数）の第２端には、例えば信号ＰＣＬＫｎ’が入力される。また、キャパシタＣ（２ｊ）の第２端には、例えば信号ＰＣＬＫ’が入力される。なお、トランジスタの数は、キャパシタＣの数に対応して、適宜変更される。
なお、チャージポンプＣＰ１～ＣＰ４の構成は、図５を用いて説明した例に限られるものではない。各チャージポンプＣＰは、例えばＰ型のトランジスタにより構成されるものであってもよい。また、各チャージポンプＣＰは、例えばダイオード接続されたトランジスタではなく、第１端とゲートとが等電位とされないトランジスタにより構成される、Ｖｔキャンセルタイプのチャージポンプであってもよい。
１．２ 動作
次に、実施形態に係る半導体記憶装置１を用いた動作について説明する。
以下では、状態制御回路ＳＴＣＮＴＬが、チャージ期間におけるアクティブなチャージポンプＣＰの数を減らすように制御する第１動作例、及びチャージ期間におけるアクティブなチャージポンプＣＰの数を増やすように制御する第２動作例が説明される。
１．２．１ 第１動作例
（電圧生成回路の状態遷移）
第１動作例における電圧生成回路１４の状態遷移について、図６を用いて説明する。図６は、第１動作例における電圧生成回路の動作を説明するための状態遷移図である。
第１動作例において、状態制御回路ＳＴＣＮＴＬは、信号ＦＬＧ１が“Ｌ”レベルに維持される期間ＮＬＣＬＫが第１条件を満たす場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕをデクリメントする。これにより、状態制御回路ＳＴＣＮＴＬは、チャージ期間におけるアクティブなチャージポンプＣＰの数を低減するように電圧生成回路１４の状態を遷移させる。
より具体的には、状態制御回路ＳＴＣＮＴＬは、例えばクロック信号ＣＬＫのクロック周期に基づいて、信号ＦＬＧ１が“Ｌ”レベルに維持される期間ＮＬＣＬＫを算出する。状態制御回路ＳＴＣＮＴＬは、例えばクロック信号ＣＬＫの立ち上がり（“Ｌ”レベルから“Ｈ”レベルの変化）、及び立ち下がり（“Ｈ”レベルから“Ｌ”レベルの変化）に基づいて期間ＮＬＣＬＫを算出する。期間ＮＬＣＬＫは、例えばクロック信号ＣＬＫの周期の（Ｎ１／２）倍となる。ここで、Ｎ１は自然数である。状態制御回路ＳＴＣＮＴＬは、例えば、算出された期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍以上であるか否か（期間ＮＬＣＬＫが第１条件を満たすか否か）を判定する。状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍以上である場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕをデクリメントする。また、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍未満である場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕを維持する。
より具体的には、状態制御回路ＳＴＣＮＴＬは、“Ｓ４”状態を有する電圧生成回路１４において、期間ＮＬＣＬＫが第１条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをデクリメントする（Ｎｕ－－）。これにより、電圧生成回路１４の状態は、“Ｓ４”状態から“Ｓ３”状態に遷移する。なお、以下では、“Ｓ３”状態において、信号ＥＮ１～ＥＮ３が“Ｈ”レベルであるとする。また、信号ＥＮ４が“Ｌ”レベルであるとする。
状態制御回路ＳＴＣＮＴＬは、“Ｓ３”状態を有する電圧生成回路１４において、期間ＮＬＣＬＫが第１条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをデクリメントする（Ｎｕ－－）。これにより、電圧生成回路１４の状態は、“Ｓ３”状態から“Ｓ２”状態に遷移する。なお、以下では、“Ｓ２”状態において、信号ＥＮ１及びＥＮ２が“Ｈ”レベルであるとする。また、信号ＥＮ３及びＥＮ４が“Ｌ”レベルであるとする。
状態制御回路ＳＴＣＮＴＬは、“Ｓ２”状態を有する電圧生成回路１４において、期間ＮＬＣＬＫが第１条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをデクリメントする（Ｎｕ－－）。これにより、電圧生成回路１４の状態は、“Ｓ２”状態から”Ｓ１”状態に遷移する。なお、以下では、“Ｓ１”状態において、信号ＥＮ１が“Ｈ”レベルであるとする。また、信号ＥＮ２～ＥＮ４が“Ｌ”レベルであるとする。
（タイミングチャート）
第１動作例における電圧生成回路１４の動作について図７を用いてさらに説明する。図７は、第１動作例における電圧生成回路の動作を説明するためのタイミングチャートである。図７では、電圧ＶＯＵＴ、信号ＦＬＧ１、ＥＮ１～ＥＮ４、クロック信号ＣＬＫ、及び電圧生成回路１４の状態が示される。
以下では、電圧生成回路１４の状態が、“Ｓ４”状態から“Ｓ２”状態に遷移する際の動作の例が示される。
時刻Ｔ１０における電圧生成回路１４の状態は“Ｓ４”状態である。すなわち、信号ＥＮ１～ＥＮ４は“Ｈ”レベルである。このため、チャージ期間において全てのチャージポンプＣＰがアクティブになる。また、電圧ＶＯＵＴは電圧ＶＴＡＲＧ１未満である。このため、信号ＦＬＧ１は“Ｈ”レベルである。
時刻Ｔ１０及びＴ１１の間において、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。そして、シーケンサ１３は、全てのチャージポンプＣＰ１～ＣＰ４の昇圧動作を開始させる。
時刻Ｔ１１において、全てのチャージポンプＣＰ１～ＣＰ４の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルに変化する。
時刻Ｔ１１の後、チャージ期間が終了すると共に、ディスチャージ期間が開始する。これに伴い、シーケンサ１３は、全てのチャージポンプＣＰ１～ＣＰ４の昇圧動作を停止させる。これにより、電圧ＶＯＵＴが低下し始める。
また、時刻Ｔ１１及びＴ１２の間において、電圧ＶＯＵＴは電圧ＶＴＡＲＧ１以上の電圧に維持される。時刻Ｔ１２は、時刻Ｔ１１からクロック信号ＣＬＫの周期の２倍の期間が経過した時刻である。これにより、状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍以上であると判定する。すなわち、期間ＮＬＣＬＫが第１条件を満たす。このため、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、信号ＥＮ４を“Ｈ”レベルから“Ｌ”レベルにする。また、状態制御回路ＳＴＣＮＴＬは、信号ＥＮ１～ＥＮ３を“Ｈ”レベルに維持する。これらの動作により、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を、“Ｓ４”状態から“Ｓ３”状態に遷移させる。これに伴い、チャージ期間におけるアクティブなチャージポンプＣＰは、チャージポンプＣＰ１～ＣＰ３の３個となる。
時刻Ｔ１３において、昇圧動作の停止に伴い、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる。これにより、信号ＦＬＧ１は“Ｌ”レベルから“Ｈ”レベルに変化する。
時刻Ｔ１３及び時刻Ｔ１４の間において、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。これにより、ディスチャージ期間が終了する。また、シーケンサ１３は、チャージポンプＣＰ１～ＣＰ３の昇圧動作を開始させる。
時刻Ｔ１４において、チャージポンプＣＰ１～ＣＰ３の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルに変化する。
時刻Ｔ１４の後、チャージ期間が終了すると共に、ディスチャージ期間が開始する。これに伴い、シーケンサ１３は、チャージポンプＣＰ１～ＣＰ３の昇圧動作を停止させる。これにより、電圧ＶＯＵＴが低下し始める。
また、時刻Ｔ１４及びＴ１５の間において、電圧ＶＯＵＴは電圧ＶＴＡＲＧ１以上の電圧に維持される。時刻Ｔ１５は、時刻Ｔ１４からクロック信号ＣＬＫの周期の２倍が経過した時刻である。これにより、時刻Ｔ１５において、状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍以上であると判定する。すなわち、期間ＮＬＣＬＫが第１条件を満たす。このため、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、信号ＥＮ３を“Ｈ”レベルから“Ｌ”レベルにする。また、状態制御回路ＳＴＣＮＴＬは、信号ＥＮ１及びＥＮ２を“Ｈ”レベルに維持する。また、状態制御回路ＳＴＣＮＴＬは、信号ＥＮ４を“Ｌ”レベルに維持する。これらの動作により、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を、“Ｓ３”状態から“Ｓ２”状態に遷移させる。これに伴い、チャージ期間におけるアクティブなチャージポンプＣＰは、チャージポンプＣＰ１及びＣＰ２の２個となる。
時刻Ｔ１６において、昇圧動作の停止に伴い、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる。これにより、信号ＦＬＧ１は“Ｌ”レベルから“Ｈ”レベルに変化する。
時刻Ｔ１６及び時刻Ｔ１７の間において、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。これにより、ディスチャージ期間が終了する。また、シーケンサ１３は、チャージポンプＣＰ１及びＣＰ２の昇圧動作を開始させる。
時刻Ｔ１７において、チャージポンプＣＰ１及びＣＰ２の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルに変化する。
時刻Ｔ１７の後、チャージ期間が終了すると共に、ディスチャージ期間が開始する。これに伴い、シーケンサ１３は、チャージポンプＣＰ１及びＣＰ２の昇圧動作を停止させる。これにより、電圧ＶＯＵＴが低下し始める。
時刻Ｔ１８において、昇圧動作の停止に伴い、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる。これにより、信号ＦＬＧ１が“Ｌ”レベルから“Ｈ”レベルに変化する。ここで、時刻Ｔ１８において算出される期間ＮＬＣＬＫはクロック信号ＣＬＫの周期の２倍未満である。すなわち、期間ＮＬＣＬＫは第１条件を満たさない。このため、電圧生成回路１４の状態は、“Ｓ２”状態に維持される。したがって、時刻Ｔ１８以降の時刻において、シーケンサ１３は、引き続きチャージポンプＣＰ１及びＣＰ２の昇圧動作を開始させる。
以上のようにして、電圧生成回路１４の動作が実行される。
１．２．２ 第２動作例
（状態遷移図）
次に、第２動作例における電圧生成回路１４の状態遷移について、図８を用いて説明する。図８は、第２動作例における電圧生成回路の動作を説明するための状態遷移図である。なお、第２動作例における期間ＮＬＣＬＫに基づく信号ＥＮの数Ｎｕの制御は、第１動作例における期間ＮＬＣＬＫに基づく信号ＥＮの数Ｎｕの制御と同じである。このため、図８では、期間ＮＬＣＬＫに基づく信号ＥＮの数Ｎｕの制御の図示が省略される。また、以下では、期間ＮＨＣＬＫに基づく信号ＥＮの数Ｎｕの制御が主に説明される。
第２動作例において、状態制御回路ＳＴＣＮＴＬは、信号ＦＬＧ１が“Ｈ”レベルに維持される期間ＮＨＣＬＫが第２条件を満たす場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕをインクリメントする。これにより、状態制御回路ＳＴＣＮＴＬは、チャージ期間におけるアクティブなチャージポンプＣＰの数を増やすように電圧生成回路１４の状態を遷移させる。
より具体的には、状態制御回路ＳＴＣＮＴＬは、例えばクロック信号ＣＬＫのクロック周期に基づいて、信号ＦＬＧ１が“Ｈ”レベルに維持される期間ＮＨＣＬＫを算出する。状態制御回路ＳＴＣＮＴＬは、例えばクロック信号ＣＬＫの立ち上がり及び立ち下がりに基づいて期間ＮＨＣＬＫを算出する。期間ＮＨＣＬＫは、例えばクロック信号ＣＬＫの（Ｎ２／２）周期である。ここで、Ｎ２は自然数である。状態制御回路ＳＴＣＮＴＬは、例えば算出された期間ＮＨＣＬＫがクロック信号ＣＬＫの周期の２倍以上であるか否か（期間ＮＨＣＬＫが第２条件を満たすか否か）を判定する。状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、期間ＮＨＣＬＫがクロック信号ＣＬＫの周期の２倍以上である場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕをインクリメントする。また、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、例えば期間ＮＨＣＬＫがクロック信号ＣＬＫの周期の２倍未満である場合に、信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕを維持する。
状態制御回路ＳＴＣＮＴＬは、”Ｓ１”状態を有する電圧生成回路１４において、期間ＮＨＣＬＫが第２条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをインクリメントする（Ｎｕ＋＋）。これにより、電圧生成回路１４の状態は、”Ｓ１”状態から“Ｓ２”状態に遷移する。
状態制御回路ＳＴＣＮＴＬは、“Ｓ２”状態を有する電圧生成回路１４において、期間ＮＨＣＬＫが第２条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをインクリメントする（Ｎｕ＋＋）。これにより、電圧生成回路１４の状態は、“Ｓ２”状態から“Ｓ３”状態に遷移する。
状態制御回路ＳＴＣＮＴＬは、“Ｓ３”状態を有する電圧生成回路１４において、期間ＮＨＣＬＫが第２条件を満たす場合に、“Ｈ”レベルである信号ＥＮの数Ｎｕをインクリメントする（Ｎｕ＋＋）。これにより、電圧生成回路１４の状態は、“Ｓ３”状態から“Ｓ４”状態に遷移する。
（タイミングチャート）
第２動作例における電圧生成回路１４の動作について図９を用いてさらに説明する。図９は、第２動作例における電圧生成回路の動作を説明するためのタイミングチャートである。図９では、電圧ＶＯＵＴ、信号ＦＬＧ１、ＥＮ１～ＥＮ４、クロック信号ＣＬＫ、及び電圧生成回路１４の状態が示される。
以下では、電圧生成回路１４の状態が、“Ｓ１”状態から“Ｓ２”状態に遷移する際の動作の例が示される。
なお、第２動作例において、シーケンサ１３は、少なくとも第１期間以上の期間をディスチャージ期間とする。例えば、シーケンサ１３は、チャージ期間の終了時刻から第１期間を経過する前に、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる場合に、シーケンサ１３は、第１期間をディスチャージ期間として設定する。この場合、チャージ期間の終了時刻から第１期間を経過した時刻において、次のチャージ期間が開始する。
時刻Ｔ２０における電圧生成回路１４の状態は“Ｓ１”状態である。すなわち、信号ＥＮ１は“Ｈ”レベルである。また、信号ＥＮ２～ＥＮ４は“Ｌ”レベルである。
時刻Ｔ２０において、電圧ＶＯＵＴは電圧ＶＴＡＲＧ１未満である。これにより、シーケンサ１３は、チャージ期間におけるアクティブなチャージポンプＣＰ１の昇圧動作を開始させる。そして、チャージ期間の終了と共に、ディスチャージ期間が開始する。チャージ期間の終了時刻における電圧ＶＯＵＴは、電圧ＶＴＡＲＧ１未満である。そして、シーケンサ１３は、チャージポンプＣＰ１の昇圧動作を停止させる。これにより、電圧ＶＯＵＴが低下し始める。第１期間を経過した時刻において、電圧ＶＯＵＴは、例えばチャージポンプＣＰ１のチャージ期間の開始時刻における電圧ＶＯＵＴと同等の電圧まで低下する。したがって、電圧生成回路１４の状態が遷移するまで、チャージ期間におけるアクティブなチャージポンプＣＰ１の昇圧動作、及び第１期間における全てのチャージポンプＣＰ１～ＣＰ４の昇圧動作の停止が繰り返される。
時刻Ｔ２０から時刻Ｔ２１の間において、電圧ＶＯＵＴは電圧ＶＴＡＲＧ１未満に維持される。時刻Ｔ２１は、時刻Ｔ２０からクロック信号ＣＬＫの周期の２倍以上の期間が経過した時刻である。これにより、時刻Ｔ２１において、状態制御回路ＳＴＣＮＴＬは、期間ＮＨＣＬＫがクロック信号ＣＬＫの２周期以上であると判定する。すなわち、期間ＮＨＣＬＫが第２条件を満たす。このため、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、信号ＥＮ２を“Ｌ”レベルから“Ｈ”レベルにする。また、状態制御回路ＳＴＣＮＴＬは、信号ＥＮ１を“Ｈ”レベルに維持する。また、状態制御回路ＳＴＣＮＴＬは、信号ＥＮ３及びＥＮ４を“Ｌ”レベルに維持する。これにより、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を、“Ｓ１”状態から“Ｓ２”状態に遷移させる。これに伴い、チャージ期間におけるアクティブなチャージポンプＣＰは、チャージポンプＣＰ１及びＣＰ２の２個となる。
時刻Ｔ２１及びＴ２２の間において、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。そして、シーケンサ１３の制御により、チャージポンプＣＰ１及びＣＰ２の昇圧動作が開始される。
時刻Ｔ２２において、チャージポンプＣＰ１及びＣＰ２の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルに変化する。
時刻Ｔ２２の後、チャージ期間が終了すると共に、ディスチャージ期間が開始する。これに伴い、シーケンサ１３は、チャージポンプＣＰ１及びＣＰ２の昇圧動作を停止させる。これにより、電圧ＶＯＵＴが低下し始める。
時刻Ｔ２３において、昇圧動作の停止に伴い、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる。これにより、信号ＦＬＧ１は“Ｌ”レベルから“Ｈ”レベルに変化する。
時刻Ｔ２３及びＴ２４の間において、ディスチャージ期間が終了する。そして、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。これにより、シーケンサ１３は、チャージポンプＣＰ１及びＣＰ２の昇圧動作を開始させる。
時刻Ｔ２４において、チャージポンプＣＰ１及びＣＰ２の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルに変化する。ここで、時刻Ｔ２４において算出される期間ＮＨＣＬＫはクロック信号ＣＬＫの２周期未満である。すなわち、期間ＮＨＣＬＫは第２条件を満たさない。したがって、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を“Ｓ２”状態に維持する。
時刻Ｔ２４及びＴ２５の間において、チャージ期間が終了すると共に、ディスチャージ期間が開始する。これにより、電圧ＶＯＵＴが低下し始める。
時刻Ｔ２５において、昇圧動作の停止に伴い、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満になる。これにより、信号ＦＬＧ１は“Ｌ”レベルから“Ｈ”レベルに変化する。
時刻Ｔ２５及びＴ２６の間において、ディスチャージ期間が終了する。そして、シーケンサ１３は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満であることを検出する。これにより、シーケンサ１３は、チャージ期間におけるアクティブなチャージポンプＣＰ１及びＣＰ２の昇圧動作を開始させる。
時刻Ｔ２６において、チャージポンプＣＰ１及びＣＰ２の昇圧動作により、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１以上になる。このため、信号ＦＬＧ１が“Ｈ”レベルから“Ｌ”レベルになる。ここで、時刻Ｔ２６において算出される期間ＮＨＣＬＫはクロック信号ＣＬＫの２周期未満である。すなわち、期間ＮＨＣＬＫが第２条件を満たさない。したがって、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を“Ｓ２”状態に維持する。
以上のようにして、電圧生成回路１４の動作が実行される。
１．３ 効果
実施形態によれば、電圧生成回路の面積の増加及び消費電流量の増加を抑制しつつ、電圧生成回路の出力電圧の揺らぎの大きさの増大を抑制することができる。実施形態の効果について、以下に説明する。なお、出力電圧の揺らぎは、チャージ期間における出力電圧の上昇と、ディスチャージ期間における出力電圧の低下と、により発生する出力電圧の変動のことである。以下の説明では、出力電圧の揺らぎをリップルと呼ぶ。
電圧生成回路１４は、各々が入力端及びノードＮＯＵＴに接続された出力端を有するチャージポンプＣＰ１～ＣＰ４、及びチャージポンプＣＰ１～ＣＰ４を制御可能に構成された状態制御回路ＳＴＣＮＴＬ、を含む。状態制御回路ＳＴＣＮＴＬは、電圧ＶＯＵＴを出力する動作において、電圧ＶＯＵＴに基づく信号ＦＬＧ１が“Ｌ”レベルである期間ＮＬＣＬＫを算出する。状態制御回路ＳＴＣＮＴＬは、当該算出した期間ＮＬＣＬＫ及びＮＨＣＬＫを用いて、チャージ期間におけるアクティブなチャージポンプＣＰの数を制御する。このような構成により、電圧生成回路１４の面積の増加及び消費電流量の増加を抑制しつつ、電圧生成回路１４の出力電圧のリップルの大きさの増大を抑制することができる。
補足すると、例えば半導体記憶装置において動作不良及び誤動作が発生してしまうことを抑制するために、電圧生成回路の出力電圧のリップルの大きさを低減することが望ましい。出力電圧のリップルの大きさが増大した場合に、例えば半導体記憶装置の書込み動作、読出し動作、及び消去動作等の各種動作において、選択されたワード線の電圧が不安定化することにより、動作不良及び誤動作が発生してしまう可能性がある。また、例えば出力電圧のリップルの大きさが増大した場合に、半導体記憶装置の温度センサの電源電圧が不安定化することにより、温度センサが生成する温度情報が不正確になる可能性がある。これにより、温度情報に基づく出力電圧の補正が実行される際に、シーケンサが誤った指示を行ってしまう可能性がある。
出力電圧のリップルの大きさの増大を抑制するために、出力電圧の高さに基づいて、チャージ期間におけるアクティブなチャージポンプの数を制御する構成が採用されることがある。しかしながら、この場合、電圧生成回路において、分圧回路やオペアンプなどの、出力電圧が含まれる電圧範囲を判定するための構成が増大する可能性がある。より具体的には、電圧生成回路は、例えば分圧回路により生成された出力電圧に比例する複数の電圧の各々を、複数のオペアンプを用いて、対応する基準電圧と比較する。状態制御回路は、当該比較結果に基づいて、出力電圧が含まれる電圧範囲を判定する。そして、状態制御回路は、当該判定結果に基づいて電圧生成回路の状態を制御する。しかしながら、この場合、チャージポンプの数、及び電圧生成回路の状態の数の増加に応じて、出力電圧が含まれる電圧範囲を判定するための構成が増大してしまう可能性がある。このため、電圧生成回路の面積の増加、及び消費電流の増加を抑制することが困難になることがある。
実施形態によれば、電圧生成回路１４に含まれる状態制御回路ＳＴＣＮＴＬは、電圧ＶＯＵＴに基づく信号ＦＬＧ１が“Ｌ”レベルである期間ＮＬＣＬＫ及びＮＨＣＬＫに基づいて、昇圧動作が実行されるチャージポンプＣＰの数を変化させる。これにより、分圧回路に含まれる構成、及びオペアンプの数を増加させなくても、電圧生成回路１４の複数の“Ｓ１”状態～“Ｓ４”状態を制御することができる。したがって、電圧生成回路の面積の増加、及び消費電流量の増加を抑制することができる。
また、実施形態によれば、電圧ＶＯＵＴのリップルの大きさの増大を抑制することができる。より具体的には、第１動作例に示すように、状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍以上である場合に、電圧ＶＯＵＴが印加される負荷の負荷電流量に対して、チャージ期間におけるアクティブなチャージポンプＣＰの数が多いと判定する。ここで、負荷は、例えば選択されたワード線ＷＬに対応する信号線や温度センサ１７である。そして、チャージ期間におけるアクティブなチャージポンプＣＰの数が多いと判定された場合に、状態制御回路ＳＴＣＮＴＬは、チャージ期間におけるアクティブなチャージポンプＣＰの数を低減する。これにより、チャージ期間における電圧ＶＯＵＴの上昇量を低減する。第１動作例において、状態制御回路ＳＴＣＮＴＬは、期間ＮＬＣＬＫがクロック信号ＣＬＫの周期の２倍未満となるまで、チャージ期間におけるアクティブなチャージポンプＣＰの数を低減する。このように、チャージ期間における電圧ＶＯＵＴの上昇量を低減することで、電圧ＶＯＵＴのリップルの大きさの増大を抑制することができる。このような構成により、実施形態の電圧生成回路１４は、電圧ＶＯＵＴに基づく期間ＮＬＣＬＫを用いて、負荷電流量に応じて昇圧動作が実行されるチャージポンプＣＰの数を調整することで、リップルの大きさの増大を抑制することができる。また、このような電圧生成回路１４を備える半導体記憶装置１であれば、信頼性の低下を抑制することができる。
また、第２動作例に示すように、状態制御回路ＳＴＣＮＴＬは、当該チャージポンプＣＰの数を増やすことで、電圧ＶＯＵＴを電圧ＶＴＡＲＧ１と略同等以上の電圧となるように制御し得る。より具体的には、状態制御回路ＳＴＣＮＴＬは、期間ＮＨＣＬＫがクロック信号ＣＬＫの周期の２倍以上である場合に、電圧ＶＯＵＴが印加される負荷の負荷電流量に対して、チャージ期間におけるアクティブなチャージポンプＣＰの数が少ないと判定する。そして、チャージ期間におけるアクティブなチャージポンプＣＰの数が少ないと判定された場合に、状態制御回路ＳＴＣＮＴＬは、チャージ期間におけるアクティブなチャージポンプＣＰの数を増加する。これにより、チャージ期間における電圧ＶＯＵＴの上昇量を増加する。状態制御回路ＳＴＣＮＴＬは、期間ＮＨＣＬＫがクロック信号ＣＬＫの周期の２倍未満となるまで、チャージ期間におけるアクティブなチャージポンプＣＰの数を増加する。このように、チャージ期間における電圧ＶＯＵＴの上昇量を増加することで、電圧ＶＯＵＴを電圧ＶＴＡＲＧ１と略同等以上の電圧とすることができる。
２ 変形例
なお、上述の実施形態は、種々の変形が可能である。
以下に、変形例に係る半導体記憶装置について説明する。以下では、変形例に係る半導体記憶装置の構成について、実施形態に係る半導体記憶装置と異なる点を中心に説明する。変形例に係る半導体記憶装置によっても、実施形態と同様の効果が奏される。
２．１ 第１変形例
上述の実施形態では、状態制御回路ＳＴＣＮＴＬが信号ＦＬＧ１を用いて電圧生成回路１４の状態を制御する場合を示したが、これに限られない。状態制御回路ＳＴＣＮＴＬは、電圧ＶＮ１に基づく信号ＦＬＧ１に加えて、電圧ＶＮ１とは異なる電圧に基づいて、電圧生成回路１４の状態を制御してもよい。
以下に、第１変形例に係る半導体記憶装置について説明する。以下では、第１変形例に係る半導体記憶装置の構成及び動作について、実施形態に係る半導体記憶装置の構成及び動作とは異なる点が主に説明される。
２．１．１ 電圧生成回路の構成
第１変形例に係る半導体記憶装置１の電圧生成回路１４、及びシーケンサ１３の構成について、図１０を用いて説明する。図１０は、第１変形例に係る電圧生成回路、及びシーケンサの構成の一例を示す回路図である。
電圧生成回路１４は、実施形態に係る電圧生成回路１４の構成に加えて、抵抗Ｒ３及びオペアンプＡＭＰ２を含む。
抵抗Ｒ３の第１端はノードＮＯＵＴに接続される。抵抗Ｒ３の第２端はノードＮ５に接続される。
抵抗Ｒ１の第１端はノードＮ５に接続される。
以上のような構成により、抵抗Ｒ３は、抵抗Ｒ１の第１端とノードＮＯＵＴとの間を直列に接続する。また、ノードＮ１及びＮ５には、それぞれ抵抗Ｒ１、Ｒ２、及びＲ３の抵抗値に基づく電圧ＶＯＵＴの分圧が電圧ＶＮ１及びＶＮ５として供給される。
オペアンプＡＭＰ２は、非反転入力端子（＋）、反転入力端子（－）、及び出力端子を有する。オペアンプＡＭＰ２の非反転入力端子（＋）には電圧ＶＲＥＦが印加される。オペアンプＡＭＰ２の反転入力端子（－）はノードＮ５に接続される。オペアンプＡＭＰ２は、非反転入力端子（＋）に印加された電圧ＶＲＥＦ、及び反転入力端子（－）に印加されたノードＮ５の電圧ＶＮ５の比較結果に基づいて、信号ＦＬＧ２を生成する。第１変形例において、電圧ＶＲＥＦは、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２と同等である場合における電圧ＶＮ５と同等である。なお、電圧ＶＴＡＲＧ２は、電圧ＶＴＡＲＧ１未満の電圧である。抵抗Ｒ１～Ｒ３のそれぞれの抵抗値は、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１と同等である場合における電圧ＶＮ１と、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２と同等である場合における電圧ＶＮ５と、が同等になるように設定される。これにより、オペアンプＡＭＰ２は、電圧ＶＮ５が電圧ＶＲＥＦ未満である場合に、“Ｈ”レベルの信号ＦＬＧ２を生成する。換言すると、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２未満である場合に、“Ｈ”レベルの信号ＦＬＧ２が生成される。また、オペアンプＡＭＰ２は、電圧ＶＮ５が電圧ＶＲＥＦ以上である場合に、“Ｌ”レベルの信号ＦＬＧ２を生成する。換言すると、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２以上である場合に、“Ｌ”レベルの信号ＦＬＧ２が生成される。オペアンプＡＭＰ２の出力端子からは、当該生成された信号ＦＬＧ２が、状態制御回路ＳＴＣＮＴＬに出力される。なお、第１変形例では、オペアンプＡＭＰ２の非反転入力端子（＋）に、電圧ＶＲＥＦが印加される場合を示すが、オペアンプＡＭＰ２の非反転入力端子（＋）には、電圧ＶＲＥＦとは異なる電圧が入力されてもよい。オペアンプＡＭＰ２の非反転入力端子（＋）に印加される電圧は、例えば電圧ＶＯＵＴが電圧ＶＴＡＲＧ３と同等である場合の電圧ＶＮ５と同等である。ここで、電圧ＶＴＡＲＧ３は、電圧ＶＴＡＲＧ２とは異なる電圧である。
状態制御回路ＳＴＣＮＴＬには、信号ＦＬＧ１に加えて、オペアンプＡＭＰ２から信号ＦＬＧ２が入力される。状態制御回路ＳＴＣＮＴＬは、信号ＦＬＧ１及びＦＬＧ２に基づいて信号ＥＮ１～ＥＮ４のうち“Ｈ”レベルである信号ＥＮの数Ｎｕを制御する。
２．１．２ 動作
次に、第１変形例に係る半導体記憶装置１を用いた動作について説明する。
以下では、電圧ＶＯＵＴを出力する動作において負荷電流が大きくなった際に、状態制御回路ＳＴＣＮＴＬが、チャージ期間におけるアクティブなチャージポンプＣＰの数を増やすように制御する例が説明される。
（状態遷移図）
第１変形例の動作例における電圧生成回路１４の状態遷移について、図１１を用いて説明する。図１１は、第１変形例における電圧生成回路の動作を説明するための状態遷移図である。以下では、実施形態と異なる点が主に説明される。なお、図１１では、期間ＮＬＣＬＫが第１条件を満たす場合の電圧生成回路１４の状態遷移、及び期間ＮＨＣＬＫが第２条件を満たす場合の電圧生成回路１４の状態遷移の図示が省略される。
第１変形例の動作例において、状態制御回路ＳＴＣＮＴＬは、“Ｓ１”状態～“Ｓ３”状態の各々を有する電圧生成回路１４において、信号ＦＬＧ２が第３条件を満たす場合に、全ての信号ＥＮを“Ｈ”レベルにする。すなわち、“Ｈ”レベルである信号ＥＮの数Ｎｕを４にする（Ｎｕ＝４）。これにより、状態制御回路ＳＴＣＮＴＬは、チャージ期間において全てのチャージポンプＣＰの昇圧動作が実行される（チャージ期間において全てのチャージポンプＣＰがアクティブになる）ように電圧生成回路１４の状態を遷移させる。
より具体的には、状態制御回路ＳＴＣＮＴＬは、信号ＦＬＧ２が“Ｈ”レベルであるか否か（信号ＦＬＧ２が第３条件を満たすか否か）を判定する。状態制御回路ＳＴＣＮＴＬは、当該判定結果に基づいて、信号ＦＬＧ２が“Ｈ”レベルであると判定した場合に、全ての信号ＥＮを“Ｈ”レベルにする。
なお、信号ＦＬＧ２が“Ｌ”レベルである間のシーケンサ１３及び電圧生成回路１４の動作は、実施形態に係るシーケンサ１３及び電圧生成回路１４の動作と同等である。
（タイミングチャート）
第１変形例の動作例における電圧生成回路１４の動作について図１２を用いてさらに説明する。図１２は、第１変形例における電圧生成回路の動作を説明するためのタイミングチャートである。図１２では、電圧ＶＯＵＴ、信号ＦＬＧ１、ＦＬＧ２、ＥＮ１～ＥＮ４、クロック信号ＣＬＫ、及び電圧生成回路１４の状態が示される。
以下では、電圧生成回路１４が電圧を出力する際に、例えば負荷電流が増大することで、電圧ＶＯＵＴが低下した場合の電圧生成回路１４の動作の例が示される。
以下では、実施形態に係る動作と異なる動作について主に説明する。
時刻Ｔ３０における電圧生成回路１４の状態は“Ｓ２”状態である。すなわち、信号ＥＮ１及びＥＮ２は“Ｈ”レベルである。また、信号ＥＮ３及びＥＮ４は“Ｌ”レベルである。
時刻Ｔ３０及びＴ３１の間において、状態制御回路ＳＴＣＮＴＬにより算出されるＮＬＣＬＫ及びＮＨＣＬＫは、それぞれクロック信号ＣＬＫの周期の２倍未満である。これにより、実施形態における動作と同等に、“Ｓ２”状態を有する電圧生成回路１４のチャージ期間における昇圧動作、及びディスチャージ期間における停止動作が繰り返される。
時刻Ｔ３１において、電圧生成回路１４が接続される負荷の負荷電流が増大する。これにより、電圧ＶＯＵＴが大きく低下し始める。
時刻Ｔ３２において、負荷電流の増大により、電圧ＶＯＵＴは電圧ＶＴＡＲＧ２より低くなる。これにより、信号ＦＬＧ２は“Ｌ”レベルから“Ｈ”レベルに変化する。このため、状態制御回路ＳＴＣＮＴＬは、信号ＦＬＧ２が第３条件を満たすと判定する。したがって、状態制御回路ＳＴＣＮＴＬは、当該判定の結果に基づいて、全ての信号ＥＮを“Ｈ”レベルにする。これにより、状態制御回路ＳＴＣＮＴＬは、電圧生成回路１４の状態を、“Ｓ２”状態から“Ｓ４”状態に遷移させる。これに伴い、全てのチャージポンプＣＰ１～ＣＰ４がチャージ期間におけるアクティブなチャージポンプＣＰとなる。
時刻Ｔ３２以降の期間において、状態制御回路ＳＴＣＮＴＬにより算出されるＮＬＣＬＫ及びＮＨＣＬＫは、それぞれクロック信号ＣＬＫの周期の２倍未満である。これにより、実施形態における動作と同等に、“Ｓ４”状態を有する電圧生成回路１４のチャージ期間における昇圧動作、及びディスチャージ期間における昇圧動作の停止が繰り返される。
以上のようにして、電圧生成回路１４の動作が実行される。
第１変形例に係る電圧生成回路１４によっても実施形態に係る電圧生成回路と同等の効果が奏される。
また、第１変形例に係る電圧生成回路１４によれば、例えば負荷電流量の増加により電圧ＶＯＵＴが大きく低下することで、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２より低くなった場合に、電圧ＶＯＵＴが電圧ＶＴＡＲＧ１未満となる期間の増加を抑制することができる。すなわち、電圧ＶＯＵＴが電圧ＶＴＡＲＧ２より低い場合に、全てのチャージポンプＣＰをチャージ期間におけるアクティブなチャージポンプＣＰとすることで、電圧ＶＯＵＴの上昇を促進することができる。
２．２ 第２変形例
上述の実施形態及び第１変形例では、チャージ期間におけるアクティブなチャージポンプＣＰの昇圧動作がシーケンサ１３によって制御される例を示したが、これに限られない。チャージポンプＣＰの昇圧動作は、電圧生成回路１４内の構成によって制御されてもよい。
以下に、第２変形例に係る半導体記憶装置について説明する。以下では、第２変形例に係る半導体記憶装置の構成について、実施形態に係る半導体記憶装置の構成とは異なる点が主に説明される。なお、第２変形例に係る動作は、実施形態に係る動作と実質的に同等であるため、その説明を省略する。
第２変形例に係る半導体記憶装置１の電圧生成回路１４の構成について、図１３を用いて説明する。図１３は、第２変形例に係る電圧生成回路の構成の一例を示す回路図である。
電圧生成回路１４は、例えば論理積回路ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、及びＡＮＤ４の代わりに、ポンプ制御回路ＣＰＣＮＴＬ１、ＣＰＣＮＴＬ２、ＣＰＣＮＴＬ３、及びＣＰＣＮＴＬ４を含む。なお、以下の説明では、ポンプ制御回路ＣＰＣＮＴＬ１～ＣＰＣＮＴＬ４を区別しない場合に、ポンプ制御回路ＣＰＣＮＴＬ１～ＣＰＣＮＴＬ４の各々を単にポンプ制御回路ＣＰＣＮＴＬと呼ぶ。
第２変形例において、各チャージポンプＣＰに信号ＰＣＬＫとしてクロック信号が入力される間に渡って、当該信号ＰＣＬＫが入力されるチャージポンプＣＰの昇圧動作が実行される。
ポンプ制御回路ＣＰＣＮＴＬ１には、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、クロック信号ＣＬＫが入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、信号ＥＮ１が入力される。ポンプ制御回路ＣＰＣＮＴＬ１は、信号ＦＬＧ１及びＥＮ１、並びにクロック信号ＣＬＫに基づいて、信号ＰＣＬＫ１を生成する。そして、生成された信号ＰＣＬＫ１は、チャージポンプＣＰ１に出力される。
より具体的には、ポンプ制御回路ＣＰＣＮＴＬ１は、信号ＦＬＧ１が“Ｈ”レベルであることを検出すると、チャージ期間にわたって、信号ＥＮ１が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ１を生成する。これにより、チャージポンプＣＰ１はアクティブなチャージポンプＣＰとされる。
ポンプ制御回路ＣＰＣＮＴＬ２には、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、クロック信号ＣＬＫが入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、信号ＥＮ２が入力される。ポンプ制御回路ＣＰＣＮＴＬ１は、信号ＦＬＧ１及びＥＮ２、並びにクロック信号ＣＬＫに基づいて、信号ＰＣＬＫ２を生成する。そして、生成された信号ＰＣＬＫ２は、チャージポンプＣＰ２に出力される。
より具体的には、ポンプ制御回路ＣＰＣＮＴＬ２は、信号ＦＬＧ１が“Ｈ”レベルであることを検出すると、チャージ期間にわたって、信号ＥＮ２が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ２を生成する。これにより、チャージポンプＣＰ２はアクティブなチャージポンプＣＰとされる。チャージ期間にわたって、信号ＥＮ２が“Ｌ”レベルである場合、ポンプ制御回路ＣＰＣＮＴＬ２は、“Ｌ”レベルの信号ＰＣＬＫ２を生成する。これにより、チャージポンプＣＰ２はインアクティブなチャージポンプＣＰとされる。
ポンプ制御回路ＣＰＣＮＴＬ３には、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、クロック信号ＣＬＫが入力される。また、ポンプ制御回路ＣＰＣＮＴＬ１には、信号ＥＮ３が入力される。ポンプ制御回路ＣＰＣＮＴＬ３は、信号ＦＬＧ１及びＥＮ３、並びにクロック信号ＣＬＫに基づいて、信号ＰＣＬＫ３を生成する。そして、生成された信号ＰＣＬＫ３は、チャージポンプＣＰ３に出力される。
より具体的には、ポンプ制御回路ＣＰＣＮＴＬ３は、信号ＦＬＧ１が“Ｈ”レベルであることを検出すると、チャージ期間にわたって、信号ＥＮ３が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ３を生成する。これにより、チャージポンプＣＰ３はアクティブなチャージポンプＣＰとされる。チャージ期間にわたって、信号ＥＮ３が“Ｌ”レベルである場合、ポンプ制御回路ＣＰＣＮＴＬ３は、“Ｌ”レベルの信号ＰＣＬＫ３を生成する。これにより、チャージポンプＣＰ３はインアクティブなチャージポンプＣＰとされる。
ポンプ制御回路ＣＰＣＮＴＬ４には、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、ポンプ制御回路ＣＰＣＮＴＬ４には、クロック信号ＣＬＫが入力される。また、ポンプ制御回路ＣＰＣＮＴＬ４には、信号ＥＮ４が入力される。ポンプ制御回路ＣＰＣＮＴＬ４は、信号ＦＬＧ１及びＥＮ４、並びにクロック信号ＣＬＫに基づいて、信号ＰＣＬＫ４を生成する。そして、生成された信号ＰＣＬＫ４は、チャージポンプＣＰ４に出力される。
より具体的には、ポンプ制御回路ＣＰＣＮＴＬ４は、信号ＦＬＧ１が“Ｈ”レベルであることを検出すると、チャージ期間にわたって、信号ＥＮ４が“Ｈ”レベルである間、クロック信号ＣＬＫと同じ周波数を有する信号ＰＣＬＫ４を生成する。これにより、チャージポンプＣＰ４はアクティブなチャージポンプＣＰとされる。チャージ期間にわたって、信号ＥＮ４が“Ｌ”レベルである場合、ポンプ制御回路ＣＰＣＮＴＬ４は、“Ｌ”レベルの信号ＰＣＬＫ４を生成する。これにより、チャージポンプＣＰ４はインアクティブなチャージポンプＣＰとされる。
以上のように、第２変形例において、チャージポンプＣＰの昇圧動作は、電圧生成回路１４内のポンプ制御回路ＣＰＣＮＴＬによって制御される。
なお、第２変形例では、各チャージポンプＣＰの昇圧動作が、当該チャージポンプＣＰに対応するポンプ制御回路ＣＰＣＮＴＬによって制御される場合を示したが、これに限られない。各チャージポンプＣＰの昇圧動作は、ポンプ制御回路ＣＰＣＮＴＬの代わりに、例えば当該チャージポンプＣＰに対応する論理積回路によって制御されてもよい。
より具体的には、各チャージポンプＣＰに対応する論理積回路には、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される。また、当該論理積回路には、クロック信号ＣＬＫが入力される。また、当該論理積回路には、信号ＥＮが入力される。当該論理積回路ＡＮＤは、信号ＦＬＧ１及びＥＮ、並びにクロック信号ＣＬＫに基づいて、信号ＰＣＬＫを生成する。そして、生成された信号ＰＣＬＫは、当該チャージポンプＣＰに出力される。
第２変形例に係る電圧生成回路１４によっても実施形態に係る電圧生成回路と同等の効果が奏される。
３ その他
なお、上記で説明した実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。上記実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことが出来る。これら実施形態及びその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…電圧生成回路、１５…ロウデコーダモジュール、１６…センスアンプモジュール、１７…温度センサ、２１、２２、２３、２４、２５、２６…導電体層、３１、３２、３３、３４…絶縁体層、４０…コア部材、４１…半導体膜、４２…トンネル絶縁膜、４３…電荷蓄積膜、４４…ブロック絶縁膜、４５…半導体部、ＷＬ…ワード線、ＭＴ…メモリセルトランジスタ、ＳＴＤ、ＳＴＳ…選択トランジスタ、ＮＳ…ＮＡＮＤストリング、ＣＵ…セルユニット、ＳＵ…ストリングユニット、ＣＰ１～ＣＰ４…チャージポンプ、ＡＮＤ１～ＡＮＤ４…論理積回路、ＡＭＰ１、ＡＭＰ２…オペアンプ、ＳＴＣＮＴＬ…状態制御回路、ＣＰＣＮＴＬ１～ＣＰＣＮＴＬ４…ポンプ制御回路、Ｒ１～Ｒ３…抵抗、Ｔ１～Ｔ４…トランジスタ、Ｃ１～Ｃ３…キャパシタ。

Claims (15)

  1. 各々が第１ノードに接続された複数のチャージポンプと、
    前記第１ノードの電圧が条件を満たす期間に基づいて、前記複数のチャージポンプのうちアクティブにするチャージポンプの数を制御する制御回路と、
    を備えた、電圧生成回路。
  2. 前記制御回路は、前記複数のチャージポンプのうち少なくとも２つのチャージポンプをアクティブにする状態において、
    前記第１ノードの電圧が第１電圧以上に維持される第１期間に基づいて、前記複数のチャージポンプのうちアクティブにするチャージポンプの数を減らす
    ように構成された、
    請求項１記載の電圧生成回路。
  3. 前記制御回路は、前記複数のチャージポンプのうち少なくとも１つのチャージポンプをインアクティブにする状態において、
    前記第１ノードの電圧が前記第１電圧未満に維持される第２期間に基づいて、前記複数のチャージポンプのうちインアクティブにするチャージポンプの数を増やす
    ように構成された、
    請求項２記載の電圧生成回路。
  4. 前記第１期間及び前記第２期間は、クロック信号に基づく期間である、
    請求項３記載の電圧生成回路。
  5. 前記制御回路は、
    前記第１ノードの電圧が前記第１電圧未満の第２電圧未満である場合に、前記複数のチャージポンプをいずれもアクティブにするチャージポンプとする
    ように構成された、
    請求項３記載の電圧生成回路。
  6. 前記電圧生成回路は、
    前記第１ノードに接続される第１端、及び第２ノードに接続される第２端を有する第１抵抗と、
    前記第２ノードに接続される第１端を有する第２抵抗と、
    前記第２ノードに接続される第１端と、第３電圧が印加される第２端と、前記第２ノードの電圧と前記第３電圧との第１比較結果を前記制御回路に出力する第１オペアンプと、
    をさらに備え、
    前記第１期間及び前記第２期間は、前記第１比較結果に基づく期間である、
    請求項５記載の電圧生成回路。
  7. 前記第３電圧は、前記第１ノードの電圧が前記第１電圧と同等である場合における前記第２ノードの電圧である、
    請求項６記載の電圧生成回路。
  8. 前記電圧生成回路は、
    前記第１ノードと前記第１抵抗とを直列に接続し、前記第１ノードに接続される第１端、及び前記第１抵抗の第１端とともに第３ノードに接続される第２端を有する第３抵抗と、
    前記第３ノードに接続される第１端と、第４電圧が印加される第２端と、前記第３ノードの電圧と前記第４電圧との第２比較結果を前記制御回路に出力する第２オペアンプと、
    をさらに備え、
    前記第２比較結果に基づいて、前記第１ノードの電圧が前記第２電圧未満であるか否かが判定される、
    請求項６記載の電圧生成回路。
  9. 前記第４電圧は、前記第３ノードの電圧が前記第２電圧と同等である場合における前記第３ノードの電圧である、
    請求項８記載の電圧生成回路。
  10. 前記第３電圧と前記第４電圧とは同等である、
    請求項９記載の電圧生成回路。
  11. 前記制御回路は、
    前記第１ノードの電圧が第１電圧未満である場合に、前記複数のチャージポンプのうちアクティブにするチャージポンプを用いた電圧の生成を開始させる、
    請求項１記載の電圧生成回路。
  12. 前記制御回路は、
    第３期間に渡って、前記複数のチャージポンプのうちアクティブにするチャージポンプを用いた電圧の生成を実行させ、
    前記第３期間が終了すると共に、第４期間に渡って、前記複数のチャージポンプのうちアクティブにするチャージポンプを用いた電圧の生成を停止させる
    ように構成された、
    請求項１１記載の電圧生成回路。
  13. 請求項１記載の電圧生成回路と、
    メモリセルと、
    を備え、
    前記第１ノードの電圧を前記メモリセルに供給するように構成された
    半導体記憶装置。
  14. 制御回路をさらに備え、
    前記制御回路は、
    前記第１ノードの電圧が第１電圧未満である場合に、前記複数のチャージポンプのうちアクティブにするチャージポンプの昇圧動作を開始させる、
    請求項１３記載の半導体記憶装置。
  15. 前記制御回路は、
    第１期間に渡って、前記複数のチャージポンプのうちアクティブにするチャージポンプを用いた電圧の生成を実行させ、
    前記第１期間が終了すると共に、第２期間に渡って、前記複数のチャージポンプのうち、アクティブにするチャージポンプを用いた電圧の生成を停止させる
    ように構成された、
    請求項１４記載の半導体記憶装置。
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