TWI682394B - 半導體儲存裝置 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置，實現被選擇的儲存晶片的動作電壓的穩定化。本發明的快閃記憶體裝置包含主晶片與至少一個從晶片。主晶片的電荷泵電路的電壓輸出部連接於主晶片的內部襯墊，從晶片的電荷泵電路的電壓輸出部連接於從晶片的內部襯墊，主晶片的內部襯墊與從晶片的內部襯墊通過配線而連接。當使主晶片進行動作時，將主晶片的電荷泵電路斷開，將從晶片的電荷泵電路導通，且由從晶片的電荷泵電路生成的電壓被供給至主晶片。

Description

半導體儲存裝置
本發明涉及一種堆疊有多個晶粒（die）或晶片（chip）的半導體儲存裝置，尤其涉及一種搭載有序列周邊介面（SPI）功能的快閃記憶體。
多晶片封裝是在一個封裝內堆疊多個相同種類或不同種類的晶粒或晶片，例如，可通過堆疊多個相同種類的儲存晶片來擴大儲存容量、或者通過堆疊多個不同種類的儲存晶片來提供不同的儲存功能。例如，日本專利特開2008-300469號公報的非揮發性半導體儲存裝置是將多個儲存陣列晶片及其控制晶片層疊，並將儲存陣列晶片的貫通電極和控制晶片的貫通電極對準，而進行兩貫通電極的電性連接。另外，日本專利特開2014-57077號公報的半導體器件是將主快閃儲存晶片和從快閃儲存晶片層疊，並使從快閃儲存晶片不具有非核心電路，而自主快閃儲存晶片對從快閃儲存晶片供給器件操作所需要的信號及電壓。
在堆疊有多個儲存晶片的記憶體器件中，有如下者：各個儲存晶片監控自主機電腦輸出的位址，並檢測自身是否為被選擇的儲存晶片。主機電腦不需要用以選擇儲存晶片的特定的指令，只要像處理單片（monolithic）的儲存晶片那樣對記憶體器件輸出指令或位址即可。或者，也存在如下者：主機電腦將用以選擇儲存晶片的晶片選擇信號輸出至記憶體器件，且儲存晶片基於晶片選擇信號來檢測自身是否被選擇。
另外，還能夠將經堆疊的儲存晶片的其中一個設定為主（master），將另一個設定為從（slave），以進行主晶片或從晶片的識別。主/從的設定例如可通過熔絲（fuse）或金屬選件（metal option）來進行。例如，將主側的儲存晶片的標識（ID）設定為“00”，將從側的儲存晶片的ID設定為“01”，主側的儲存晶片可在塊位址“10”為低邏輯準位（BA10=L）時被選擇，且從側的儲存晶片可在塊位址“10”為高邏輯準位（BA10=H）時被選擇。
快閃記憶體裝置為了進行讀出、編程、抹除等動作而需要比較高的電壓，因而需配備用以將自外部端子供給的電源電壓Vcc升壓的電荷泵電路。圖1是表示現有的堆疊有多個儲存晶片的快閃記憶體裝置的內部構成的圖。如圖1所示，快閃記憶體裝置10例如包含具有相同構成的主晶片20及從晶片30。主晶片20及從晶片30分別包含電荷泵電路22、電荷泵電路32，電荷泵電路22、電荷泵電路32分別耦接至內部襯墊（pad）24、內部襯墊34。另外，內部襯墊24、內部襯墊34經由配線14而共同連接於耦接至電源電壓Vcc的外部端子12。
自外部端子12供給的電源電壓Vcc經由配線14及內部襯墊24、34而被供給於電荷泵電路22、32，電荷泵電路22、32可將電源電壓Vcc升壓成所需的目標電壓。這裡，電荷泵電路22、32在被選擇的儲存晶片中被致能（導通），在未被選擇的儲存晶片中被失能（斷開）。例如，在主晶片20被選擇的情況下，致能電荷泵電路22，且失能電荷泵電路32，相反，在從晶片30被選擇的情況下，致能電荷泵電路32，且失能電荷泵電路22。
這裡，例如，搭載有SPI功能的反及（NAND）型的儲存晶片具備連續讀取模式。在連續讀取模式中，係並行地自儲存單元陣列讀出頁面且將所讀出的資料連續地輸出。在進行頁面讀出的動作過程中，當主機電腦發出資料輸出指令，則與串列時脈（serial clock）信號同步地，快閃記憶體從輸出電路串列地輸出儲存單元陣列讀出的頁面資料。於自儲存單元陣列的頁面讀出中，受到電荷泵電路22/32的動作的影響，電源電壓Vcc在讀出時存在雜訊，因此，所述讀出動作與相對低速的內部時脈信號同步地進行。但是，自輸出電路進行的連續地資料輸出與高速的串列時脈信號同步地進行，因此，若由電荷泵電路的動作引起的電源電壓Vcc的雜訊或變動被誘發至輸出電路，則恐無法保證輸出電路的性能，進而無法準確地輸出資料。尤其在操作於低電壓的儲存晶片中，若對輸出電路供給的電壓降低，則容易產生上述問題。
本發明是解決這種現有課題者，目的在於提供一種實現被選擇的儲存晶片的操作電壓的穩定化的半導體儲存裝置。
本發明的半導體儲存裝置包含多個儲存晶片，各儲存晶片包括：儲存單元陣列；升壓電路，能夠基於自外部供給的電壓來生成升壓後的電壓；周邊電路，使用由升壓電路生成的電壓來進行動作；控制部件，控制升壓電路；以及內部介面，提供升壓電路與其他儲存晶片之間的電性連接，且控制部件使未被選擇的儲存晶片的升壓電路進行動作，並將由未被選擇的儲存晶片的升壓電路生成的電壓經由內部介面供給至被選擇的儲存晶片。
在一實施形態中，控制部件使被選擇的儲存晶片的升壓電路不進行動作。在一實施形態中，升壓電路包括並聯連接的n組升壓電路部分，所述控制部件使被選擇的儲存晶片的p組升壓電路部分進行動作，且使未被選擇的儲存晶片的n-p組升壓電路部分進行動作。在一實施形態中，控制部件使被選擇的儲存晶片的升壓電路進行動作的期間比未被選擇的儲存晶片的升壓電路進行動作的期間短。在一實施形態中，內部介面包含用以使多個儲存晶片的升壓電路相互電性連接的內部襯墊。在一實施形態中，內部襯墊是測試用的內部襯墊。在一實施形態中，儲存晶片包含搭載有序列周邊介面功能的反及型的快閃記憶體。在一實施形態中，反及型的快閃記憶體包括在使用由升壓電路生成的電壓自儲存單元陣列進行頁面讀出的期間，將所讀出的頁面資料經由輸出電路輸出至外部的功能。在一實施形態中，控制部件回應於接收到用以自輸出電路連續讀出頁面資料的指令，使被選擇的儲存晶片的升壓電路不進行動作。
根據本發明，由於使未被選擇的儲存晶片的升壓電路進行動作，並將由未被選擇的儲存晶片的升壓電路升壓後的電壓供給至被選擇的儲存晶片，因此可實現被選擇的儲存晶片的動作電壓的穩定化。進而，通過部分地使被選擇的儲存晶片及未被選擇的儲存晶片的升壓電路進行動作，可抑制各個儲存晶片的消耗電流的峰值。
以下，參照附圖對本發明的實施方式進行詳細說明。本發明的半導體儲存裝置搭載有多個儲存晶片，例如為將主側的儲存晶片與一個或多個從側的儲存晶片堆疊而成的NAND型或者反或（NOR）型的快閃記憶體。但是，本發明的半導體儲存裝置也可以是包含與快閃記憶體為不同種類的動態隨機存取記憶體（dynamic random access memory，DRAM）等儲存晶片或者其他儲存晶片或邏輯晶片的堆疊者。進而，快閃記憶體還能搭載能夠與時脈信號同步地進行資料的輸入輸出的SPI功能。
圖2中示出本發明的實施例的快閃記憶體裝置的概略構成。快閃記憶體裝置100包含經堆疊的多個儲存晶片。這裡，將被選擇的儲存晶片稱為主側的儲存晶片200（以下簡稱主晶片），將未被選擇的儲存晶片稱為從側的儲存晶片300（以下簡稱從晶片）。本例中，例示了一個從晶片300，但快閃記憶體裝置100也可以包含兩個以上的從晶片。
快閃記憶體裝置100例如包括球柵陣列（ball grid array，BGA）封裝或晶片級封裝（chip scale package，CSP）封裝，例如，BGA封裝是將經堆疊的主晶片和從晶片覆晶安裝在柔性電路基板上，或者通過打線接合（wire-bonding）而連接於電路基板。
主晶片200包括：儲存單元陣列210，包含多個NAND串單元；周邊電路220，包含進行儲存單元陣列210的列或行的選擇的解碼器（例如列解碼器Xdec）或頁面緩衝器/感測電路等；控制器230，控制主晶片200整體的動作；內部介面部240，包含多個內部襯墊。從晶片300具有與主晶片200相同的構成，即，包括：儲存單元陣列310，包含多個NAND串單元；周邊電路320，包含進行儲存單元陣列310的列或行的選擇的解碼器或頁面緩衝器/感測電路等；控制器330，控制從晶片300整體的動作；內部介面部340，包含多個內部襯墊。
快閃記憶體裝置100的外部端子可為主晶片200與從晶片300所共用，即，多個外部端子中的每一個分別連接於內部介面部240、內部介面部340所對應的內部襯墊。快閃記憶體裝置100例如可包含：電源電壓Vcc用的外部端子、接地（GND）用的外部端子、資料登錄輸出用的外部端子、用以輸入控制信號（例如位址鎖存致能信號、指令鎖存致能信號等）的外部端子、輸出忙碌信號/就緒（ready）信號的外部端子、用以輸入時脈信號的端子等。然而，由於搭載有SPI功能的快閃記憶體裝置的操作係與NOR型快閃記憶體相容，因此，也可以包含輸入資料的輸入端子、輸出資料的輸出端子、輸入時脈信號的時脈端子、晶片選擇端子、防寫（write protect）端子等，而未必具備輸出忙碌信號或就緒信號的端子這一點。
主晶片200及從晶片300經由內部介面部240/內部介面部340及外部端子而連接於主機電腦50，主機電腦50對快閃記憶體裝置100賦予讀出、編程、抹除等的指令或位址等。在一個實施形態中，控制器230/控制器330監視自主機電腦50經由內部介面部240/內部介面部340所輸入的位址，並判定自身是否被選擇。主晶片200或從晶片300在自身被選擇時，執行由主機電腦50賦予的指示。在另一實施形態中，主機電腦50輸出用以選擇晶片的晶片選擇信號CS，控制器230/330基於晶片選擇信號CS來判定自身是否被選擇，被選擇的晶片執行由主機電腦50賦予的指示。
圖3中示出本實施例的主晶片200與從晶片300及其電荷泵電路。快閃記憶體裝置100的電源電壓Vcc用的外部端子12與以往同樣地，經由配線14而共同連接於主晶片200的內部襯墊24與從晶片300的內部襯墊34，內部襯墊24/ 34分別連接於電荷泵電路CP_M/ CP_S的電壓輸入部Vin。進而，主晶片200的電荷泵電路CP_M的電壓輸出部Vcp經由配線而連接於內部襯墊26，從晶片300的電荷泵電路CP_S的電壓輸出部Vcp經由配線而連接於內部襯墊36，內部襯墊26與內部襯墊36通過配線16而電性連接。
圖4是表示本實施例的主晶片的內部構成的圖。儲存單元陣列210例如在字元線選擇電路223的兩側具有兩個儲存平面（memory plane）或儲存庫（memory bank），在各儲存平面的行方向具有m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個儲存塊中形成有多個將多個儲存單元串聯連接而成的NAND串單元。
周邊電路220包括：輸入輸出緩衝器221，經由內部介面部240而進行資料等的收發；位址暫存器222，經由輸入輸出緩衝器221而接收位址資料；字元線選擇電路223，基於來自位址暫存器222的列位址資訊Ax來進行塊的選擇及字元線的選擇等；頁面緩衝器/感測電路224，保持自由字元線選擇電路223所選擇的頁面中讀出的資料，或者保持應在所選擇的頁面編程的輸入資料；行選擇電路225，基於來自位址暫存器222的行位址資訊Ay來選擇頁面緩衝器/感測電路224內的行位址的資料；以及內部電壓產生電路226，生成讀出、編程和抹除等所需的各種電壓（寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。內部電壓產生電路226包括圖3所示的電荷泵電路CP_M，並基於被供給至內部襯墊24的電源電壓Vcc來生成所需電壓。
控制器230經由內部介面部240及輸入輸出緩衝器221來接收指令等，並控制主晶片200的動作。另外，如上所述，控制器230基於來自主機電腦50的位址或晶片選擇信號CS來判定自身是否被選擇。
在儲存單元陣列210的讀出動作時，對位元線施加正電壓，對被選擇的字元線施加例如0 V，對未被選擇的字元線施加通過電壓，對共用源極線施加0 V。在編程動作時，對被選擇的字元線施加高電壓的寫入電壓Vpgm，對未被選擇的字元線施加中間電位，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的被選擇的字元線施加0 V，對P阱施加高電壓，將浮動閘極的電子抽出至基板，由此以塊為單位來抹除數據。
在搭載有SPI功能的快閃記憶體中，能夠在進行儲存單元陣列210的被選擇的頁面的讀出期間，將已讀出的頁面資料自輸入輸出緩衝器221連續地輸出。當儲存單元陣列210被分割為兩個儲存平面時，能夠在自其中一個儲存平面讀出頁面資料的期間，將已自另一個儲存平面讀出的頁面資料與被供給至外部端子的串列時脈信號SCLK同步地串列輸出。儲存單元陣列的讀出速度例如為20 MHz，利用串列時脈信號SCLK進行的讀出速度例如為166 MHz。另外，輸入輸出資料用的外部端子例如為×1、×4或×8。
內部電壓產生電路226包括電荷泵電路CP_M，如圖3所示，經由內部襯墊24來接收通過外部端子12被供給至快閃記憶體裝置100的電源電壓Vcc並生成所需電壓。由電荷泵電路CP_M/電荷泵電路CP_S生成的電壓被供給至主晶片200的周邊電路220或從晶片300的周邊電路320。
圖5（A）中示出電荷泵電路的構成例。電荷泵電路包含連接多個二極體的金屬氧化物半導體（metal oxide semiconductor，MOS）電晶體，且各MOS電晶體串聯連接。另外，在MOS電晶體的閘極連接有電容器，對第奇數個MOS電晶體的各電容器施加時脈信號CLK1，對第偶數個MOS電晶體的各電容器施加時脈信號CLK2。如圖5（B）所示，時脈信號CLK1與時脈信號CLK2處於相位相差180度的關係。經由內部襯墊24/內部襯墊34將電源電壓Vcc供給於電荷泵電路CP_M/電荷泵電路CP_S的電壓輸入部Vin，並將升壓後的電壓自電壓輸出部Vcp輸出。
在一個實施形態中，電荷泵電路CP_M/電荷泵電路CP_S包括多個泵電路部分，且能夠使多個泵電路部分的被選擇的泵電路部分進行動作。圖6中示出本實施例的電荷泵電路CP_M/電荷泵電路CP_S的一例。如圖6所示，電荷泵電路CP_M/電荷泵電路CP_S包含n組泵電路部分CP-1、CP-2、…、CP-n（n為2以上的整數）。一個泵電路部分具有圖5（A）、圖5（B）所示的電路，泵電路部分CP-1、CP-2、…、CP-n的電壓輸入部Vin與電壓輸出部Vcp分別並聯連接。若使一個泵電路部分進行動作時的消耗電流為Ip，則使全部泵電路部分進行動作時的消耗電流為Ip×n。
電荷泵電路CP_M 的n組泵電路部分的電壓輸出部Vcp連接於主晶片200的周邊電路220，電荷泵電路CP_S的n組泵電路部分的電壓輸出部Vcp連接於從晶片300的周邊電路320，以對周邊電路220/周邊電路320供給所需電壓。另外，電荷泵電路CP_M的電壓輸出部Vcp連接於內部襯墊26，電荷泵電路CP_S的電壓輸出部Vcp連接於內部襯墊36， 藉此能夠將在電荷泵電路CP_M中生成的電壓提供至從晶片300，或者將在電荷泵電路CP_S中生成的電壓提供至主晶片200。
電荷泵電路CP_M/電荷泵電路CP_S能夠使被選擇的泵電路部分進行動作，例如，當選擇儲存晶片時，能夠將一部分泵電路部分導通，或者將全部泵電路部分斷開。圖7中示出用以使泵電路部分CP-1選擇性地進行動作的電路例。比較器400將目標電壓Vref與自電壓輸出部Vcp輸出的電壓Vout進行比較，若為Vout＜Vref，則作為比較結果CMP_out，將H電位準輸出至及閘（AND gate）410，若為Vout≧Vref，則將L電位準輸出至及閘410。
進而，自控制器230將反向的晶片選擇信號CS(——)、與用以選擇泵電路部分CP-1的選擇信號SEL_1輸入至及閘410。當主晶片200未被選擇時，反向的晶片選擇信號CS(——)為H電位準，當使泵電路部分CP-1進行動作時，選擇信號SEL_1為H電位準，當輸出電壓Vout低於目標電壓Vref時，比較結果為H電位準，則及閘410輸出的致能信號EN為H電位準。及閘420輸入自及閘410所輸出的致能信號EN和時脈信號CLK，並生成時脈信號CLK1。逆變器430生成將時脈信號CLK1反轉而成的時脈信號CLK2。
繼而，對本發明的第一實施例的電荷泵電路的操作方法進行說明。在第一實施例中，如表1所示，將被選擇的儲存晶片（主晶片200）的電荷泵電路斷開，將未被選擇的儲存晶片（從晶片300）的電荷泵電路導通。然後，將在未被選擇的儲存晶片（從晶片300）的電荷泵電路中生成的電壓提供至被選擇的儲存晶片（主晶片200）。
Figure 02_image001
表1
圖8示出將從晶片300的電荷泵電路CP_S導通、將主晶片200的電荷泵電路CP_M斷開的情形。自電荷泵電路CP_S的電壓輸出部Vcp輸出的電壓Vs經由內部襯墊36、配線16、內部襯墊26而被供給於主晶片200的電荷泵電路CP_M的電壓輸出部Vcp。
在進行所述動作的情況下，在主晶片200中，反向的晶片選擇信號CS(——)成為L電位準，或者將選擇信號SEL_1～SEL_n設為L電位準，由此將電荷泵電路CP_M內的n組泵電路部分CP-1～CP~n全部斷開。另一方面，在從晶片300中，反向的晶片選擇信號CS(——)成為H電位準，並將選擇信號SEL_1～SEL_n設為H電位準，從而將電荷泵電路CP_S的n組泵電路部分CP-1～CP~n全部導通。
在從晶片300中，電源電壓Vcc由於使電荷泵電路CP_S進行動作而發生的電力消耗而降低或存在雜訊，但由於從晶片300未被選擇，因此這種Vcc雜訊不會對從晶片300的電路帶來不良影響。另一方面，在主晶片200中，由於電荷泵電路CP_M斷開，因此，電荷泵電路CP_M不會產生電力消耗。因此，在主晶片200中不會產生大的電源電壓Vcc雜訊或壓降，從而使電源電壓Vcc穩定化。就一個封裝的觀點來看，消耗電流Icc與以往的情況相同，但若就一個儲存晶片的觀點來看，在被選擇的儲存晶片中，由於使其內部的電荷泵電路不進行動作，因此，消耗電流Icc顯著減少，峰值電流也大幅減少。
繼而，參照表2、圖9對本發明的第二實施例進行說明。在第一實施例中，將被選擇的儲存晶片的電荷泵電路完全斷開，但在第二實施例中，將被選擇的儲存晶片的電荷泵電路的一部分導通，並將未被選擇的儲存晶片的電荷泵電路的一部分導通。在一個優選例中，如表2所示，將電荷泵電路的1/2分別導通。
Figure 02_image003
表2
在主晶片200中，控制器230將反向的晶片選擇信號CS(——)自L電位準翻轉為H電位準，且將n組泵電路部分中的一半泵電路部分的選擇信號SEL_1、SEL_2、…、SEL_n/2設為H電位準，從而將n/2組的泵電路部分導通。在從晶片300中也同樣地，將電荷泵電路CP_S的一半泵電路部分導通。
這裡，若電荷泵電路CP_M的電壓輸出部Vcp的電壓Vm與電荷泵電路CP_S的電壓輸出部Vcp的電壓Vs相等，則由於主晶片200與從晶片300之間所存在的內部襯墊26、內部襯墊36、配線16等的電阻，而難以將電壓Vs供給至主晶片200。因此，也可以將電荷泵電路CP_S或電荷泵電路CP_M控制成由電荷泵電路CP_S生成的電壓Vs比由電荷泵電路CP_M生成的電壓Vm高一些。
本實施例中，在主晶片200中使電荷泵電路CP_M的1/2進行動作，因此，與第一實施例的情況相比，產生一些Vcc雜訊，但相比以往的情況，可抑制Vcc雜訊。另外，在所述例子中，使電荷泵電路CP_M/電荷泵電路CP_S的1/2分別進行動作，但例如，也可以使主晶片200的電荷泵電路CP_M的m個進行動作，且使從晶片300的電荷泵電路CP_S的n-m個進行動作。所述情況下，理想的是使主晶片中進行動作的泵電路部分的數量比從晶片中進行動作的泵電路部分的數量少，由此抑制主晶片的Vcc雜訊。
繼而，對本發明的第三實施例進行說明。第三實施例中，在主晶片200中，在自儲存單元陣列進行頁面讀出的期間，也可以使主晶片200的電荷泵電路CP_M的一部分或全部導通，在之後進行的頁面資料的連續讀出期間，使電荷泵電路CP_M斷開。所述情況下，控制器230/控制器330回應於接收來自主機電腦50的連續讀出的指令，使主晶片200的電荷泵電路CP_M斷開，使從晶片300的電荷泵電路CP_S導通。由此，當在主晶片200中將頁面資料連續輸出時，可抑制Vcc雜訊被誘導至輸出電路。
繼而，對本發明的第四實施例進行說明。第一實施例至第三實施例中，使用主晶片200與從晶片300專用的內部襯墊26、內部襯墊36，但若如此，則需要追加內部襯墊。因此，第四實施例中，將在通常的動作時不使用的內部襯墊共用為電荷泵電路用途。例如，在內部襯墊中包含測試用端子，測試用端子在將儲存晶片封裝前的測試時被使用，之後不被使用。因此，測試結束後，在進行封裝前，將各儲存晶片的測試用端子連接於電荷泵電路CP_M/電荷泵電路CP_S的電壓輸出部Vcp，且利用配線16將測試用端子連接。由此，可避免內部襯墊數量的增加，從而實現儲存晶片的小型化。
在所述實施例中，主晶片及從晶片均例示了NAND型快閃記憶體，但本發明還能夠應用於NOR型的主晶片及從晶片。
對本發明的優選實施方式進行了詳細敘述，但本發明並不限定於特定的實施方式，在申請專利範圍所記載的發明主旨的範圍內，能夠進行各種變形、變更。
10、100‧‧‧快閃記憶體裝置50‧‧‧主機電腦12‧‧‧外部端子14、16‧‧‧配線20、200‧‧‧主晶片22、32‧‧‧電荷泵電路CP_M‧‧‧電荷泵電路CP_S‧‧‧電荷泵電路24、26‧‧‧內部襯墊34、36‧‧‧內部襯墊30、300‧‧‧從晶片210、310‧‧‧儲存單元陣列220、320‧‧‧周邊電路221‧‧‧輸入輸出緩衝器222‧‧‧位址暫存器223‧‧‧字元線選擇電路224‧‧‧頁面緩衝器/感測電路225‧‧‧行選擇電路226‧‧‧內部電壓產生電路230、330‧‧‧控制器240、340‧‧‧內部介面部400‧‧‧比較器410、420‧‧‧及閘430‧‧‧逆變器CLK‧‧‧時脈信號CLK1‧‧‧時脈信號CLK2‧‧‧時脈信號CMP_out‧‧‧比較結果CS(——)‧‧‧晶片選擇信號EN‧‧‧致能信號SEL_1‧‧‧選擇信號Vcc‧‧‧電源電壓Vcp‧‧‧電壓輸出部Vers‧‧‧抹除電壓Vin‧‧‧電壓輸入部Vpgm‧‧‧寫入電壓Vpass‧‧‧通過電壓Vread‧‧‧讀出通過電壓Vref、Vs‧‧‧電壓Vout‧‧‧輸出電壓XDec‧‧‧列解碼器BLK（0）、BLK（1）、…、BLK（m-1）‧‧‧儲存塊CP-1、CP-2、…、CP-n‧‧‧泵電路部分
圖1是表示現有的堆疊有多個儲存晶片的快閃記憶體裝置的內部構成的圖。 圖2是表示本發明的實施例的快閃記憶體裝置的整體構成的圖。 圖3是表示本發明的實施例的快閃記憶體裝置的外部電源端子與儲存晶片的內部襯墊的連接關係的圖。 圖4是表示本發明的實施例的主晶片的概略構成的框圖。 圖5（A）、圖5（B）是表示本發明的實施例的電荷泵電路的一例的圖。 圖6是表示本發明的實施例的電荷泵電路與內部襯墊的連接關係的圖。 圖7是表示用以對本發明的實施例的泵電路部分進行選擇的構成的圖。 圖8是對本發明的第一實施例的電荷泵電路的動作進行說明的圖。 圖9是對本發明的第二實施例的電荷泵電路的動作進行說明的圖。
12‧‧‧外部端子
14、16‧‧‧配線
24、26、34、36‧‧‧內部襯墊
100‧‧‧快閃記憶體裝置
200‧‧‧主晶片
240、340‧‧‧內部介面部
300‧‧‧從晶片
CP_M、CP_S‧‧‧電荷泵電路
Vcp‧‧‧電壓輸出部
Vin‧‧‧電壓輸入部
XDec‧‧‧列解碼器

Claims (8)

  1. 一種半導體儲存裝置，包含多個儲存晶片，其中，各所述儲存晶片包括：儲存單元陣列；升壓電路，能夠基於自外部供給的電壓來生成升壓後的電壓；周邊電路，使用由所述升壓電路生成的電壓來進行動作；控制部件，控制所述升壓電路；以及內部介面，提供所述升壓電路與其他儲存晶片之間的電性連接，所述控制部件使未被選擇的所述儲存晶片的所述升壓電路進行動作，並將由未被選擇的所述儲存晶片的所述升壓電路生成的所述升壓後的電壓經由所述內部介面供給至被選擇的所述儲存晶片，其中，所述升壓電路包括並聯連接的n組升壓電路部分，所述控制部件使被選擇的所述儲存晶片的所述n組升壓電路部分的一部分進行動作，且使未被選擇的所述儲存晶片的所述n組升壓電路部分的一部分進行動作。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述控制部件使被選擇的所述儲存晶片的p組所述升壓電路部分進行動作，且使未被選擇的所述儲存晶片的n-p組所述升壓電路部分進行動作。
  3. 如申請專利範圍第1項至第2項中任一項所述的半導體儲存裝置，其中，所述控制部件使被選擇的所述儲存晶片的所述升壓電路進行動作的期間比未被選擇的所述儲存晶片的所述升壓電路進行動作的期間短。
  4. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述內部介面包含用以使所述多個儲存晶片的所述升壓電路相互電性連接的內部襯墊。
  5. 如申請專利範圍第4項所述的半導體儲存裝置，其中，所述內部襯墊是測試用的內部襯墊。
  6. 如申請專利範圍第1項至第2項中任一項所述的半導體儲存裝置，其中，所述儲存晶片包含搭載有序列周邊介面功能的反及型的快閃記憶體。
  7. 如申請專利範圍第6項所述的半導體儲存裝置，其中，所述反及型的快閃記憶體包括在使用由所述升壓電路生成的所述升壓後的電壓自所述儲存單元陣列進行頁面讀出的期間，將所讀出的頁面資料經由輸出電路輸出至外部的功能。
  8. 一種半導體儲存裝置，包含多個儲存晶片，其中，各所述儲存晶片包括：儲存單元陣列；升壓電路，能夠基於自外部供給的電壓來生成升壓後的電壓； 周邊電路，使用由所述升壓電路生成的電壓來進行動作；控制部件，控制所述升壓電路；以及內部介面，提供所述升壓電路與其他儲存晶片之間的電性連接，其中，未被選擇的所述儲存晶片的所述控制部件使未被選擇的所述儲存晶片的所述升壓電路進行動作，並將由未被選擇的所述儲存晶片的所述升壓電路生成的所述升壓後的電壓經由所述內部介面供給至被選擇的所述儲存晶片，其中，被選擇的所述儲存晶片的所述控制部件被配置為執行以下的至少一個操作以穩定化被選擇的所述儲存晶片中的所述升壓後的電壓：使被選擇的所述儲存晶片的所述升壓電路進行動作的期間比未被選擇的所述儲存晶片的所述升壓電路進行動作的期間短的第一操作；及回應於接收到用以自輸出電路連續讀出頁面資料的指令，使被選擇的所述儲存晶片的所述升壓電路不進行動作的第二操作。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796773B1 (en) * 2019-05-14 2020-10-06 Micron Technolgy, Inc. Memory devices including voltage generation systems
KR20210078099A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 반도체 메모리 장치
CN113724766B (zh) * 2020-05-26 2023-12-29 华邦电子股份有限公司 半导体存储装置及快闪存储器的运行方法
JP7259130B2 (ja) * 2020-08-06 2023-04-17 長江存儲科技有限責任公司 ３次元メモリのためのマルチダイピーク電力管理
JP2023032169A (ja) 2021-08-26 2023-03-09 キオクシア株式会社 半導体記憶装置及びメモリシステム
CN117133339B (zh) * 2023-10-19 2024-02-20 上海芯存天下电子科技有限公司 芯片的电压建立方法、命令执行方法、装置、芯片及设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141238A1 (en) * 2001-02-16 2002-10-03 Pasternak John H. Method and system for distributed power generation in multi-chip memory systems
JP2006286048A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体記憶装置
TW201101464A (en) * 2009-02-24 2011-01-01 Mosaid Technologies Inc Stacked semiconductor devices including a master device
US20160006349A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Four-phase charge pump circuit
US20170062035A1 (en) * 2015-08-27 2017-03-02 Samsung Electronics Co., Ltd. Memory device including boosted voltage generator

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5508971A (en) * 1994-10-17 1996-04-16 Sandisk Corporation Programmable power generation circuit for flash EEPROM memory systems
KR20010041795A (ko) * 1998-03-12 2001-05-25 마츠시타 덴끼 산교 가부시키가이샤 버스 선택장치 및 이것을 구비한 반도체 집적회로 시스템
JP3563342B2 (ja) 2000-11-02 2004-09-08 Ｎｅｃエレクトロニクス株式会社 Ｃｍｐ方法および装置、回路形成方法およびシステム、集積回路装置
JP3583703B2 (ja) * 2000-09-22 2004-11-04 株式会社東芝 半導体装置
JP4223427B2 (ja) * 2004-03-30 2009-02-12 株式会社ルネサステクノロジ 不揮発性半導体記憶装置及びそのデータ書き換え方法
JP4817615B2 (ja) * 2004-05-31 2011-11-16 株式会社東芝 不揮発性半導体記憶装置
KR100691486B1 (ko) * 2004-07-13 2007-03-09 주식회사 하이닉스반도체 반도체메모리소자
KR100691379B1 (ko) * 2005-06-24 2007-03-09 삼성전자주식회사 프로그램 동작 안정성이 향상된 불휘발성 반도체 메모리장치 및 이에 대한 프로그램 구동방법
US8243542B2 (en) * 2005-11-30 2012-08-14 Samsung Electronics Co., Ltd. Resistance variable memory devices and read methods thereof
KR100787940B1 (ko) * 2006-07-07 2007-12-24 삼성전자주식회사 고전압 발생회로 및 그것을 구비한 플래시 메모리 장치
JP2008047219A (ja) * 2006-08-16 2008-02-28 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
JP2008300469A (ja) 2007-05-30 2008-12-11 Sharp Corp 不揮発性半導体記憶装置
JP2011134410A (ja) * 2009-12-25 2011-07-07 Toshiba Corp 不揮発性半導体記憶装置及びその試験方法
KR20120005825A (ko) * 2010-07-09 2012-01-17 주식회사 하이닉스반도체 반도체 소자의 고전압 생성 회로
JP2012059830A (ja) 2010-09-07 2012-03-22 Toshiba Corp 半導体記憶装置
KR101606718B1 (ko) * 2010-10-27 2016-03-28 엘에스아이 코포레이션 플래시 메모리 기반 데이터 저장을 위한 적응적 ｅｃｃ 기술들
US8909851B2 (en) * 2011-02-08 2014-12-09 SMART Storage Systems, Inc. Storage control system with change logging mechanism and method of operation thereof
US8913443B2 (en) * 2011-09-19 2014-12-16 Conversant Intellectual Property Management Inc. Voltage regulation for 3D packages and method of manufacturing same
KR20130031485A (ko) * 2011-09-21 2013-03-29 에스케이하이닉스 주식회사 불휘발성 메모리 장치
WO2013102521A1 (en) * 2012-01-03 2013-07-11 International Business Machines Corporation Method for secure self-booting of an electronic device
CN104350503A (zh) * 2012-05-25 2015-02-11 株式会社东芝 存储器设备和存储器系统
US8762717B2 (en) * 2012-06-15 2014-06-24 Kabushiki Kaisha Toshiba Authentication device
US20140245011A1 (en) * 2013-02-26 2014-08-28 Kabushiki Kaisha Toshiba Device and authentication method therefor
US20140281563A1 (en) * 2013-03-12 2014-09-18 Kabushiki Kaisha Toshiba Memory device authentication process
JP2014183293A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 不揮発性半導体記憶装置
JP2015056190A (ja) * 2013-09-11 2015-03-23 株式会社東芝 不揮発性半導体記憶装置
JP2015060602A (ja) * 2013-09-17 2015-03-30 株式会社東芝 不揮発性半導体記憶装置
CN103904885B (zh) 2014-04-23 2017-01-25 中国科学院微电子研究所 泵电容复用电路、电荷泵、闪速存储器和泵电容复用方法
US20160380532A1 (en) * 2015-06-26 2016-12-29 Sandisk Technologies Inc. Clock freezing technique for charge pumps
FR3041806B1 (fr) * 2015-09-25 2017-10-20 Stmicroelectronics Rousset Dispositif de memoire non volatile, par exemple du type eeprom, ayant une capacite memoire importante, par exemple 16mbits
US10007311B2 (en) * 2016-08-15 2018-06-26 Sandisk Technologies Llc Adaptive temperature and memory parameter throttling
US9633706B1 (en) * 2016-10-10 2017-04-25 Qualcomm Incorporated Voltage self-boosting circuit for generating a boosted voltage for driving a word line write in a memory array for a memory write operation
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020141238A1 (en) * 2001-02-16 2002-10-03 Pasternak John H. Method and system for distributed power generation in multi-chip memory systems
JP2006286048A (ja) * 2005-03-31 2006-10-19 Toshiba Corp 半導体記憶装置
TW201101464A (en) * 2009-02-24 2011-01-01 Mosaid Technologies Inc Stacked semiconductor devices including a master device
US20160006349A1 (en) * 2014-07-07 2016-01-07 Ememory Technology Inc. Four-phase charge pump circuit
US20170062035A1 (en) * 2015-08-27 2017-03-02 Samsung Electronics Co., Ltd. Memory device including boosted voltage generator

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