TWI727809B - 半導體存儲裝置及預充電方法 - Google Patents

Abstract

本發明提供一種既能抑制預充電動作時的波峰電流，又能實現讀出時間的縮短的半導體存儲裝置。本發明的NAND型快閃記憶體的位線的預充電方法是在時刻（t1），使電晶體（BLPRE）導通，對讀出節點（SNS）供給預充電用電壓，在時刻（t2），使連接於讀出節點（SNS）且用於生成鉗位元電壓的電晶體（BLCLAMP）與連接於節點（BLS）的電晶體（BLCN）導通，在時刻（t3），使連接在節點（BLS）與位線（GBLe/GBLo）之間的電晶體（BLSe/BLSo）導通，對位線進行預充電。

Description

半導體存儲裝置及預充電方法

本發明涉及一種快閃記憶體（flash memory）等半導體存儲裝置，尤其涉及一種位元線（bit line）的預充電方法。

在與非（Not AND，NAND）型快閃記憶體的讀出動作中，進行所謂的遮罩（shield）讀出，即，通過交替地讀出偶數位元線的頁面或奇數位元線的頁面，從而降低因鄰接的位線間的電容耦合所引起的雜訊（例如專利文獻1）。而且，為了在讀出動作中抑制對位線進行預充電時的波峰電流，專利文獻2中公開了下述方法：將讀出節點的預充電分為多次，且將對選擇位線的預充電分為多次。 [現有技術文獻] [專利文獻]

專利文獻1：日本專利特開平11-176177號公報 專利文獻2：日本專利第6164713號公報

[發明所要解決的問題]

圖1的（A）是表示NAND型快閃記憶體的頁面緩衝器/讀出電路的整體結構的圖。如本圖所示，一個頁面緩衝器/讀出電路是由一個偶數位元線GBLe與一個奇數位線GBLo所共用，頁面緩衝器/讀出電路10包含一頁面量的n個頁面緩衝器/讀出電路10_1、10_2、…、10_n（n例如為32K個）。

圖1的（B）表示了一個頁面緩衝器/讀出電路和與其連接的位元線選擇電路的結構。頁面緩衝器/讀出電路10_1包含：讀出電路20，讀出被讀出至位元線上的資料，或者設置與應編程至位元線的資料“0”或“1”相應的電壓；以及鎖存電路30，保持所讀出的資料或應編程的資料。

此處，為了方便，將施加至閘極的信號用於電晶體的識別。而且，所有電晶體為N溝道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體。讀出電路20包含：電晶體BLPRE，連接在電壓供給節點V1與讀出節點SNS之間，將預充電用電壓供給至讀出節點SNS；電晶體BLCLAMP，在節點TOBL生成鉗位元（clamp）電壓；以及電晶體BLCN，連接在節點TOBL與位元線選擇電路40的節點BLS之間。讀出電路20的讀出節點SNS經由電荷傳輸用的電晶體而連接於鎖存電路30，而且，電晶體BLCN連接於位元線選擇電路40的節點BLS。

位元線選擇電路40是包含用於選擇偶數位線GBLe的電晶體BLSe、用於選擇奇數位線GBLo的電晶體BLSo、用於將假想電源VIRPWR連接至偶數位線GBLe的電晶體YBLe、用於將假想電源VIRPWR連接至奇數位線GBLo的電晶體YBLo而構成。在偶數位線GBLe及奇數位線GBLo，分別連接有未圖示的NAND串（string）。

讀出電路20及位元線選擇電路40的動作是根據頁面緩衝器控制12所生成的頁面緩衝器控制信號（圖1的（B）的BLPRE、BLCLAMP、BLCN、BLSe/BLSo、YBLe/YBLo等信號）而受到控制。

圖2的（A）及圖2的（B）是表示以往的位線的預充電動作的序列（專利文獻2），表示了頁面緩衝器/讀出電路的各部的電壓波形。此處，假設通過位元線選擇電路40來選擇偶數位元線。

時刻t1：電壓供給節點V1從GND遷移至Vcc（例如1.8V）。 時刻t2：對電晶體BLPRE的閘極施加Vcc，讀出節點SNS被預充電至Vcc-Vth（Vth為電晶體BLPRE的閾值）。 時刻t3：電晶體YBLe斷開，偶數位線GBLe從假想電源VIRPWR分離。 時刻t4：對電晶體BLCLAMP的閘極施加VCLAMP2+Vth，在節點TOBL生成比VCLAMP2或Vcc-Vth中的任一個小的電壓（Vth為電晶體BLCLAMP的閾值）。 時刻t5：對電晶體BLCN的閘極施加比Vcc高的電壓（例如5V），將節點TOBL連接於位元線選擇電路40的節點BLS。電晶體BLCN強力導通，節點BLS以與節點TOBL大致相等的比VCLAMP2或Vcc-Vth中的任一個小的電壓而受到預充電。 時刻t6：對電晶體BLSe的閘極施加比Vcc高的電壓（例如5V），將節點BLS連接於選擇位線GBLe，選擇位線GBLe以比VCLAMP2或Vcc-Vth中的任一個小的電壓來開始預充電。 時刻t7：對電晶體BLCLAMP的閘極施加VCLAMP1+Vth，在節點TOBL生成比VCLAMP1或Vcc-Vth中的任一個小的電壓。存在VCLAMP1＞VCLAMP2的關係。此時，讀出節點SNS的預充電電位Vcc-Vth經由電晶體BLCLAMP而供給至節點TOBL、節點BLS及選擇位線GBL_e，整體被預充電至比VCLAMP1或Vcc-Vth中的任一個小的電壓。 時刻t8：對電晶體BLPRE的閘極施加比Vcc高的電壓（例如4V），電晶體BLPRE強力導通，讀出節點SNS的電壓升壓至Vcc。存在Vcc＞VCLAMP1的關係。這樣，最終，節點TOBL至選擇位線GBLe被預充電至作為目標（target）的VCLAMP1。

這樣，以往的預充電方法具有下述優點，即，通過使電晶體逐個導通，以免多個電晶體同時導通，從而能夠抑制波峰電流，但另一方面存在下述問題，即，直至開始對位線的預充電為止的時間（時刻t6）變長，讀出動作耗費時間。而且，在搭載串列外設介面（Serial Peripheral Interface，SPI）功能的NAND型快閃記憶體中，若與外部串列時鐘信號同步地高速進行頁面的連續讀出，則必須使記憶體陣列的讀出時間縮短，以滿足固定的規格（spec）。

本發明的目的在於解決此種以往的問題，提供一種既能抑制預充電動作時的波峰電流，又能實現讀出時間的縮短的半導體存儲裝置。 [解決問題的技術手段]

本發明的NAND型快閃記憶體的位線的預充電方法是在第一時機，通過第一控制信號來使用於對讀出節點施加預充電用電壓的第一電晶體導通，在第二時機，通過第二控制信號來使連接於所述讀出節點且用於生成鉗位元電壓的第二電晶體導通，且通過第三控制信號來使連接在第二電晶體與位線側的節點之間的第三電晶體導通，在第三時機，通過第四控制信號來使連接在所述節點與位線之間的第四電晶體導通。

一實施方式中，預充電方法進而在所述第一時機，使連接於第一電晶體的電壓供給節點從GND電平遷移至供給電壓電平。一實施方式中，預充電方法還包括下述步驟：在所述第三時機後的第四時機，將所述供給電壓電平的驅動能力由低驅動能力切換為高驅動能力。一實施方式中，在所述第一時機，通過第五控制信號來將連接在位線與假想電源之間的第五電晶體設為非導通。一實施方式中，在所述第一時機，將NAND串的位線側電晶體設為導通。一實施方式中，所述第一控制信號至所述第四控制信號在使第一電晶體至第四電晶體導通時被驅動為H電平。

本發明的半導體存儲裝置包括：NAND型的存儲胞元陣列；頁面緩衝器/讀出電路，連接於存儲胞元陣列；位元線選擇電路，連接於所述頁面緩衝器/讀出電路；以及讀出部件，讀出存儲胞元陣列的選擇頁面，所述頁面緩衝器/讀出電路包含電壓供給節點、連接在所述電壓供給節點與讀出節點之間的第一電晶體、連接於所述讀出節點且生成鉗位元電壓的第二電晶體、以及連接在第二電晶體與所述位元線選擇電路的節點之間的第三電晶體，所述位元線選擇電路包含連接在所述節點與位線之間的第四電晶體，所述讀出部件在第一時機，經由第一控制信號來使第一電晶體導通，在第二時機，經由第二控制信號及第三控制信號來使第二電晶體及第三電晶體導通，在第三時機，經由第四控制信號來使第四電晶體導通。

一實施方式中，所述讀出部件在所述第一時機，使所述電壓供給節點從接地電平遷移至供給電壓電平。一實施方式中，所述讀出部件在所述第三時機後的第四時機，將所述供給電壓電平的驅動能力由低驅動能力切換為高驅動能力。一實施方式中，所述位元元線選擇電路包含連接在偶數位元線與假想電源之間的第五電晶體、以及連接在奇數位線與假想電源之間的第六電晶體，所述讀出部件在所述第一時機，經由第五控制信號或第六控制信號來將第五或第六電晶體設為非導通，以阻斷選擇位線與假想電源之間的連接。一實施方式中，所述讀出部件在所述第一時機，經由選擇閘極線來將NAND串的位線側電晶體設為導通。一實施方式中，半導體存儲裝置還包含內部電壓生成部件，所述內部電壓生成部件包括：內部電源電壓生成電路，基於外部電源電壓來生成內部電源電壓；電荷泵，基於所述外部電源電壓來生成高電壓；以及調節器（regulator），基於由所述電荷泵所生成的高電壓而生成經調節的電壓，所述讀出部件使用由所述調節器所生成的電壓來生成所述第一控制信號、第三控制信號及第四控制信號，且使用所述內部電源電壓來生成所述電壓供給節點的供給電壓。一實施方式中，所述內部電壓生成部件包括：另一電荷泵，基於所述外部電源電壓來生成高電壓；以及另一調節器，基於由所述電荷泵所生成的高電壓來生成經調節的電壓，所述第二控制信號是使用由所述另一調節器所生成的電壓而生成。一實施方式中，所述內部電源電壓生成電路基於來自所述讀出部件的控制，而選擇性地生成驅動能力高的內部電源電壓或驅動能力低的內部電源電壓。一實施方式中，所述讀出部件使用由所述電荷泵所生成的高電壓來生成所述選擇閘極信號。 [發明的效果]

根據本發明，在第一時機至第三時機，經由第一控制信號至第四控制信號來使第一電晶體至第四電晶體，以進行位線的預充電，因此既能抑制預充電動作時的波峰電流，又能縮短直至開始預充電為止的時間，由此，能夠實現讀出時間的縮短。而且，第一控制信號、第三控制信號、第四控制信號並非被同時驅動為H電平，且並非使電壓從電壓供給節點同時預充電至位線，因此能夠抑制預充電引起的波峰電流。

接下來，對本發明的實施方式進行說明。本發明的半導體存儲裝置包含NAND型快閃記憶體。包含NAND型快閃記憶體的形態為任意，半導體存儲裝置也可跟NAND型快閃記憶體一同包含其他的易失性記憶體（例如動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）等）、邏輯、數位訊號處理器（Digital Signal Processor，DSP）、中央處理器（Central Processing Unit，CPU）等。 [實施例]

圖3是表示本發明的實施例的NAND型快閃記憶體的結構的圖。本實施例的快閃記憶體100是包含下述部分而構成，即：記憶體陣列110，呈矩陣狀地排列有多個存儲胞元；輸入/輸出電路120，連接於外部輸入/輸出端子I/O；ECC電路130，進行要編程至存儲胞元陣列110的資料或從其中讀出的資料的錯誤檢測/糾正；位址寄存器140，接收來自輸入/輸出電路120的位址資料；控制器150，基於來自外部主機裝置的命令或控制信號來控制讀出、編程、擦除等；字線選擇電路160，對來自位址寄存器140的行位址資訊Ax進行解碼，並基於解碼結果來進行區塊的選擇或字線的選擇等；頁面緩衝器/讀出電路170，保持由字線選擇電路160所選擇的頁面的讀出資料，或者保持對所選擇的頁面編程的資料；列選擇電路180，對來自位址寄存器140的列位址資訊Ay進行解碼，並基於所述解碼結果來進行頁面緩衝器/讀出電路170內的列的選擇等；以及內部電壓生成電路190，生成讀出、編程及擦除等所需的各種電壓（讀出電壓Vread、編程電壓Vpgm、內部電源電壓Vdd、調節器電壓Vreg等）。

存儲胞元陣列110包含m個區塊BLK（0）、BLK（1）、…、BLK（m-1）。在一個區塊中，如圖4所示，形成有多個NAND串NU，所述NAND串NU是由存儲胞元串聯連接而成。一個NAND串NU包含多個存儲胞元（圖例中為64個）、位線側選擇電晶體以及源極線側選擇電晶體。位線側選擇電晶體基於對閘極施加的選擇閘極信號SGD來將存儲胞元連接至位元線，源極線側選擇電晶體基於對閘極施加的選擇閘極信號SGS來將存儲胞元連接至源極線SL。圖例中，在一個區塊內形成有兩頁面量的NAND串NU，第偶數個NAND串NU連接於偶數位線GBLe，第奇數個NAND串NU連接於奇數位線GBLo。

存儲胞元陣列110既可二維地形成在基板表面，也可從基板表面沿垂直方向三維地形成。而且，存儲胞元既可為存儲1位元（2值資料）的單層胞元（Single-Level Cell，SLC）型，也可為存儲多位元的多層胞元（Multi-Level Cell，MLC）型。

ECC電路130可通過命令或出貨時的設定等來設為動作或非動作。當ECC電路130運行時，ECC電路130進行從存儲胞元陣列110讀出的資料的錯誤檢測/糾正，或者進行應對存儲胞元陣列110編程的資料的錯誤檢測/糾正。

控制器150包含狀態機（state machine）或者微控制器，控制快閃記憶體的各動作。在讀出動作中，對位元線施加某正電壓，對選擇字線施加某電壓（例如0V），對非選擇字線施加通過電壓，對選擇閘極信號SGD、選擇閘極信號SGS施加正電壓，對源極線施加0V。在編程動作中，對選擇字線施加高電壓的編程電壓Vpgm，對非選擇的字線施加中間電位，使位線側選擇電晶體導通，使源極線側選擇電晶體斷開，對位元線供給與資料“0”或“1”相應的電位。在擦除動作中，對區塊內的所有選擇字線施加0V，對P阱施加高電壓的擦除電壓，將浮動閘極的電子抽出至基板，以區塊為單位來擦除數據。

如圖1的（A）及圖1的（B）所示，頁面緩衝器/讀出電路170包括讀出電路20及鎖存電路30。一個頁面緩衝器/讀出電路170經由位元線選擇電路40而被偶數位元線與奇數位線共用，因此，頁面緩衝器/讀出電路170包含一頁面（例如32K）的數量。頁面緩衝器/讀出電路170或位元線選擇電路40是根據圖1的（A）及圖1的（B）所示的頁面緩衝器控制12所生成的頁面緩衝器控制信號而受到控制。

如上所述，內部電壓生成電路190生成讀出動作、編程動作、擦除動作時所需的各種電壓。與讀出動作時所使用的電壓相關，內部電壓生成電路190如圖5所示，包含Vdd生成電路200、電荷泵210及調節器210。

Vdd生成電路200使用外部電源電壓Vcc來生成內部電源電壓Vdd。外部電源電壓Vcc例如為3.3V，內部電源電壓Vdd例如為1.8V。內部電源電壓Vdd例如被用於頁面緩衝器/讀出電路170的電壓供給節點V1或假想電源VIRPWR的電壓。

電荷泵210使用外部電源電壓Vcc來生成高電壓Vxd。高電壓例如為5.4V。高電壓Vxd被用於用以生成位線側選擇電晶體的選擇閘極線SGD或源極線側選擇電晶體的選擇閘極線SGS的調節器或電平轉換器（level shifter）。

調節器220使用由電荷泵210所生成的高電壓Vxd來生成電壓VYPASSB。電壓VYPASSB例如為4.4V。電壓VYPSSB被用於用以控制頁面緩衝器/讀出電路170的頁面緩衝器控制信號（BLPRE、BLCN、BLSe/BLSo、YBLe/YBLo）等。

圖6表示Vdd生成電路200的一例。Vdd生成電路200包括串聯連接在外部電源電壓Vcc與GND之間的電流路徑的PMOS電晶體與電阻分割器，還包括運算放大器（operational amplifier），所述運算放大器對經電阻分割器分壓的節點的電壓與基準電壓Vref進行比較，並基於所述比較結果來控制PMOS電晶體。輸出端子輸出將外部電源電壓Vcc降壓的內部電源電壓Vdd。所述內部電源電壓Vdd被供給至V1驅動電路或假想電源VIRPWR的驅動電路等。

將V1驅動電路的結構示於圖7。V1驅動電路300是對頁面緩衝器/讀出電路170的電壓供給節點V1進行驅動的電路。V1驅動電路300以內部電源電壓Vdd來運行，包括：P型的上拉電晶體PU1、上拉電晶體PU2，並聯連接在內部電源電壓Vdd與輸出節點V1之間；N型的下拉電晶體PD，連接在輸出節點V1與GND之間；以及逆變器310、逆變器320、逆變器330，輸出連接於這些電晶體PU1、PU2、PD的各閘極。對於逆變器310、逆變器320、逆變器330，輸入來自控制器150的控制信號S1、控制信號S2、控制信號S3。

構成上拉電晶體PU1、上拉電晶體PU2、下拉電晶體PD、逆變器310、逆變器320、逆變器330的PMOS/NMOS電晶體是以內部電源電壓Vdd的低電壓（例如1.8V）受到驅動，電晶體的耐壓小即可，閘極長Lg為0.3μm。

而且，上拉電晶體PU2的驅動能力構成為比上拉電晶體PU1的驅動能力強。即，上拉電晶體PU2的W/L比大於上拉電晶體PU1的W/L比，因此，上拉電晶體PU2導通時流動的漏極電流大於上拉電晶體PU1導通時流動的漏極電流。

當控制信號S1為H電平，控制信號S2為L電平，控制信號S3為H電平時，上拉電晶體PU1導通，上拉電晶體PU2斷開，下拉電晶體PD斷開，在輸出節點V1生成驅動能力弱的電壓Vdd。而且，當控制信號S1為L電平，控制信號S2為H電平，控制信號S3為H電平時，上拉電晶體PU1斷開，上拉電晶體PU2導通，下拉電晶體PD斷開，在輸出節點V1生成驅動能力強的電壓Vdd。或者，當控制信號S1為H電平，控制信號S2為H電平，控制信號S3為H電平時，上拉電晶體PU1導通，上拉電晶體PU2導通，下拉電晶體PD斷開，在輸出節點V1生成驅動能力弱的電壓Vdd與驅動能力強的電壓Vdd的合成電壓。當控制信號S1、控制信號S2、控制信號S3為L電平時，上拉電晶體PU1、上拉電晶體PU2斷開，下拉電晶體PD導通，在輸出節點V1生成GND電平。

接下來，對本實施例的讀出動作/校驗讀出時的位線的預充電動作進行說明。頁面緩衝器/讀出電路170的數量非常龐大（一頁面為例如32K個），當使頁面緩衝器控制信號（例如BLPRE、BLCN、BLSe/BLSo、YBLe/YBLo）由L電平變化為H電平時，為了驅動這些控制信號而要消耗大的電流。而且，由於讀出節點SNS的容量或以跨及區塊間的方式而配線的位元元線的容量大，因此在經由讀出節點SNS來對位線進行預充電時，消耗電流變大。

若使頁面緩衝器控制信號一起由L遷移為H，則被用於頁面緩衝器控制信號的電壓VYPASSB會暫時下降。由於電壓VYPASSB是利用高電壓Vxd，因此高電壓Vxd也會同時暫時下降。高電壓Vxd被用於選擇閘極信號SGS/SGS的生成或電平轉換器，若高電壓Vxd的壓降大，則在最差的情況下，電平轉換器有可能使輸出反轉而造成誤動作。而且，若使預充電用的電流從電壓供給節點V1一起流向位線，則內部電源電壓Vdd會暫時下降，甚而外部電源電壓Vcc會暫時下降，從而造成快閃記憶體的動作發生堆積（stack）或重置（reset）。因此，理想的是，盡可能抑制進行位線的預充電時的波峰電流。

本實施例中，基於此種觀點，關於同時切換（從L向H的遷移、或從H向L的遷移）多個頁面緩衝器控制信號的操作，具有一個限制。這一限制是：當使頁面緩衝器控制信號從L變化為H時，不同時切換由電壓VYPASSB所生成的多個頁面緩衝器控制信號。即，不將控制信號BLPRE、控制信號BLCN、控制信號BLSe/BLSo這三個控制信號同時切換為H電平。若將這三個控制信號同時切換為H電平，則電壓VYPASSB會產生大的壓降。其原因在於，頁面緩衝器/讀出電路170的電晶體的閘極電容大，若其存在與一頁面相應的數量，則將它們驅動為H電平要消耗大的電流。換言之，當將這三個控制信號中的任一個切換為H電平時，允許同時切換除此以外的控制信號。例如，允許將電壓供給節點V1切換為H電平，或者將控制信號YBLe/YBLo切換為L電平，或者將控制信號BLCLAMP切換為H電平。

而且，當將所述的三個控制信號中的任一個切換為H電平時，也允許同時切換選擇閘極信號SGD/SGS。例如，選擇閘極信號SGD被驅動為H電平。選擇閘極信號是使用由電荷泵210所生成的高電壓Vxd，但NAND串的位線側選擇電晶體或源極線側選擇電晶體與存儲胞元同樣尺寸小，因此，這些電晶體的閘極電容充分小於頁面緩衝器讀出電路170或位元線選擇電路40的電晶體。因此，即使與頁面緩衝器控制信號的切換為同時，因選擇閘極線造成的電壓Vxd的下降也能夠忽略。

為了在節點TOBL生成VCLAMP1或VCLAMP2，控制信號BLCLAMP對閘極施加VCLAMP1+Vth或VCLAMP2+Vth的鉗位元電壓。VCLAMP1+Vth、VCLAMP2+Vth有時需要高於Vcc的電壓電平。但是，與所述的三個控制信號不同，由於是鉗位元電壓，因此期待始終維持固定的電壓電平。例如，當通過未圖示的調節器而生成從VYPASSB降壓的VCLAMP1+Vth、VCLAMP2+Vth時，因所述的三個控制信號的切換，控制信號BLCLAMP有可能暫時引起壓降。因此，理想的是，由與VYPASSB不同的高於Vcc的調節電壓進行降壓而生成。例如，圖5所示的電壓生成電路190還包括與電荷泵210不同的另一電荷泵、及對由所述另一電荷泵所生成的高電壓進行調節的另一調節器，控制信號BLCLAMP的鉗位元電壓（VCLAMP1+Vth、VCLAMP2+Vth）是利用所述另一調節器的電壓而生成。

接下來，參照圖8的（A）及圖8的（B）的序列來說明本實施例的具體的位線的預充電方法。此處，假設通過位元線選擇電路來選擇偶數位元線。 時刻t1：電壓供給節點V1由GND電平切換為內部電源電壓Vdd。控制器150經由控制信號S1、控制信號S2、控制信號S3而使V1驅動電路300（參照圖7）的輸出節點V1生成驅動能力弱的內部電源電壓Vdd（例如1.8V）。即，使上拉電晶體PU1導通，使上拉電晶體PU2及下拉電晶體PD斷開。 進而，在時刻t1，控制信號BLPRE由L電平驅動為H電平（例如4.4V），電晶體BLPRE導通，選擇閘極信號SGD由L電平驅動為H電平（例如4.5V），位線側選擇電晶體導通。而且，控制信號YBLe由H電平遷移為L電平，電晶體YBLe斷開，偶數位線GBLe從假想電源VIRPWR切斷。這樣，在讀出節點SNS，以內部電源電壓Vdd進行充電。此充電是利用驅動能力弱的內部電源電壓Vdd，因此充電速度相對較慢。

時刻t2：控制信號BLCLAMP由L電平驅動為H電平（電壓VCLAMP1+Vth），電晶體BLCLAMP導通，且控制信號BLCN由L電平驅動為H電平（例如4.4V），電晶體BLCN導通。存在Vcc＞VCLAMP1的關係。這樣，在節點TOBL及節點BLS，以VCLAMP1的電壓進行充電。Vth是電晶體BLCLAMP的閾值。

時刻t3：控制信號BLSe由L電平驅動為H電平（例如4.4V），電晶體BLSe導通。由此，偶數位線GBLe連接於節點BLS，開始對偶數位線GBLe的預充電。此充電是利用驅動能力弱的內部電源電壓Vdd，因此充電速度相對較慢。

時刻t4：在從時刻t3經過固定時間後的時刻t4，從電壓供給節點V1供給的內部電源電壓Vdd切換為強的驅動能力。控制器150經由控制信號S1、控制信號S2、控制信號S3來使V1驅動電路300的輸出節點V1生成驅動能力強的內部電源電壓Vdd（例如1.8V）。例如，使上拉電晶體PU1與上拉電晶體PU2導通，使下拉電晶體PD斷開。由此，偶數位線GBLe通過驅動能力強的內部電源電壓Vdd來急速充電。

在時刻t1～時刻t4，由於從電壓供給節點V1供給的內部電源電壓Vdd為弱的驅動能力，因此在時刻t4的時間點，節點SNS有可能僅僅被初始充電至比目標電壓即Vdd低的電壓。同樣，節點TOBL、節點BLS、偶數位線GBLe有可能僅僅被初始充電至比目標電壓即VCLAMP1低的電壓。由於在時刻t4從電源供給節點V1供給的內部電源電壓Vdd切換為強的驅動能力，因此節點SNS、節點TOBL、節點BLS、偶數位線GBLe分別被充電至目標電壓，因此既能減小因電壓供給節點V1引起的波峰電流，又能預充電至目標電壓。

圖8的（B）表示本實施例的預充電方法的四步驟，若將其與圖2的（B）的以往的預充電方法的六步驟進行對比，則可知的是：在本實施例中，開始預充電的時刻為t4，與此相對，以往為時刻t6，本實施例的預充電的開始時刻變快。

以往的預充電方法是將鉗位元電壓從VCLAMP2分為兩階段升壓至VCLAMP1，但在本實施例中是一次生成VCLAMP1。關於此，產生兩個擔憂。一個是波峰電流，另一個是位元線的預充電電壓電平。

關於波峰電流，最大的波峰電流是在對容量大的讀出節點SNS或位線的預充電開始後產生。本實施例中，如上所述，在時刻t1～時刻t4的期間，從電壓供給節點V1供給的內部電源電壓Vdd為弱的驅動能力，即，在時刻t1，使用弱的驅動能力來進行對讀出節點SNS的初始充電，在時刻t2進行對節點BLS的初始充電，然後，在時刻t3，按順序階段性地開始對位元線的初始充電，因此，因VCLAMP1的生成引起的波峰電流不會造成太大的問題。

另外，關於位元線的預充電電壓電平，若節點SNS及節點TOBL的電壓急遽變化，則電晶體BLCLAMP會因耦合效應而暫時變得不穩定。儘管也受到工藝/電壓/溫度（Process Voltage Temperature，PVT）的條件影響，但不穩定的電晶體BLCLAMP有可能引起更大的預充電電壓電平。但是，在本實施例中，在生成VCLAMP1時，在時刻t1～時刻t4的期間，使用驅動能力弱的內部電源電壓Vdd，由此來抑制節點SNS及節點TOBL的急遽的電壓變動。進而，時刻t4以後，使用驅動能力強的內部電源電壓Vdd，但由於節點SNS及節點TOBL已預先進行了初始充電，只要充入與目標電壓的差值，因此能夠抑制此現象。

這樣，根據本實施例，與以往的預充電方法相比，既能縮短直至開始預充電為止的時間，又能抑制波峰電流，進而，抑制非所需的預充電電壓電平的生成。

本實施例的預充電方法也適用於通常的讀出動作或編程動作時的校驗讀出。進而，本實施例的預充電方法也能夠適用於與外部串列時鐘信號同步地連續讀出頁面的動作。

對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內，能夠進行各種變形/變更。

10、10_1~10_n:頁面緩衝器/讀出電路 12:頁面緩衝器控制 20:讀出電路 30:鎖存電路 40:位元線選擇電路 100:快閃記憶體 110:存儲胞元陣列 120:輸入/輸出緩衝器 130:ECC電路 140:位址寄存器 150:控制器 160:字線選擇電路 170:頁面緩衝器/讀出電路 180:列選擇電路 190:內部電壓生成電路 200:Vdd生成電路 210:電荷泵 220:調節器 300:V1驅動電路 310、320、330:逆變器 Ax:行位址資訊 Ay:列位址資訊 BLK（0）~BLK（m-1）:區塊 BLCLAMP、BLCN、BLPRE、BLSe、BLSo、YBLe、YBLo:頁面緩衝器控制信號（控制信號） BLS、SNS、T0BL:節點 GBL:位線 GBLe:偶數位線 GBLo:奇數位線 NU:NAND串 PD:N型的下拉電晶體 PU1、PU2:P型的上拉電晶體 S1、S2、S3:控制信號 SGD、SGS:選擇閘極信號 SL:源極線 t1~t7:時刻 V1:電壓供給節點 Vcc:外部電源電壓 Vth:BLCLAMP的閾值 VCLAMP1:目標電壓 VCLAMP1+Vth、VCLAMP2+Vth:鉗位元電壓 Vdd/GND:內部電源電壓/接地電壓 VIRPWR:假想電源 Vpgm:編程電壓 Vread:讀出電壓 Vref:基準電壓 Vreg:調節器電壓 Vxd:高電壓 VYPASSB:電壓

圖1的（A）是表示頁面緩衝器/讀出電路的整體結構的圖，圖1的（B）是表示一個頁面緩衝器讀出電路和與其連接的位元線選擇電路的結構的圖。 圖2的（A）是表示以往的位線的預充電動作的序列，圖2的（B）是表示以往的預充電動作的六步驟的圖。 圖3是表示本發明的實施例的NAND型快閃記憶體的結構的圖。 圖4是表示NAND型快閃記憶體的NAND串胞元的圖。 圖5是表示本發明的實施例的內部電壓生成電路的結構的圖。 圖6是表示本發明的實施例的Vdd生成電路的結構的圖。 圖7是表示本發明的實施例的V1驅動電路的結構的圖。 圖8的（A）是表示本發明的實施例的位線的預充電動作的序列的圖，圖8的（B）是表示本實施例的預充電動作的四步驟的圖。

BLCLAMP、BLCN、BLPRE、BLSe、YBLe:頁面緩衝器控制信號(控制信號)

SGD:選擇閘極信號

t1~t4:時刻

V1:電壓供給節點

BLS、SNS、T0BL:節點

GBL:位線

GBLe:偶數位線

VCLAMP1:目標電壓

Vdd:內部電源電壓

GND:接地電壓

Claims (15)

1. 一種預充電方法，是與非型快閃記憶體的位線的預充電方法，所述預充電方法是：在第一時機，通過第一控制信號來使用於對讀出節點施加預充電用電壓的第一電晶體導通，在第二時機，通過第二控制信號來使連接於所述讀出節點且用於生成鉗位元電壓的第二電晶體導通，且通過第三控制信號來使連接在所述第二電晶體與位線側的節點之間的第三電晶體導通，在第三時機，通過第四控制信號來使連接在所述節點與位線之間的第四電晶體導通。
2. 如請求項1所述的預充電方法，其中預充電方法進而在所述第一時機，使連接於所述第一電晶體的電壓供給節點從接地電平遷移至供給電壓電平。
3. 如請求項2所述的預充電方法，其中預充電方法還包括下述步驟：在所述第三時機後的第四時機，將所述供給電壓電平的驅動能力由低驅動能力切換為高驅動能力。
4. 如請求項1或2所述的預充電方法，其中在所述第一時機，通過第五控制信號來將連接在位線與假想電源之間的第五電晶體設為非導通。
5. 如請求項1或2所述的預充電方法，其中在所述第一時機，將與非串的位線側電晶體設為導通。
6. 如請求項1所述的預充電方法，其中所述第一控制信號至所述第四控制信號在使第一電晶體至第四電晶體導通時被驅動為H電平。
7. 一種半導體存儲裝置，包括：與非型的存儲胞元陣列；頁面緩衝器/讀出電路，連接於所述存儲胞元陣列；位元線選擇電路，連接於所述頁面緩衝器/讀出電路；以及讀出部件，讀出所述存儲胞元陣列的選擇頁面，所述頁面緩衝器/讀出電路包含電壓供給節點、連接在所述電壓供給節點與讀出節點之間的第一電晶體、連接於所述讀出節點且生成鉗位元電壓的第二電晶體、以及連接在所述第二電晶體與所述位元線選擇電路的節點之間的第三電晶體，所述位元線選擇電路包含連接在所述節點與位線之間的第四電晶體，所述讀出部件在第一時機，經由第一控制信號來使所述第一電晶體導通，在第二時機，經由第二控制信號及第三控制信號來使所述第二電晶體及所述第三電晶體導通，在第三時機，經由第四控制信號來使所述第四電晶體導通。
8. 如請求項7所述的半導體存儲裝置，其中所述讀出部件在所述第一時機，使所述電壓供給節點從接地電平遷移至供給電壓電平。
9. 如請求項8所述的半導體存儲裝置，其中所述讀出部件在所述第三時機後的第四時機，將所述供給電壓電平的驅動能力由低驅動能力切換為高驅動能力。
10. 如請求項7所述的半導體存儲裝置，其中所述位元線選擇電路包含連接在偶數位元線與假想電源之間的第五電晶體、以及連接在奇數位線與所述假想電源之間的第六電晶體，所述讀出部件在所述第一時機，經由第五控制信號或第六控制信號來將第五或第六電晶體設為非導通，以阻斷選擇位線與假想電源之間的連接。
11. 如請求項7所述的半導體存儲裝置，其中所述讀出部件在所述第一時機，經由選擇閘極線來將與非串的位線側電晶體設為導通。
12. 如請求項7所述的半導體存儲裝置，其中半導體存儲裝置還包含內部電壓生成部件，所述內部電壓生成部件包括：內部電源電壓生成電路，基於外部電源電壓來生成內部電源電壓；電荷泵，基於所述外部電源電壓來生成高電壓；以及調節器，基於由所述電荷泵所生成的高電壓而生成經調節的電壓，所述讀出部件使用由所述調節器所生成的電壓來生成所述第一控制信號、第三控制信號及第四控制信號，且使用所述內部電源電壓來生成所述電壓供給節點的供給電壓。
13. 如請求項12所述的半導體存儲裝置，其中所述內部電壓生成部件包括：另一電荷泵，基於所述外部電源電壓來生成高電壓；以及另一調節器，基於由所述電荷泵所生成的高電壓來生成經調節的電壓，所述第二控制信號是使用由所述另一調節器所生成的電壓而生成。
14. 如請求項12所述的半導體存儲裝置，其中所述內部電源電壓生成電路基於來自所述讀出部件的控制，而選擇性地生成驅動能力高的內部電源電壓或驅動能力低的內部電源電壓。
15. 如請求項12所述的半導體存儲裝置，其中所述讀出部件使用由所述電荷泵所生成的高電壓來生成所述選擇閘極信號。

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