KR102046073B1 - 비휘발성 반도체 기억 장치 및 그 워드라인의 구동 방법 - Google Patents

비휘발성 반도체 기억 장치 및 그 워드라인의 구동 방법 Download PDF

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Abstract

비휘발성 반도체 기억 장치 및 그 워드라인의 구동 방법을 제공한다. 본 발명의 플래시 메모리는, 복수의 블록을 포함하는 메모리 셀 어레이와, 행 어드레스 정보에 기초하여 메모리 셀 어레이의 블록을 선택하는 블록 선택부(200)를 포함한다. 블록 선택부(200)는, 블록의 각 워드라인에 접속된 블록 선택 트랜지스터(230)와, 블록 선택 트랜지스터(230)의 각 게이트에 접속된 노드(N2)에 전압을 공급하는 레벨 시프터(210)와, 노드(N2)의 전위를 승압하는 승압 회로(220)와, 블록 선택 트랜지스터의 한쪽 단자에 동작 전압을 공급하는 전압 공급부를 가진다. 노드(N2)는, 전압 공급부로부터의 동작 전압에 따라 제1 부스트가 이루어진 후, 승압 회로(220)에 의해 제2 부스트가 이루어진다.

Description

비휘발성 반도체 기억 장치 및 그 워드라인의 구동 방법{Nonvolatile semiconductor memory device and Method of driving wordlines thereof}
본 발명은, 플래시 메모리 등의 비휘발성 반도체 기억 장치의 워드라인 구동 방식에 관한 것이다.
NAND형이나 NOR형 플래시 메모리 등에서는 데이터의 독출, 프로그램, 소거 동작시에 고전압을 필요로 한다. 통상, 플래시 메모리에서는, 외부로부터 낮은 전원 전압이 공급되고, 공급된 전압을 차지 펌프에 의해 승압하고, 승압된 전압을 이용하여 프로그램 전압이나 소거 전압을 생성한다. 워드라인 디코더가 차지 펌프를 구비하면, 커패시터의 전유 면적에 따라 워드라인 디코더가 커진다. 그래서, 특허문헌 1은 차지 펌프를 생략하고, 레이아웃 면적을 작게 한 워드라인 디코더를 개시하고 있다. 이 워드라인 디코더는, 워드라인을 인에이블하기 위한 워드라인 인에이블 신호를 셀프 부스트함으로써 워드라인의 구동 전압이 강하하는 것을 억제한다.
특허문헌 1: 일본공개특허 2002-197882호 공보
플래시 메모리에서의 독출이나 프로그램은 통상 페이지 단위로 이루어진다. 워드라인 선택 회로는, 행 어드레스를 디코드함으로써 메모리 셀 어레이 중에서 블록을 선택하고, 선택된 블록 내의 워드라인을 선택한다. 도 1은, 워드라인 선택 회로의 블록 선택 동작을 나타내고 있다. 차지 펌프 회로(10)에 의해 승압된 전압(Vpp)이 레벨 시프터(20)에 공급되고, 레벨 시프터(20)는 행 어드레스의 디코드 결과인 블록 선택 신호(BLKSEL)에 응답하여 출력 신호(BDRV)를 출력한다. 레벨 시프터(20)의 출력 신호(BDRV)는, 블록 선택 트랜지스터(30)의 게이트에 공통으로 접속되고, 블록 선택 트랜지스터(30)는 출력 신호(BDRV)에 응답하여, 전압 공급부(40)로부터 공급된 전압을 선택 블록(50)의 각 워드라인(WL0 내지 WL31), 선택 게이트라인(SGD, SGS)에 공급한다.
예를 들어, 프로그램 동작이 이루어질 때, 전압 공급부(40)는 선택 블록의 각 워드라인에 중간 전압(예를 들어, 10V)을 공급하고, 다음으로 선택 워드라인에 프로그램 전압(예를 들어, 25V)을 공급하며, 비선택 워드라인에 중간 전압(예를 들어, 10V)을 공급하고, 선택 게이트라인(SGD)에 구동 전압(예를 들어, Vcc 전압 또는 5V 등)을 공급하며, 선택 게이트라인(SGS)에 0V를 공급한다. 또한, 페이지 버퍼/센스 회로에 의해, 「0」 또는 「1」의 데이터에 따른 전위가 비트라인(GBL)에 공급된다. 한편, 레벨 시프터(20)는, 블록 선택 트랜지스터(30)의 문턱값 만큼의 전압 강하 및 블록 선택 트랜지스터(30)가 도통하였을 때의 소스로부터의 백 게이트 바이어스 효과를 고려하여 프로그램 전압이 저하되지 않도록, 출력 신호(BDRV)의 전압을 프로그램 전압보다 높은 전압(예를 들어, 31V)의 출력 신호(BDRV)를 공급해야 한다. 이 때문에, 차지 펌프 회로(10)는 적어도 31V의 승압 전압(Vpp)을 생성해야 한다.
차지 펌프 회로(10)에 의해 고전압(예를 들어, 31V)을 생성하기 위해서는, 차지 펌프의 단수를 증가시켜야 한다. 특히, 메모리 칩에 공급되는 외부 전원이 저전압이 되면 그만큼 단수도 증가한다. 그러나, 차지 펌프 회로(10)의 단수가 증가하면 승압 효율이 저하되기 때문에 소비전력이 커진다는 과제와, 차지 펌프 회로(10)의 점유 면적이 커진다는 과제가 발생한다.
본 발명은 이러한 종래의 과제를 해결하는 것으로, 공간 절약화, 전력 절약화를 도모하는 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 비휘발성 반도체 기억 장치는, 복수의 블록을 포함하는 메모리 셀 어레이와, 행 어드레스 정보에 기초하여 상기 메모리 셀 어레이의 블록을 선택하는 블록 선택 수단을 포함하고, 상기 블록 선택 수단은 블록의 각 워드라인에 접속된 복수의 선택 트랜지스터와, 상기 복수의 선택 트랜지스터의 각 게이트에 접속된 접속 노드를 충전하는 제1 회로와, 제1 회로에 접속되어 상기 접속 노드의 전압을 승압하는 제2 회로와, 상기 복수의 선택 트랜지스터의 한쪽 단자에 동작 전압을 공급하는 공급 수단을 가지며, 상기 접속 노드는 상기 공급 수단에 의해 공급된 동작 전압에 따라 제1 부스트가 이루어진 후, 제2 회로에 의해 제2 부스트가 이루어진다.
바람직하게는 제2 회로는 상기 접속 노드에 접속된 커패시터를 포함하고, 제2 회로는 제1 회로로부터 출력되는 전압을 상기 커패시터에 공급한다. 바람직하게는 제2 회로는 제1 회로와의 사이에 접속된 제1 트랜지스터를 포함하고, 제1 트랜지스터가 도통 상태가 되었을 때, 제1 회로로부터 출력되는 전압이 제1 트랜지스터를 통해 상기 커패시터에 공급된다. 바람직하게는 제2 회로는 제1 회로와의 사이에 접속된 제2 트랜지스터를 포함하고, 제2 트랜지스터가 도통 상태가 되었을 때, 제1 회로로부터 출력되는 전압이 제2 트랜지스터를 통해 상기 접속 노드에 충전된다. 바람직하게는 제1 회로는, 차지 펌프 회로로부터 공급된 고전압에 기초하여 제1 전압을 출력하는 레벨 시프터를 포함한다. 바람직하게는 상기 메모리 셀 어레이는 m행×n열의 블록을 포함하고(m, n은 2 이상의 정수), 상기 제1 회로는 하나의 행의 블록에 공통이다. 바람직하게는 상기 복수의 블록 각각이 제2 회로를 포함한다. 바람직하게는 제1 부스트가 될 때의 상기 동작 전압은, NAND 스트링을 도통 가능하게 하기 위한 중간 전압이다. 바람직하게는 상기 공급 수단은 상기 중간 전압의 공급 후에 선택 워드라인에 프로그램 전압을 공급하고, 프로그램 전압은 제2 부스트가 된 선택 트랜지스터를 통해 선택 워드라인에 공급된다.
본 발명에 관한 비휘발성 반도체 기억 장치에서의 워드라인의 구동 방법은, 행 어드레스 정보에 응답하여, 메모리 셀 어레이의 블록을 선택하기 위한 복수의 블록 선택 트랜지스터의 각 게이트에 제1 전압을 충전하고, 상기 복수의 블록 선택 트랜지스터의 한쪽 단자에 각 워드라인에 요구되는 동작 전압을 공급함으로써 상기 각 게이트의 제1 전압을 제2 전압으로 승압하고, 상기 각 게이트에 접속된 커패시터에 전압을 공급함으로써 상기 커패시터를 통해 제2 전압을 제3 전압으로 승압하는 단계를 포함한다.
바람직하게는 상기 커패시터에 공급되는 전압은 상기 제1 전압이다. 바람직하게는 상기 동작 전압은, NAND 스트링을 도통 가능하게 하기 위한 중간 전압이다. 바람직하게는 제1 전압은, 차지 펌프 회로로부터 고전압이 공급된 레벨 시프터에 의해 충전되고, 제2 전압에서 제3 전압으로의 승압은 상기 레벨 시프터로부터 출력되는 전압을 이용하는 승압 회로에 의해 이루어진다.
본 발명에 의하면, 워드라인에 접속된 선택 트랜지스터의 게이트 전압을 2단계로 승압하도록 하였으므로, 선택 트랜지스터의 게이트를 충전하는 전압을 낮출 수 있다. 그 결과, 차지 펌프 등의 승압 회로에 의해 생성되는 고전압을 종래와 비교하여 줄일 수 있고, 승압 회로의 전유 면적 및 소비전력의 삭감을 도모할 수 있다.
도 1은, 종래의 워드라인 선택 회로의 동작을 설명하는 도면이다.
도 2는, 본 발명의 제1 실시예에 관한 플래시 메모리의 구성을 나타내는 도면이다.
도 3은, 본 발명의 제1 실시예에 관한 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 회로도이다.
도 4는, 본 발명의 제1 실시예에 관한 워드라인 선택 회로의 구성을 나타내는 도면이다.
도 5는, 본 발명의 제1 실시예에 관한 워드라인 선택 회로의 동작을 설명하는 파형도이다.
도 6은, 본 발명의 제1 실시예에 관한 메모리 셀 어레이의 블록과 블록 선택부의 관계를 나타내는 레이아웃도이다.
도 7은, 본 발명의 제2 실시예에 관한 메모리 셀 어레이의 블록과 레벨 시프터의 관계를 나타내는 레이아웃도이다.
도 8은, 본 발명의 제2 실시예에 관한 선택된 블록의 워드라인의 구동 방법을 설명하는 도면이다.
이하, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 바람직한 형태에서는, 본 발명은 플래시 메모리에서 실시된다.
실시예
본 발명의 제1 실시예에 관한 플래시 메모리의 구성을 도 2에 나타낸다. 도 2에 도시된 바와 같이, 플래시 메모리(100)는 복수의 메모리 셀이 행렬 형상으로 배열된 메모리 셀 어레이(110)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(130)와, 입출력 버퍼(120)로부터의 커맨드 데이터나 외부로부터의 제어 신호를 수취하여 각 부를 제어하는 제어부(140)와, 어드레스 레지스터(130)로부터 행 어드레스 정보(Ax)를 수취하고, 행 어드레스 정보(Ax)의 디코드 결과에 기초하여 블록 선택 및 워드라인 선택 등을 행하는 워드라인 선택 회로(150)와, 워드라인 선택 회로(150)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나, 선택된 페이지에의 기입 데이터를 보유하는 페이지 버퍼/센스 회로(160)와, 어드레스 레지스터(130)로부터 열 어드레스 정보(Ay)를 수취하고, 열 어드레스 정보(Ay)의 디코드 결과에 기초하여 페이지 버퍼/센스 회로(160) 내의 데이터 선택 등을 행하는 열 선택 회로(170)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 여러 가지 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(180)를 포함하여 구성된다.
메모리 셀 어레이(110)는, 열방향으로 배치된 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 가진다. 블록(BLK(0))에 근접하여 페이지 버퍼/센스 회로(160)가 배치된다. 하나의 메모리 블록에는, 예를 들어 도 3에 도시된 바와 같이 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수 형성되고, 하나의 메모리 블록 내에 n+1개의 NAND 스트링 유닛(NU)이 행방향으로 배열되어 있다. NAND 스트링 유닛(NU)은, 직렬로 접속된 복수의 메모리 셀(MCi(i=0, 1, …, 31))과, 한쪽의 단부인 메모리 셀(MC31)의 드레인 측에 접속된 비트라인측 선택 트랜지스터(TD)와, 다른 쪽의 단부인 메모리 셀(MC0)의 소스 측에 접속된 소스라인측 선택 트랜지스터(TS)를 포함하고, 비트라인측 선택 트랜지스터(TD)의 드레인은 대응하는 하나의 비트라인(GBL)에 접속되고, 선택 트랜지스터(TS)의 소스는 공통의 소스라인(SL)에 접속된다. 도 3은 전형적인 셀 유닛을 나타내고 있지만, 셀 유닛은 NAND 스트링 내에 하나 또는 복수의 더미 셀을 포함하는 것이어도 되고, 3차원 구성이어도 된다.
메모리 셀은, 전형적으로 P웰 내에 형성된 N형의 확산 영역인 소스/드레인과, 소스/드레인 사이의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층)와, 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 가진다. 메모리 셀은, 1비트(2치 데이터)를 기억하는 SLC 타입으로도 되고, 다비트를 기억하는 MLC 타입이어도 된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드라인(WL)과 병행하는 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(150)는, 행 어드레스 정보(Ax)에 기초하여 블록을 선택할 때, 독출 동작, 프로그램 동작, 소거 동작 등에 따라 블록의 선택 게이트라인(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 선택적으로 구동하고, 또한 워드라인(WL0~WL31)을 통해 선택 워드라인, 비선택 워드라인을 선택적으로 구동한다.
플래시 메모리(100)에 있어서, 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택 워드라인에 어떤 전압(예를 들어 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하며, 비트라인측 선택 트랜지스터(TD), 소스라인측 선택 트랜지스터(TS)를 온하고, 공통 소스라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택 워드라인에 고전압의 프로그램 전압(Vpgm(15~25V))을 인가하고, 비선택 워드라인에 중간 전위(예를 들어 10V)를 인가하며, 비트라인측 선택 트랜지스터(TD)를 온시키고, 소스라인측 선택 트랜지스터(TS)를 오프시키며, 「0」 또는 「1」의 데이터에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어 20V)을 인가하며, 플로팅 게이트의 전자를 기판으로 뽑아냄으로써 블록 단위로 데이터를 소거한다.
다음에, 본 실시예의 워드라인 선택 회로(150)의 상세에 대해 도 4를 참조하여 설명한다. 워드라인 선택 회로(150)는, 메모리 셀 어레이(110)의 블록을 선택하는 블록 선택부(200)를 포함한다. 블록 선택부(200)는, 행 어드레스 정보(Ax)의 디코드 결과에 기초하여 블록을 선택하고, 선택된 블록의 워드라인을 구동한다. 제1 실시예에서는, 하나의 블록에 하나의 블록 선택부(200)가 준비된다. 예를 들어, 메모리 셀 어레이(110)가 열방향으로 1028개의 블록을 가질 때, 블록 선택부(200)는 1028개 준비된다.
블록 선택부(200)는 레벨 시프터(210)를 포함하고, 레벨 시프터(210)는 차지 펌프 회로에 의해 승압된 고전압(Vpp)을 입력하고, 블록 선택 신호(BLKSEL)에 따라 전압(PSV)을 노드(N1)에 출력한다. 즉, 레벨 시프터(210)는 행 어드레스의 디코드 결과인 블록 선택 신호(BLKSEL)에 응답하여, 블록 선택 신호(BLKSEL)가 H레벨일 때 전압(PSV)을 출력하고, 블록 선택 신호(BLKSEL)가 L레벨일 때 전압(PSV)을 출력하지 않는다. 또한, 레벨 시프터(210)에는 도시하지 않은 차지 펌프 회로로부터 고전압(Vpp)이 공급되지만, 바람직하게는 본 실시예의 차지 펌프 회로는, 예를 들어 25V의 고전압(Vpp)을 레벨 시프터(210)에 공급하고, 이 고전압(Vpp)은 종래의 도 1에 도시된 차지 펌프 회로(10)의 고전압(Vpp)(예를 들어, 31V)보다 작다.
블록 선택부(200)는, 블록 선택 트랜지스터(230)의 게이트에 접속된 노드(N2)의 전압(PASSVOLT)을 승압하기 위한 승압 회로(220)를 더 포함한다. 승압 회로(220)는, 고내압의 NMOS의 4개의 트랜지스터(Q1, Q2, Q3, Q4)와, 부스트용 커패시터(Cb)를 포함한다. 트랜지스터(Q1)는, 레벨 시프터(210)에 접속된 노드(N1)와 노드(N2)의 사이에 접속되고, 그 게이트에는 로컬 클램프 신호(XT)가 공급된다. 트랜지스터(Q2)는, 노드(N2)와 GND의 사이에 접속되고, 그 게이트에는 로컬 클램프 신호(XT)를 반전한 신호(/XT)가 공급된다. 트랜지스터(Q1)가 온되고, 트랜지스터(Q2)가 오프될 때, 노드(N2)에는 트랜지스터(Q1)를 통해 노드(N1)의 고전압(PSV)이 충전된다. 한편, 트랜지스터(Q1)가 오프되고, 트랜지스터(Q2)가 온될 때, 노드(N2)의 전하가 트랜지스터(Q2)를 통해 GND에 방전된다.
트랜지스터(Q3)는, 노드(N1)와 노드(bst)의 사이에 접속되고, 그 게이트에는 로컬 부스트 신호(XB)가 공급된다. 트랜지스터(Q4)는, 노드(bst)와 GND의 사이에 접속되고, 그 게이트에는 로컬 부스트 신호(XB)를 반전한 신호(/XB)가 공급된다. 트랜지스터(Q3)가 온되고, 트랜지스터(Q4)가 오프될 때, 노드(bst)에는 노드(N1)의 고전압(PSV)이 인가된다. 한편, 트랜지스터(Q3)가 오프되고, 트랜지스터(Q4)가 온될 때, 노드(bst)의 전하가 트랜지스터(Q4)를 통해 GND에 방전된다. 커패시터(Cb)는, 노드(bst)와 노드(N2)의 사이에 접속되고, 노드(bst)와 노드(N2)를 용량적으로 결합한다. 커패시터(Cb)의 크기는, 노드(N2)에 의해 구동하는 블록 선택 트랜지스터의 부하, 필요한 전압 등에 따라 적절히 선택된다.
승압 회로(220)는, 바람직하게는 선택 워드라인의 구동에 고전압이 요구되는 경우에 동작된다. 예를 들어 프로그램 동작시, 로컬 클램프 신호(XT, /XT) 및 로컬 부스트 신호(XB, /XB)가 선택적으로 구동되고, 노드(N2)의 전압(PASSVOLT)을 커패시터(Cb)를 이용하여 승압하고, 블록 선택 트랜지스터(230)에 의해 선택 워드라인에 공급되는 동작 전압이 저하되지 않도록 한다. 바람직하게는, 로컬 클램프 신호(XT, /XT) 및 로컬 부스트 신호(XB, /XB)가 H레벨로 구동될 때, 이들 전압 레벨은 전압(PSV)과 동일한 레벨일 수 있다.
승압 회로(220)의 노드(N2)는, 블록 선택 트랜지스터(230)의 게이트에 접속된다. 도 4에는 하나의 블록 선택 트랜지스터(230)밖에 예시되지 않았지만, 실제로는 도 1에 도시된 바와 같이 블록 선택 트랜지스터의 한쪽 단자(소스 전극)는, 노드(N3)를 통해 블록 내의 NAND 스트링의 워드라인(WL0 내지 WL31), 선택 게이트라인(SGD, SGS)에 각각 접속된다. 또한, 블록 선택 트랜지스터(230)의 다른 쪽 단자(드레인 전극)는, 노드(N4)를 통해 프로그램, 독출, 소거 등의 동작 전압을 공급하는 전압 공급부에 접속된다(도 1을 참조). 이들 블록 선택 트랜지스터(230)는, 고내압의 NMOS 트랜지스터로 구성된다.
다음에, 본 실시예의 블록 선택부(200)의 동작에 대해 도 5를 참조하여 설명한다. 시각 t1에서, 로컬 클램프 신호 XT가 L레벨, /XT가 H레벨에 있고, 트랜지스터(Q1)가 오프 상태, 트랜지스터(Q2)가 온 상태가 되고, 노드(N2)는 트랜지스터(Q2)를 통해 GND에 전기적으로 접속된 상태에 있다. 또한, 로컬 부스트 신호 XB가 L레벨, /XB가 H레벨에 있고, 트랜지스터(Q3)가 오프 상태, 트랜지스터(Q4)가 온 상태가 되고, 노드(bst)가 GND 레벨에 전기적으로 접속된 상태에 있다.
시각 t2에서, 블록 선택부(200)는 로컬 클램프 신호 XT를 H레벨, /XT를 L레벨로 구동한다. 이에 의해, 트랜지스터(Q1)가 온 상태, 트랜지스터(Q2)가 오프 상태가 되고, 노드(N2)가 GND로부터 차단된다.
시각 t3에서, 블록 선택 신호(BLKSEL)가 H레벨로 천이한다. 이에 응답하여, 레벨 시프터(210)는, 차지 펌프 회로로부터의 고전압(Vpp)에 기초하여 노드(N1)에 전압(PSV)(예를 들어, 25V)을 출력한다. 트랜지스터(Q1)가 온 상태이기 때문에, 노드(N2)는 전압(PSV)에 의해 충전되고, 전압(PASSVOLT)은 PSV-Vth 레벨이 된다(Vth는 트랜지스터(Q1)의 문턱값이다). 이렇게 하여, 블록 선택 트랜지스터(230)의 각 게이트에 전압(PASSVOLT)이 공급되고, 블록 선택 트랜지스터(230)가 온 상태가 되며, 블록 선택이 이루어진다. 또한, 시각 t3의 동작은 시각 t2의 동작보다 선행되도록 해도 된다.
시각 t4에서, 전압 공급부는, 선택 블록의 전체 워드라인에 중간 전압(예를 들어, 10V)을 노드(N4)를 통해 블록 선택 트랜지스터(230)에 공급한다. 이 때, 중간 전압이 공급된 모든 블록 선택 트랜지스터(230)에서는, 게이트/드레인 사이의 용량 결합(C1)에 의해 전압(PASSVOLT)이 자기 부스트된다. 나아가 블록 선택 트랜지스터(230)가 도통하였을 때, 게이트/소스 사이의 용량 결합(C2)에 의해 전압(PASSVOLT)이 더욱 자기 부스트된다. 모든 블록 선택 트랜지스터(230)가 자기 부스트됨으로써, 선택 블록의 전체 워드라인에 전압 강하가 억제된 중간 전압이 공급된다.
시각 t5에서, 블록 선택부(200)는 로컬 부스트 신호 XB를 H레벨, /XB를 L레벨로 구동한다. 이에 의해, 트랜지스터(Q3)가 온되고, 트랜지스터(Q4)가 오프되며, 노드(N1)의 전압(PSV)이 트랜지스터(Q3)를 통해 노드(bst)에 인가된다. 노드(bst)는, GND 레벨에서 PSV-Vth 레벨까지 상승한다(Vth는 트랜지스터(Q3)의 문턱값이다). 커패시터(Cb)의 한쪽 전극인 노드(bst)의 전압이 상승함으로써, 커패시터(Cb)의 다른 쪽 전극인 노드(N2)의 전압(PASSVOLT)이 커패시터(Cb)의 용량 결합에 의해 승압된다. 따라서, 자기 부스트된 블록 선택 트랜지스터(230)의 게이트 전압(PASSVOLT)이 더욱 승압된다(예를 들어, 31V).
다음으로, 시각 t6에서, 전압 공급부는 선택 워드라인에 프로그램 전압(예를 들어, 25V)을 공급한다. 이때, 블록 선택 트랜지스터(230)의 게이트 전압(PASSVOLT)은 프로그램 전압 이상으로 높게 승압되어 있기 때문에, 프로그램 전압은 블록 선택 트랜지스터(230)에 의해 전압 강하되지 않고 선택 워드라인에 인가된다.
다음으로, 시각 t7에서, 전압 공급부로부터의 프로그램 전압(선택 워드라인) 및 중간 전압(비선택 워드라인)의 공급이 정지되고, 전압(PASSVOLT)의 전위가 서서히 강하하며, 시각 t8에서 블록 선택 신호(BLKSEL), 로컬 클램프 신호(XT), 로컬 부스트 신호(XB)가 L레벨로 구동된다.
이와 같이 본 실시예에 의하면, 블록 선택 트랜지스터(230)의 게이트에 인가되는 전압(PASSVOLT)을 2단계로 승압하도록 하였으므로, 차지 펌프 회로의 단수를 추가하지 않고 타겟의 전압(PASSVOLT)(선택 워드라인 전압+블록 선택 트랜지스터의 Vth+백 게이트 바이어스<PASSVOLT)을 발생할 수 있다. 그 때문에, 종래의 차지 펌프 회로와 비교하여 단수를 줄일 수 있고, 레이아웃 면적과 전류 소비도 삭감할 수 있다.
또한, 본 실시예에서는, 노드(N1)와 노드(N2)의 사이에 트랜지스터(Q1)를 개재시킴으로써, 트랜지스터(Q1)의 소스가 전압(PSV), 게이트가 XT(XT=PSV)이며, 소스와 게이트가 동일 전위가 되기 때문에 트랜지스터(Q1)가 커트 오프 상태가 되고, 전압(PASSVOLT)이 더욱 승압되어도 그 전압은 트랜지스터(Q1)를 통해 누출되지 않고 클램프된다.
상기 실시예에서는, 노드(bst)에 전압(PSV)을 1회 충전함으로써 전압(PASSVOLT)의 승압을 행하였지만, 이에 한정하지 않고, 복수회 충전에 의해 단속적으로 전압(PASSVOLT)을 승압시키도록 해도 된다. 이 경우, 로컬 부스트 신호(XB, /XB)에 의해 복수의 펄스를 공급함으로써, 트랜지스터(Q3, Q4)를 복수회 스위칭하고, 노드(bst)의 충방전(GND, PSV-Vth, GND, PSV-Vth)을 반복함으로써, 전압(PASSVOLT)의 승압을 복수회 반복하여 보다 큰 부스트 전압을 얻을 수 있다. 나아가 이러한 복수회 승압에 의해, 장시간 동작 중에 커패시터(Cb)의 누출에 의해 승압 전압이 강하되어도 다시 충전할 수 있다.
나아가 전압(PASSVOLT)을 감시하고, 전압(PASSVOLT)과 원하는 타겟 전압을 비교하여, 그 비교 결과에 기초하여 로컬 부스트 신호(XB, /XB)를 트랜지스터(Q3, Q4)에 인가하여 승압을 행하도록 해도 된다. 즉, 전압(PASSVOLT)이 타겟 전압 미만이면 로컬 부스트 신호(XB, /XB)에 의해 승압을 행하고, 타겟 전압 이상이면 승압을 행하지 않도록 해도 된다.
또한, 노드(N2)에 접속되는 커패시터(Cb)는, 바람직하게는 MOS 커패시터에 의해 형성할 수 있다. 커패시터(Cb)에 의해 승압 회로(220)의 기생 용량이 커지면 고속 동작의 장해가 될 수 있으므로, 예를 들어 커패시터(Cb)와 노드(N2)의 사이에 다이오드 또는 트랜지스터(승압할 때에 온함)를 접속하고, 노드(N2) 측으로부터 커패시터(Cb)의 용량이 보이지 않도록 해도 된다.
나아가 상기 실시예에서는, 트랜지스터(Q4)의 소스가 GND에 접속되어 있지만, 소스가 GND 레벨이면 트랜지스터(Q4)의 누출이 커지므로, 트랜지스터(Q4)와 GND의 사이에 인버터를 접속하고, 인버터의 입력에 로컬 부스트 신호(/XB)를 공급하거나, 혹은 트랜지스터(Q4)의 소스를 Vcc 등의 전압 혹은 로컬 부스트 신호(XB)에 접속하도록 해도 된다. 이 경우, 후자(로컬 부스트 신호(XB)를 직접 접속) 쪽이 보다 큰 효과를 얻을 수 있다. 이는 트랜지스터(Q2)에 대해서도 동일하며, 트랜지스터(Q2)와 GND의 사이에 인버터를 접속하고, 인버터의 입력에 로컬 클램프 신호(/XT)를 공급하거나, 혹은 트랜지스터(Q2)의 소스를 Vcc 등의 전압 혹은 로컬 클램프 신호(XT)에 접속하도록 해도 된다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 도 4에 도시된 블록 선택부(200)는, 메모리 셀 어레이의 각 블록마다 배치하는 것이 가능하다. 예를 들어, 도 6에 도시된 바와 같이, 열방향으로 1024개의 블록_0 내지 블록_1023이 배치될 때, 1024개의 블록 선택부(200_0 내지 200_1023)가 열방향으로 배치된다. 이러한 레이아웃의 경우, 블록 선택부(200)는 도 4에 도시된 바와 같이 레벨 시프터(210)를 포함하기 때문에, 1024개의 레벨 시프터(210)가 배치되게 된다.
레벨 시프터(210)는, 차지 펌프 회로로부터 출력된 고전압(Vpp)을 Vcc 전압 레벨의 블록 선택 신호(BLKSEL)에 따라 출력하기 때문에, 양자의 전위차를 완화하기 위해 고내압의 낮은 문턱값의 디플리션 타입의 NMOS 트랜지스터를 사용한다. 이 디플리션 트랜지스터는, 긴 채널 길이를 필요로 하기 때문에 큰 면적을 필요로 한다. 도 6에 도시된 바와 같이, 1024개의 레벨 시프터를 배치하면 그 점유 면적이 커지고, 메모리 칩의 소형화의 지장이 될 수 있다. 그래서, 제2 실시예에서는 블록 선택부를 어느 하나의 블록에서 공유하는 것을 가능하게 한다.
도 7은, 본 발명의 제2 실시예의 블록 선택부의 배치예를 나타내는 도면이다. 도 7에 도시된 바와 같이, 블록이 1024개 있을 때, 수평 방향 8×수직 방향 128로 블록이 배치되고, 하나의 레벨 시프터가 수평 방향의 8개의 블록에 의해 공유된다. 즉, 레벨 시프터(210_0 내지 210_127) 중 어느 하나에 의해, 선택된 수평 방향의 8개의 블록에 전압(PSV)이 공급된다. 또한, 수평 방향의 8개의 블록 중 어느 하나의 선택은, 8개의 로컬 클램프 신호(XT0 내지 XT7(/XT0 내지 /XT7))와, 8개의 로컬 부스트 신호(XB0 내지 XB7(/XB0 내지 /XB7))를 디코드함으로써 이루어진다. 예를 들어, 로컬 클램프 신호(XT0), 로컬 부스트 신호(XB0)가 선택되면 블록 0이 선택되고, 로컬 클램프 신호(XT5), 로컬 부스트 신호(XB5)가 선택되면 수평 방향의 8개의 블록의 블록 5가 선택된다.
도 8에 수평 방향으로 배치된 8개의 블록을 선택하기 위한 블록 선택부의 상세를 나타낸다. 8개의 블록에 공용되는 하나의 레벨 시프터(210)는, 행 어드레스 정보에 기초하여 상기 수평 방향의 8개의 블록이 선택되었을 때, H레벨의 블록 선택 신호(BLKSEL)에 응답하여 전압(PSV)을 각 블록의 승압 회로(220_7 내지 220_0)에 공통으로 출력한다. 승압 회로(220_7 내지 220_0)는, 상기한 바와 같이 대응하는 로컬 클램프 신호(XT) 및 로컬 부스트 신호(XB)에 따라 선택적으로 동작된다. 또한, 승압 회로(220_7 내지 220_0)의 출력 전압(PASSVOLT)은, 대응하는 블록 선택 트랜지스터(230_7 내지 230_0)에 각각 출력된다. 전압 공급부(300)는, 각 블록 선택 트랜지스터(230_7 내지 230_0)에 개별로 글로벌 신호선(G_SGD, G_WL31 내지 G_WL0, G_SGS)을 출력한다. 즉, 전압 공급부(300)는 8개의 블록수에 따른 글로벌 신호선(본 예에서는 8×G_SGD, 8×G_WL31 내지 8×G_WL0, 8×G_SGS)을 출력하는 것에 유의해야 한다.
예를 들어, 레벨 시프터(210_1)가 선택되고, 그 수평 방향의 블록_0에 대해 프로그램이 이루어지는 것으로 한다. 로컬 클램프 신호(XT0)가 H레벨로 천이되어 승압 회로(220_0)가 온 상태가 되고, 레벨 시프터(210)가 블록 선택 신호(BLKSEL)에 응답하여 전압(PSV)을 승압 회로(220_7 내지 220_0)에 출력한다. 승압 회로(220_0)의 트랜지스터(Q1)는 온이기 때문에, 전압(PSV)이 승압 회로(220_0) 내에 도입되고, 전압(PASSVOLT)이 전압(PSV)에 의해 PSV-Vth로 프리차지된다. 한편, 승압 회로(220_7 내지 220_1)의 트랜지스터(Q1)는 오프이기 때문에, 전압(PSV)은 승압 회로 내에 도입되지 않는다.
다음으로, 전압 공급부(300)는 글로벌 워드라인(G_WL)에 요구되는 동작 전압을 공급한다. 즉, 전압 공급부(300)는 선택 워드라인에 프로그램 전압을 공급하고, 비선택 워드라인에 중간 전압을 공급한다. 이 때, 승압 회로(220_0)의 노드(N2)의 전압(PASSVOLT)은 PSV-Vth로 충전되어 있고, 블록 선택 트랜지스터(230_0)의 게이트는 프로그램 전압이 공급됨으로써 자기 부스트되고, 그 승압된 게이트 전압으로 블록 선택 트랜지스터(230_0)가 온된다. 한편, 승압 회로(220_7 내지 220_1)의 전압(PASSVOLT)은 0V이기 때문에, 이들 블록 선택 트랜지스터(230_7 내지 230_1)는 오프이다.
그 후, 로컬 부스트 신호(XB0)가 어서트되면, 승압 회로(220_0)의 노드(bst)가 GND 레벨에서 PSV-Vth 레벨로 상승하고, 노드(N2)는 커패시터(Cb)를 통해 승압된다. 즉, 전압(PASSVOLT)은 2단계의 부스트 후에 동작 전압+Vth+백 게이트 바이어스 이상으로 승압된다.
이와 같이 본 실시예에서는, 디플리션 타입의 면적이 큰 레벨 시프터를 사용하는 경우이어도, 수평 방향의 블록 각각에 약간의 디바이스(4개의 트랜지스터(Q1, Q2, Q3, Q4), 커패시터(Cb))를 배치하는 것만으로 레벨 시프터를 복수의 수평 방향의 블록에서 공유하고, 레벨 시프터에 의한 점유 면적을 삭감하는 것이 가능해진다. 도 6의 구성에서는, 1024개의 수평 블록을 디코드하기 위해 레벨 시프터×1024를 필요로 한다. 본 실시예와 같이, 8개의 수평 블록이 공유되는 경우, 1024개의 수평 블록을 디코드하기 위해 레벨 시프터×128(유닛 블록 선택)+16(XT/XB 디코더)=144를 필요로 한다. 이에 의해, X 디코더의 대폭적인 점유 면적 삭감이 가능해진다.
본 실시예에 있어서, 레벨 시프터로부터의 PSV 전압을 공유하는 승압 회로수의 증가는, 로컬 클램프 신호(XT)가 어서트되었을 때, 선택된 수평 블록에서 노드(N1)와 노드(N2) 사이의 전하 공유를 억제하도록 작용한다. 또한, 로컬 부스트 신호(/XB)가 인가되는 트랜지스터(Q4)의 소스 전압을 Vss에서 로컬 부스트 신호(XB)로 치환하고, 노드(bst)로부터의 누출을 억제하도록 해도 된다. 비선택 상태의 트랜지스터(Q2, Q4)는, 게이트 전압에 Vcc를 사용할 수 있고, XT, XB 디코더로부터의 작성이 용이하다. 가장 높은 PASSVOLT 전압이 교차점(BV)에 의해 클램프되어 자동으로 BVox를 보호한다.
상기 실시예에서는, 하나의 블록 선택부가 수평 방향의 8개의 블록에 의해 공용되는 예를 나타내었지만, 이는 일례이며, 하나의 블록 선택부가 수평 방향의 복수의 블록에 의해 공용되도록 해도 된다.
이상과 같이 본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지의 변형·변경이 가능하다.
100: 플래시 메모리
110: 메모리 셀 어레이
120: 입출력 버퍼
130: 어드레스 레지스터
140: 제어부
150: 워드라인 선택 회로
160: 페이지 버퍼/센스 회로
170: 열 선택 회로
180: 내부 전압 발생 회로
200: 블록 선택부
210: 레벨 시프터
220: 승압 회로
230: 블록 선택 트랜지스터

Claims (13)

  1. 복수의 블록을 포함하는 메모리 셀 어레이와,
    행 어드레스 정보에 기초하여 상기 메모리 셀 어레이의 블록을 선택하는 블록 선택 수단을 포함하고,
    상기 블록 선택 수단은, 블록의 각 워드라인에 접속된 복수의 선택 트랜지스터와,
    상기 복수의 선택 트랜지스터의 각 게이트에 접속된 접속 노드를 충전하는 제1 회로와,
    상기 제1 회로에 접속되어 상기 접속 노드의 전압을 승압하는 제2 회로와,
    상기 복수의 선택 트랜지스터의 한쪽 단자에 동작 전압을 공급하는 공급 수단을 가지며,
    상기 접속 노드는, 상기 공급 수단에 의해 공급된 동작 전압에 따라 제1 부스트가 이루어진 후, 상기 제2 회로에 의해 제2 부스트가 이루어지며,
    제1 부스트 동안, 상기 접속 노드는 상기 복수의 선택 트랜지스터의 게이트와 드레인 사이에 결합된 커패시턴스에 의해 셀프-부스트되고, 상기 복수의 선택 트랜지스터가 도통하였을 때, 상기 접속 노드는 상기 복수의 선택 트랜지스터의 게이트와 소스 사이에 결합된 커패시턴스에 의해 더욱 셀프-부스트되며,
    제2 부스트 동안, 상기 접속 노드는 상기 접속 노드와 상기 제2 회로 사이에 연결된 커패시턴스에 의해 추가로 셀프-부스트되고,
    상기 접속 노드를 제2 부스트하는 것은 상기 접속 노드에서의 전압이 타겟 전압보다 작은지를 비교함으로써 결정되며,
    상기 접속 노드와 상기 제2 회로 사이에 연결된 커패시턴스의 크기는 상기 복수의 선택 트랜지스터의 부하에 따라 적응적으로 선택되는 비휘발성 반도체 기억 장치.
  2. 청구항 1에 있어서,
    상기 제2 회로는 상기 접속 노드에 접속된 커패시터를 포함하고, 상기 제2 회로는 상기 제1 회로로부터 출력되는 전압을 상기 커패시터에 공급하는 비휘발성 반도체 기억 장치.
  3. 청구항 2에 있어서,
    상기 제2 회로는 상기 제1 회로와의 사이에 접속된 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터가 도통 상태가 되었을 때, 상기 제1 회로로부터 출력되는 전압이 상기 제1 트랜지스터를 통해 상기 커패시터의 한쪽 전극에 공급되는 비휘발성 반도체 기억 장치.
  4. 청구항 3에 있어서,
    상기 제1 트랜지스터의 온/오프 스위칭을 복수회 행함으로써, 상기 커패시터의 한쪽 전극의 충방전을 복수회 반복함으로써, 상기 접속 노드의 승압을 복수회 행하는 비휘발성 반도체 기억 장치.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제2 회로는 상기 제1 회로와의 사이에 접속된 제2 트랜지스터를 포함하고, 상기 제2 트랜지스터가 도통 상태가 되었을 때, 상기 제1 회로로부터 출력되는 전압이 상기 제2 트랜지스터를 통해 상기 접속 노드에 충전되는 비휘발성 반도체 기억 장치.
  6. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 제1 회로는, 차지 펌프 회로로부터 공급된 고전압에 기초하여 제1 전압을 출력하는 레벨 시프터를 포함하는 비휘발성 반도체 기억 장치.
  7. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 메모리 셀 어레이는 m행×n열의 블록을 포함하고(m, n은 2 이상의 정수), 상기 제1 회로는 하나의 행의 블록에 공통인 비휘발성 반도체 기억 장치.
  8. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 복수의 블록 각각이 제2 회로를 포함하는 비휘발성 반도체 기억 장치.
  9. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    제1 부스트가 될 때의 상기 동작 전압은, NAND 스트링을 도통 가능하게 하기 위한 중간 전압인 비휘발성 반도체 기억 장치.
  10. 청구항 9에 있어서,
    상기 공급 수단은, 상기 중간 전압의 공급 후에 선택 워드라인에 프로그램 전압을 공급하고, 프로그램 전압은 제2 부스트가 된 선택 트랜지스터를 통해 선택 워드라인에 공급되는 비휘발성 반도체 기억 장치.
  11. 행 어드레스 정보에 응답하여, 메모리 셀 어레이의 블록을 선택하기 위한 복수의 블록 선택 트랜지스터의 각 게이트에 제1 전압을 충전하고,
    상기 복수의 블록 선택 트랜지스터의 한쪽 단자에 각 워드라인에 요구되는 동작 전압을 공급함으로써 상기 각 게이트의 제1 전압을 제2 전압으로 승압하고,
    상기 각 게이트에 접속된 커패시터에 전압을 공급함으로써 상기 커패시터를 통해 제2 전압을 제3 전압으로 승압하는 단계를 포함하며,
    제1 부스트 동안, 상기 복수의 선택 트랜지스터의 각 게이트에 접속된 접속 노드는 상기 복수의 선택 트랜지스터의 게이트와 드레인 사이에 결합된 커패시턴스에 의해 셀프-부스트되고, 상기 복수의 선택 트랜지스터가 도통하였을 때, 상기 접속 노드는 상기 복수의 선택 트랜지스터의 게이트와 소스 사이에 결합된 커패시턴스에 의해 더욱 셀프-부스트되며,
    제2 부스트 동안, 상기 접속 노드는 상기 접속 노드와 상기 접속 노드의 전압을 승압하는 회로 사이에 연결된 커패시턴스에 의해 추가로 셀프-부스트되고,
    상기 접속 노드를 제2 부스트하는 것은 상기 접속 노드에서의 전압이 타겟 전압보다 작은지를 비교함으로써 결정되며,
    상기 접속 노드와 상기 접속 노드의 상기 전압을 승압하는 상기 회로 사이에 연결된 커패시턴스의 크기는 상기 복수의 선택 트랜지스터의 부하에 따라 적응적으로 선택되는 비휘발성 반도체 기억 장치의 워드라인의 구동 방법.
  12. 청구항 11에 있어서,
    상기 커패시터에 공급되는 전압은 상기 제1 전압이고, 상기 동작 전압은 NAND 스트링을 도통 가능하게 하기 위한 중간 전압인 워드라인의 구동 방법.
  13. 청구항 11에 있어서,
    상기 제1 전압은, 차지 펌프 회로로부터 고전압이 공급된 레벨 시프터에 의해 충전되고,
    상기 제2 전압에서 상기 제3 전압으로의 승압은, 상기 레벨 시프터로부터 출력되는 전압을 이용하는 승압 회로에 의해 이루어지는 워드라인의 구동 방법.
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