KR102012903B1 - 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법 - Google Patents

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법 Download PDF

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Abstract

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법이 개시된다. 불휘발성 메모리 장치는 메모리 셀 어레이 및 로우 제어 회로를 포함할 수 있다. 불휘발성 메모리 장치는 프로그램 동작 모드에서, 선택 워드라인에는 제 1 패스 전압신호가 인가된 후 소정 시간 후에 프로그램 전압신호(VPGM)가 인가되고, 선택 워드라인에 바로 이웃한 비선택 워드라인에는 선택 워드라인에 프로그램 전압신호(VPGM)이 인가될 때 제 2 패스 전압신호가 인가된다. 선택 워드라인에 인가되는 프로그램 전압신호의 상승 구간(rising time period)이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호의 상승 구간과 중첩(overlap)될 수 있다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어들고, 불휘발성 메모리 장치의 프로그램 성능이 향상될 수 있다.

Description

불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법{NON-VOLATILE MEMORY DEVICE AND METHOD OF PROGRAMING THE SAME}
본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것으로, 특히 프로그램 성능을 향상시킬 수 있는 NAND형 플래쉬 메모리 장치의 프로그램 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 쌍안정 플립플롭의 로직 상태 또는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다.
EEPROM(Electrically Erasable Programmable Read Only Memory) 등의 불휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다. EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍이나 보조 기억장치로서 널리 사용되고 있다. 플래쉬 메모리 장치들 중에서 NAND형 플래쉬 메모리 장치는 NOR형 플래쉬 메모리 장치에 비해 집적도가 높다.
NAND형 플래쉬 메모리 장치는 데이터를 저장하기 위한 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 복수 개의 셀 스트링(NAND string이라고도 불린다)으로 이루어져 있다. NAND형 플래쉬 메모리 장치의 메모리 셀은 F-N 터널링 전류(Fowler-Nordheim tunneling current)를 이용하여 소거 및 프로그램을 수행한다.
본 발명의 목적은 메모리 셀들간의 프로그램 속도가 균일한 불휘발성 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 메모리 셀들간의 프로그램 속도가 균일한 불휘발성 메모리 장치의 프로그램 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 불휘발성 메모리 장치는 메모리 셀 어레이 및 로우 제어 회로를 포함할 수 있다.
메모리 셀 어레이는 로우 방향으로 나란히 배열된 워드 라인들, 스트링 선택 라인들, 접지 선택 라인, 및 상기 워드 라인들에 수직 방향으로 배열된 비트 라인들을 갖는다. 로우 제어 회로는 프로그램 전압신호, 제 1 패스 전압신호 및 제 2 패스 전압신호를 발생하고, 상기 워드 라인들, 상기 스트링 선택 라인, 및 상기 접지 선택라인을 제어한다. 상기 불휘발성 메모리 장치는 프로그램 동작 모드에서, 선택 워드라인에는 제 1 패스 전압신호가 인가된 후 소정 시간 후에 프로그램 전압신호(VPGM)가 인가되고, 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에는 상기 선택 워드라인에 상기 프로그램 전압신호(VPGM)이 인가될 때 제 2 패스 전압신호가 인가되는 것을 특징으로 한다.
본 발명의 하나의 실시예에 의하면, 상기 선택 워드라인에 인가되는 상기 프로그램 전압신호의 상승 구간(rising time period)이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호의 상승 구간과 중첩(overlap)되는 것을 특징으로 한다.
본 발명의 하나의 실시형태에 따른 불휘발성 메모리 장치의 프로그램 방법은 프로그램될 데이터들에 대응하는 전압신호들을 비트 라인들에 인가하는 단계; 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시키는 단계; 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 공통 게이트로 연결된 스트링 선택 트랜지스터들에 인가하는 단계; 제 1 전압 레벨을 갖는 제 1 패스 전압신호를 선택 워드라인에 인가하는 단계; 및 프로그램 전압신호를 상기 선택 워드라인에 인가하는 단계를 포함한다. 상기 선택 워드라인에 인가되는 상기 프로그램 전압신호의 상승 구간(rising time period)이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인의 전압이 제 2 전압 레벨로 상승하는 구간과 겹칠(overlap) 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 불휘발성 메모리 장치의 프로그램 방법은 상기 프로그램 전압신호를 상기 선택 워드라인에 인가할 때, 상기 제 2 패스 전압신호를 상기 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가하는 단계를 더 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 불휘발성 메모리 장치의 프로그램 방법은 상기 제 1 패스 전압신호를 상기 선택 워드라인에 인가할 때, 상기 제 2 패스 전압신호를 상기 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 불휘발성 메모리 장치는 선택 워드라인에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, NAND형 플래쉬 메모리 장치는 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어든다. 또한, 프로그램 동작 모드에서, 메모리 셀 어레이의 메모리 셀들에 프로그램 전압신호(VPGM)가 전송되는 속도가 빨라진다. 따라서, 메모리 셀 어레이의 위치에 기인하는 문턱전압의 분포도 균일하게 되어 메모리 셀 어레이 내에 있는 메모리 셀들의 프로그램 속도가 균일하게 된다. 결국, NAND형 플래쉬 메모리 장치의 프로그램 성능이 향상될 수 있다.
도 1은 본 발명의 하나의 실시 예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 수직 구조의 하나의 예를 나타내는 단면도이다.
도 3은 도 1의 NAND형 플래쉬 메모리 장치를 구성하는 메모리 셀 어레이의 하나의 예를 나타내는 회로도이다.
도 4는 NAND형 플래쉬 메모리 장치에서 선택된 워드라인과 그 이웃 워드라인들과의 사이에 발생되는 기생 소자의 성분들을 나타내는 도면이다.
도 5는 도 1의 NAND형 플래쉬 메모리 장치를 프로그램할 때, 선택된 워드라인과 그 이웃 워드라인들에 인가되는 전압들의 하나의 예를 나타내는 도면이다.
도 6은 도 1의 NAND형 플래쉬 메모리 장치를 프로그램할 때, 로우 제어 회로로부터의 거리에 따른 선택된 워드라인의 전압 파형을 나타내는 도면이다.
도 7은 도 1의 NAND형 플래쉬 메모리 장치를 프로그램할 때, 로우 제어 회로로부터의 거리에 따른 선택된 워드라인의 문턱(threshold) 전압 파형을 나타내는 도면이다.
도 8은 본 발명의 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 14는 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다.
도 15는 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템의 하나의 예를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템의 다른 하나의 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시 예에 따른 NAND형 플래쉬 메모리 장치(100)를 나타내는 회로도이다.
도 1을 참조하면, NAND형 플래쉬 메모리 장치(100)는 로우(row) 제어회로(110), 페이지 버퍼 회로(120), 공통 소스 라인 제어회로(130), 메모리 셀 어레이(140) 및 칼럼 게이트 회로(150)를 포함할 수 있다.
로우 제어회로(110)는 프로그램 전압신호(VPGM), 제 1 패스 전압신호(VPASS2), 제 2 패스 전압신호(VPASS), 선택된 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)를 발생할 수 있다. 로우 제어회로(110)는 워드 라인들(WL1 ~ WL16), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)의 전위를 제어할 수 있다.
메모리 셀 어레이(140)에서, 워드 라인들(WL1 ~ WL16), 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 공통 소스 라인(CSL)은 로우 방향으로 나란히 배열되며, 비트 라인들(BL1, BL2)은 워드 라인들(WL1 ~ WL16)에 수직인 방향으로 배열된다.
페이지 버퍼 회로(120)는 비트 라인들(BL1, BL2) 각각에 대응하는 페이지 버퍼들을 포함하며, 페이지 버퍼들 각각은 센스 증폭기를 포함할 수 있다. 리드(read) 동작 모드에서, 페이지 버퍼들 각각은 선택된 메모리 셀로부터 데이터를 감지하는 기능을 수행하고, 감지된 데이터는 칼럼 게이트 회로(150)를 통해 입출력 회로(미도시)로 전달된다. 프로그램 동작 모드에서, 페이지 버퍼들 각각은 입출력 회로와 칼럼 게이트 회로(150)를 통해 인가되는 데이터를 일시적으로 저장하는 기능을 수행할 수 있다. 즉, 페이지 버퍼는 데이터 감지 및 래치의 기능을 수행할 수 있다. 칼럼 게이트 회로(150)는 칼럼 선택 신호들(YSEL0, YSEL1)에 응답하여 페이지 버퍼 회로(120)를 입출력 회로에 전기적으로 연결 또는 분리시킨다. 공통 소스 라인 제어회로(130)는 프로그램 동작 모드에서 공통 소스 라인(CSL)의 전위를 제어한다.
도 1의 NAND형 플래쉬 메모리 장치(100)에서, 선택 워드라인에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, NAND형 플래쉬 메모리 장치(100)는 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어든다. 따라서, 프로그램 동작 모드에서, 메모리 셀 어레이의 메모리 셀들에 프로그램 전압신호(VPGM)가 전송되는 속도가 빨라진다. 따라서, 메모리 셀 어레이의 위치에 기인하는 문턱전압의 분포도 균일하게 되어 메모리 셀 어레이 내에 있는 메모리 셀들의 프로그램 속도가 균일하게 된다. 결국, NAND형 플래쉬 메모리 장치(100)의 프로그램 성능이 향상될 수 있다.
도 2는 도 1의 NAND형 플래쉬 메모리 장치(100)를 구성하는 메모리 셀 어레이(140)의 수직 구조를 나타내는 단면도이다. 도 2에는 메모리 셀 어레이(140)에 포함된 스트링들 중 하나의 스트링에 대한 단면도가 도시되어 있다.
도 2를 참조하면, P형 기판(P-SUB)(101) 내에 N-웰 영역(N-WELL)(102)이 형성되고, N-웰 영역(102) 내에 포켓 P-웰(POCKET P-WELL) 영역 (103)이 형성된다. 포켓 P-웰(POCKET P-WELL) 영역(103) 내에는 N형의 소스 및 드레인 영역을 갖는 부유 게이트 트랜지스터(105), 스트링 선택 트랜지스터(104) 및 접지 선택 트랜지스터(106)가 형성된다. 스트링 선택 트랜지스터(104)의 게이트는 스트링 선택 라인(SSL)에 연결되고, 접지 선택 트랜지스터(106)의 게이트는 접지 선택 라인(GSL)에 연결되고, 부유 게이트 트랜지스터(105)의 제어 게이트는 제 1 워드 라인(WL1)에 연결된다.
상술한 바와 같이, 포켓 P-웰(POCKET P-WELL) 영역은 포켓 P-웰 바이어스 전압(VPPW)으로 바이어스되고, N-웰 영역(N-WELL)은 N-웰 바이어스 전압(VNWELL)으로 바이어스된다.
도 3은 도 1의 NAND형 플래쉬 메모리 장치(100)를 구성하는 메모리 셀 어레이(140)의 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(140)는 비트 라인들(BL1~BLn), 스트링 선택라인(SSL), 접지 선택라인(GSL), 및 워드 라인들(WL1~WL16)에 결합된 스트링 선택 트랜지스터들(ST11~ST1n), 접지 선택 트랜지스터들(GT11~GT1n) 및 메모리 트랜지스터들(M11~M16n)을 포함한다. 도 3에서, 제 1 전압신호(VSSL)는 스트링 선택 라인(SSL) 제어신호를, VGSL은 접지 선택 라인(GSL) 제어신호를 나타낸다.
예를 들어, 플로팅 게이트에 전자가 축적되는 것을 프로그램(program), 플로팅 게이트에 축적되어 있던 전자가 채널로 빠져나가는 것을 소거(erase)로 정의할 수 있다. 프로그램 동작이 수행되면 문턱전압(threshold voltage; VTH)은 증가할 수 있다. 즉, 전자가 축적되어 데이터 0으로 프로그램 되었을 때 문턱전압(VTH)은 증가하고, 전자가 빠져나가 데이터 1로 프로그램되었을 때 소거된 상태의 문턱전압(VTH)을 유지할 수 있다.
도 3의 메모리 셀 어레이(140)에서 프로그램될 메모리 트랜지스터(M21)에 결합된 선택 워드라인(WL2)에는 프로그램 전압신호(VPGM)가 인가되고, 비선택 워드라인들(W1, WL3-WL16)에는 패스전압(VPASS)이 인가될 수 있다. 프로그램 동작 모드에서, 스트링 선택라인(SSL)에는 선택된 비트 라인에 연결된 스트링 선택 트랜지스터의 문턱 전압(VTH1)의 전압 레벨보다 높고, 비선택 스트링 선택 트랜지스터의 문턱 전압(VTH2)의 전압 레벨보다 낮은 전압 레벨을 갖는 제 1 전압신호(VSSL)가 인가될 수 있다.
선택 워드라인은 프로그램 모드에서, 프로그램될 셀 트랜지스터에 연결된 워드라인을 말하며, 비선택 워드라인은 프로그램 모드에서, 프로그램되지 않을 셀 트랜지스터에 연결된 워드라인을 말한다.
선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호(VSSL)이 공통 게이트로 연결된 스트링 선택 트랜지스터들(ST11~ST1n)에 인가될 수 있다. 선택 워드라인(WL2)에는 제 1 패스 전압신호(VPASS1)가 인가되고, 일정시간 후에 프로그램 전압신호(VPGM)가 인가될 수 있다. 선택 워드라인에 바로 이웃한 비선택 워드라인(WL1, WL3)에는 프로그램 전압신호(VPGM)가 선택 워드라인에 인가될 때, 제 2 패스 전압신호(VPASS2)가 인가될 수 있다. 선택 워드라인(WL2)에 바로 이웃하지 않은 비선택 워드라인(WL4~WL16)에도 프로그램 전압신호(VPGM)가 선택 워드라인에 인가될 때, 제 2 패스 전압신호(VPASS2)가 인가될 수 있다. 또한, 선택 워드라인(WL2)에 바로 이웃하지 않은 비선택 워드라인(WL4~WL16)에는 제 1 패스 전압신호(VPASS1)가 선택 워드라인에 인가될 때, 제 2 패스 전압신호(VPASS2)가 인가될 수 있다.
도 4는 NAND형 플래쉬 메모리 장치에서 선택된 워드라인과 그 이웃 워드라인들과의 사이에 발생되는 기생 소자의 성분들을 나타내는 도면이다.
도 4를 참조하면, 선택 워드라인(WL_SEL)은 기생 저항(RP)를 포함할 수 있다. 또한, 선택 워드라인(WL_SEL)과 이웃 워드라인((WL+1)_SEL) 사이, 및 선택 워드라인(WL_SEL)과 이웃 워드라인((WL-1)_SEL) 사이에 기생 커패시턴스(CL)를 포함하고, 선택 워드라인(WL_SEL)과 메모리 셀의 채널(CHANNEL) 사이에 커패시턴스(CS)를 포함할 수 있다.
도 5는 도 1의 NAND형 플래쉬 메모리 장치에 라이트 동작을 수행할 때, 선택된 워드라인과 그 이웃 워드라인들에 인가되는 전압들의 하나의 예를 나타내는 도면이다.
도 5를 참조하면, 선택 워드라인(WL(i))에는 접지 전압(GND)이 인가되고 있다가 시각 t1에 제 1 패스 전압신호(VPASS1)이 인가되고, 시각 t2에 프로그램 전압신호(VPGM)가 인가된다. 선택 워드라인(WL(i))에 바로 이웃한 비선택 워드라인(WL(i±1))에는 접지 전압(GND)이 인가되고 있다가 시각 t2에 제 2 패스 전압신호(VPASS2)가 인가된다. 종래에는 선택 워드라인(WL(i))에 바로 이웃한 비선택 워드라인(WL(i±1)_C)에 접지 전압(GND)이 인가되고 있다가 시각 t1에 제 2 패스 전압신호(VPASS2)이 인가되고, 시각 t2에도 계속하여 제 2 패스 전압신호(VPASS2)이 인가되었다.
따라서, 도 1에 도시된 본 발명의 NAND형 플래쉬 메모리 장치(100)는 선택 워드라인(WL(i))에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, 선택 워드라인(WL(i))에 프로그램이 수행되기 직전인 시간 구간 t2-t3에서 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이의 전위차의 변화가 감소하게 된다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이의 전하(charge)의 변화량이 감소하게 되어, 결국 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어든다.
따라서, 프로그램 동작 모드에서, 메모리 셀 어레이의 메모리 셀들에 프로그램 전압신호(VPGM)가 전송되는 속도가 빨라진다. 따라서, 메모리 셀 어레이의 위치에 기인하는 문턱전압의 분포도 균일하게 되어 메모리 셀 어레이 내에 있는 메모리 셀들의 프로그램 속도가 균일하게 된다. 결국, NAND형 플래쉬 메모리 장치(100)의 프로그램 성능이 향상될 수 있다.
도 6은 도 1의 NAND형 플래쉬 메모리 장치(100)를 프로그램할 때, 로우 제어 회로(110)로부터의 거리에 따른 선택된 워드라인의 전압 파형을 나타내는 도면이다.
도 6을 참조하면, 프로그램 전압신호(VPGM), 제 1 패스 전압신호(VPASS1) 및 제 2 패스 전압신호(VPASS2)를 공급하는 로우 제어 회로(110)로부터 가까운 곳에 위치한 선택 워드라인(NEAR)에는 제 1 패스 전압신호(VPASS1) 및 프로그램 전압신호(VPGM)가 빠르게 전달된다. 본 발명의 NAND형 플래쉬 메모리 장치(100)에 포함된 메모리 셀 어레이는 로우 제어 회로(110)로부터 먼 곳에 위치한 선택 워드라인(FAR)에도 제 1 패스 전압신호(VPASS1) 및 프로그램 전압신호(VPGM)가 빠르게 전달되고 있음을 알 수 있다. 종래의 NAND형 플래쉬 메모리 장치에 포함된 메모리 셀 어레이는 로우 제어 회로로부터 먼 곳에 위치한 선택 워드라인(FAR_C)에는 이들 구동 신호들이 느리게 전달되고 있음을 알 수 있다. 본 발명의 NAND형 플래쉬 메모리 장치(100)에 포함된 메모리 셀 어레이는 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어들기 때문에, 로우 제어 회로로부터 먼 곳에 위치한 선택 워드라인에도 이들 구동신호들이 빠르게 전달될 수 있다.
도 7은 도 1의 NAND형 플래쉬 메모리 장치를 프로그램할 때, 로우 제어 회로(110)로부터의 거리에 따른 선택된 워드라인의 문턱(threshold) 전압 파형을 나타내는 도면이다.
도 7을 참조하면, 종래에는 로우 제어 회로로부터 먼 곳에 위치한 선택 워드라인에 연결된 메모리 셀들은 로우 제어 회로로부터 가까운 곳에 위치한 선택 워드라인에 연결된 메모리 셀들에 비해 문턱 전압이 낮음을 알 수 있다. 본 발명의 NAND형 플래쉬 메모리 장치(100)에서는 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어들기 때문에, 로우 제어 회로로부터 먼 곳에 위치한 선택 워드라인에 연결된 메모리 셀들의 문턱 전압이 로우 제어 회로로부터 가까운 곳에 위치한 선택 워드라인에 연결된 메모리 셀들의 문턱 전압과 큰 차이가 없게 된다.
도 8은 본 발명의 다른 하나의 실시예에 따른 NAND형 플래쉬 메모리 장치를 나타내는 블록도이다.
도 8을 참조하면, NAND형 플래쉬 메모리 장치(1000)는 프로그램 제어회로(1100), 로우 제어 회로(1300), 및 메모리 셀 어레이(1700)를 포함한다.
메모리 셀 어레이(1700)는 복수의 셀 트랜지스터를 포함한다. 프로그램 제어회로(1100)는 커맨드 신호(CMD) 및 로우 어드레스 신호(X_ADDR)에 응답하여 프로그램 전압 인에이블 신호(VPGM_EN) 및 패스전압 인에이블 신호(VPASS_EN)를 발생시킨다. 로우 제어 회로(1300)는 로우 어드레스 신호(X_ADDR), 프로그램 전압 인에이블 신호(VPGM_EN) 및 패스전압 인에이블 신호(VPASS_EN)에 기초하여 프로그램 전압신호(VPGM), 제 1 패스 전압신호(VPASS1), 제 2 패스 전압신호(VPASS2), 스트링 선택신호(VSSL) 및 접지 선택신호(VGSL)를 발생시킨다. 프로그램 전압신호(VPGM), 제 1 패스 전압신호(VPASS1), 및 제 2 전압신호(VPASS2)는 메모리 셀 어레이(1700)에 결합된 워드라인들에 제공된다.
또한, NAND형 플래쉬 메모리 장치(1000)는 어드레스 버퍼(1900), 칼럼 디코더(1400), 칼럼 게이트(1500), 및 센스 증폭기(1600)를 더 포함한다.
어드레스 버퍼(1900)는 어드레스(ADDR)를 버퍼링하고 로우 어드레스(X_ADDR)와 칼럼 어드레스(Y_ADDR)를 발생시킨다. 칼럼 디코더(1400)는 칼럼 어드레스(Y_ADDR)를 디코딩하고 디코딩된 칼럼 어드레스를 발생시킨다. 칼럼 게이트(1500)는 상기 디코딩된 칼럼 어드레스에 응답하여 외부로부터 수신되는 제 1 데이터를 게이팅하고 외부로 출력되는 제 2 데이터를 게이팅한다. 센스 증폭기(1600)는 메모리 셀 어레이(1700)의 출력 데이터를 증폭하여 칼럼 게이트(1500)에 제공하고 칼럼 게이트(1500)의 출력 데이터를 수신하여 메모리 셀 어레이(1700)에 제공한다.
또한, NAND형 플래쉬 메모리 장치(1000)는 외부로부터 커맨드(CMD), 어드레스(ADDR), 데이터를 수신하여 버퍼링하여 내부 회로에 제공하고, 내부 회로로부터 데이터를 수신하여 버퍼링하고 외부로 출력하는 I/O 버퍼(1800)를 더 구비할 수 있다.
도 8의 NAND형 플래쉬 메모리 장치(1000)에 포함된 메모리 셀 어레이(1700)는 도 3에 도시된 바와 같은 메모리 셀 어레이의 구조를 가질 수 있다.
NAND형 플래쉬 메모리 장치(1000)는 선택 워드라인(WL(i))에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어든다. 따라서, 메모리 셀 어레이의 위치에 기인하는 문턱전압의 분포도 균일하게 되어 메모리 셀 어레이 내에 있는 메모리 셀들의 프로그램 속도가 균일하게 된다. 결국, NAND형 플래쉬 메모리 장치(1000)의 프로그램 성능이 향상될 수 있다.
도 9 내지 도 11은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치의 프로그램 방법을 나타내는 흐름도들이다.
NAND형 플래쉬 메모리 장치는 스트링 선택 트랜지스터, 공통 소스 라인에 연결된 제 1 출력 단자를 가지는 접지 선택 트랜지스터, 스트링 선택 트랜지스터와 접지 선택 트랜지스터의 제 2 출력 단자 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함하는 셀 스트링을 복수 개 포함하고, 셀 스트링들은 대응하는 비트 라인들에 결합되고, 비트 라인들에 수직 방향으로 배열되고 서로 병렬 연결된 복수의 워드 라인들을 포함하는 메모리 셀 어레이를 구비한다.
도 9를 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 프로그램될 데이터들에 대응하는 전압신호들을 비트 라인들에 인가한다 (S1).
2) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다 (S2).
3) 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 공통 게이트로 연결된 스트링 선택 트랜지스터들에 인가한다(S3).
4) 제 1 패스 전압신호를 선택 워드라인에 인가한다(S4).
5) 프로그램 전압신호를 선택 워드라인에 인가한다(S5).
6) 프로그램 전압신호를 선택 워드라인에 인가할 때, 제 2 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S6).
도 10을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 프로그램될 데이터들에 대응하는 전압신호들을 비트 라인들에 인가한다 (S1).
2) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다 (S2).
3) 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 공통 게이트로 연결된 스트링 선택 트랜지스터들에 인가한다(S3).
4) 제 1 패스 전압신호를 선택 워드라인에 인가한다(S4).
5) 프로그램 전압신호를 선택 워드라인에 인가한다(S5).
6) 프로그램 전압신호를 선택 워드라인에 인가할 때, 제 2 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S6).
7) 프로그램 전압신호를 선택 워드라인에 인가할 때, 제 2 패스 전압신호를 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가한다(S7).
도 11을 참조하면, NAND형 플래쉬 메모리 장치의 프로그램 방법은 다음의 단계를 포함한다.
1) 프로그램될 데이터들에 대응하는 전압신호들을 비트 라인들에 인가한다 (S1).
2) 셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시킨다 (S2).
3) 선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 공통 게이트로 연결된 스트링 선택 트랜지스터들에 인가한다(S3).
4) 제 1 패스 전압신호를 선택 워드라인에 인가한다(S4).
5) 제 1 패스 전압신호를 선택 워드라인에 인가할 때, 제 2 패스 전압신호를 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가한다(S8).
6) 프로그램 전압신호를 선택 워드라인에 인가한다(S5).
7) 프로그램 전압신호를 선택 워드라인에 인가할 때, 제 2 패스 전압신호를 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가한다(S6).
상기에서는 주로 NAND형 플래쉬 메모리 장치에 대해 기술하였지만, 본 발명은 NAND형 플래쉬 메모리 장치뿐만 아니라 MRAM(Magnetic RAM), PRAM(Phase Change RAM)을 포함하는 불휘발성 메모리 장치에 전반적으로 적용될 수 있다.
도 12 및 도 13은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 모듈을 나타내는 도면들이다.
도 12를 참조하면, 메모리 모듈(2100)은 인쇄회로기판(2110), 복수의 NAND형 플래쉬 메모리 장치(2120) 및 커넥터(2130)를 포함한다. 복수의 NAND형 플래쉬 메모리 장치(2120)은 인쇄 회로 기판(2110)의 상면과 하면에 결합될 수 있다. 커넥터(2130)는 도전선들(미도시)을 통해 복수의 복수의 NAND형 플래쉬 메모리 장치(2120)과 전기적으로 연결된다. 또한, 커넥터(2130)는 외부 호스트의 슬롯에 연결될 수 있다.
도 13을 참조하면, 메모리 모듈(2200)은 인쇄회로기판(2210), 복수의 NAND형 플래쉬 메모리 장치(2220), 커넥터(2230) 및 복수의 버퍼들(2240)을 포함한다. 복수의 버퍼들(2240)은 각각 복수의 NAND형 플래쉬 메모리 장치(2220) 각각과 커넥터(2230) 사이에 배치될 수 있다.
복수의 NAND형 플래쉬 메모리 장치(2220)과 버퍼들(2240)은 인쇄 회로 기판(2210)의 상면 및 하면에 제공될 수 있다. 인쇄 회로 기판(2210)의 상면 및 하면에 형성되는 복수의 NAND형 플래쉬 메모리 장치(2220)과 버퍼들(2240)은 복수의 비아(via) 홀들을 통해 연결될 수 있다.
도 14는 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 적층 구조의 반도체 장치를 나타내는 간략화된 투시도이다. 도 12 및 도 13의 모듈구조에서 각각의 NAND형 플래쉬 메모리 장치는 각각 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
적층 구조의 반도체 장치(2400)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 2420)을 통해 상호 연결될 수 있다. 반도체 레이어(LA1~LAn)는 각각 비트라인들에 연결된 메모리 스트링들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 15를 참조하면, 메모리 시스템(2500)은 메모리 컨트롤러(2510) 및 플래시 메모리 장치(2520)를 포함한다.
메모리 컨트롤러(2510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 플래시 메모리 장치(2520)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2510)에서 플래시 메모리 장치(2520)로 전송되거나, 버스를 통해서 플래시 메모리 장치 (2520)에서 메모리 컨트롤러(2510)로 전송된다.
플래시 메모리 장치(2520)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 선택 워드라인에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어든다. 따라서, 메모리 셀 어레이의 위치에 기인하는 문턱전압의 분포도 균일하게 되어 메모리 셀 어레이 내에 있는 메모리 셀들의 프로그램 속도가 균일하게 된다. 결국, NAND형 플래쉬 메모리 장치(2520)의 프로그램 성능이 향상될 수 있다.
도 16은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치 및 광 연결장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 16을 참조하면, 메모리 시스템(2600)은 컨트롤러(2620), 플래시 메모리 장치(2630) 및 컨트롤러(2620)와 플래시 메모리 장치(2630)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 6610a 및 2610b)를 포함한다. 컨트롤러(2620)는 컨트롤 유닛(2621). 제 1 송신부(2622), 제 1 수신부(2623)를 포함한다. 컨트롤 유닛(2621)은 제어 신호(SN1)를 제 1 송신부(2622)로 전송한다.
제 1 송신부(2622)는 제 1 광 변조기(2622_1)를 포함할 수 있으며, 제 1 광 변조기(2622-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(2610a)로 전송한다.
제 1 수신부(2623)는 제 1 광 복조기(2623_1)를 포함할 수 있으며, 제 1 광 복조기(2623_1)는 광 연결장치(2610b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(2621)으로 전송한다.
플래시 메모리 장치(2630)는 제 2 수신부(2631), 메모리 셀 어레이(2632) 및 제 2 송신부(2633)를 포함한다. 제 2 수신부(2631)은 제 2광 복조기(2633_1)를 포함할 수 있으며, 제 2 광 복조기(2631_1)는 광 연결장치(2610A)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 메모리 셀 어레이(2632)으로 전송한다.
메모리 셀 어레이(2632)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하거나 메모리 셀 어레이(2632)로부터 출력된 데이터 신호(SN2)를 제 2 송신부(2633)로 전송한다.
제 2 송신부(2633)는 제 2 광 변조기(2633_1)를 포함할 수 있으며, 제 2 광 변조기(2633_1)는 메모리 셀 어레이(2632)로부터 수신한 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(2610b)로 전송한다.
플래시 메모리 장치(2630)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 선택 워드라인에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어들어, NAND형 플래쉬 메모리 장치(2630)의 프로그램 성능이 향상될 수 있다.
도 17은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템(2700)의 하나의 예를 나타내는 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(2700)에 플래시 메모리 장치(2711)가 장착될 수 있다. 컴퓨터 시스템(2700)은 시스템 버스(2760)에 전기적으로 연결되는 메모리 시스템(2710), 모뎀(2720), 중앙 처리장치(2750), RAM(2740) 및 유저 인터페이스(2730)를 구비할 수 있다.
메모리 시스템(2710)은 플래시 메모리 장치(2711)와 메모리 컨트롤러(2712)를 포함할 수 있다. 플래시 메모리 장치(2711)에는 중앙 처리 장치(2750)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
플래시 메모리 장치(2711)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있으며, 선택 워드라인에 인가되는 프로그램 전압신호(VPGM)의 상승 구간(rising time period)이 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호(VPASS2)의 상승 구간과 중첩(overlap)된다. 따라서, 선택 워드라인과 선택 워드라인에 바로 이웃한 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 줄어들어, 플래쉬 메모리 장치(2711)의 프로그램 성능이 향상될 수 있다.
도 17에는 도시되지 않았으나, 정보 처리 시스템(2700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 18은 본 발명의 실시예들에 따른 NAND형 플래쉬 메모리 장치를 포함하는 정보처리 시스템(2800)의 다른 하나의 예를 나타내는 블록도이다.
도 18을 참조하면, 모바일 기기나 데스크 톱 컴퓨터 등의 컴퓨터 시스템(2800)에 플래시 메모리 장치(2810)가 장착될 수 있다. 컴퓨터 시스템(2800)은 시스템 버스(2860)에 전기적으로 연결되는 플래시 메모리 장치(2810), 중앙 처리장치(2850) 및 유저 인터페이스(2830)를 구비할 수 있다.
플래시 메모리 장치(2810)는 본 발명의 실시예에 따른 플래시 메모리 장치일 수 있다.
본 발명은 반도체 장치, 특히 불휘발성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: NAND형 플래쉬 메모리 장치 110, 1300: 로우 제어 회로
120: 페이지 버퍼 회로 130: 공통 소스 라인 제어회로
140, 1700: 메모리 셀 어레이 150: 칼럼 게이트 회로

Claims (10)

  1. 로우 방향으로 나란히 배열된 워드 라인들, 스트링 선택 라인들, 접지 선택 라인, 및 상기 워드 라인들에 수직 방향으로 배열된 비트 라인들을 갖는 메모리 셀 어레이; 및
    프로그램 전압신호, 제 1 패스 전압신호 및 제 2 패스 전압신호를 발생하고, 상기 워드 라인들, 상기 스트링 선택 라인, 및 상기 접지 선택라인을 제어하는 로우 제어 회로를 포함하고,
    프로그램 동작 모드에서, 선택 워드라인에는 제 1 패스 전압신호가 인가된 후 소정 시간 후에 프로그램 전압신호(VPGM)가 인가되고, 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에는 상기 선택 워드라인에 상기 프로그램 전압신호(VPGM)이 인가될 때 제 2 패스 전압신호가 인가되고,
    상기 제 1 패스 전압신호를 상기 선택 워드라인에 인가할 때, 상기 제 2 패스 전압신호를 상기 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 선택 워드라인에 인가되는 상기 프로그램 전압신호의 상승 구간(rising time period)이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호의 상승 구간과 중첩(overlap)되는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제 1 항에 있어서, 상기 불휘발성 메모리 장치는
    상기 프로그램 전압신호를 상기 선택 워드라인에 인가할 때, 상기 제 2 패스 전압신호를 상기 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 삭제
  5. 제 1 항에 있어서, 상기 불휘발성 메모리 장치는
    상기 비트라인들에 대응하는 페이지 버퍼들을 포함하고, 리드 동작 모드에서선택된 메모리 셀로부터 데이터를 감지하고, 감지된 데이터를 출력하고, 상기 프로그램 동작 모드에서 입력 데이터를 일시 저장하는 페이지 버퍼 회로;
    상기 페이지 버퍼 회로를 입출력 회로에 전기적으로 연결 또는 분리하는 칼럼 게이트 회로; 및
    상기 프로그램 동작 모드에서 공통 소스라인의 전위를 제어하는 공통 소스라인 제어회로를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제 1 항에 있어서, 상기 메모리 셀 어레이는
    상기 제 1 패스 전압신호가 인가된 후 소정 시간 후에 프로그램 전압신호(VPGM)가 인가되는 제 1 선택 워드라인; 및
    상기 선택 워드라인에 바로 이웃하고, 상기 선택 워드라인에 상기 프로그램 전압신호(VPGM)이 인가될 때 상기 제 2 패스 전압신호가 인가되는 제 1 비선택 워드라인을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 선택 워드라인에 인가되는 상기 프로그램 전압신호의 상승 구간이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인에 인가되는 제 2 패스 전압신호의 상승 구간과 중첩(overlap)되기 때문에, 상기 선택 워드라인과 상기 선택 워드라인에 바로 이웃한 상기 비선택 워드라인 사이에 존재하는 기생 커패시턴스가 감소하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 삭제
  9. 제 1 항에 있어서, 상기 불휘발성 메모리 장치는
    관통전극(TSV: Through-Silicon-Via)을 통해 데이터와 제어신호들을 송수신하는 복수의 층(layer)들이 적층된 적층 메모리 장치인 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 프로그램될 데이터들에 대응하는 전압신호들을 비트 라인들에 인가하는 단계;
    셀 스트링들 각각에 포함된 접지 선택 트랜지스터를 비활성화시키는 단계;
    선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 높고, 비선택된 스트링의 스트링 선택 트랜지스터의 문턱 전압보다 낮은 제 1 전압신호를 공통 게이트로 연결된 스트링 선택 트랜지스터들에 인가하는 단계;
    제 1 전압 레벨을 갖는 제 1 패스 전압신호를 선택 워드라인에 인가하는 단계;
    제 2 전압 레벨을 갖는 제 2 패스 전압신호를 상기 선택 워드라인에 바로 이웃하지 않은 비선택 워드라인에 인가하는 단계; 및
    프로그램 전압신호를 상기 선택 워드라인에 인가하는 단계를 포함하고,
    상기 제 1 패스 전압신호를 상기 선택 워드라인에 인가할 때 상기 제 2 패스 전압신호가 상기 바로 이웃하지 않은 비선택 워드라인에 인가되고, 상기 선택 워드라인에 인가되는 상기 프로그램 전압신호의 상승 구간(rising time period)이 상기 선택 워드라인에 바로 이웃한 비선택 워드라인의 전압이 상기 제 2 전압 레벨로 상승하는 구간과 겹치는(overlap) 것을 특징으로 하는 불휘발성 메모리 장치의 프로그램 방법.
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