JP2021044041A - 半導体記憶装置 - Google Patents

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Abstract

【課題】配置面積を小さくし非選択ＢＬまたは非選択ＷＬへの選択電圧の誤印加や隣接する選択ＢＬや選択ＷＬに起因する変動を抑制可能なマルチプレクサを備えたメモリを提供する。【解決手段】メモリは、ｍ本（ｍは２以上の整数）ずつの複数グループに分けられた複数の第１信号線と、第２信号線とを備える。セルアレイは第１信号線と第２信号線との交点に対応して設けられたメモリセルを有する。ｍ本のグローバル信号線が第１信号線のいずれかに選択電圧を印加する。複数の第１トランジスタが第１信号線のそれぞれに対応して１つずつ設けられ、第１信号線とグローバル信号線との間に接続されている。複数の第１選択信号線は、複数のグループのそれぞれに対応して設けられ該対応するグループに含まれる第１トランジスタのゲート電極に共通に接続されている。複数の第１ダミー信号線は、互いに隣接するグループ間に配置され、非選択電圧が印加される。【選択図】図３

Description

本実施形態は、半導体記憶装置に関する。
近年、半導体記憶装置の大容量化に伴い、ビット線またはワード線の本数が非常に多くなってきている。ビット線またはワード線の本数が多くなると、ビット線またはワード線を選択するデコーダの配置面積もそれに伴って大きくなってしまう。従って、デコーダにおいて、ビット線やワード線を選択するマルチプレクサの配置面積を小さくすることが望まれている。
一方、配置面積を小さくするために、マルチプレクサのトランジスタを無闇に省略すると、例えば、選択電圧が非選択ビット線または非選択ワード線に誤って印加されたり、選択電圧が選択ビット線または選択ワード線に隣接する非選択ビット線や非選択ワード線の電圧に影響を与えるおそれがある。
米国特許公開公報２０１６−１４１０３９号
配置面積を小さくしつつ、非選択ビット線または非選択ワード線への選択電圧の誤印加や隣接する選択ビット線や選択ワード線に起因する変動を抑制することができるマルチプレクサを備えた半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、複数の第２信号線とを備える。メモリセルアレイは、複数の第１信号線と複数の第２信号線との交点に対応して設けられた複数のメモリセルを有する。ｍ本のグローバル信号線が、複数の第１信号線のいずれかに選択電圧を印加する。複数の第１トランジスタが、複数の第１信号線のそれぞれに対応して１つずつ設けられ、複数の第１信号線とグローバル信号線との間に接続されている。複数の第１選択信号線は、複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる第１トランジスタのゲート電極に共通に接続されている。複数の第１ダミー信号線は、互いに隣接するグループ間に配置され、非選択電圧が印加される。
第１実施形態による半導体記憶装置の構成例を示すブロック図。 カラムデコーダ、センスアンプおよびビット線の構成例を示すブロック図。 第１実施形態によるカラムデコーダ内のマルチプレクサの構成例を示す回路図。 グループＧＰ０を選択する場合の様子を示す図。 第２実施形態によるカラムデコーダ内のマルチプレクサの構成例を示す回路図。 グループＧＰ０を選択する場合の様子を示す図。 第３実施形態によるカラムデコーダ内のマルチプレクサの構成例を示す回路図。 グループＧＰ０を選択する場合の様子を示す図。 第４実施形態によるカラムデコーダ内のマルチプレクサの構成例を示す回路図。 グループＧＰ１のビット線ＢＬ２７を選択する場合の様子を示す図。 第４実施形態の変形例によるカラムデコーダ内のマルチプレクサの構成例を示す回路図。 グループＧＰ０のビット線ＢＬ２７を選択する場合の様子を示す図。 グローバルビット線とセンスアンプまたは非選択電圧生成部との間のマルチプレクサの構成例を示す回路図。 グローバルビット線とセンスアンプまたは非選択電圧生成部との間のマルチプレクサＭＵＸ２の他の構成例を示す回路図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、ＤＲＡＭ等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ、ＭＲＡＭ、ＰＣＭ等の不揮発性メモリでよい。また、半導体記憶装置１は、例えば、１つのメモリチップでもよく、複数のメモリチップを含むＤＩＭＭ（Dual Inline Memory Module）のようなモジュールであってもよい。
図１に示す半導体記憶装置１は、例えば、１つのメモリチップとして構成されている。半導体記憶装置１は、以下、メモリチップ１という。メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＰＣＭである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に対応して配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣのゲート電極として機能する場合もある。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。
センスアンプＳＡは、例えば、カラムデコーダＣＤおよびビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリチップ１は、メモリセルＭＣ内の所望のメモリセルＭＣへデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
周辺回路ＰＣは、図示しないが、例えば、電圧ジェネレータ、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等を備えている。
電圧ジェネレータは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。
リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファへ転送する。
アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンへ転送する。
入出力回路（ＩＯ）は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラへ転送し、アドレスをアドレスコントローラへ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。複数のバンクＢＮＫが１つのバンクグループを構成する場合には、アドレスは、バンクグループのアドレスであってもよい。
また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。
メモリチップ１の外部には、複数のメモリチップ１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。
図２は、カラムデコーダＣＤ、センスアンプＳＡおよびビット線ＢＬの構成例を示すブロック図である。カラムデコーダＣＤは、マルチプレクサＭＵＸを備えている。
マルチプレクサＭＵＸは、ビット線ＢＬとセンスアンプＳＡとの間に設けられている。マルチプレクサＭＵＸは、選択電圧ＶＳＡおよび非選択電圧ＶＢＬＵを受けて、ビット線ＢＬのそれぞれにそれらのいずれかを印加可能に構成されている。マルチプレクサＭＵＸの内部構成については、後述する。
センスアンプＳＡは、選択電圧ＶＳＡとして、例えば、書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧を選択されたメモリセルＭＣに印加する。
非選択電圧生成部ＶＢＬＵＧＥＮは、選択されていない非選択のメモリセルＭＣに印加する非選択電圧ＶＢＬＵを生成する。非選択電圧生成部ＶＢＬＵＧＥＮは、周辺回路ＰＣ内に組み込んでもよく、あるいは、メモリチップ１の外部に設けられていてもよい。
図３は、第１実施形態によるカラムデコーダＣＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。以下、マルチプレクサＭＵＸは、第１信号線としてビット線ＢＬを選択的に駆動するカラムデコーダＣＤ内に設けられる。この場合、第２信号線はワード線ＷＬとなる。しかし、マルチプレクサＭＵＸは、ワード線ＷＬを選択的に駆動するロウデコーダＲＤ内に設けられてもよい。この場合、第２信号線がビット線ＢＬとなる。また、マルチプレクサＭＵＸは、カラムデコーダＣＤおよびロウデコーダＲＤの両方に設けられてもよい。
第１信号線としてのビット線ＢＬは、ｍ本（ｍは２以上の整数）ずつの複数のグループに分割されている。例えば、本実施形態では、８本のビット線ＢＬが、４本ずつ、２つのグループＧＰ０、ＧＰ１に分割されている。即ち、本実施形態では、ｍ＝４である。尚、複数のビット線ＢＬの分割は、ビット線ＢＬへの電圧印加を行うオペレーションについての概念的な分割を意味する。また、ビット線ＢＬの総数、グループ数、各グループに含まれるビット線ＢＬの数は、特に限定しない。
グローバル信号線としてのグローバルビット線ＧＢＬ０〜ＧＢＬ３が、ビット線ＢＬ全体（全グループＧＰ０、ＧＰ１）に対して共通に設けられている。グローバルビット線ＧＢＬ０〜ＧＢＬ３は、１つのグループ内に含まれるビット線ＢＬの数と同数（即ち、ｍ本）設けられている。例えば、本実施形態では、４本のビット線ＢＬが各グループＧＰ０、ＧＰ１のそれぞれに含まれており、４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３がグループＧＰ０、ＧＰ１に対応して設けられている。ここで、各グループＧＰ０、ＧＰ１は、互いに異なるグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続されたビット線のグループである。よって、グローバルビット線ＧＢＬ０〜ＧＢＬ３の数（後述の式１のｊ）は、各グループに含まれるビット線の数（後述の式１のｍ）に等しいかそれ以上である。
各グループＧＰ０、ＧＰ１内の４本のビット線ＢＬ０〜ＢＬ３またはＢＬ４〜ＢＬ７は、グローバルビット線ＧＢＬ０〜ＧＢＬ３のそれぞれに、トランジスタＴｒ０〜Ｔｒ３またはＴｒ４〜Ｔｒ７を介して接続されている。グループＧＰ０のビット線ＢＬ０〜ＢＬ３は、それぞれトランジスタＴｒ０〜Ｔｒ３を介してグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続されている。グループＧＰ１のビット線ＢＬ４〜ＢＬ７は、それぞれトランジスタＴｒ４〜Ｔｒ７を介してグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続されている。即ち、ビット線ＢＬ０、ＢＬ４は、グローバルビット線ＧＢＬ０に共通に接続されており、ビット線ＢＬ１、ＢＬ５は、グローバルビット線ＧＢＬ１に共通に接続されており、ビット線ＢＬ２、ＢＬ６は、グローバルビット線ＧＢＬ２に共通に接続されており、ビット線ＢＬ３、ＢＬ７は、グローバルビット線ＧＢＬ３に共通に接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ３のうち１本が選択電圧ＶＳＡを伝達し、その他の３本が非選択電圧ＶＢＬＵに維持されるか、電気的に浮遊状態となっている。非選択電圧ＶＢＬＵは、選択ビット線に隣接した非選択ビット線（隣接ビット線）に接続されたグローバルビット線に印加される。選択ビット線に隣接していない非選択ビット線に接続されたグローバルビット線は、電気的に浮遊状態でもよい。
第１トランジスタとしてのトランジスタＴｒ０〜Ｔｒ７は、ビット線ＢＬ０〜ＢＬ７のそれぞれに対応して１つずつ設けられており、ビット線ＢＬ０〜ＢＬ７とグローバルビット線ＧＢＬ０〜ＧＢＬ３との間に接続されている。トランジスタＴｒ０〜Ｔｒ７は、例えば、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。しかし、トランジスタＴｒ０〜Ｔｒ７は、ｐ型ＭＯＳＦＥＴで構成されてもよい。また、接続を切り替えることができるスイッチ機能を有していれば、トランジスタに限らない。
第１選択信号線としての選択信号線ＳＥＬ０、ＳＥＬ１は、グループＧＰ０、ＧＰ１のそれぞれに対応して設けられており、対応するグループＧＰ０、ＧＰ１に含まれるトランジスタＴｒ０〜Ｔｒ３、Ｔｒ４〜Ｔｒ７のゲート電極にそれぞれ共通に接続されている。例えば、選択信号線ＳＥＬ０は、グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３のゲート電極に共通に接続されている。選択信号線ＳＥＬ１は、グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７のゲート電極に共通に接続されている。これにより、トランジスタＴｒ０〜Ｔｒ７は、グループＧＰ０、ＧＰ１ごとに駆動される。選択信号線ＳＥＬ０、ＳＥＬ１の電圧は、周辺回路ＰＣによって立ち上げ、あるいは、立ち下げられる。
例えば、トランジスタＴｒ０〜Ｔｒ７がｎ型ＭＯＳＦＥＴであるとする。このとき、グループＧＰ０が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ０を立ち上げ、グループＧＰ０に対応するトランジスタＴｒ０〜Ｔｒ３をオン状態にする。これにより、グループＧＰ０に含まれるビット線ＢＬ０〜ＢＬ３がそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続される。即ち、選択グループがＧＰ０の場合、トランジスタＴｒ０〜Ｔｒ３は、選択グループＧＰ０に含まれる４本のビット線ＢＬ０〜ＢＬ３と４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３とをそれぞれ電気的に接続する。一方、グループＧＰ１が選択されると、周辺回路ＰＣは、選択信号線ＳＥＬ１を立ち上げ、グループＧＰ１に対応するトランジスタＴｒ４〜Ｔｒ７をオン状態にする。これにより、グループＧＰ１に含まれるビット線ＢＬ４〜ＢＬ７がそれぞれグローバルビット線ＧＢＬ０〜ＧＢＬ３に接続される。即ち、選択グループがＧＰ１の場合、トランジスタＴｒ４〜Ｔｒ７は、選択グループＧＰ１に含まれる４本のビット線ＢＬ４〜ＢＬ７と４本のグローバルビット線ＧＢＬ０〜ＧＢＬ３とをそれぞれ電気的に接続する。
上述の通り、グローバルビット線ＧＢＬ０〜ＧＢＬ３のうち１本が選択電圧ＶＳＡであり、その他３本のグローバルビット線は非選択電圧ＶＢＬＵに維持されるか、電気的に浮遊状態となっている。従って、選択グループに含まる４本のビット線のうち１本のビット線のみに選択電圧ＶＳＡが印加され、その他の３本のビット線には非選択電圧ＶＢＬＵが印加されるか、電気的に浮遊状態となっている。非選択電圧ＶＢＬＵは、選択ビット線に隣接した非選択ビット線（隣接ビット線）に接続されたグローバルビット線に印加される。選択ビット線に隣接していない非選択ビット線に接続されたグローバルビット線は、電気的に浮遊状態でもよい。
非選択グループに対応する選択信号線ＳＥＬ１（またはＳＥＬ０）は、ロウレベルのままであり、４つのトランジスタＴｒ４〜Ｔｒ７（またはＴｒ０〜Ｔｒ３）はオフ状態を維持する。よって、非選択グループに含まれるビット線ＢＬ４〜ＢＬ７（またはＢＬ０〜ＢＬ３）は、電気的に浮遊状態となっている。
第１ダミー信号線としてのダミービット線ＢＬＵ０〜ＢＬＵ２が、互いに隣接するグループＧＰ０とグループＧＰ１との間に配置されている。ダミービット線ＢＬＵ０〜ＢＬＵ２は、ビット線ＢＬ０〜ＢＬ７に沿って、ビット線ＢＬ０〜ＢＬ７と同じかそれ以上の長さに延伸している。例えば、ダミービット線ＢＬＵ１は、ビット線ＢＬ３とビット線ＢＬ４との間にそれらに沿って配置されている。これにより、ビット線ＢＬ３およびビット線ＢＬ４は、互いに隣接せず、ダミービット線ＢＬＵ１を介して配置されることになる。ダミービット線ＢＬＵ０、ＢＬＵ２もダミービット線ＢＬＵ１と同様である。ダミービット線ＢＬＵ０は、グループＧＰ０とグループＧＰ０の左隣のグループ（図示せず）との間に配置されており、ダミービット線ＢＬＵ２は、グループＧＰ１とグループＧＰ１の右隣のグループ（図示せず）との間に配置されている。
全ダミービット線ＢＬＵ０〜ＢＬＵ２は、非選択電圧ＶＢＬＵを供給する非選択信号線ＶＵＢに共通に接続されており、非選択電圧ＶＢＬＵに維持されている。このように、各グループＧＰ０、ＧＰ１の両側には、非選択電圧ＶＢＬＵに維持されたダミービット線ＢＬＵ０〜ＢＬＵ２が配置されている。
ここで、図４は、グループＧＰ０を選択する場合の様子を示す図である。例えば、図４に示すように、選択グループがＧＰ０であり、選択ビット線がＢＬ３である場合、グローバルビット線ＧＢＬ０〜ＧＢＬ２が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ３が選択電圧ＶＳＡを伝達する。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１は、電気的に浮遊状態であってもよい。さらに、選択グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３がオン状態になる。これにより、選択グループＧＰ０内の選択ビット線ＢＬ３に選択電圧ＶＳＡが伝達され、選択グループＧＰ０内の他の非選択ビット線ＢＬ０〜ＢＬ２には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１に接続された非選択ビット線ＢＬ０、ＢＬ１は、電気的に浮遊状態であってもよい。一方、非選択グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７はオフ状態を維持しているので、非選択グループＧＰ１のビット線ＢＬ４〜ＢＬ７は電気的に浮遊状態となっている。
もし、ダミービット線ＢＬＵ１がビット線ＢＬ３とＢＬ４との間に設けられていない場合、浮遊状態の非選択ビット線ＢＬ４は、選択ビット線ＢＬ３に直接隣接することになる。従って、非選択ビット線ＢＬ４の電圧は、不安定であり、選択ビット線ＢＬ３が選択電圧ＶＳＡに変化したときにその影響を受け易い。非選択ビット線ＢＬ４の電圧が変動すると、ビット線ＢＬ４に接続されたメモリセルＭＣに悪影響を与えるおそれがある。また、選択ビット線ＢＬ３に接続されたメモリセルＭＣで発生する熱が非選択ビット線ＢＬ４に接続されたメモリセルＭＣに伝わり易くなる。
これに対し、本実施形態による半導体記憶装置では、非選択電圧ＶＢＬＵに維持されたダミービット線ＢＬＵ１がビット線ＢＬ３とＢＬ４との間に配置されている。浮遊状態の非選択ビット線ＢＬ４は、選択ビット線ＢＬ３に対して直接には隣接せず、ダミービット線ＢＬＵ１を介して配置される。即ち、非選択ビット線ＢＬ４は、選択ビット線ＢＬ３に隣接せず、ダミービット線ＢＬＵ１に隣接することになる。これにより、ビット線ＢＬ３とビット線ＢＬ４との容量結合が抑制され、選択ビット線ＢＬ３の選択電圧ＶＳＡは非選択ビット線ＢＬ４にあまり影響しない。その結果、非選択ビット線ＢＬ４は電気的に浮遊状態であるものの、その電圧はあまり変動せず安定化する。また、選択ビット線ＢＬ３に接続されたメモリセルＭＣで発生する熱が非選択ビット線ＢＬ４に接続されたメモリセルＭＣに伝わり難くなる。
図示しないが、逆に、選択グループがＧＰ１であり、選択ビット線がＢＬ４である場合、グローバルビット線ＧＢＬ１〜ＧＢＬ３が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ０が選択電圧ＶＳＡを伝達する。尚、この場合、グローバルビット線ＧＢＬ２、ＧＢＬ３は、電気的に浮遊状態であってもよい。さらに、選択グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７がオン状態になる。これにより、選択グループＧＰ１内の選択ビット線ＢＬ４に選択電圧ＶＳＡが伝達され、選択グループＧＰ１内の他の非選択ビット線ＢＬ５〜ＢＬ７には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ２、ＧＢＬ３に接続された非選択ビット線ＢＬ６、ＢＬ７は、電気的に浮遊状態であってもよい。一方、非選択グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３はオフ状態を維持しているので、非選択グループＧＰ０のビット線ＢＬ０〜ＢＬ３は電気的に浮遊状態となる。この場合でも、非選択電圧ＶＢＬＵに維持されたダミービット線ＢＬＵ１がビット線ＢＬ３とＢＬ４との間に配置されているので、ビット線ＢＬ３とビット線ＢＬ４との容量結合が抑制され、選択ビット線ＢＬ４の選択電圧ＶＳＡは浮遊状態の非選択ビット線ＢＬ３にあまり影響しない。また、選択ビット線ＢＬ４に接続されたメモリセルＭＣで発生する熱が非選択ビット線ＢＬ３に接続されたメモリセルＭＣに伝わり難くなる。
ダミービット線ＢＬＵ０、ＢＬＵ２についても、ダミービット線ＢＬＵ１と同様に機能する。従って、ダミービット線ＢＬＵ０は、グループＧＰ０とその左隣のグループ（図示せず）との間の容量結合または熱の影響を抑制することができる。また、ダミービット線ＢＬＵ２は、グループＧＰ１とその右隣のグループ（図示せず）との間の容量結合または熱の影響を抑制することができる。
本実施形態によれば、トランジスタＴｒ０〜Ｔｒ７は、ビット線ＢＬ０〜ＢＬ７のそれぞれに対して１つずつ設けられており、追加のトランジスタは設けられていない。従って、配置面積を小さくすることができる。また、ビット線ＢＬのグループ間にダミービット線ＢＬＵ０〜ＢＬＵ２を配置することによって、非選択ビット線ＢＬの電圧変動を抑制することができる。
上記構成および機能は、カラムデコーダＣＤだけでなく、ロウデコーダＲＤにも適用可能である。ロウデコーダＲＤに適用する場合、“ビット線”に加えて・代えて、“ワード線”と換言すればよい。例えば、上記構成では、第１信号線としてのビット線を複数含む選択グループに隣接して第１ダミー信号線としてのダミービット線が設けられていたが、第２信号線としてのワード線を複数含む選択グループに隣接して第２ダミー信号線としてのダミーワード線を設けてもよい。
（第２実施形態）
図５は、第２実施形態によるカラムデコーダＣＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。第２実施形態では、各グループＧＰ０、ＧＰ１の両側にダミービット線が設けられており、各グループＧＰ０、ＧＰ１は、２本のダミービット線で挟まれている。例えば、グループＧＰ０の両側には、ダミービット線ＢＬＵ１０、ＢＬＵ１１が設けられており、グループＧＰ０は、ダミービット線ＢＬＵ１０とダミービット線ＢＬＵ１１との間に挟まれている。グループＧＰ１の両側には、ダミービット線ＢＬＵ１２、ＢＬＵ１３が設けられており、グループＧＰ１は、ダミービット線ＢＬＵ１２とダミービット線ＢＬＵ１３との間に挟まれている。
ダミービット線ＢＬＵ１０〜ＢＬＵ１３は、第１実施形態のダミービット線ＢＬＵ０〜ＢＬＵ２と同様に、ビット線ＢＬ０〜ＢＬ７に沿って、ビット線ＢＬ０〜ＢＬ７と同じかそれ以上の長さに延伸している。
ダミービット線ＢＬＵ１０〜ＢＬＵ１３と非選択信号線ＶＵＢとの間には、第２トランジスタとしてのトランジスタＴｒ１０〜Ｔｒ１３がそれぞれ接続されている。トランジスタＴｒ１０〜Ｔｒ１３は、ダミービット線ＢＬＵ１０〜ＢＬＵ１３に対応して設けられており、ダミービット線ＢＬＵ１０〜ＢＬＵ１３を選択的に非選択信号線ＶＵＢに接続する。トランジスタＴｒ１０〜Ｔｒ１３は、例えば、ｎ型ＭＯＳＦＥＴで構成されている。しかし、トランジスタＴｒ１０〜Ｔｒ１３は、ｐ型ＭＯＳＦＥＴで構成されてもよい。また、接続を切り替えることができるスイッチ機能を有していれば、トランジスタに限らない。
トランジスタＴｒ１０、Ｔｒ１１のゲート電極は、ダミー選択信号線ＳＥＬＵ０に共通に接続されており、トランジスタＴｒ１２、Ｔｒ１３のゲート電極は、ダミー選択信号線ＳＥＬＵ１に共通に接続されている。第２選択信号線としてのダミー選択信号線ＳＥＬＵ０、ＳＥＬＵ１は、グループＧＰ０、ＧＰ１のそれぞれに対応して設けられている。ダミー選択信号線ＳＥＬＵ０は、それに対応するグループＧＰ０のトランジスタＴｒ１０、Ｔｒ１１のゲート電極に共通に接続されている。ダミー選択信号線ＳＥＬＵ１は、それに対応するグループＧＰ１のトランジスタＴｒ１２、Ｔｒ１３のゲート電極に共通に接続されている。
ダミー選択信号線ＳＥＬＵ０は、選択信号線ＳＥＬ０と同一信号でもよく、グループＧＰ０の選択時に選択信号線ＳＥＬ０とともに立ち上げても良い。このとき、トランジスタＴｒ０〜Ｔｒ３がオン状態になると同時に、トランジスタＴｒ１０、Ｔｒ１１もオン状態になる。トランジスタＴｒ１０、Ｔｒ１１がオン状態になることによって、ダミービット線ＢＬＵ１０、ＢＬＵ１１は非選択信号線ＶＵＢに接続され、非選択電圧ＶＢＬＵになる。これにより、選択グループＧＰ０の一端のビット線ＢＬ０または他端のビット線ＢＬ３が選択されても、それに隣接するグループのビット線の電圧は、選択ビット線ＢＬ０またはＢＬ３の選択電圧ＶＳＡの影響を受け難くなる。
ダミー選択信号線ＳＥＬＵ１は、選択信号線ＳＥＬ１と同一信号でもよく、グループＧＰ１の選択時に選択信号線ＳＥＬ１とともに立ち上げても良い。このとき、トランジスタＴｒ４〜Ｔｒ７がオン状態になると同時に、トランジスタＴｒ１２、Ｔｒ１３もオン状態になる。トランジスタＴｒ１２、Ｔｒ１３がオン状態になることによって、ダミービット線ＢＬＵ１２、ＢＬＵ１３は非選択信号線ＶＵＢに接続され、非選択電圧ＶＢＬＵになる。これにより、選択グループＧＰ１の一端のビット線ＢＬ４または他端のビット線ＢＬ７が選択されても、それに隣接するグループのビット線の電圧は、選択ビット線ＢＬ４またはＢＬ７の選択電圧ＶＳＡの影響を受け難くなる。このように、第２実施形態では、選択グループのビット線およびダミービット線に接続されたトランジスタは、ともにオン状態になる。非選択グループのビット線およびダミービット線に接続されたトランジスタは、ともにオフ状態を維持する。
ここで、図６は、グループＧＰ０を選択する場合の様子を示す図である。例えば、図６に示すように、選択グループがＧＰ０であり、選択ビット線がＢＬ３である場合、グローバルビット線ＧＢＬ０〜ＧＢＬ２が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ３が選択電圧ＶＳＡを伝達する。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１は、電気的に浮遊状態であってもよい。さらに、選択信号線ＳＥＬ０が立ち上がり、選択グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３がオン状態になる。これにより、選択グループＧＰ０の選択ビット線ＢＬ３に選択電圧ＶＳＡが伝達され、選択グループＧＰ０の他の非選択ビット線ＢＬ０〜ＢＬ２には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１に接続された非選択ビット線ＢＬ０、ＢＬ１は、電気的に浮遊状態であってもよい。一方、非選択グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７はオフ状態を維持しているので、非選択グループＧＰ１のビット線ＢＬ４〜ＢＬ７は電気的に浮遊状態となる。
選択信号線ＳＥＬ０とともに、ダミー選択信号線ＳＥＬＵ０を立ち上げても良い。これにより、トランジスタＴｒ１０、Ｔｒ１１がトランジスタＴｒ０〜Ｔｒ３とともに（ほぼ同時に）オン状態となり、選択グループＧＰ０の両側にあるダミービット線ＢＬＵ１０、ＢＬＵ１１が非選択電圧ＶＢＬＵになる。一方、ダミー選択信号線ＳＥＬＵ１はオフ状態を維持し、非選択グループＧＰ１のダミービット線ＢＬＵ１２、ＢＬＵ１３は、ビット線ＢＬ４〜ＢＬ７と同様に電気的に浮遊状態となる。即ち、グループＧＰ１が非選択の場合、非選択グループＧＰ１に対応する選択信号線ＳＥＬ１およびダミー選択信号線ＳＥＬＵ１は、オフ状態を維持する。
浮遊状態の非選択ビット線ＢＬ４は、選択ビット線ＢＬ３に対して直接には隣接せず、非選択電圧ＶＢＬＵのダミービット線ＢＬＵ１１を介して配置される。これにより、ビット線ＢＬ３とビット線ＢＬ４との容量結合が抑制され、選択ビット線ＢＬ３の選択電圧ＶＳＡが非選択ビット線ＢＬ４にあまり影響しない。その結果、非選択ビット線ＢＬ４は電気的に浮遊状態であるものの、その電圧はあまり変動せず安定化する。また、選択ビット線ＢＬ３に接続されたメモリセルＭＣで発生する熱が非選択ビット線ＢＬ４に接続されたメモリセルＭＣに伝わり難くなる。
逆に、図示しないが、例えば、選択グループがＧＰ１であり、選択ビット線がＢＬ４である場合、グローバルビット線ＧＢＬ１〜ＧＢＬ３が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ０が選択電圧ＶＳＡを伝達する。尚、この場合、グローバルビット線ＧＢＬ２、ＧＢＬ３は、電気的に浮遊状態であってもよい。さらに、選択グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７がオン状態になる。これにより、選択グループＧＰ１の選択ビット線ＢＬ４に選択電圧ＶＳＡが伝達され、選択グループＧＰ１の他の非選択ビット線ＢＬ５〜ＢＬ７には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ２、ＧＢＬ３に接続された非選択ビット線ＢＬ６、ＢＬ７は、電気的に浮遊状態であってもよい。一方、非選択グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３はオフ状態を維持しているので、非選択グループＧＰ０のビット線ＢＬ０〜ＢＬ３は電気的に浮遊状態となる。
この場合、選択信号線ＳＥＬ１とともに、ダミー選択信号線ＳＥＬＵ１を立ち上げても良い。これにより、トランジスタＴｒ１２、Ｔｒ１３がトランジスタＴｒ４〜Ｔｒ７とともに（ほぼ同時に）オン状態となり、選択グループＧＰ１の両側にあるダミービット線ＢＬＵ１２、ＢＬＵ１３が非選択電圧ＶＢＬＵになる。一方、ダミー選択信号線ＳＥＬＵ０はオフ状態を維持し、非選択グループＧＰ０のダミービット線ＢＬＵ１０、ＢＬＵ１１は、ビット線ＢＬ０〜ＢＬ３と同様に電気的に浮遊状態となる。
浮遊状態の非選択ビット線ＢＬ３は、選択ビット線ＢＬ４に対して直接には隣接せず、非選択電圧ＶＢＬＵのダミービット線ＢＬＵ１２を介して配置される。これにより、ビット線ＢＬ３とビット線ＢＬ４との容量結合が抑制され、選択ビット線ＢＬ４の選択電圧ＶＳＡが非選択ビット線ＢＬ３にあまり影響しない。その結果、非選択ビット線ＢＬ３は電気的に浮遊状態であるものの、その電圧はあまり変動せず安定化する。また、選択ビット線ＢＬ４に接続されたメモリセルＭＣで発生する熱が非選択ビット線ＢＬ３に接続されたメモリセルＭＣに伝わり難くなる。
また、第２実施形態では、例えば、図６に示す選択グループＧＰ０に対応するトランジスタＴｒ１０、Ｔｒ１１のみをオン状態にしてダミービット線のペアＢＬＵ１０、ＢＬＵ１１に非選択電圧ＶＢＬＵを印加する。他の非選択グループＧＰ１に対応するトランジスタＴｒ１２、Ｔｒ１３はオフ状態を維持し、ダミービット線のペアＢＬＵ１２、ＢＬＵ１３には、非選択電圧ＶＢＬＵを印加しない。このように、第２実施形態では、選択グループに対応するダミービット線のみを駆動すればよいので、消費電力を低減することができる。
本実施形態の構成および機能も、カラムデコーダＣＤだけでなく、ロウデコーダＲＤにも適用可能である。すなわち、“ビット線”だけでなく、 “ワード線”にも適用可能である。
（変形例）
第２実施形態では、選択グループのいずれのビット線が選択された場合であっても、周辺回路ＰＣは、選択グループのダミービット線に非選択電圧ＶＢＬＵを印加している。
これに対し、本変形例では、例えば、図６に示す選択グループＧＰ０の一端に位置するビット線ＢＬ０、ＢＬ３が選択されたときにのみ、周辺回路ＰＣは、選択グループＧＰ０のダミー選択信号線ＳＥＬＵ０を立ち上げる。この場合、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択されたときには、周辺回路ＰＣは、ダミー選択信号線ＳＥＬＵ０を立ち上げない。
ビット線ＢＬ１が選択された場合、選択ビット線ＢＬ１の両側に隣接する非選択ビット線ＢＬ０、ＢＬ２には、非選択電圧ＶＢＬＵが印加されている。また、ビット線ＢＬ２が選択された場合、選択ビット線ＢＬ２の両側に隣接する非選択ビット線ＢＬ１、ＢＬ３には、非選択電圧ＶＢＬＵが印加されている。従って、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択された場合には、その選択ビット線の両側の非選択ビット線には、非選択電圧ＶＢＬＵが印加されている。従って、この場合、選択電圧ＶＳＡが、隣接する他の非選択ビット線に影響し難く、選択グループＧＰ０のダミー選択信号線ＳＥＬＵ０を立ち上げる必要がない。
そこで、選択グループＧＰ０の一端に位置するビット線ＢＬ０、ＢＬ３が選択されたときにのみ、選択グループＧＰ０のダミー選択信号線ＳＥＬＵ０を立ち上げ、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択されたときには、選択グループＧＰ０のダミー選択信号線ＳＥＬＵ０は立ち上げない。これにより、さらに消費電力を低減することができる。
通常、各グループに含まれるビット線ＢＬの数は、例えば、６４あるいは１２８等といった大きな数である。従って、各グループの両端のビット線数は２本ずつであるが、中間のビット線数は、６２あるいは１２６のように、各グループに含まれるビット線数が増えるほど増大する。この場合、各グループの両端のビット線が選択される頻度は、各グループの中間のビット線が選択される頻度に比べて比較的小さいと考えられる。従って、本変形例のように、選択グループの一端に位置するビット線が選択されたときにのみ、ダミー選択信号線を立ち上げることによって、消費電力を大幅に削減することができる。
（第３実施形態）
図７は、第３実施形態によるカラムデコーダＣＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。第３実施形態では、各グループＧＰ０、ＧＰ１のそれぞれの両端に位置するビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７と非選択信号線ＶＵＢとの間に第２トランジスタとしてのトランジスタＴｒ１０〜Ｔｒ１３がそれぞれ接続されている。即ち、各グループＧＰ０、ＧＰ１のそれぞれの両端に位置するビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７に２つずつトランジスタが接続されており、他の中間のビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６には、１つずつトランジスタが接続されている。第２選択信号線としてのダミー選択信号線ＳＥＬＵ０、ＳＥＬＵ１は、グループＧＰ０、ＧＰ１のそれぞれに対応して設けられている。ダミー選択信号線ＳＥＬＵ０は、トランジスタＴｒ１０、Ｔｒ１１のゲート電極に共通に接続されており、ダミー選択信号線ＳＥＬＵ１は、トランジスタＴｒ１２、Ｔｒ１３のゲート電極に共通に接続されている。第３実施形態では、ダミービット線は設けられていない。トランジスタＴｒ１０〜Ｔｒ１３は、例えば、ｐ型ＭＯＳＦＥＴで構成されている。従って、第３実施形態では、ダミー選択信号線ＳＥＬＵ０、ＳＥＬＵ１は、立ち下げることで活性化される（ロウアクティブ）。しかし、トランジスタＴｒ１０〜Ｔｒ１３は、ｎ型ＭＯＳＦＥＴで構成されてもよい。また、接続を切り替えることができるスイッチ機能を有していれば、トランジスタに限らない。第３実施形態のその他の構成は、第２実施形態の対応する構成と同様でよい。
第３実施形態では、ダミービット線が設けられておらず、各グループＧＰ０、ＧＰ１のそれぞれの両端に位置するビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７がダミービット線の機能を兼ね備える。
ダミー選択信号線ＳＥＬＵ０、ＳＥＬＵ１は、隣接するグループが選択グループである場合に立ち下がり、活性化される。例えば、グループＧＰ０が選択グループである場合、選択グループＧＰ０に隣接する隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１が立ち下がる。図示しないが、選択グループＧＰ０の左隣の隣接グループのダミー選択信号線も立ち下がる。一方、グループＧＰ１が選択グループである場合、選択グループＧＰ１に隣接する隣接グループＧＰ０のダミー選択信号線ＳＥＬＵ０が立ち下がる。また、図示しないが、選択グループＧＰ１の右隣の隣接グループのダミー選択信号線も立ち下がる。隣接グループのダミー選択信号線は、選択グループの選択信号線の立ち上がりと同時に立ち下がってよい。
例えば、図８は、グループＧＰ０を選択する場合の様子を示す図である。図８に示すように、グループＧＰ０が選択グループである場合、選択グループＧＰ０の選択信号線ＳＥＬ０が立ち上がるのと同時に、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１が立ち下がる。これにより、選択グループＧＰ０のトランジスタＴｒ０〜Ｔｒ３がオン状態になると同時に、隣接グループＧＰ１のトランジスタＴｒ１２、Ｔｒ１３もオン状態になる。トランジスタＴｒ１２、Ｔｒ１３がオン状態になることによって、ビット線ＢＬ４、ＢＬ７は非選択信号線ＶＵＢに接続され、非選択電圧ＶＢＬＵになる。即ち、隣接グループＧＰ１の両端に位置するビット線ＢＬ４、ＢＬ７が非選択電圧ＶＢＬＵになる。これにより、選択グループＧＰ０の一端のビット線ＢＬ３が選択されても、隣接グループＧＰ１のビット線ＢＬ４の電圧は、非選択電圧ＶＢＬＵになっている。従って、ビット線ＢＬ４は、選択ビット線ＢＬ３の選択電圧ＶＳＡの影響を受け難くなる。選択グループＧＰ０の他端のビット線ＢＬ０が選択された場合、図示しない左隣の隣接グループの端部のビット線の電圧が非選択電圧ＶＢＬＵになる。従って、隣接グループの端部のビット線も、選択ビット線ＢＬ０の選択電圧ＶＳＡの影響を受け難くなる。尚、ビット線ＢＬ３が選択された場合、隣接ビット線ＢＬ２に接続されるグローバルビット線ＧＢＬ２は、非選択電圧ＶＢＬＵである必要があるが、他の非選択ビット線ＢＬ０、ＢＬ１に接続されたグローバルビット線ＧＢＬ０，ＧＢＬ１は、浮遊状態であってもよい。
図示しないが、逆に、グループＧＰ１が選択グループである場合、選択グループＧＰ１の選択信号線ＳＥＬ１が立ち上がるのと同時に、隣接グループＧＰ０のダミー選択信号線ＳＥＬＵ０が立ち下がる。これにより、選択グループＧＰ１のトランジスタＴｒ４〜Ｔｒ７がオン状態になると同時に、隣接グループＧＰ０のトランジスタＴｒ１０、Ｔｒ１１もオン状態になる。トランジスタＴｒ１０、Ｔｒ１１がオン状態になることによって、ビット線ＢＬ０、ＢＬ３は非選択信号線ＶＵＢに接続され、非選択電圧ＶＢＬＵになる。即ち、隣接グループＧＰ０の両端に位置するビット線ＢＬ０、ＢＬ３が非選択電圧ＶＢＬＵになる。これにより、選択グループＧＰ１の一端のビット線ＢＬ４が選択されても、隣接グループＧＰ０のビット線ＢＬ３の電圧は、非選択電圧ＶＢＬＵになっている。従って、ビット線ＢＬ３は、選択ビット線ＢＬ４の選択電圧ＶＳＡの影響を受け難くなる。尚、ビット線ＢＬ４が選択された場合、隣接ビット線ＢＬ５に接続されるグローバルビット線ＧＢＬ１は、非選択電圧ＶＢＬＵである必要があるが、他の非選択ビット線ＢＬ６、ＢＬ７に接続されたグローバルビット線ＧＢＬ２、ＧＢＬ３は、浮遊状態であってもよい。
また、選択グループＧＰ１の他端のビット線ＢＬ７が選択された場合、図示しない右隣の隣接グループの端部のビット線の電圧が、非選択電圧ＶＢＬＵになる。従って、隣接グループの端部のビット線は、選択ビット線ＢＬ７の選択電圧ＶＳＡの影響を受け難くなる。
このように、ダミービット線を省略し、各グループＧＰ０、ＧＰ１の両端のビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７にダミービット線の機能を持たせてもよい。これにより、各グループＧＰ０、ＧＰ１の両端のビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７に、追加のトランジスタＴｒ１０〜Ｔｒ１３が必要となるが、ダミービット線を必要としないので、カラムデコーダＣＤ全体の配置面積を小さくすることができる。さらに、第３実施形態の周辺回路ＰＣは、選択グループの両側に隣接する隣接グループの端部のビット線のみを非選択電圧ＶＢＬＵに設定する。従って、第３実施形態は、第２実施形態と同様に消費電力を低減することができる。
本実施形態の構成および機能も、カラムデコーダＣＤだけでなく、ロウデコーダＲＤにも適用可能である。すなわち、“ビット線”だけでなく、 “ワード線”にも適用可能である。
（変形例）
第３実施形態では、例えば、選択グループＧＰ０のいずれのビット線が選択された場合であっても、周辺回路ＰＣは、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１を立ち下げている。
これに対し、本変形例では、例えば、図８に示す選択グループＧＰ０の一端に位置するビット線ＢＬ０、ＢＬ３が選択されたときにのみ、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１を立ち下げる。この場合、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択されたときには、周辺回路ＰＣは、ダミー選択信号線ＳＥＬＵ１を立ち下げない。
ビット線ＢＬ１が選択された場合、選択ビット線ＢＬ１の両側に隣接する非選択ビット線ＢＬ０、ＢＬ２には、トランジスタＴｒ０、Ｔｒ２を介して非選択電圧ＶＢＬＵが印加されている。また、ビット線ＢＬ２が選択された場合、選択ビット線ＢＬ２の両側に隣接する非選択ビット線ＢＬ１、ＢＬ３には、トランジスタＴｒ１、Ｔｒ３を介して非選択電圧ＶＢＬＵが印加されている。従って、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択された場合には、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１を立ち下げ、活性化する必要がない。
そこで、選択グループＧＰ０の一端に位置するビット線ＢＬ０、ＢＬ３が選択されたときにのみ、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１を立ち下げ、選択グループＧＰ０の中間に位置するビット線ＢＬ１、ＢＬ２が選択されたときには、隣接グループＧＰ１のダミー選択信号線ＳＥＬＵ１を立ち下げない。これにより、さらに消費電力を低減することができる。
上述の通り、通常、各グループに含まれるビット線ＢＬの数は、例えば、６４あるいは１２８等といった大きな数である。従って、本変形例のように、選択グループの一端に位置するビット線が選択されたときにのみ、隣接グループのダミー選択信号線を立ち下げる（活性化する）ことによって、消費電力を大幅に低減させることができる。
（第４実施形態）
図９は、第４実施形態によるカラムデコーダＣＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。第４実施形態では、ダミービット線が省略されており、かつ、トランジスタＴｒ２０〜Ｔｒ３５がビット線ＢＬ２０〜ＢＬ３５のそれぞれに１つずつ対応して設けられている点で第３実施形態と同様である。
一方、第４実施形態では、選択信号線ＳＥＬ２０〜ＳＥＬ２７が、それぞれ２つのトランジスタまたは２本のビット線に対応して設けられている。例えば、選択信号線ＳＥＬ２０は、トランジスタＴｒ２０、Ｔｒ２１のゲート電極に共通に接続されている。選択信号線ＳＥＬ２１は、トランジスタＴｒ２２、Ｔｒ２３のゲート電極に共通に接続されている。選択信号線ＳＥＬ２２は、トランジスタＴｒ２４、Ｔｒ２５のゲート電極に共通に接続されている。同様に、選択信号線ＳＥＬ２３〜ＳＥＬ２７は、それぞれ、トランジスタＴｒ２６、Ｔｒ２７のゲート電極、トランジスタＴｒ２８、Ｔｒ２９のゲート電極、トランジスタＴｒ３０、Ｔｒ３１のゲート電極、トランジスタＴｒ３２、Ｔｒ３３のゲート電極、およびトランジスタＴｒ３４、Ｔｒ３５のゲート電極に共通に接続されている。
第１〜第３実施形態では、各グループの４つのトランジスタは、１本の選択信号線によって共通に同時に制御されている。一方、第４実施形態では、グループＧＰ０〜ＧＰ３のそれぞれに含まれるビット線ＢＬの数が４であるのに対し、選択信号線の数が２である。即ち、各グループＧＰ０〜ＧＰ３の４つのトランジスタは、２つの選択信号線で分けて制御される。例えば、グループＧＰ０のトランジスタＴｒ２０、Ｔｒ２１は、選択信号線ＳＥＬ２０によって制御され、トランジスタＴｒ２２、Ｔｒ２３は、選択信号線ＳＥＬ２１によって制御される。このように、１つのグループ内のトランジスタの制御単位を小さく（細かく）することによって、より柔軟な制御が可能となる。
例えば、図１０は、グループＧＰ１のビット線ＢＬ２７を選択する場合の様子を示す図である。図１０に示すように、グループＧＰ１のビット線ＢＬ２７を選択する場合、グローバルビット線ＧＢＬ０〜ＧＢＬ２が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ３が選択電圧ＶＳＡを伝達する。尚、グローバルビット線ＧＢＬ１は、電気的に浮遊状態であってもよい。さらに、選択信号線ＳＥＬ２３、ＳＥＬ２４が立ち上がり、選択グループＧＰ１のトランジスタＴｒ２６、Ｔｒ２７および非選択グループＧＰ２のトランジスタＴｒ２８、Ｔｒ２９がオン状態になる。これにより、選択グループＧＰ１の選択ビット線ＢＬ２７に選択電圧ＶＳＡが伝達され、選択グループＧＰ１の非選択ビット線ＢＬ２６、非選択グループＧＰ２の非選択ビット線ＢＬ２８、ＢＬ２９には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ１に接続された非選択ビット線ＢＬ２９は、電気的に浮遊状態であってもよい。その他のトランジスタＴｒ２０〜Ｔｒ２５、Ｔｒ３０〜Ｔｒ３５はオフ状態を維持しているので、それらのトランジスタに対応する非選択ビット線ＢＬ２０〜ＢＬ２５、ＢＬ３０〜ＢＬ３５は電気的に浮遊状態となる。
この場合、選択ビット線ＢＬ２７の両側に隣接する非選択ビット線ＢＬ２６、ＢＬ２８が非選択電圧ＶＢＬＵになる。これにより、非選択ビット線ＢＬ２６、ＢＬ２８は、選択ビット線ＢＬ２７の選択電圧ＶＳＡから影響を受けない。また、他の非選択ビット線は、選択ビット線ＢＬ２７に直接隣接しないので、選択ビット線ＢＬ２７の選択電圧ＶＳＡから影響を受け難い。
図示しないが、例えば、グループＧＰ１のビット線ＢＬ２６を選択する場合、グローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ３が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ２が選択電圧ＶＳＡを伝達する。尚、グローバルビット線ＧＢＬ０は、電気的に浮遊状態であってもよい。さらに、選択信号線ＳＥＬ２２、ＳＥＬ２３が立ち上がり、選択グループＧＰ１のトランジスタＴｒ２４〜Ｔｒ２７がオン状態になる。これにより、選択グループＧＰ１の選択ビット線ＢＬ２６に選択電圧ＶＳＡが伝達され、選択グループＧＰ１の非選択ビット線ＢＬ２４、ＢＬ２５、ＢＬ２７には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ０に接続された非選択ビット線ＢＬ２４は、電気的に浮遊状態であってもよい。その他のトランジスタＴｒ２０〜Ｔｒ２３、Ｔｒ２８〜Ｔｒ３５はオフ状態を維持しているので、それらのトランジスタに対応する非選択ビット線ＢＬ２０〜ＢＬ２３、ＢＬ２８〜ＢＬ３５は電気的に浮遊状態となる。
この場合、選択ビット線ＢＬ２６の両側に隣接する非選択ビット線ＢＬ２５、ＢＬ２７が非選択電圧ＶＢＬＵになる。これにより、非選択ビット線ＢＬ２５、ＢＬ２７は、選択ビット線ＢＬ２６の選択電圧ＶＳＡから影響を受けない。また、他の非選択ビット線は、選択ビット線ＢＬ２６に直接隣接しないので、選択ビット線ＢＬ２６の選択電圧ＶＳＡから影響を受け難い。
１つのグループに含まれるビット線ＢＬの数をｍ（ｍは２以上の整数）とし、グローバルビット線の数をｊとすると、グローバルビット線の数ｊは、ｍと等しいかそれ以上の整数となる。また、１つのグループに対応する選択信号線の数をｋとすると、ｋは、１以上の整数となる。従って、式１が成り立つ。
ｍ≦ｊ×ｋ （式１）
また、１グループの選択信号線の数ｋが１グループのビット線の数ｍを超えることはないので、式２が成り立つ。
ｍ≧ｋ （式２）
式１および式２をまとめると、式３となる。
ｋ≦ｍ≦ｊ×ｋ （式３）
式３を満たすようにｊ、ｋ、ｍを設定すればよい。
第１〜第３実施形態では、ｍ＝ｊかつｋ＝１である。第４実施形態では、ｍ＝ｊかつｋ＝２となっている。１グループの選択信号線の数ｋを増大させると、１グループ内のビット線ＢＬの制御単位が小さくなる。従って、第４実施形態は、第１〜第３実施形態よりもビット線ＢＬの制御単位が小さくなり、ダミービット線および追加のトランジスタを設けなくても、選択ビット線に隣接する非選択ビット線を非選択電圧ＶＢＬＵに設定することができる。
また、ビット線ＢＬ２０〜ＢＬ２７の制御単位を小さく分割することによって、選択ビット線に隣接しない他の非選択ビット線を非選択電圧ＶＢＬＵに駆動することを回避することができる。例えば、図１０のビット線ＢＬ２７を選択する場合、非選択ビット線ＢＬ２０〜ＢＬ２５、ＢＬ３０〜ＢＬ３５は非選択電圧ＶＢＬＵに駆動させる必要が無く、浮遊状態のままでよい。これにより、ビット線ＢＬの制御単位が大きい場合に比べて消費電力が低減され得る。なお、選択ビット線に隣接しない他の非選択ビット線は、デコーダ部の面積を最適化するために非選択電圧ＶＢＬＵに駆動しても良い。
本実施形態の構成および機能も、カラムデコーダＣＤだけでなく、ロウデコーダＲＤにも適用可能である。すなわち、“ビット線”だけでなく、 “ワード線”にも適用可能である。
（変形例）
図１１は、第４実施形態の変形例によるカラムデコーダＣＤ内のマルチプレクサＭＵＸの構成例を示す回路図である。本変形例では、ダミービット線が省略されており、かつ、トランジスタＴｒ２０〜Ｔｒ３５がビット線ＢＬ２０〜ＢＬ３５のそれぞれに１つずつ対応して設けられている点で第４実施形態と同様である。また、本変形例は、上記式３が成り立つ点でも第４実施形態と同じである。ただし、グローバルビット線の数ｊ（ｊ＝ｍ）が８であり、それに伴い、１つのグループに含まれるビット線ＢＬの数ｍも８である。１つのグループに対応する選択信号線の数ｋは２である。また、各選択信号線ＳＥＬ２０〜ＳＥＬ２３が制御するビット線の数はそれぞれ４である。即ち、ビット線ＢＬ２０〜ＢＬ３５の制御単位は４となる。従って、本変形例のビット線ＢＬ２０〜ＢＬ３５の制御単位、ｍ、ｊが、第４実施形態のそれらと異なるものの、本変形例は、式３を満たす点で第４実施形態と同様である。尚、ビット線ＢＬ２０〜ＢＬ３５の制御単位は４であり、第４実施形態のそれよりも大きいため、本変形例の消費電力の低減効果は第４実施形態のそれよりも小さい。
例えば、図１２は、グループＧＰ０のビット線ＢＬ２７を選択する場合の様子を示す図である。図１２に示すように、グループＧＰ０のビット線ＢＬ２７を選択する場合、グローバルビット線ＧＢＬ０〜ＧＢＬ６が非選択電圧ＶＢＬＵを伝達し、グローバルビット線ＧＢＬ７が選択電圧ＶＳＡを伝達する。尚、グローバルビット線ＧＢＬ１〜ＧＢＬ５は、電気的に浮遊状態であってもよい。さらに、選択信号線ＳＥＬ２１、ＳＥＬ２２が立ち上がり、選択グループＧＰ０のトランジスタＴｒ２４〜Ｔｒ２７および非選択グループＧＰ１のトランジスタＴｒ２８〜Ｔｒ３１がオン状態になる。これにより、選択グループＧＰ０の選択ビット線ＢＬ２７に選択電圧ＶＳＡが伝達され、選択グループＧＰ０の非選択ビット線ＢＬ２４〜ＢＬ２６、非選択グループＧＰ１の非選択ビット線ＢＬ２８〜ＢＬ３１には非選択電圧ＶＢＬＵが伝達される。尚、グローバルビット線ＧＢＬ１〜ＧＢＬ５に接続された非選択ビット線ＢＬ２４、ＢＬ２５、ＢＬ２９〜ＢＬ３１は、電気的に浮遊状態であってもよい。その他のトランジスタＴｒ２０〜Ｔｒ２３、Ｔｒ３２〜Ｔｒ３５はオフ状態を維持しているので、それらのトランジスタに対応する非選択ビット線ＢＬ２０〜ＢＬ２３、ＢＬ３２〜ＢＬ３５は電気的に浮遊状態となる。
この場合、選択ビット線ＢＬ２７の両側に隣接する非選択ビット線ＢＬ２６、ＢＬ２８が非選択電圧ＶＢＬＵになる。これにより、非選択ビット線ＢＬ２６、ＢＬ２８は、選択ビット線ＢＬ２７の選択電圧ＶＳＡから影響を受けない。また、他の非選択ビット線は、選択ビット線ＢＬ２７に直接隣接しないので、選択ビット線ＢＬ２７の選択電圧ＶＳＡから影響を受け難い。
（グローバルビット線のＭＵＸ）
図１３は、グローバルビット線ＧＢＬ０〜ＧＢＬ３とセンスアンプＳＡまたは非選択電圧生成部ＶＢＬＵＧＥＮとの間のマルチプレクサＭＵＸ２の構成例を示す回路図である。マルチプレクサＭＵＸ２は、グローバルビット線ＧＢＬ０〜ＧＢＬ３の電圧を設定する回路である。マルチプレクサＭＵＸ２は、グローバルビット線ＧＢＬ０〜ＧＢＬ３のいずれか１本に選択電圧ＶＳＡを印加し、その他の３本に非選択電圧ＶＢＬＵを印加するか、電気的に浮遊状態にする。
マルチプレクサＭＵＸ２は、ｎ型ＭＯＳＦＥＴＮ０〜Ｎ３（以下、トランジスタＮ０〜Ｎ３）およびｐ型ＭＯＳＦＥＴＰ０〜Ｐ３（以下、トランジスタＰ０〜Ｐ３）を備えている。トランジスタＮ０〜Ｎ３は、センスアンプＳＡに共通に接続され選択電圧ＶＳＡを伝達する。トランジスタＰ０〜Ｐ３は、非選択電圧生成部ＶＢＬＵＧＥＮに共通に接続され非選択電圧ＶＢＬＵを伝達する。なお、トランジスタＮ０〜Ｎ３はｐ型ＭＯＳＦＥＴで構成されてもよく、トランジスタＰ０〜Ｐ３はｎ型ＭＯＳＦＥＴで構成されても良い。また、接続を切り替えることができるスイッチ機能を有していれば、トランジスタに限らない。
トランジスタＮ０〜Ｎ３のゲート電極は、それぞれ電圧選択信号線ＧＳＥＬ０〜ＧＳＥＬ３に接続されている。また、トランジスタＰ０〜Ｐ３のゲート電極は、それぞれ電圧非選択信号線ＧＳＥＬＵ０〜ＧＳＥＬＵ３に接続されている。なお、トランジスタＮ０およびトランジスタＰ０のゲート電極は、電圧選択信号線ＧＳＥＬ０に共通に接続されていてもよい。トランジスタＮ１およびトランジスタＰ１のゲート電極は、電圧選択信号線ＧＳＥＬ１に共通に接続されてもよい。トランジスタＮ２およびトランジスタＰ２のゲート電極は、電圧選択信号線ＧＳＥＬ２に共通に接続されてもよい。トランジスタＮ３およびトランジスタＰ３のゲート電極は、電圧選択信号線ＧＳＥＬ３に共通に接続されてもよい。このとき、トランジスタＮ０〜Ｎ３とトランジスタＰ０〜Ｐ３は、相補に動作し、選択電圧ＶＳＡまたは非選択電圧ＶＢＬＵのいずれか一方をグローバルビット線ＧＢＬ０〜ＧＢＬ３へ伝達する。尚、グローバルビット線を電気的に浮遊状態にする場合、そのグローバルビット線に対応するトランジスタ（Ｐ０〜Ｐ３のいずれか）を、オフ状態にすればよい。
例えば、グローバルビット線ＧＢＬ３に選択電圧ＶＳＡを伝達し、その他のグローバルビット線ＧＢＬ０〜ＧＢＬ２に非選択電圧ＶＢＬＵを伝達する場合、周辺回路ＰＣは、電圧選択信号線ＧＳＥＬ３を立ち上げ、電圧非選択信号線ＧＳＥＬＵ０〜ＧＳＥＬＵ２を立ち下げる。これにより、トランジスタＮ３がグローバルビット線ＧＢＬ３に選択電圧ＶＳＡを伝達し、トランジスタＰ０〜Ｐ２がグローバルビット線ＧＢＬ０〜ＧＢＬ２に非選択電圧ＶＢＬＵを伝達する。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１を浮遊状態にする場合、トランジスタＰ０、Ｐ１をオフ状態にすればよい。
このように、マルチプレクサＭＵＸ２は、グローバルビット線ＧＢＬ０〜ＧＢＬ３のいずれかを選択的に選択電圧ＶＳＡにすることができる。
図１４は、グローバルビット線ＧＢＬ０〜ＧＢＬ７とセンスアンプＳＡまたは非選択電圧生成部ＶＢＬＵＧＥＮとの間のマルチプレクサＭＵＸ２の他の構成例を示す回路図である。図１４は、８本のグローバルビット線ＧＢＬ０〜ＧＢＬ７に対応するマルチプレクサＭＵＸ２の構成例を示す。
マルチプレクサＭＵＸ２は、トランジスタＮ０〜Ｎ７およびトランジスタＰ０〜Ｐ７を備えている。トランジスタＮ０〜Ｎ７およびトランジスタＰ０〜Ｐ７の構成は、図１３に示すそれらと同様でよい。
トランジスタＮ０〜Ｎ７のゲート電極は、それぞれ電圧選択信号線ＧＳＥＬ０〜ＧＳＥＬ７に接続されている。また、トランジスタＰ０〜Ｐ７のゲート電極は、それぞれ電圧非選択信号線ＧＳＥＬＵ０〜ＧＳＥＬＵ７に接続されている。電圧選択信号線ＧＳＥＬ０〜ＧＳＥＬ７および電圧非選択信号線ＧＳＥＬＵ０〜ＧＳＥＬＵ７がそれぞれ接続されているとき、各トランジスタＮ０〜Ｎ７とトランジスタＰ０〜Ｐ７は相補に動作し、各トランジスタＮ０〜Ｎ７およびトランジスタＰ０〜Ｐ７は、選択電圧ＶＳＡまたは非選択電圧ＶＢＬＵのいずれか一方をグローバルビット線ＧＢＬ０〜ＧＢＬ７へ伝達する。尚、グローバルビット線を電気的に浮遊状態にする場合、そのグローバルビット線に対応するトランジスタ（Ｐ０〜Ｐ７のいずれか）を、オフ状態にすればよい。
例えば、グローバルビット線ＧＢＬ３に選択電圧ＶＳＡを伝達し、その他のグローバルビット線ＧＢＬ０〜ＧＢＬ２、ＧＢＬ４〜ＧＢＬ７に非選択電圧ＶＢＬＵを伝達する場合、周辺回路ＰＣは、電圧選択信号線ＧＳＥＬ３を立ち上げ、電圧非選択信号線ＧＳＥＬＵ０〜ＧＳＥＬＵ２、ＧＳＥＬＵ４〜ＧＳＥＬＵ７を立ち下げる。これにより、トランジスタＮ３がグローバルビット線ＧＢＬ３に選択電圧ＶＳＡを伝達し、トランジスタＰ０〜Ｐ２、Ｐ４〜Ｐ７がグローバルビット線ＧＢＬ０〜ＧＢＬ２、ＧＢＬ４〜ＧＢＬ７に非選択電圧ＶＢＬＵを伝達する。尚、グローバルビット線ＧＢＬ０、ＧＢＬ１、ＧＢＬ５〜ＧＢＬ７を浮遊状態にする場合、トランジスタＰ０、Ｐ１、Ｐ５〜Ｐ７をオフ状態にすればよい。
このように、マルチプレクサＭＵＸ２は、グローバルビット線ＧＢＬ０〜ＧＢＬ７のいずれかを選択的に選択電圧ＶＳＡにすることができる。尚、マルチプレクサＭＵＸ２の構成はこれらに限定されない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ メモリチップ、ＭＣＡ メモリセルアレイ、ＣＤ カラムデコーダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＰＣ 周辺回路、ＭＵＸ マルチプレクサ、ＢＬ ビット線、ＷＬ ワード線、ＧＰ０，ＧＰ１ グループ、ＧＢＬ０〜ＧＢＬ３ グローバルビット線、Ｔｒ０〜Ｔｒ７ トランジスタ、ＳＥＬ０，ＳＥＬ１ 選択信号線、ＶＵＢ 非選択信号線

Claims (8)

  1. ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、
    複数の第２信号線と、
    前記複数の第１信号線と前記複数の第２信号線との交点に対応して設けられた複数のメモリセルを有するメモリセルアレイと、
    前記複数の第１信号線のいずれかに選択電圧を印加するｍ本のグローバル信号線と、
    前記複数の第１信号線のそれぞれに対応して１つずつ設けられ、前記複数の第１信号線と前記グローバル信号線との間に接続された複数の第１トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる前記第１トランジスタのゲート電極に共通に接続された複数の第１選択信号線と、
    互いに隣接する前記グループ間に配置され、非選択電圧が印加される複数の第１ダミー信号線と、を備えた半導体記憶装置。
  2. 前記複数の第１選択信号線は、前記複数のグループから選択された選択グループの前記第１信号線に接続された前記第１トランジスタをオン状態にして、該選択グループに含まれるｍ本の前記第１信号線と前記ｍ本のグローバル信号線とをそれぞれ電気的に接続する、請求項１に記載の半導体記憶装置。
  3. 前記複数の第１ダミー信号線は全て非選択電圧に維持されている、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記複数の第１ダミー信号線に前記非選択電圧を印加する非選択信号線と、
    各第１ダミー信号線と前記非選択信号線との間に接続された複数の第２トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループの前記第２トランジスタのゲート電極に共通に接続された第２選択信号線と、をさらに備えた請求項１または請求項２に記載の半導体記憶装置。
  5. 前記複数のグループのそれぞれに対応する前記第１および第２選択信号線は同一信号である、請求項４に記載の半導体記憶装置。
  6. ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、
    複数の第２信号線と、
    前記複数の第１信号線と前記複数の第２信号線との交点に対応して設けられた複数のメモリセルを有するメモリセルアレイと、
    前記複数の第１信号線のいずれかに選択電圧を印加するｍ本のグローバル信号線と、
    前記複数の第１信号線と前記グローバル信号線との間に接続され、前記複数の第１信号線のそれぞれに対応して１つずつ設けられた複数の第１トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる前記第１トランジスタのゲート電極に共通に接続された複数の第１選択信号線と、
    非選択電圧を印加する非選択信号線と、
    前記複数のグループのそれぞれの両端に位置する前記第１信号線と前記非選択信号線との間に接続された複数の第２トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループの前記第２トランジスタのゲート電極に共通に接続された第２選択信号線と、を備えた半導体記憶装置。
  7. 前記複数のグループから選択された選択グループの前記第１選択信号線と前記選択グループに隣接する隣接グループの前記第２選択信号線は、同一信号である、請求項６に記載の半導体記憶装置。
  8. ｍ本（ｍは２以上の整数）ずつの複数のグループに分けられた複数の第１信号線と、
    複数の第２信号線と、
    前記複数の第１信号線と前記複数の第２信号線との交点に対応して設けられた複数のメモリセルを有するメモリセルアレイと、
    前記複数の第１信号線のいずれかに選択電圧を印加するｍ本以上のグローバル信号線と、
    前記複数の第１信号線と前記グローバル信号線との間に接続され、前記複数の第１信号線のそれぞれに１つずつ対応して設けられた複数の第１トランジスタと、
    前記複数のグループのそれぞれに対応して設けられ、該対応するグループに含まれる前記第１トランジスタのゲート電極に共通に接続された複数の第１選択信号線とを備え、
    前記グローバル信号線の数をｊ（ｊはｍより大きい整数）とし、１つの前記グループに対応する前記第１選択信号線の数をｋ（ｋは正整数）とした場合、
    ｍ≦ｊ×ｋ （式１）
    式１を満たす、半導体記憶装置。
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