CN113380300B - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够减小面积且抑制由选择电压引起的非选择字线等的电压变动的半导体存储装置。实施方式的半导体存储装置具备：被分割成各m根(m为2以上的整数)的多个组的多根第1信号线以及多根第2信号线。胞阵列具有与多根第1信号线和多根第2信号线的交点对应而设置的多个存储胞。m+2根以上的全域信号线对多根第1信号线中的任一根施加选择电压。多个第1晶体管与多根第1信号线分别对应而各设置1个，且连接于多根第1信号线与全域信号线之间。多根第1选择信号线与多个组分别对应而设置，且共通地连接于该对应的组中所包含的第1晶体管的栅电极。位于彼此邻接的任意2个组的各自的两端的第1信号线连接于彼此不同的全域信号线。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2020-29715号(申请日：2020年2月25日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，随着半导体存储装置的大电容化，有位线或字线的根数变多的倾向。另外，如果位线或字线的根数变多，那么有选择位线或字线的解码器的配置面积也随之变大的倾向。因此，在解码器中，期待减小选择位线或字线的多工器的配置面积。
为了减小多工器的配置面积，例如考虑省略多工器中所包含的晶体管的一部分。但是，如果简单地从多工器中省略晶体管，那么例如对位线或字线施加电压时的控制性、自由度降低。结果有如下顾虑：无法适当地控制选择位线或选择字线以外的非选择位线或非选择字线的电压。
发明内容
实施方式提供一种能够减小面积，并且对选择位线、选择字线、非选择位线以及非选择字线施加适当的电压的半导体存储装置。
本实施方式的半导体存储装置具备被分为各m根(m为2以上的整数)的多个组的多根第1信号线、以及多根第2信号线。存储胞阵列具有与多根第1信号线和多根第2信号线的交点对应而设置的多个存储胞。m+2根以上的全域信号线对多根第1信号线中的任一根施加选择电压。多个第1晶体管与多根第1信号线分别对应而各设置1个，且连接于多根第1信号线与全域信号线之间。多根第1选择信号线与多个组所分别对应而设置，且共通地连接于该对应的组中所包含的第1晶体管的栅电极。位于彼此邻接的任意2个组的各自的两端的第1信号线连接于彼此不同的全域信号线。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图
图2是表示行解码器、字线驱动器以及字线的构成例的框图。
图3是表示第1实施方式的行解码器内的多工器的构成例的电路图。
图4是表示选择组的端部字线时的情况的图。
图5是表示第1实施方式的变化例的行解码器内的多工器的构成例的电路图。
图6是表示第2实施方式的行解码器内的多工器的构成例的电路图。
图7是表示选择从组的端部算起的第2根字线时的情况的图。
图8是表示第2实施方式的变化例的行解码器内的多工器的构成例的电路图。
图9是示意性地表示存储胞阵列中所包含的存储胞、位线以及字线的立体图。
图10是示意性地表示存储胞阵列的电路构成的图。
图11是示意性地表示存储胞阵列、位线以及字线的连接关系的图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。附图是示意性或概念性，各部分的比率等未必与现实相同。在说明书以及附图中，对与上文中关于已有附图所述的要素相同的要素标注相同的符号，并适当省略详细说明。
(第1实施方式)
图1是表示第1实施方式的半导体存储装置的构成例的框图。半导体存储装置1例如可以是DRAM(Dynamic Random Access Memory，动态随机访问存储器)等易失性存储器、NAND型EEPROM(Electrically Erasable and Programmable Read-Only Memory，电可擦可编程只读存储器)、ReRAM(Resistive random-access memory，电阻式随机访问存储器)、MRAM(Magnetic Random Access Memory，磁随机存储器)或PCM(phase-change memory，相变存储器)等非易失性存储器。另外，半导体存储装置1例如也可以是1个存储器芯片，也可以是像包含多个存储器芯片的DIMM(Dual Inline Memory Module，双列直插内存模块)那样的模块。
图1所示的半导体存储装置1例如构成为1个存储器芯片。以下，半导体存储装置1称为存储器芯片1。存储器芯片1具备：存储胞阵列MCA、列解码器CD、行解码器RD、感测放大器SA、读取/写入缓冲器RWB、以及周边电路PC。
存储胞阵列MCA例如具备二维配置成矩阵状的多个存储胞MC。存储胞MC例如为PCM。存储胞MC例如与位线BL和字线WL的交点对应配置。也就是说，存储胞阵列MCA是所谓的交叉点型存储胞阵列。在从半导体基板的上方观察时，位线BL与字线WL大致正交。多根位线BL连接于存储胞阵列MCA的各个存储胞MC的一端。多根字线WL与存储胞阵列MCA的各个存储胞MC的另一端连接，或者也有作为栅电极发挥功能的情况。存储胞阵列MCA在1个芯片中被分割成多个区块(bank)BNK，且每个区块BNK设置有感测放大器SA、数据锁存器DL、地址锁存器AL等。
感测放大器SA例如经由列解码器CD以及位线BL连接于存储胞MC，经由位线BL将写入电压(例如VDD、VSS)或读出电压施加到存储胞MC。感测放大器SA通过对存储胞MC施加写入电压而将数据写入到存储胞MC，或者通过对存储胞MC施加读出电压而从存储胞MC读出数据。
读取/写入缓冲器RWB以每页为单位临时保存由感测放大器SA检测到的数据或地址，或者以每页为单位临时保存要写入到存储胞阵列MCA中的数据或地址。
行解码器RD以及列解码器CD基于区块地址或页地址访问存储胞阵列MCA，对所选择的字线WL或所选择的位线BL施加写入电压或读出电压。行解码器RD对从多根字线WL中选择的选择字线施加写入电压或读出电压。列解码器CD将从多根位线BL中选择的选择位线连接到感测放大器SA。感测放大器SA对选择位线施加写入电压或读出电压。由此，存储器芯片1能够向存储胞MC内的所需存储胞MC写入数据，或者从所需存储胞MC读出数据。
虽未图示，但周边电路PC例如具备：电压产生器、读取/写入引擎、地址控制器、指令控制器、输入输出电路等。
电压产生器产生数据读出动作以及数据写入动作所需的字线WL的电压或位线BL的电压。
读取/写入引擎依据指令以及地址，以将数据写入到区块BNK内的所需存储胞MC中的方式控制列解码器CD以及行解码器RD，或者从区块BNK内的所需存储胞MC读出数据。读取/写入引擎将读出数据传送到输入输出电路的DQ缓冲器。
地址控制器接收行地址以及列地址等，并对这些地址进行解码。指令控制器接收表示数据读出动作、数据写入动作等各种动作的指令，并将这些指令传送到读取/写入引擎。
输入输出电路(IO)从CA端子CA获取指令以及地址，向指令控制器传送指令，向地址控制器传送地址。指令可以是指示写入动作的写入指令、或指示读出动作的读出指令。地址可以是表示存储胞阵列MCA中的任一区块BNK的区块地址、以及表示区块BNK内的读出或写入对象的页或存储胞MC的地址。在多个区块BNK构成1个区块组的情况下，地址也可以是区块组的地址。
另外，输入输出电路从DQ端子获取写入数据，并将写入数据传送到读取/写入缓冲器RWB。或者，输入输出电路接收数据锁存器DL所保存的读出数据，并从DQ端子输出该读出数据。
在存储器芯片1的外部，也可以设置对多个存储器芯片1整体进行控制的存储器控制器(未图示)。
图2是表示行解码器RD、字线驱动器WLDRV以及字线WL的构成例的框图。行解码器RD具备多工器MUX。字线驱动器WLDRV构成为所述电压产生器的一部分。
多工器MUX设置在字线WL与字线驱动器WLDRV之间。多工器MUX构成为能够接受选择电压VWL以及非选择电压VWLU，并对字线WL分别施加它们中的任一电压。关于多工器MUX的内部构成，将在后文叙述。
字线驱动器WLDRV例如将写入电压(例如VDD、VSS)或读出电压作为选择电压VWL施加到所选择的存储胞MC。
非选择电压产生部VWLUGEN产生对未被选择的非选择存储胞MC施加的非选择电压VWLU。非选择电压产生部VWLUGEN可以组装在周边电路PC内，或者也可以设置在存储器芯片1的外部。非选择电压VWLU例如可以是接地电压。选择电压VWL可以是从电源电压产生的特定电压。
图3是表示第1实施方式的行解码器RD内的多工器MUX的构成例的电路图。以下，多工器MUX设置在选择性地驱动字线WL作为第1信号线的行解码器RD内。在该情况下，第2信号线成为位线BL。但是，多工器MUX也可以设置在选择性地驱动位线BL的列解码器CD内。在该情况下，第2信号线成为字线WL。另外，多工器MUX也可以设置在列解码器CD以及行解码器RD两者内。
字线WL被分割成各m根(m为2以上的整数)的多个组。例如，在本实施方式中，16根字线WL被分割成各4根的4个组GP0～GP3。也就是说，在本实施方式中，m＝4。此外，多根字线WL的分割意指关于对字线WL进行电压施加的操作的概念性分割。另外，字线WL的总数、组数、各组中所包含的字线WL的数量并无特别限定。
作为全域信号线的全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3以及GWLB3被相对于整个字线WL(所有组GP0～GP3)共通地设置。关于全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3，设置有1个组内所包含的字线WL的数量加上2所得的数量(也就是m+2)。例如，在本实施方式中，4根字线WL包含在各组GP0～GP3的各个组中，且将6根全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3相对于组GP0～GP3共通地设置。
全域字线GWLA0、GWLB0与位于邻接的2个组的一端的字线分别对应。例如，全域字线GWLA0与组GP0一端的字线WL0对应，且经由晶体管连接于字线WL0。全域字线GWLB0与和组GP0邻接的组GP1的一端的字线WL4对应，且经由晶体管连接于字线WL4。同样地，全域字线GWLA0与组GP2的一端的字线WL8对应，且经由晶体管连接于字线WL8。全域字线GWLB0与和组GP2邻接的组GP3的一端的字线WL12对应，且经由晶体管连接于字线WL12。
全域字线GWLA3、GWLB3与位于邻接的2个组的另一端的字线分别对应。例如，全域字线GWLA3与组GP0的另一端的字线WL3对应，且经由晶体管连接于字线WL3。全域字线GWLB3与和组GP0邻接的组GP1的另一端的字线WL7对应，且经由晶体管连接于字线WL7。同样地，全域字线GWLA3与组GP2的另一端的字线WL11对应，且经由晶体管连接于字线WL11。全域字线GWLB3与和组GP2邻接的组GP3的另一端的字线WL15对应，且经由晶体管连接于字线WL15。
组GP1的两端的字线WL4、WL7不与和其邻接的组GP0、GP2的两端的字线WL0、WL3以及字线WL8、WL11共有全域字线，而分别连接于不同的全域字线GWLA0、GWLB0、GWLA3、GWLB3。同样地，组GP2的两端的字线WL8、WL11不与和其邻接的组GP1、GP3的两端的字线WL4、WL7以及字线WL12、WL15共有全域字线，而分别连接于不同的全域字线GWLA0、GWLB0、GWLA3、GWLB3。此外，组数也可以是4以上，所以关于组GP0、GP3，也可以同样地构成。
这样，全域字线GWLA0、GWLB0、GWLA3、GWLB3是相对于位于各组的端部的字线各设置有2根。而且，全域字线GWLA0、GWLB0、GWLA3、GWLB3在邻接的2个组内未连接于同一字线，而是连接于彼此不同的字线。另一方面，全域字线GWLA0、GWLB0、GWLA3、GWLB3不被邻接的2个组共有，而在间隔1个配置的多个组中共有。例如，全域字线GWLA0、GWLA3在间隔1个配置的2个组GP0、GP2中共有。全域字线GWLB0、GWLB3在间隔1个配置的2个组GP1、GP3中共有。由此，虽然全域字线相对于邻接的2个组的端部的字线被分割成各2根，但能够极力减少全域字线的根数。
进而，各组的两端以外的中间的字线在邻接的任意2个组中共有全域字线。另外，在同一组内，字线分别连接于不同的全域字线GWL1、GWL2。例如，组GP0～GP3的中间的字线WL1、WL2、WL5、WL6、WL9、WL10、WL13、WL14共有全域字线GWL1、GWL2。另外，组GP0的字线WL1、WL2分别连接于全域字线GWL1、GWL2，组GP1的字线WL5、WL6分别连接于全域字线GWL1、GWL2。关于组GP2、GP3，也同样如此。由此，能够极力减少全域字线的根数。通过减少全域字线的根数，能够减小行解码器RD的布局面积。
组GP0～GP3是连接于彼此不同的全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3的字线WL的组。而且，4根全域字线GWLA0、GWLB0、GWLA3、GWLB3是与各组GP0～GP3的两端部的2根字线(WL0、WL3、WL4、WL7、WL8、WL11、WL12、WL15)对应而设置。因此，全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3的数量(j)是各组中所包含的字线WL的数量(m)加上2所得的数量(m+2)。此外，虽然行解码器RD的面积变大，但全域字线的数量也可以比m+2多。也就是说，式1成立。
j≧m+2 (式1)
各组GP0～GP3内的4根字线WL0～WL3、WL4～WL7、WL8～WL11、WL12～WL15经由晶体管Tr0～Tr3、Tr4～Tr7、Tr8～Tr11、Tr12～Tr15连接于全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3中的任一根。组GP0的字线WL0～WL3分别经由晶体管Tr0～Tr3连接于全域字线GWLA0、GWL1、GWL2、GWLA3。组GP1的字线WL4～WL7分别经由晶体管Tr4～Tr7连接于全域字线GWLB0、GWL1、GWL2、GWLB3。组GP2的字线WL8～WL11分别经由晶体管Tr8～Tr11连接于全域字线GWLA0、GWL1、GWL2、GWLA3。组GP3的字线WL12～WL15分别经由晶体管Tr12～Tr15连接于全域字线GWLB0、GWL1、GWL2、GWLB3。
全域字线GWLA0、GWLB0、GWL1、GWL2、GWLA3、GWLB3中的1根传递选择电压VWL，其它5根被维持在非选择电压VWLU，或者成为电浮置状态。将非选择电压VWLU施加到连接于与选择字线邻接的非选择字线(邻接字线)的全域字线。连接于不与选择字线邻接的非选择字线的全域字线也可以是电浮置状态。
晶体管Tr0～Tr15与字线WL0～WL15分别对应而各设置1个，且连接于字线WL0～WL15与全域字线GWLA0、GWLB0、GWL1、GWL2、GWLA3、GWLB3之间。晶体管Tr0～Tr15例如由p型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)所构成。但是，晶体管Tr0～Tr15也可以由n型MOSFET所构成。另外，只要具有能够切换连接的开关功能，则不限于晶体管。
选择信号线SEL0～SEL3与组GP0～GP3分别对应而设置，且分别共通地连接于所对应的组GP0～GP3中所包含的晶体管Tr0～Tr3、Tr4～Tr7、Tr8～Tr11、Tr12～Tr15的栅电极。例如，选择信号线SEL0共通地连接于组GP0的晶体管Tr0～Tr3的栅电极。选择信号线SEL1共通地连接于组GP1的晶体管Tr4～Tr7的栅电极。选择信号线SEL2共通地连接于组GP2的晶体管Tr8～Tr11的栅电极。选择信号线SEL3共通地连接于组GP3的晶体管Tr12～Tr15的栅电极。由此，晶体管Tr0～Tr15针对每个组GP0～GP3而受到驱动。选择信号线SEL0～SEL3的电压是通过周边电路PC而上升或者下降。
例如，设为晶体管Tr0～Tr15是p型MOSFET。在该情况下，选择信号线SEL0～SEL3成为低电平有效(low active)。因此，当选择组GP0时，周边电路PC使选择信号线SEL0下降，使与组GP0对应的晶体管Tr0～Tr3成为接通状态。因此，晶体管Tr0～Tr3将组GP0中所包含的字线WL0～WL3分别电连接于全域字线GWLA0、GWL1、GWL2、GWLA3。也就是说，在选择组为GP0的情况下，晶体管Tr0～Tr3将选择组GP0中所包含的4根字线WL0～WL3与4根全域字线GWLA0、GWL1、GWL2、GWLA3分别电连接。同样地，当选择组GP1时，周边电路PC使选择信号线SEL1下降，使与组GP1对应的晶体管Tr4～Tr7成为接通状态。由此，晶体管Tr4～Tr7将组GP1中所包含的字线WL4～WL7分别连接于全域字线GWLB0、GWL1、GWL2、GWLB3。也就是说，在选择组为GP1的情况下，晶体管Tr4～Tr7将选择组GP1中所包含的4根字线WL4～WL7与4根全域字线GWLB0、GWL1、GWL2、GWLB3分别电连接。同样地，当选择组GP2时，周边电路PC使选择信号线SEL2下降，使与组GP2对应的晶体管Tr8～Tr11成为接通状态。由此，晶体管Tr8～Tr11将组GP2中所包含的字线WL8～WL11分别连接于全域字线GWLA0、GWL1、GWL2、GWLA3。当选择组GP3时，周边电路PC使选择信号线SEL3下降，使与组GP3对应的晶体管Tr12～Tr15成为接通状态。由此，将组GP3中所包含的字线WL12～WL15分别连接于全域字线GWLB0、GWL1、GWL2、GWLB3。
如上所述，全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3中的1根是选择电压VWL，其它5根全域字线被维持在非选择电压VWLU，或者成为电浮置状态。只对选择组中所包含的4根字线中的1根字线施加选择电压VWL，对其它3根字线施加非选择电压VWLU，或者成为电浮置状态。将非选择电压VWLU施加到与选择字线邻接的非选择字线(邻接字线)以及连接于其的全域字线。不与选择字线邻接的非选择字线以及连接于其的全域字线也可以是电浮置状态。
根据本实施方式，行解码器RD将处于选择字线的两侧的非选择字线固定为非选择电压VWLU。由此，减小选择字线的选择电压VWL对非选择字线造成的影响，抑制对连接于非选择字线的存储胞的干扰。
例如，在选择各组的中间部的字线的情况下，选择字线的两侧的非选择字线处于同一组内。因此，仅使选择组的选择信号线下降，其它非选择组的选择信号线保持高电平即可。在该情况下，通过全域字线的电压控制，能够将选择字线的两侧的非选择字线固定为非选择电压VWLU。例如，在选择组GP1的字线WL5的情况下，使选择信号线SEL1下降到低电平，而其它选择信号线SEL0、SEL2、SEL3保持在高电平。然后，将全域字线GWL1设定为选择电压VWL，将全域字线GWLB0、GWL2设定为非选择电压VWLU。其它全域字线GWLA0、GWLA3、GWLB3成为非选择电压VWLU或浮置状态。由此，将与选择字线WL5的两侧邻接的非选择字线WL4、WL6固定为非选择电压VWLU。因此，通过选择字线WL5的选择电压VWL，邻接的非选择字线WL4、WL6的存储胞不易受到干扰。其它非选择字线因为与选择字线WL5分离，所以可以是非选择电压VWLU或者浮置状态的任一种。关于选择其它中间部的字线WL1、WL2、WL6、WL9、WL10、WL13、WL14的情况，也同样如此。也就是说，在选择字线WL5位于组GP1的中间的情况下，选择组GP1中所包含的晶体管Tr4～Tr7将字线WL4～WL7与全域字线分别电连接。另一方面，选择组GP1以外的非选择组GP0、GP2、GP3的字线未连接于全域字线，而保持浮置状态。
另一方面，在选择字线处于选择组的端部的情况下，与选择字线的单侧邻接的非选择字线属于与选择组邻接的其它组。因此，与选择字线邻接的非选择组的选择信号线也需要下降。也就是说，不仅选择组的字线，与选择字线邻接的非选择组(邻接组)的晶体管也将该邻接组中所包含的字线与全域字线电连接。
例如，图4是表示选择组GP1的端部字线WL7时的情况的图。在组GP1为选择组的情况下，选择信号线SEL1下降到低电平。另外，字线WL7是处于选择组GP1的端部的字线。因此，使与选择字线WL7邻接的非选择组GP2的选择信号线SEL2也下降。由此，将组GP1、GP2的字线WL4～WL11连接于全域字线GWLA0、GWLB0、GBL1、GBL2、GWLA3、GWLB3中的任一根。
此时，对连接于选择字线WL7的全域字线GWLB3施加选择电压VWL。对连接于与选择字线WL7邻接的非选择字线WL6、WL8的全域字线GWL2、GWLA0施加非选择电压VWLU。其它全域字线GWLB0、GWL1、GWLA3可以是非选择电压VWLU或浮置状态的任一种。
由此，对选择字线WL7施加选择电压VWL，对与选择字线WL7的两侧邻接的非选择字线WL6、WL8施加非选择电压VWLU。选择组GP1以及GP2的其它字线WL4、WL5、WL9～WL11成为非选择电压VWLU或浮置状态。进而，选择信号线SEL0以及SEL3保持为高电平。因此，非选择组GP0、GP3的字线被从全域字线电断开，成为电浮置状态。也就是说，选择字线WL7、与其两侧邻接的非选择字线WL6、WL8以外的非选择字线成为电浮置状态。
这样，将与选择字线WL7邻接的2根非选择字线WL6、WL8固定为非选择电压VWLU。由此，抑制选择字线WL7与非选择字线WL6、WL8的电容耦合，选择字线WL7的选择电压VWL不会对与其邻接的非选择字线WL6、WL8过度地产生影响。结果，抑制对连接于非选择字线WL6、WL8的存储胞的干扰。其它的非选择字线WL0～WL5、WL9～WL15因为未与选择字线WL7直接邻接，所以可以固定为非选择电压VWLU，也可以是浮置状态。
此处，与处于组GP0～GP3的一端的字线WL0、WL4、WL8、WL12对应的全域字线被分割成GWLA0以及GWLB0这2根。另外，与处于组GP0～GP3的另一端的字线WL3、WL7、WL11、WL15对应的全域字线也被分割成GWLA3以及GWLB3这2根。
虽未图示，但是如果在与处于组GP0～GP3的端部的字线WL3、WL7、WL11、WL15对应的全域字线的数量为1根(设为GWL3)的情况下，那么字线WL3、WL7、WL11、WL15被连接于1根共通的全域字线GWL3。在该情况下，当选择组GP1的端部的字线WL7时，全域字线GWL3不仅被连接于选择字线WL7，还连接于非选择组GP2的字线WL11。因此，如果将与选择字线WL7邻接的非选择组GP2的字线WL8～WL11连接于全域字线，那么全域字线GWL3的选择电压VWL不仅施加到选择字线WL7，还施加到非选择字线WL11。在该情况下，连接于非选择字线WL11的存储胞受到干扰。
这种现象在选择组的一端的字线WL4的情况下也同样发生。如果在与处于组GP0～GP3的端部的字线WL0、WL4、WL8、WL12对应的全域字线的数量为1根(设为GWL0)的情况下，那么字线WL0、WL4、WL8、WL12被连接于1根共通的全域字线GWL0。在该情况下，在选择组GP1的端部的字线WL4的情况下，全域字线GWL0不仅连接于选择字线WL4，还连接于非选择组GP0的字线WL0。因此，如果将与选择字线WL4邻接的非选择组GP0的字线WL0～WL3连接于全域字线，那么不仅对选择字线WL4，还对非选择字线WL0施加全域字线GWL0的选择电压VWL。在该情况下，连接于非选择字线WL0的存储胞受到干扰。
相对于此，在本实施方式的半导体存储装置中，与处于各组GP0～GP3的一端的字线WL0、WL4、WL8、WL12对应的全域字线被分割成GWLA0以及GWLB0这2根。进而，与处于各组GP0～GP3的另一端的字线WL3、WL7、WL11、WL15对应的全域字线也被分割成GWLA3以及GWLB3这2根。并且，彼此邻接的任意2个组中的端部的字线连接于彼此不同的全域字线(GWLA0、GWLB0、GWLA3、GWLB3)。因此，即使将与选择组邻接的非选择组的字线连接于全域字线，也不会将选择电压VWL施加到选择字线以外的非选择字线。例如，在图3中，为了将与选择字线WL7邻接的2根非选择字线WL6、WL8固定为非选择电压VWLU，而将邻接的非选择组GP2的字线WL8～WL11连接于全域字线。在该情况下，选择字线WL7以及非选择字线WL11分别连接于彼此不同的全域字线GWLB3以及GWLA3。因此，只对选择字线WL7施加选择电压VWL，而不对非选择字线WL11施加。因此，能够将与选择字线WL7邻接的非选择字线WL6、WL8固定为非选择电压VWLU，并且抑制连接于非选择字线WL11的存储胞的干扰。
在选择字线为WL4的情况下，也同样如此。为了将与选择字线WL4邻接的2根非选择字线WL3、WL5固定为非选择电压VWLU，而将邻接的非选择组GP0的字线WL0～WL3连接于全域字线。在该情况下，选择字线WL4以及非选择字线WL0分别连接于彼此不同的全域字线GWLB0、GWLA0。因此，只对选择字线WL4施加选择电压VWL，而不对非选择字线WL0施加。因此，能够将与选择字线WL4邻接的非选择字线WL3、WL5固定为非选择电压VWLU，并且抑制连接于非选择字线WL0的存储胞的干扰。
根据本实施方式，为了简化，而示出了字线(位线)的总数为16根，且将其分为4个组的示例。在该情况下，各组由4根字线所构成。但是，能够将数量更多的字线构成为1组。例如，在1024根字线被分割成32组的情况下，各组内的字线的数量m为32根。这该情况下，全域字线只要至少设置34根即可。因此，即使字线(位线)的总数增加，本实施方式的半导体存储装置的布局面积也不会怎么增大，而对半导体存储装置的芯片尺寸造成的影响较小。换句话说，在本实施方式的半导体存储装置中，能够将字线(位线)的总数增加的情况下的对芯片尺寸造成的影响抑制得相对较小。因此，本实施方式的半导体存储装置能够抑制面积的增大，并且抑制由选择电压引起的对非选择字线的干扰(电压变动)。
此外，与处于各组GP0～GP3的一端或另一端的端部字线对应的全域字线分别被分割成2根。但是，与端部字线对应的全域字线只要在邻接的组中不共有，便也可以分割成3根以上。
所述结构以及功能不仅能够应用于行解码器RD，也能够应用于列解码器CD。在应用于列解码器CD的情况下，只要替代“字线”而换句话称为“位线”即可。
(变化例)
图5是表示第1实施方式的变化例的行解码器RD内的多工器MUX的构成例的电路图。在本变化例中，组GP1、GP3的字线与全域字线的连接关系与第1实施方式的连接关系不同。在组GP0中，字线WL0～WL3分别按照升序(GWLA0、GWL1、GWL2、GWLA3的顺序)连接于全域字线。在组GP2中也同样地按照升序连接于全域字线。另一方面，在组GP1中，字线WL4～WL7分别按照降序(GWLB3、GWL2、GWL1、GWLB0的顺序)连接于全域字线。
与第1实施方式的相同之处在于：与处于各组GP0～GP3的一端或另一端的端部字线对应的全域字线分别被分割成2根。即使是这样的结构，也能够与第1实施方式同样地进行动作。
例如，在选择组GP1的字线WL7的情况下，将组GP1、GP2连接于全域字线。然后，将连接于选择字线WL7的全域字线GWLB0设定为选择电压VWL。连接于与选择字线WL7邻接的非选择字线WL6、WL8的全域字线GWL1、GWLA0被设定为非选择电压VWLU。其它全域字线可以是非选择电压VWLU或浮置状态的任一种。由此，对选择字线WL7施加选择电压VWL，并且将与其邻接的非选择字线WL6、WL8固定为非选择电压VWLU。因此，连接于非选择字线WL6、WL8的存储胞不易受到来自选择字线WL7的干扰(电压变动)。另外，其它非选择字线因为与选择字线WL7分离，所以虽然为电浮置状态，但不易受到来自选择字线WL7的干扰(电压变动)。
本变化例的其它构成以及动作能够基于第1实施方式的构成以及动作容易地理解。因此，本变化例能够获得与第1实施方式相同的效果。
(第2实施方式)
图6是表示第2实施方式的行解码器RD内的多工器MUX的构成例的电路图。第2实施方式的行解码器RD将与选择字线的两侧邻接的各2根非选择字线(共计4根非选择字线)固定为非选择电压VWLU。其它非选择字线可以是非选择电压VWLU或者浮置状态的任一种。
在第2实施方式中，16根字线WL被分割成各8根的2个组GP0、GP1。也就是说，在第2实施方式中，m＝8。
将作为全域信号线的全域字线GWLA0、GWLB0、GWLA1、GWLB1、GBL2～GBL5、GWLA6、GWLB6、GWLA7、GWLB7相对于整个字线WL(所有组GP0、GP1)共通地设置。关于全域字线GWLA0、GWLB0、GWLA1、GWLB1、GBL2～GBL5、GWLA6、GWLB6、GWLA7、GWLB7，设置1个组内所包含的字线WL的数量加上4所得的数量(也就是m+4根)。例如，在本实施方式中，8根字线WL包含在各组GP0、GP1的各个组中，且相对于组GP0、GP1共通地设置有12根全域字线GWLA0、GWLB0、GWLA1、GWLB1、GBL2～GBL5、GWLA6、GWLB6、GWLA7、GWLB7。
全域字线GWLA0、GWLB0与位于邻接的2个组的一端的字线分别对应。例如，全域字线GWLA0与组GP0的一端的字线WL0对应，且经由晶体管Tr0连接于字线WL0。全域字线GWLB0与和组GP0邻接的组GP1的一端的字线WL8对应，且经由晶体管Tr8连接于字线WL8。
全域字线GWLA1、GWLB1与从邻接的2个组的一端算起位于第2个的字线分别对应。例如，全域字线GWLA1与从组GP0的一端算起的第2根字线WL1对应，且经由晶体管Tr1连接于字线WL1。全域字线GWLB1与从和组GP0邻接的组GP1的一端算起的第2根字线WL9对应，且经由晶体管Tr9连接于字线WL9。
全域字线GWLA7、GWLB7与位于邻接的2个组的另一端的字线分别对应。例如，全域字线GWLA7与组GP0的另一端的字线WL7对应，且经由晶体管Tr7连接于字线WL7。全域字线GWLB7与和组GP0邻接的组GP1的另一端的字线WL15对应，且经由晶体管Tr15连接于字线WL15。
全域字线GWLA6、GWLB6与从邻接的2个组的另一端算起的位于第2个的字线分别对应。例如，全域字线GWLA6与从组GP0的另一端算起的第2根字线WL6对应，且经由晶体管Tr6连接于字线WL6。全域字线GWLB6与从和组GP0邻接的组GP1的另一端算起的第2根字线WL14对应，且经由晶体管Tr14连接于字线WL14。
组GP0的两侧各2根的字线WL0、WL1、WL6、WL7分别连接于不同的全域字线，且不与和其邻接的组GP1的两侧各2根的字线WL8、WL9、WL14、WL15一起共有全域字线。
这样，全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWLA6、GWLB6、GWLA7、GWLB7相对于各组的两侧各2根的字线而设置。而且，全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWLA6、GWLB6、GWLA7、GWLB7在邻接的2个组内不连接于同一字线，而连接于彼此不同的字线。全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWLA6、GWLB6、GWLA7、GWLB7虽然不被邻接的2个组共有，但可以在每隔1个配置的多个组中共有。由此，全域字线被相对于邻接的2个组的两侧各2根的字线而分割，但能够极力减少全域字线的根数。
进而，各组的两端以外的中间的字线WL2～WL5、WL10～WL13在邻接的任意2个组中共有全域字线GWL2～GWL5。另外，在同一组内，字线分别连接于不同的全域字线GWL2～GWL5。例如，组GP0的中间的字线WL2～WL5分别连接于全域字线GWL2～GWL5，组GP1的中间字线WL10～WL13分别连接于全域字线GWL2～GWL5。组GP0、GP1的字线WL2、WL10共通地连接于全域字线GWL2，字线WL3、WL11共通地连接于全域字线GWL3，字线WL4、WL12共通地连接于全域字线GWL4，字线WL5、WL13共通地连接于全域字线GWL5。
各组GP0、GP1是连接于彼此不同的全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWL2～GWL5、GWLA6、GWLB6、GWLA7、GWLB7的字线WL的组。而且，8根全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWLA6、GWLB6、GWLA7、GWLB7是与各组GP0、GP1的两侧各2根的字线(WL0、WL1、WL6、WL7、WL8、WL9、WL14、WL15)对应而设置的。因此，全域字线的数量(j)是各组中所包含的字线WL的数量(下述式1的m)加上4所得的数量(m+4)或m+4以上。也就是说，式2成立。
j≧m+4 (式2)
各组GP0、GP1内的字线WL0～WL7、WL8～WL15经由晶体管Tr0～Tr15连接于全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWL2～GWL5、GWLA6、GWLB6、GWLA7、GWLB7中的任一根。晶体管Tr0～Tr15与字线WL0～WL15分别对应而各设置1个，且连接于字线WL0～WL15与全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWL2～GWL5、GWLA6、GWLB6、GWLA7、GWLB7之间。晶体管Tr0～Tr15的构成可以与第1实施方式的晶体管Tr0～Tr15的构成相同。
全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWL2～GWL5、GWLA6、GWLB6、GWLA7、GWLB7中的1根传送选择电压VWL，其它全域字线被维持在非选择电压VWLU，或成为电浮置状态。在第2实施方式中，将非选择电压VWLU施加到连接于与选择字线的两侧邻接的各2根非选择字线(邻接字线)的全域字线。连接于与选择字线进一步分离的非选择字线的全域字线可以是电浮置状态。
选择信号线SEL0、SEL1与组GP0、GP1分别对应而设置，且分别共通地连接于所对应的组GP0、GP1中所包含的晶体管Tr0～Tr7、Tr8～Tr15的栅电极。由此，针对每个组GP0、GP1驱动晶体管Tr0～Tr15。选择信号线SEL0、SEL1的电压是通过周边电路PC而上升或者下降。此外，选择信号线SEL0、SEL1是低电平有效。
根据第2实施方式，行解码器RD将选择字线的两侧各2根的非选择字线固定为非选择电压VWLU。由此，减小选择字线的选择电压VWL对非选择字线产生的影响，抑制对连接于非选择字线的存储胞的干扰。
例如，在选择各组的除了两侧各2根以外的中间部的字线的情况下，选择字线的两侧各2根的非选择字线存在于同一组内。因此，仅使选择组的选择信号线下降，其它非选择组的选择信号线保持高电平即可。在该情况下，通过全域字线的电压控制，能够将选择字线的两侧的非选择字线固定为非选择电压VWLU。例如，在选择组GP0的字线WL3的情况下，使选择信号线SEL0下降到低电平，将其它选择信号线SEL1保持在高电平。然后，将全域字线GWL3设定为选择电压VWL，将全域字线GWLA1、GWL2、GWL4、GWL5设定为非选择电压VWLU。其它全域字线成为非选择电压VWLU或浮置状态。由此，与选择字线WL3的两侧邻接的非选择字线WL1、WL2、WL4、WL5被固定为非选择电压VWLU。因此，通过选择字线WL3的选择电压VWL，与其两侧邻接的各2根的非选择字线WL1、WL2、WL4、WL5的存储胞不易受到干扰。其它非选择字线因为与选择字线WL3分离，所以也可以是非选择电压VWLU或浮置状态的任一种。关于选择其它中间部的字线WL2、WL4、WL5、WL10～WL13的情况，也同样如此。
另一方面，在选择字线包含在选择组的两侧2根中的情况下，与选择字线的单侧邻接的2根非选择字线的至少1根属于与选择组邻接的其它组。因此，与选择字线邻接的非选择组的选择信号线也需要下降。也就是说，不仅将选择组的字线连接于全域字线，还将与其邻接的非选择组的字线连接于全域字线。
例如，图7是表示选择从组GP0的端部算起的第2根字线WL6时的情况的图。在组GP0是选择组的情况下，选择信号线SEL0下降到低电平。另外，字线WL6是从选择组GP0的端部算起处于第2个的字线。因此，也使与选择字线WL6邻接的非选择组GP1的选择信号线SEL1下降。由此，将组GP0、GP1的字线WL0～WL15连接于全域字线GWLA0、GWLB0、GWLA1、GWLB1、GWL2～GWL5、GWLA6、GWLB6、GWLA7、GWLB7中的任一根。
此时，对连接于选择字线WL6的全域字线GWLA6施加选择电压VWL。对全域字线GWLB0、GWL4、GWL5、GWLA7施加非选择电压VWLU，所述全域字线GWLB0、GWL4、GWL5、GWLA7连接于与选择字线WL6的两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8。其它全域字线可以是非选择电压VWLU或浮置状态的任一种。
由此，对选择字线WL6施加选择电压VWL，对与选择字线WL6的两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8施加非选择电压VWLU。其它字线WL0～WL3、WL9～WL15成为非选择电压VWLU或浮置状态。虽然未图示，但其它非选择组的选择信号线保持高电平。因此，组GP0、GP1以外的非选择字线被从全域字线电切断，成为电浮置状态。也就是说，选择字线WL6、与其两侧分别邻接的各2根非选择字线WL4、WL5、WL7、WL8以外的非选择字线成为电浮置状态。
这样，将与选择字线WL6的两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8固定为非选择电压VWLU。由此，抑制选择字线WL6与非选择字线WL4、WL5、WL7、WL8的电容耦合，选择字线WL6的选择电压VWL不会对与其邻接的非选择字线WL4、WL5、WL7、WL8过度地产生影响。结果，抑制对连接于非选择字线WL4、WL5、WL7、WL8的存储胞的干扰。其它的非选择字线WL0～WL3、WL9～WL15因为与选择字线WL6分离，所以可以固定为非选择电压VWLU，也可以是浮置状态。
此处，与各组GP0、GP1的一端的字线WL0、WL8对应的全域字线被分割成GWLA0以及GWLB0这2根。与从各组GP0、GP1的一端算起的第2根字线WL1、WL9对应的全域字线被分割成GWLA1以及GWLB1这2根。此外，与各组GP0、GP1的另一端的字线WL7、WL15对应的全域字线也被分割成GWLA7以及GWLB7这2根。与从各组GP0、GP1的另一端算起的第2根字线WL6、WL14对应的全域字线也被分割成GWLA6以及GWLB6这2根。
由此，邻接的2个组GP0、GP1的两侧的各2根字线连接于彼此不同的全域字线(GWLA0、GWLB0、GWLA1、GWLB1、GWLA6、GWLB6、GWLA7、GWLB7)。因此，即使将与选择组邻接的非选择组的字线连接于全域字线，也不会将选择电压VWL施加到选择字线以外的非选择字线。例如，在图7中，为了将与选择字线WL6的两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8固定为非选择电压VWLU，而将邻接的非选择组GP1的字线WL8～WL15连接于全域字线。在该情况下，将选择字线WL6连接于与组GP1中的非选择字线WL8～WL15不同的全域字线。因此，将选择电压VWL仅施加到选择字线WL6，而不施加到组GP1内的非选择字线WL8～WL15。因此，组GP1内的存储胞不受干扰。
关于在邻接的2个组GP0、GP1的两侧的各2根字线中选择任意字线的情况，也同样如此。
第2实施方式的其它构成以及动作可以与第1实施方式相同。由此，第2实施方式能够获得与第1实施方式相同的效果。
此外，根据第2实施方式，各组由8根字线所构成。但是，也可以将各组构成为包含更多字线。例如，在1024根字线被分割成32组的情况下，各组内的字线的根数为32根。在该情况下，全域字线只要至少设置36根即可。因此，本实施方式的半导体存储装置的布局面积并不会怎么增大，对半导体存储装置的芯片尺寸产生的影响较小。
(变化例)
图8是表示第2实施方式的变化例的行解码器RD内的多工器MUX的构成例的电路图。在本变化例中，组GP1的字线与全域字线的连接关系与第2实施方式的连接关系不同。在组GP0中，字线WL0～WL7分别按照升序(GWLA0、GWLA1、GWL2～GWL5、GWLA6、GWLA7的顺序)连接于全域字线。另一方面，在组GP1中，字线WL8～WL15分别按照降序(GWLB7、GWLB6、GWL5、GWL4、GWL3、GWL2、GWLB1、GWLB0的顺序)连接于全域字线。
与第2实施方式的相同之处在于：与各组GP0、GP1的一端或另一端的各2根字线对应的全域字线分别被分割成4根(共计8根)。即使是这样的结构，也能够与第2实施方式同样地进行动作。
例如，在选择组GP0的字线WL6的情况下，将组GP0、GP1连接于全域字线。然后，将连接于选择字线WL6的全域字线GWLA6设定为选择电压VWL。将连接于与选择字线WL6的两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8的全域字线GWL4、GWL5、GWLA7、GWLB7设定为非选择电压VWLU。其它全域字线可以是非选择电压VWLU或浮置状态的任一种。由此，对选择字线WL6施加选择电压VWL，并且将与其两侧邻接的各2根非选择字线WL4、WL5、WL7、WL8固定为非选择电压VWLU。因此，连接于非选择字线WL4、WL5、WL7、WL8的存储胞不易受到来自选择字线WL6的干扰。另外，其它非选择字线因为与选择字线WL6分离，所以虽然是电浮置状态，但不易受到来自选择字线WL6的干扰(电压变动)。
本变化例的其它构成以及动作能够基于第2实施方式的构成以及动作容易地理解。因此，本变化例能够获得与第2实施方式相同的效果。
以上实施方式能够应用于像以下那样的交叉点型存储器。
图9是示意性地表示存储胞阵列MCA中所包含的存储胞MC、位线BL以及字线WL的立体图。
如图9所示，例如，多根位线BL隔开间隔且沿相同方向延伸，在其上方处，多根字线WL隔开间隔沿与位线BL进行延伸的方向正交的方向延伸。并且，多个存储胞MC分别配置于多根位线BL与多根字线WL的交点。由此，构成多个存储胞MC在俯视下配置于矩阵上的交叉点型存储胞阵列MCA。
示出了位线BL以及字线WL各1层且在它们之间配置一层存储胞MC的示例，但不限于此。也可以进一步增加供配置存储胞MC的层，对应地进一步增加位线BL及/或字线WL的层。例如，也可以在图9中的多根字线WL之上隔开间隔进一步设置沿与字线WL延伸的方向正交的方向延伸的多根位线BL，在多根字线WL与上方的多根位线BL的交点处进一步配置多个存储胞MC。在该情况下，存储胞MC成为2层，布线层(位线BL的层以及字线WL的层)成为3层。另外，也可以将位线BL与字线WL相互替换。
图10是示意性地表示存储胞阵列MCA的电路构成的图。各存储胞MC连接于所对应的1根字线WL、与所对应的1根位线BL之间。存储胞MC例如包含电阻变化元件VR与开关元件SE。此外，存储胞MC不限于电阻变化元件。
电阻变化元件VR能够成为低电阻状态与高电阻状态。电阻变化元件VR利用低电阻状态与高电阻状态的电阻状态的差异而保存1比特的数据。
开关元件SE例如在所施加的电压小于阈值的情况下成为高电阻状态(断开状态)，在所施加的电压为阈值以上的情况下成为导通状态(接通状态)。由此，开关元件SE作为具有整流功能的整流元件发挥功能。开关元件SE也可以是双向整流元件。
图11是示意性地表示存储胞阵列MCA、位线BL以及字线WL的连接关系的图。在存储胞阵列MCA中例如连接16根位线BL与16根字线。将位线BL与字线WL分别分成各4根的4个组GP。此外，示出了位线BL与字线WL的总数分别为16根的示例，但不限于此。另外，示出了各组GP中所包含的位线BL与字线WL的数量为4根的示例，但不限于此。例如，位线BL与字线WL的总数例如也可以是1024根。在该情况下，也可以是将位线BL与字线WL分别各32根地分为32个组GP的构成。进而，也可以对1个半导体存储装置提供多个存储胞阵列MCA。
已对本发明的几个实施方式进行说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能够以其它各种方式进行实施，能够在不脱离发明的主旨的范围内进行各种省略、更换、变更。这些实施方式或其变化与包含在发明的范围或主旨内同样地，包含在权利要求书中所记载的发明及其均等范围内。
[符号的说明]
1 存储器芯片
MCA 存储胞阵列
CD 列解码器
RD 行解码器
SA 感测放大器
MUX 多工器
WLDRV 字线驱动器
WL 字线
GWLA0等 全域字线
GP0～GP3 组
Tr0～Tr15 晶体管
SEL0～SEL3 选择信号线

Claims (10)

1.一种半导体存储装置，其具备：
多根第1信号线，被分割成各m根的多个组，其中m为2以上的整数；
多根第2信号线；
存储胞阵列，具有与所述多根第1信号线和所述多根第2信号线的交点对应而设置的多个存储胞；
m+2根以上的全域信号线，对所述多根第1信号线中的任一根施加选择电压；
多个第1晶体管，与所述多根第1信号线分别对应而各设置1个，且连接于所述多根第1信号线与所述全域信号线之间；以及
多根第1选择信号线，与所述多个组分别对应而设置，且共通地连接于该对应的组中所包含的所述第1晶体管的栅电极；且
位于彼此邻接的任意2个所述组的各自的两端的所述第1信号线连接于彼此不同的所述全域信号线。
2.根据权利要求1所述的半导体存储装置，其中在所述多个组中，与处于各自的一端或另一端的所述第1信号线对应的所述全域信号线被分割成2根以上。
3.根据权利要求1或2所述的半导体存储装置，其中所述多个第1晶体管将从所述多个组中选择的选择组中所包含的所述第1信号线与所述全域信号线分别电连接，且
在从所述多根第1信号线中选择的第1信号线位于所述选择组的端部的情况下，所述多个晶体管将与所选择的所述第1信号线邻接的邻接组中所包含的所述第1信号线与所述全域信号线也分别电连接。
4.根据权利要求1或2所述的半导体存储装置，其中所述多个第1晶体管将从所述多个组中选择的选择组中所包含的所述第1信号线与所述全域信号线分别电连接，且
在从所述多根第1信号线中选择的第1信号线位于所述选择组的中间的情况下，所述多个晶体管将所述选择组中所包含的所述第1信号线与所述全域信号线分别电连接，该选择组以外的非选择组的所述第1信号线不与所述全域信号线连接。
5.根据权利要求1或2所述的半导体存储装置，其中所述全域信号线对所选择的所述第1信号线施加所述选择电压，
所述全域信号线对与所选择的所述第1信号线的两侧邻接的所述第1信号线施加非选择电压。
6.根据权利要求5所述的半导体存储装置，其中所述全域信号线使所选择的所述第1信号线以及与其两侧邻接的所述第1信号线以外的所述第1信号线成为电浮置状态。
7.根据权利要求1或2所述的半导体存储装置，其中所述全域信号线对所选择的所述第1信号线施加所述选择电压，
所述全域信号线对与所选择的所述第1信号线的两侧分别邻接的各2根所述第1信号线施加非选择电压。
8.根据权利要求7所述的半导体存储装置，其中所述全域信号线使所选择的所述第1信号线以及与其两侧分别邻接的各2根所述第1信号线以外的所述第1信号线成为电浮置状态。
9.根据权利要求1所述的半导体存储装置，其中每隔1个配置的所述多个组的所述第1信号线共有所述全域信号线。
10.根据权利要求1所述的半导体存储装置，其中位于彼此邻接的任意2个所述组的各自的两端的所述第1信号线以外的中间的第1信号线共有所述全域信号线。
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