CN101866689A - 小摆幅存储器信号的电路与方法 - Google Patents

Abstract

本发明公开了一种存储器电路，其包括多个存储器库，各存储器库还包括一区域感测放大器，用以感测该区域位线上的小摆幅电压，并感测一互补全域位线对上的小摆幅电压；多个全域位线，排列成互补位线信号对，所述多个全域位线横越整个存储器阵列，并耦接至各存储器库中的区域感测放大器；一小信号写入驱动电路，耦接至完全摆幅I/O数据线，用以在所述多个全域位线输出互补小摆幅信号；以及一全域感测放大器，耦接至所述多个全域位线，并用以感测该全域位线上的小摆幅差动信号，并具有完全摆幅输出信号。本发明可使存储器阵列提供更快的时序，节省更多的功率，并可减少从存储器的输入/输出缓冲器上读取与写入数据所需的电流量及时间。

Description

小摆幅存储器信号的电路与方法

技术领域

本发明涉及半导体装置，尤其涉及一种系统与方法以使半导体装置中的集成电路的存储器阵列有较高的速度与较低的功率损耗。

背景技术

半导体集成电路具有广泛的用途，其可应用于个人电脑、影音装置、多媒体装置、数字助理、通信装置等产品之上。一般来说，集成电路提供各种可由使用者自行定义的功能。存储器阵列可单独作为集成电路，例如商用DRAM或SRAM集成电路，也可与同一装置中的其他电路形成整合电路。嵌入式存储器逐渐应用于特定应用集成电路(application specific integratedcircuits，ASICs)或单芯片系统(system on chip，SOC)集成电路。这些高度整合的装置可包括(但不限于)处理器、微处理器、数字信号处理器以及暂时性和永久性存储器，例如嵌入式动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)及非易失性存储器如EEPROM与闪存。

图1表示一公知SRAM晶格10。图中的晶格10具有6个晶体管M1-M6。图1中，字线WL(有时称为「行线」)以水平方向呈现。字线可横跨一存储器阵列中的多个晶格。互补位线对BL及BL_以列方向或垂直方向排列。值得注意的是，图1为一电路示意图，所绘字线及位线仅为例示，其都可以其他方式排列。如同公知技术，只要不改变晶格的操作方式，各装置的位置以及字线与位线的方向都可有所变动。

彼此耦接的有6个晶体管可形成各个SRAM晶格10。晶体管M2与M4(在本实施例中为P型MOSFET上拉晶体管，但不必以此为限)分别耦接于两互补的储存节点Q、Q_与一正供应电压(VDD)之间。VDD可为一正供应电压，典型值为5伏特或3伏特，或者，存储器核心供应电压可为降压后的正供应电压，例如2伏特或1伏特左右。在某些组态中，存储器晶格的正供应电压可低于集成电路中其他电路所采用的正供应电压。如同公知技术，降低存储器的VDD电压位为一种节省功率与加速存储器操作的常用方法。在存储器晶格10中，晶体管M1与M3为N-型MOSFET下拉晶体管，并分别耦接于该储存节点Q_、Q以及接地参考电压之间。SRAM存储器晶格10耦接成一交错门闩电路其中晶体管M1与M2构成一反相器，而晶体管M3与M4构成另一反相器。M3与M4所构成的反相器耦接至晶体管M1与M2的栅极(晶体管M1与M2的栅极彼此耦接)并耦接至一输出端。相似地，晶体管M3与M4以其共同的栅极耦接至晶体管M1与M2所构成的反相器的输出端。

在图1中，当字线WL被激活时，存取晶体管(或称传输门)M5与M6用以从储存节点Q(M5)与Q_(M6)上传输数据至互补位线BL_(M5)与BL(M6)。

在写入周期，位线(BL与BL_)可被预充电至一第一电压，因而激活该字线WL。假设储存节点(Q与Q_)其中一点为低电压，则另一节点则为高电压(因为彼此互补的关系)，当存取晶体管将位线耦合至该晶格时，位线BL与BL其中之一将被拉至低电压。一般来说，剩下的位线将保持在预充电电压电平。由于位线排列于位线对之中，因此可对各个位线对使用一差动电压感测放大器以接收存储器晶格输出的数据，并感测两位线间的小差动电压-ΔV。感测放大器的小信号差动感测机制可以在不要求位线对中任何一者转换至完全“低”的电压电平的情况下即可快速判断数据值。举例而言，ΔV电压可为100毫伏或200毫伏上下。当晶格通过各自的存取晶体管而耦接至位线时，一般会将电压降低后输出于位线上。

在写入周期，SRAM晶格所储存的数据会在字线WL被激活之前或在字线WL被激活的同时被输出于位线对BL与BL_之上。该数据可使该互补对之一者呈现一低电平，进而使得节点Q与Q_两者中之一者拉下至一电平，该电平低到足以覆写已储存数据。一位线上的Vdd电压可为上述写入电压，另一位线则为较低的电压，一般来说在0伏特左右。

图1仅描述单一存储器晶格10。传统SRAM阵列可具有数以千计此类晶格。其通常以字线或行线以一第一方向排列成多个行，并以位线对于晶格间排列成列，字线耦接至晶格存取晶体管(举例而言，图1的M5与M6)的栅极，而位线对耦接至晶格存取晶体管的源极端或漏极端。值得注意的是，本文的「行」与「列」仅为方便说明晶格与字线、位线间之间的关系。如同公知技术，存储器阵列布局方式包括折迭式位线或其他形式，在其他形式中，位线与字线可彼此垂直、平行或以其他方向交会。

公知的存储器阵列一般包括一区域感测放大器，其耦接至部分阵列的各个位线对。区域感测放大器可为一差动感测放大器，用以感测位线BL与BL间的一小电压差值ΔV，并对所感测的小信号进行放大，以形成传输于全域位线对上的较大电压摆讯的信号。感测小差动电压具有多个优点。存储器晶格在读取操作下将小差动电压(通常设定成标称预充电电压值，例如Vdd或Vdd/2)提供至位线(及互补位线)所需要时间，与将同样的位线拉下至一低电压(例如零伏特)所需要的时间相比，显得非常短暂。在区域位线上使用小摆幅差动电压，也可使感测操作得以快速地感测该小电压ΔV，并且将完全电平的电压输出于全域位线上。

图2为公知技术的存储器20的配置方块图。在图2中，存储器20可使用图1所示的SRAM晶格10以形成一存储器阵列。在图2中，N个存储器库(Bank_0至Bank_N-1)中各个存储器库21包括数以百计或数以千计存储器晶格10所组成的阵列。各个阵列25的存储器晶格(例如图1的晶格10)配置于阵列25中行与列的交叉处。图中省略字线(行线)以简化说明。多个区域位线对24在图中以列方向垂直排列。图2中具有一列多工器23。既定的存储器存取周期中，选择电路-多工器23可从位线对24中选出一子集合作为存取用的位线宽组。举例而言，若范例存储器中的数据字宽为16位(0-15)，则全域位线对将有16列。举例而言，存储器阵列本身具有256列横跨于阵列上，在此简单实例中，列多工器23会在一给定的存储器存取时间(写入周期或读取周期)中从256条位线中选出16条。许多存储器有较大的阵列，例如具有1,024列、2,048列等，故本发明不以此为限。

区域位线对24也通过列多工器23耦接至一写入驱动器及区域感测放大器区块27。区块27具有多种功用。写入驱动器及区域感测放大器27将全域位线对GBL/GBLB耦接至所选出的区域位线。区域位线上为一般小摆幅信号，其中一位线具有完全Vdd电压，而另一线具有低于Vdd的小差动电压ΔV(例如-0.3伏特或-0.2伏特上下)。全域位线上为完全摆幅信号，使得存储器进行读取时，感测放大器可感测区域位线对间的差动电压ΔV，并使用一已知感测放大电路将该电压放大成全域位线对GBL/GBLB上的完全摆幅输出电压(Vdd表示“1”，而零伏特表示“0”，反之亦然)。因为区块27包括用于存储器字宽中各位的一区域感测放大器，所以，当字宽具有16位时，区块27将具有16组全域位线对以及对应所述多个全域位线对的16个区域感测放大器。

图2的区块27也可在写入周期自全域位线对将写入数据提供给区域位线24。列多工器23可将这些信号输出至适当的区域位线BL/BL_，而写入数据会将字线所选取晶格所储存的数据予以覆盖。为了加速存储器存取周期，可采用快页模式(fast page mode)或循序存取(sequential accessing)，举例而言，其使用的地址解码器可包括能够对区域中的某些区块提供快速存取的增量电路。

在图2存储器20的各存储器库Bank_0-Bank_N-1中，所述多个全域位线对所在的列上具有相同的电路排列。存储器可被进一步分成多个区段(sector)，因此，一旦全域位线上的负载增加时，将需要额外的电流及驱动能力以加速信号转换。一区段数据输入/数据输出缓冲器29可提供额外的驱动能力以补偿全域位线对上的大量负载。存储器20必须耦接至一数据总线以输出数据并从其他电路上接收写入数据。一I/O数据区块31具有多个缓冲器，用以驱动数据输出，并将输入数据接收至存储器。

当集成电路中内建的存储器的尺寸增加时，全域位线GBL/GBLB的长度及负载也随之随加。公知全域位线上为完全摆幅信号，在负载如此繁重的总线上将所述多个大信号线从低电压电平转换至高电压电平，将减缓存储器在读取或写入周期间的存取速度。驱动这种负载繁重且加长的全域位线需要额外的驱动器或缓冲器，或者必须提高既有驱动器或缓冲器的尺寸，其将使存储器消耗更大的功率。

图3a与图3b为公知存储器排列方式(例如图2所示者)所造成的功率消耗的饼状图。图3a说明现有半导体工艺技术下的典型存储器其写入周期的功率消耗情形。存储器晶格功率消耗为以其进行写入iwe_cell时使用的电流表示。此图表示消耗了19％的功率。解码器功率消耗为以其解码功能进行写入iwe_xdec时使用的电流表示，此图表示其大约消耗9％的功率。写入周期中消耗的其他功率(标示为iew_io)为由包括全域位线、缓冲器与写入驱动器在内的输入及输出电路所造成。图中表示其消耗大约72％的功率。相似地，图3b说明公知存储器装置在典型的读取周期中所消耗的功率。如图所示，大部分的功率消耗存在于存储器阵列的输出与输入部分，包括位线及其连接。集成电路的存储器件所消耗的功率为必须降低的功率的一部分，特别是以电池功率驱动的集成电路应用如移动电话、移动影音播放器、移动电脑、PDA等更是如此，因此需要一种能够使存储器装置在减少功率消耗之余又能同时增加存取次数的发明。

发明内容

为了克服上述缺陷，本发明提供一种存储器电路，其包括多个存储器库，排列于一阵列，各存储器库包括在多个行与多个列中的多个存储器晶格，而各存储器晶格包括多个字线用以使能所述多个存储器晶格中的多个存取晶体管对与一互补区域位线对输出或输入数据，各存储器库还包括一区域感测放大器，用以感测该区域位线上的小摆幅电压，并感测一互补全域位线对上的小摆幅电压；多个全域位线，排列成互补位线信号对，所述多个全域位线横越整个存储器阵列，并耦接至各存储器库中的区域感测放大器；一小信号写入驱动电路，耦接至完全摆幅I/O数据线，用以在所述多个全域位线输出互补小摆幅信号；以及一全域感测放大器，耦接至所述多个全域位线，并用以感测该全域位线上的小摆幅差动信号，并具有完全摆幅输出信号。

本发明另提供一集成电路包括集成电路，配置于一基质之上，用以执行既定操作；以及至少一存储器，包括：多个存储器库，各存储器库具有一小信号读取电路，用以在一互补全域位线对上输出一小摆幅差动电压信号；所述多个互补全域位线横跨整个存储器，耦接至各存储器库及一小信号写入驱动电路，并用以在该全域位线对上提供小信号差动电压以响应完全摆幅输入数据；以及一全域感测放大器，耦接至该互补全域位线对以接收该小摆幅差动电压信号，并用以输出完全摆幅电压数据输出信号。

本发明另提供一种与存储器晶格传送与接收数据的方法，包括：将多个存储器阵列耦合至跨越存储器的一小信号差动电压全域位线对，其中各存储器阵列包括多个存储器晶格；提供一小信号写入驱动器，用以在一写入周期中接收数据欲写入至该存储器的数据，并输出一小信号差动电压至该小信号差动电压全域位线；提供一全域感测放大器，其耦接至该小信号摆幅差动电压全域位线对，用以在一读取周期中输出数据线的一完全摆幅电压互补对；以及提供一输入/输出电路，用以将该存储器耦合至一数据总线以传送完全逻辑电平信号。

本发明可使存储器阵列提供更快的时序，并较公知的存储器阵列节省更多的功率。通过在存储器中使用小摆幅差动电压全域位线对，可减少从存储器的输入/输出缓冲器上读取与写入数据所需的电流量及时间。本发明的电路与方法与既有的电路与半导体程序相容，并且无须其他额外的步骤即可得到本发明实施例的各种优点。

对本发明而言，在相同温度、VDD与工艺参数下得到的结果为263微微秒，相较公知技术进步了9.31％。读取操作与前述相似公知存储器的读取周期为387微微秒，而使用本明的存储器则为334微微秒，进步13.70％。

本发明的存储器所消耗的电流同样有所改善。写入电流进步了62.44％。读取电流进步了58.92％。因此，相对于其他欲改善存储器存取时间的公知技术，本发明的快速存储器可消耗较少的电流。本发明不需牺牲存储器的性能即可降低电流消耗，事实上，存储器的存取性能反而能够获得改善。

附图说明

图1为一公知SRAM晶格的示意图。

图2为公知技术的存储器的配置方块图。

图3a与图3b为公知存储器排列方式所造成的功率消耗的饼状图。

图4为本发明一实施例的存储器方块图。

图5为图4小摆幅写入驱动器的一实施例示意图。

图6为图4全域读取感测放大器的一实施例示意图。

图7为图4数据输出电路的一实施例示意图。

图8为图4区域感测放大器的一实施例示意图。

图9为区域写入电路的示意图。

图10为4的小信号读取驱动电路的一实施例。

图11a与图11b分别为在存储器中使用小摆幅电压全域位线的读取时序图与写入时序图。

图12为使用上述电路实施例的存储器与公知半导体的模拟结果比较表。

图13为使用本发明存储器实施例的集成电路的方块图。

上述附图中的附图标记说明如下：

M1～M4～晶体管；

M5～M6～存取晶体管；

BL～位线；

BL_～反位线；

WL～字线；

Q～储存节点；

Q_～储存节点；

10～存储器晶格；

20～存储器；

21～存储器库；

23～列多工器；

24～区域位线对；

25～阵列；

27～写入驱动器及区域感测放大器；

29～区段数据输入/数据输出缓冲器；

31～数据区块；

40～存储器；

41～存储器库；

43～区域感测放大器；

44～区域写入电路；

45～小摆幅读取驱动电路；

47～小摆幅写入驱动器；

49～全域读取感测放大器；

51～数据输出电路；

M87～预充电晶体管；

M89a～M89n～晶体管；

M91a～M91n～晶体管；

GBL～全域位线；

GBLB～全域反位线；

101～NAND门；

103～NAND门。

具体实施方式

下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限制本发明。本发明的范围当以所附的权利要求项为准。

本实施例将一存储器装置进行说明。存储器装置为具有多个晶格、并使用区域位线对与区域感测放大器的存储器，其包括(不以此为限)DRAM存储器晶格、SRAM存储器晶格、闪存晶格或其他形态的存储器晶格。本文的实施例将以SRAM存储器进行说明。本实施例运作于半导体基质上的存储器装置，其包括离散或独立存储器装置，本实施例尤其适用于ASIC或SOC集成电路中的嵌入式存储器，其中所述多个集成电路可执行如移动电话传输器、处理器等等应用功能。然而，本发明的实施例不限于某种特定存储器或应用功能。

图4为本发明一实施例的存储器40方块图。存储器40包括存储器库Bank_0-Bank_N-1(都标号41)。此处存储器的件与图2中公知存储器20相同，共用的元件以相同附图标记标示。举例而言，在Bank_0之中，阵列25与图2所示的阵列25相同，并且包括数以百计到数以千计的存储器晶格。如同前述，各存储器晶格配置于一字线(图未示)与一区域位线对24的交叉处。图2的列多工器23在此实施例中也未改变，多工器再次由区域位线对的多个列中提供预定宽度的字的选择，其从更多的总位线对24中挑选出，例如从256列中挑出16列，或从1024列中挑出64列。存储器库41中具有一组合的读取/写入区域感测放大器电路43。此区域感测放大器更耦接至一小摆幅读取驱动电路45以及一区域DL写入电路44。

全域位线GBL/GBLB(0～N-1)现耦接成小摆幅电压差动信号对。因此，各存储器库41的小摆幅读取驱动器45可在读取周期输出一小摆幅电压信号至各个全域位线对GBL/GBLB。各存储器库中组合的读取/写入区域感测放大器43可接收一小摆幅信号，并在写入周期输出相似的小摆幅电压信号至耦接该列多工器23的区域数据线对，其在存储器周期中将数据输出于选择进行存取的位线对24上。对读取周期而言，组合的R/W区域感测放大器43可从所选的晶格行接收小摆幅数据，并将感测的数据输出至小摆幅读取驱动器45。

图4的全域位线GBL/GBLB耦接至各个存储器库41(Bank_0～Bank_N-1)。各存储器库包括相同的功能区块25、23、43、以及45，如图4的Bank_0所示。

由于图4的全域位线GBL/GBLB现为小摆幅差动电压信号，又因为存储器40的I/O数据为完全摆幅逻辑电平电压信号，所以存储器40需要额外的电路转变全域位线上的小摆幅信号，以便将信号输出至耦接存储器40的I/O上单端的完全逻辑电平数据总线(标示为I/O数据)。

为配合写入周期，I/O信号对(I/O与I/O_)上的完全逻辑电平信号必须转变成小摆幅差动电压信号。所述多个信号将被输出至全域位线对GBL/GBLB上。小摆幅写入驱动电路47能够提供上述功能。小信号写入驱动器47用以接收I/O位线对I/O与I/O_的数据，其中各位线对对应字宽中的各位。该写入电路区块用以执行一信号转变作业以将输入端上的完全摆幅信号转变成全域位线对上的小摆幅信号。

相似地，读取周期中，其选存储器晶格输出到全域位线的数据，即存储器40欲输出的数据，必须由全域位线GBL/GBLB的小摆幅差动电压转换成I/O数据总线对I/O、I/O_的完全逻辑电平电压。区块49(标示为“全域读取感测放大器”)为一感测放大器，用以自全域位线对接收小摆幅差动电压信号，并将完全逻辑电平信号输出。最后，区块51的全域输入/输出数据缓冲器将存储器中的差动I/O信号转换成I/O数据总线所需的单端数据信号。

图5为小摆幅写入驱动器47的一实施例。图5中使用一控制信号OPT(0～N-1)以选择性地说明该小信号差动电压ΔV的大小，其用以在写入周期产生全域位线GBL/GBLB上低电平电压Vdd-ΔV。驱动器47具有N组电容器及晶体管对(晶体管M81a～n以及电容器C81a～n)。各个电容器及晶体管对在写入周期时都同时耦接至全域位线GBL或全域反位线GBLB。位线的选择由写入数据DIN或DINB所决定。举例而言，若DIN为一低电压(表示“0”)，则晶体管M89a会将下拉级83耦合至全域位线GBL。若DINB为一低电压，则晶体管M91a会将该GBLB线耦合至一低电压。

在此实施例中，下拉级83的数量以OPT(0_N-1)的值而定。OPT输入信号的各位可选择性地加入一下拉级83以提高小信号差动电压ΔV的大小。全域位线GBL与GBLB在既定的写入周期下将依照数据输入DIN与DINB分别设为电压VDD与VDD-ΔV。

小摆幅写入驱动电路的操作如下所示：

预充电状态：GBL＝GBLB＝VDD；晶体管M81a-n将所有电容器C81a-n予以放电

写入数据1：(DIN＝1，DINB＝0)、GBL＝VDD、GBLB＝VDD-ΔV

写入数据0：(DIN＝0，DINB＝1)、GBL＝VDD-ΔV、GBLB＝VDD

可使用下式判断必须达到差动电荷共享电压-ΔV的下拉级的数量。使用容器的充电公式Q＝CV，并且注意电荷共享操作可保存电量的原理，则有下式：

VDD*CGBL＝(C0+C1+Cn-1)*Vx+CGBLB*Vx；

其中，共享电荷用以调降所选全域位线上的电压电平，而总电荷CV在充电共享操作前后都维持不变。因此，电压Vx＝VDD-ΔV，

假设电容器C81a～C81n具有相同值C1，则：

VDD*CGBL＝N*C1*Vx+CGBL*Vx。

解上式可得ΔV：ΔV＝VDD/1+(CGBL/N*C1)。

将VDD设定至一范例值1.0伏特，并假设最大的ΔV＝100毫伏，可得到N*C1＝0.1111CGBL。

使用这些值，OPT(0:4)所选择的5级小信号写入驱动电路具5个不同的OPT选项：

因此，在一实施例中，图5的电路可提供小信号写入驱动电路，以及可设定的差动电压值。ΔV值可由OPT信号所决定。另外，通过使用已知的电路模拟技术，使用者可判定所需差动电压ΔV最理想的值，并在一处理节点上提供适当的下拉级83a～n的数量。此模拟技术可采用电容器值C1以及全域位线电容器而达成。在替代的实施例中，可采用固定数量的电路下拉级83，并采用无选项的OPT。预充电晶体管M87可将一已知电压施加于位线上。

除了小摆幅写入驱动器47，本发明也提供电路以将图4中I/O总线上的单端、完全逻辑电平信号耦合，并使其可从全域位线上的小摆幅差动信号接收读取数据。图6为全域读取感测放大器49示意图。感测放大器49反相器交错耦接的门闩电路。晶体管M93、M94、M95、M96用以感测及将输入的GBL与GBLB上的小信号差动电压闩锁于输出的GSA与SAB之上，而形成完全摆幅逻辑电平电压信号。使能信号GSAEB通过控制NMOSFET M98而提供使能接地连接。传输门或存取晶体管M92与M97接收全域位线GBL/GBLB作为输入。传输门使得全域位线上的读取数据可被感测放大器49感测。

M91与M99为预充电晶体管，用以平衡GBL与GSA、GBLB、GSAB上的节点电压。在预充电状态下，信号GBL＝GBLB＝VDD而GSA＝GSAB＝VDD。在读取“0”时：GBL＝VDD-ΔV，使得GSA＝VDD-ΔV，但GBLB＝GSAB＝VDD，而当在读取“1”时：GBLB＝VDD-ΔV，使得GSAB＝VDD-ΔV，但相反地，GBL＝GSA＝VDD。

图7为数据输出电路51示意图。交错耦接的门闩电路将全域感测放大器49的GSA与GSAB上差动、完全摆幅逻辑电平信号转换成单端数据输出信号Dout。NAND门101与103交错耦接成一门闩，但可被输入的GSA、GSAB上的”0”所覆写而闩锁住一新值。举例而言，若Dout初始为“1”，则QB为“0”，此表示Q为“1”而GSA为“1”。由于GSAB与GSA互补，故GSAB为“0”。若GSA改变至“0”，而互补的GSAB变成“1”，则Q变成“0”(两个“1”的NAND值)，而QB会变成“1”，Dout将转变成“0”。本领域普通技术人员可了解此操作方式，故上述电路可通过不同于本实施例的其他方式实施。此电路必须接收一信号差动对并输出一单端数据，但在其替代实施例中，也可使用不同于NAND门的门闩电路。

图8为存储器库Bank_0～BankN-1中的组合式区域读取/写入感测放大器43的一实施例示意图。感测放大器43具有两对输入。当控制线RPGB激活时(低态)，区域数据总线LDL及其互补总线LDLB分别通过传导门晶体管M18与M21耦接至输入节点B与A。在其他功能中，当全域写入编程反控制线(GWPGB)被激活而为低态时，则晶体管M19与M23可将全域位线GBL与互补的GBLB分别耦接至感测放大器的节点B与A。

区域感测放大器43还包括预充电晶体管M15与M16以及使能晶体管M25，该使能晶体管M25可用以驱动电流流动，并可通过因应LSAEB(区域感测放大器反使能)的输入而阻断接地电压连接以防止电流流动。NMOSFET晶体管M11、M12与PMOSFET晶体管M13、M14交错耦接所形成的门闩电路既可从列多工器23(图未示)的区域数据线LDL与LDLB上接收数据，也可从全域数据线对GBL与GBLB上接收数据，端视该周期为写入读取周期(在此情况下，控制线RPGB的信号会选择区域数据线)还是写入周期在此情况下，控制线GWPGB的信号会选择全域位线)。

感测放大器43以节点A与B的预充电开始一记忆周期。输入信号PRECHG控制着预充电动作的进行。当PRECHG被激活时(低态)，电压(例如VDD)被耦合至节点A与B，而感测放大器输出SA(耦合至A)与SAB(耦合至B)。

在存储器读取周期中，区域感测放大器使能信号LSAEB激活后将进行预充电作业。输入端的一低态信号可使能晶体管M25(由于反相器45之故)，而RPGB信号可使能PMOS晶体管M18与M21(两者合并作为传输门)。传输门将从区域数据线(LDL与DLB)的列多工器23接收的数据输入于节点B与A上。假设区域数据线其中之一低于Vdd一小摆幅差动信号ΔV，而耦接至较低节点的上拉PMOSFET(M13或M14)将开始被开启，而当它开启时，交错耦接的门闩电路中另一侧的NMOSFET也会开启，因此，节点SA与SAB将会以相反方向转换状态以闩锁住该输入数据。

相似地，在存储器写入周期中，控制线GSPGB将被激活(在此实施例中为低态)，而晶体管M19与M23将作为传输门，节点A与B将接收全域位线GBL与GBLB上的数据。节点A与B其中之一会因此拉下至低电平电压VDD-ΔV。感测放大器节点SA与SAB会使其他节点提高电压电平，而感测放大器会将高电平或低电平的数据信号予以闩锁以提供给其他电路。

图9为区域写入电路44的示意图，其于节点SA与SAB上接收区域读取/写入感测放大器43的输出作为输入，并于区域数据线LDLB与LDL上输出数据值以响应控制输入信号LWPG。当SAB为“1”，下拉晶体管M26(图5范例电路中的NMOSFET)将使区域数据线LDL下拉至接近零伏特的低电平。相似地，与上述动作相反，当节点SA为“1”，下拉晶体管M25会将区域反数据线的互补信号LDLB下拉至低值。区域互补信号对LDL与LDLB上的数据会通过多工器23耦合至阵列25中的一列上所选择的位线对，并且输出至存储器晶格中所选择的行。当控制线LWPG未被激活，则晶体管M23与M21可确保区域数据线在一存储器读取周期不受其他写入电路的干扰。

图10为图4的小信号读取驱动电路45的一实施例。存储器读取周期中的信号SA与SAB输出于小摆幅差动信号互补全域位线对GBL与GBLB之上。当控制信号GRPGB为“1”时，或门OR1与OR2将除能PMOS传输门M33与M35。当信号为“1”时，晶体管M31也通过接地的方式而将电容器CR放电。当控制信号为“1”时，电路未被激活，表示其必非处于存储器读取存取周期。

相反的，当控制信号GRPGB为低态或“0”时，两或门OR1与OR2可作为传送晶体管M33与M35的栅极上的反相器控制信号。当节点SA为“1”时，OR1的输出为“1”，因此晶体管M33未被激活，而全域位线GBL保持在预充电电压(“1”)。举例而言，当节点SA为“0”，且信号GRPGB也为“0”时，则或门OR1将输出零值以开启传输门M33。由于电荷分享为公知技术，故在范例GBL位线上的电压on将充电电容器CR并使电压下降一小信号电压ΔV。因此，全域位线上小信号电压为高电压(例如Vdd)以及一稍低的电压(例如Vdd-ΔV)。举例而言，当Vdd为1.0伏特时，该较小的电压可为100毫伏。也可使用其他电压值大到足以使感测电路闩锁相对数据值的ΔV电压。与小的ΔV电压相比，较大的ΔV电压能提供较大的噪声边限及可靠度，但将减慢存储器周期。为了在使小信号差动电压的值足够小之余仍能兼顾存储器操作的稳定度与抗噪声能力，必须采用折衷的设计方案。图10中的电路上全域位线GBLB的对应操作方式发生于当节点SAB为“0”时。电容器CR值将使区域数据线的大小为ΔV。虽然图中仅具有一电容器，其他实施例中也可使用相似于图5所示的方式，或使用多个平行的电容器设定电压以增加CR。

图11a与图11b分别为在存储器40中使用小摆幅电压全域位线的读取时序图与写入时序图。在图11a的写入周期从全域位线对GBL/GBLB开始，其初始预充电值为“1”。当写入数据出现于全域位线上时，位线开始传输数据值，两位线其中之一为位于“0”的VDD-ΔV电压。当区域感测放大器反使能信号LSAEB从一启始高电压转变至低电压时，所选择的存储器库开始将数据写入阵列。上述动作致使区域感测开始运作，当区域写入控制信号LWPG转态至高电压，该区域位线BL/BLB从一初始预充电状态转态至另一状态，该状态下两位线之一为低电压。字线WL变为高态，并在LWPG信号变高时选择存储器晶格的某行进行写入动作，而晶格内容Cellt/c发生与区域位线有相同的变化。

图11b以图4的实施例说明读取周期的时序。在此时序图中，当字线WL转态至一高值时，读取周期开始，并致始所选择的SRAM晶格将数据输出于区域位线BL/BLB之上。区域位线分别转态为VDD与VDD-ΔV。使用小摆幅差动电压信号进行读取，可使阵列电平上的时序获得改善。之后，区域感测放大器控制信号LSAEB降低，致使区域感测放大器将区域数据总线耦合至全域位线GBL/GBLB，接着致使总线的电平降低至VDD与VDD-ΔV。当全域感测放大器GSAEB的控制线降低时周期将继续进行，致使全域感测放大器接收全域位线上的小摆幅信号差动电压，并将其耦合至输出数据闩锁电路，而产生一完全摆幅信号Q/QB。

本发明的实施例可使存储器阵列提供更快的时序，并较公知的存储器阵列节省更多的功率。通过在存储器中使用小摆幅差动电压全域位线对，可减少从存储器的输入/输出缓冲器上读取与写入数据所需的电流量及时间。本发明的电路与方法与既有的电路与半导体程序相容，并且无须其他额外的步骤即可得到本发明实施例的各种优点。

图12为使用上述电路实施例的存储器(使用既有半导体工艺)的模拟结果。图12中为一比较表，其比较图2的公知存储器与图4本发明实施例在相同程序下的结果。在图12中，第一行以微微秒(pico second)表示写入速度。对公知存储器而言，传统40奈米工艺的一节点在温度105度C且VDD为1.0V时速度为290微微秒。对本发明的实施例而言，在相同温度、VDD与工艺参数下得到的结果为263微微秒，相较公知技术进步了9.31％。读取操作与前述相似公知存储器的读取周期为387微微秒，而使用本明的实施例的存储器则为334微微秒，进步13.70％。

本发明实施例的存储器所消耗的电流同样有所改善。在图12中，写入电流进步了62.44％。读取电流进步了58.92％。因此，相对于其他欲改善存储器存取时间的公知技术，本发明实施例的快速存储器可消耗较少的电流。本发明不需牺牲存储器的性能即可降低电流消耗，事实上，存储器的存取性能反而能够获得改善。

图4中，由于存储器上除了与存储器边界相邻的区块47、49与51，全域位线对上所传送及接收的信号为小摆幅差动电压信号，故图4实施例的布局方式相对公知技术具有优势。由于写入信号是由小摆幅写入驱动器47所提供，各存储器库的输出是由小摆幅读取驱动器45所提供，故只须产生一差动电压ΔV即可使存储器周期的时序比公知技术快，并具同时使存储器的I/O与驱动器部分所消耗的电流大大少于如图2的公知存储器。

图13说明在一芯片上系统(SOC)集成电路42的全域位线上使用小摆幅差动电压信号的好处。如上所述，存储器40可为一嵌入式SRAM、嵌入式DRAM或其他感测放大器感测小信号差动电压信号的存储器。使用者定义逻辑电路44可为逻辑电路(仅为例示，不以此为限)、混合信号电路如类比至数字转换器、类比前端电路或其他包括额外嵌入式存储器的电路。SOC可包括利用已知的处理器作“IP核心”设计，例如一RISC、DSP或微处理器功能。元件49以虚线表示，在特定SOC中可不使用之。上述功能可以存储器40共用数据总线的数据，因此，存储器40可储存数据、指令、预定向量、编码表等。因此，存储器装置可利用本发明的实施例以相对公知技术减少功率损耗并加快存取速度。

本发明虽以较佳实施例揭示如上，然其并非用以限定本发明的范围，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (13)

1.一种存储器电路包括：

多个存储器库，排列于一阵列，各存储器库包括在多个行与多个列中的多个存储器晶格，而各存储器晶格包括多个字线用以使能所述多个存储器晶格中的多个存取晶体管与一互补区域位线对输出或输入数据，各存储器库还包括一区域感测放大器，用以感测该区域位线上的小摆幅电压，并感测一互补全域位线对上的小摆幅电压；

多个全域位线，排列成互补位线信号对，所述多个全域位线横越整个存储器阵列，并耦接至各存储器库中的区域感测放大器；

一小信号写入驱动电路，耦接至多个完全摆幅输入/输出数据线，用以在所述多个全域位线输出互补小摆幅信号；以及

一全域感测放大器，耦接至所述多个全域位线，并用以感测该全域位线上的小摆幅差动信号，并具有完全摆幅输出信号。

2.如权利要求1所述的存储器电路，其中该存储器在存储器写入周期接收耦合至该小摆幅写入驱动电路的完全逻辑电平I/O信号，并用以将对应数据储存于选取的存储器晶格中，其中该存储器用以于一读取周期将对应至选取的存储器晶格所储存的数据的完全逻辑电平I/O信号输出。

3.如权利要求1所述的存储器电路，其中该小信号写入驱动电路还包括：

多个第一存取晶体管，耦接至一第一完全摆幅数据输入信号，并各自耦接至一选择信号群组；

多个第二存取晶体管，各具有一控制输入，该控制输入耦接至一对应的完全摆幅数据输入信号以及该选择信号群组，并各用以将互补全域位线对中之一者耦接至该小信号写入驱动电路；以及

多个电荷共享电容器级，各耦接至所述多个第一存取晶体管中之一者，以及耦接至所述多个第二存取晶体管中对应之一者，用以共享电荷，由此将选取的全域位线上的电压降低一小差动电压；

通过选择电荷共享电容器级的数量，判断将被提供于该互补全域位线对上的该小信号差动电压的大小。

4.如权利要求1所述的存储器电路，其中各该存储器库还包括：

一区域数据线写入电路，耦接至该全域数据位线，并用以在该区域数据线上提供一低电压以响应该区域感测放大器的该输出。

5.如权利要求1所述的存储器电路，其中各该存储器库还包括一小信号读取驱动电路，其具有多个输出耦接至该互补全域位线对，并用以将一小信号差动电压提供于该互补全域位线上，以响应该区域感测放大器的该输出。

6.如权利要求4所述的存储器电路，其中该区域数据线写入电路在一存储器写入周期中被使能。

7.如权利要求5所述的存储器电路，其中该小信号读取驱动器在一存储器读取周期中被使能。

8.如权利要求1所述的存储器电路，其中各该存储器库还包括一列多工器，用以因应控制信号而将该区域数据线耦合至一选取的区域位线群组。

9.一集成电路包括：

集成电路，配置于一基质之上，用以执行既定操作；以及

至少一存储器，包括：

多个存储器库，各存储器库具有一小信号读取电路，用以在一互补全域位线对上输出一小摆幅差动电压信号；

所述多个互补全域位线横跨整个存储器，耦接至各存储器库及一小信号写入驱动电路，并用以在该全域位线对上提供小信号差动电压以响应完全摆幅输入数据；以及

一全域感测放大器，耦接至该互补全域位线对以接收该小摆幅差动电压信号，并用以输出完全摆幅电压数据输出信号。

10.如权利要求9所述的集成电路，其中该存储器包括存储器库，各存储器库还包括：

一存储器晶格阵列，排列成多个行与多个列；

多个字线，沿着所述多个行排列，各耦接至该存储器晶格之一行的存取晶体管的栅极；

多个区域位线，沿着该列排列成互补区域位线对，用以传送一小摆幅差动电压信号；以及

一区域感测放大器，耦接至各区域位线对，用以感测该区域位线上的该小摆幅差动电压信号。

11.如权利要求9所述的集成电路，其中该小信号写入驱动电路还包括：

多个第一存取晶体管，耦接于该全域位线与多个电荷分享级之间，用以使该全域位线上的一预充电电压降低一小信号差动电压，以响应一数据输入信号及一选择信号；

多个第二存取晶体管，耦接于该互补全域位线与所述多个电荷分享级之间，用以使该互补全域位线上的一预充电电压降低一小信号差动电压，以响应一互补数据输入信号与该选择信号；以及

一控制电路，用以选出多个电荷分享级以使该小信号差动电压设定成一预定电压。

12.一种与存储器晶格传送与接收数据的方法，包括：

将多个存储器阵列耦合至跨越存储器的一小信号差动电压全域位线对，其中各存储器阵列包括多个存储器晶格；

提供一小信号写入驱动器，用以在一写入周期中接收欲写入至该存储器的数据，并输出一小信号差动电压至该小信号差动电压全域位线；

提供一全域感测放大器，其耦接至该小信号摆幅差动电压全域位线对，用以在一读取周期中输出数据线的一完全摆幅电压互补对；以及

提供一输入/输出电路，用以将该存储器耦合至一数据总线以传送完全逻辑电平信号。

13.如权利要求12所述的与存储器晶格传送与接收数据的方法，其中耦合多个存储器阵列至跨越存储器的一信号差动电压全域位线对：

提供各存储器库一存储器晶格阵列，其排列成多行与多列；

将沿着所述多个列排列的字线耦合至各存储器晶格的存取晶体管，该存取晶体管用以将该存储器晶格耦合至一互补区域位线对以响应该字线；

将多个区域感测放大器耦合至各互补区域位线对以在一读取周期中感测该区域位线上的小摆幅差动电压信号；以及

将所述多个区域感测放大器耦合至各全域位线以在一写入周期感测该全域位线上的小摆幅差动电压信号。

Images