CN111108559A - 写突发期间的功率减小技术 - Google Patents

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Abstract

一种存储器装置(10)可包含电压调节电路(220)，所述电压调节电路(220)配置成供应高信号与低信号之间的电压信号。所述存储器装置(10)可包含第一数据线(224)，所述第一数据线(224)配置成在所述存储器装置(10)的第一操作模式期间提供第一电荷到所述电压调节电路(220)。所述存储器装置(10)可包含第二数据线(230)，所述第二数据线(230)配置成在所述存储器装置(10)的第二操作模式期间从所述电压调节电路(220)汲取第二电荷以控制所述第二数据线(230)上的电压。

Description

写突发期间的功率减小技术
技术领域
本公开的实施例大体上涉及半导体装置的领域。更具体来说，本公开的实施例涉及用于在错误校正码(ECC)存储器中执行读取和写入操作的系统和方法。
背景技术
这一章节意图向读者介绍可能涉及本公开的各种方面的技术的各种方面，这些方面在下文中有所描述和/或要求。相信这一论述有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
例如动态随机存取存储器(DRAM)的随机存取存储器(RAM)装置可执行用以从存储器组中提取数据的操作以及用以将数据存储到存储器组中的写入操作。例如同步动态RAM(SDRAM)装置的某些RAM装置可以例如具有多个存储器组，所述多个存储器组具有许多可寻址存储器元件。RAM装置也可具有通信接口，所述通信接口可接收地址、可与所述地址相关联的操作的指令(例如读取、写入等)以及与所述指令相关联的数据。通信电路可处理数据和地址以存取对应的存储器组。可使用例如数据发射线或路径的通信线路来将数据输送到存储器组以及从存储器组检索数据。随着存储器组中的存储量增大以存储更多数据，额外功率可用于存取存储器组。举例来说，随着存储器组使存储量增大，可添加额外通信线路到存储器中。然而，由于使通信线路充电和放电以传送数据，在读取和/或写入操作期间由DRAM汲取的功率量可增大。另外，归因于额外通信线路，通信线路之间的电容可同样增大功率使用。
本公开的实施例可涉及上文所阐述的一或多个问题。
附图说明
图1是说明根据本公开的实施例的存储器装置的某些特征的简化框图；
图2是说明适合于降低图1中展示的存储器装置的功率消耗的数据路径架构的实施例的框图；
图3是说明根据本公开的实施例的图2的数据路径架构的某些特征的电路图；
图4是说明根据本公开的实施例的图2的数据路径架构的某些特征的电路图；且
图5是说明根据本公开的实施例的图2的数据路径架构的操作的表。
具体实施方式
下文将描述一或多个具体实施例。为了提供这些实施例的简要描述，不会在本说明书中描述实际实施方案的所有特征。应了解，在任何这类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，这类开发工作可能是复杂且耗时的，然而对于受益于本公开的一般技术人员来说，这些都是设计、制作和制造中的常规任务。
半导体存储器装置，例如第五代双数据速率同步动态随机存取存储器(DDR5SDRAM)，可包含存储数据的若干存储器组。数据线或主输入/输出(MIO)线可延伸于存储器组与每一组的端部处的相应组控制电路之间。随着每一组中的存储器存储量增大，数据线的数目可增加。此外，可能存在因数据线彼此邻近而导致的电容。随着数据线的数目增加，由于额外数据线上的充电和放电，可消耗额外功率来发送和接收数据。
此外，为提高存储器的速度和/或品质，DDR5 SDRAM可包含存储器的裸片上的错误校正码(ECC)电路以修复可变保留时间(VRT)和单一位错误(以改进早期产率)。在写入推荐期间，如果外部位与ECC编码的所需位并不匹配，那么可发布内部读取命令以填补剩余位。举例来说，在一些配置中，在DDR5上，可在ECC执行128编码时在外部提供64位。为了填补剩余64位，可发布内部读取。也就是说，可从存储器读取64位且可在内部提供64位以执行128位写入。作为另一实例，在数据掩码或突发斩波操作中，可通过进行内部读取来填补缺失的位。因此，错误校正码(ECC)存储器可首先执行读取操作以读取数据，且随后执行写入操作。读取操作和写入操作中的每一个可使用功率来沿着数据线传送数据。此外，在DDR5中，每一读取可从阵列中提取特定数目的位，且平均功耗可能由于位数目而相加。
如下文所描述，为了例如在上文所描述的裸片上利用ECC存储器进行组合的读取和写入操作期间减小功率消耗，第一数据线可例如在读取操作期间提供电荷到电压调节电路。随后，在写入操作期间，第二数据线可从电压调节电路汲取电荷以控制第二数据线上的电压。通过为电压调节电路充电并使用电压调节电路的功率放电，存储器可消耗较少功率。
现转而参考各图，图1是说明存储器装置10的某些特性的简化框图。具体来说，图1的框图是说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可以是第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。DDR5SDRAM的各种特征允许与先前各代DDR SDRAM相比减小的功率消耗、更多的带宽以及更多的存储容量。
存储器装置10可包含多个存储器组12。存储器组12可以是例如DDR5 SDRAM存储器组。存储器组12可以设置在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如SDRAM芯片)上。如将了解，每一DIMM可包含多个SDRAM存储器芯片(例如x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器组12。存储器装置10表示具有多个存储器组12的单个存储器芯片(例如SDRAM芯片)的一部分。对于DDR5，存储器组12可进一步布置成形成组群。举例来说，对于8千兆字节(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器组12，布置成8个组群，每一组群包含2个存储器组。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器组12，布置成8个组群，每一组群包含4个存储器组。取决于整个系统的应用和设计，可利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14和输入/输出(I/O)接口16。命令接口14配置成提供来自外部装置(未展示)的多个信号(例如信号15)，所述外部装置例如处理器或控制器。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的发射和接收。
如将了解，命令接口14可包含多个电路，例如时钟输入电路18和命令地址输入电路20，以保障信号15的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的过渡。命令(例如读取命令、写入命令等)通常在时钟信号的正边沿上输入，且数据是在正和负时钟边沿两者上发射或接收。
时钟输入电路18接收真时钟信号(Clk_t/)和互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器，例如延迟锁定环路(DLL)电路30。DLL电路30基于所接收的内部时钟信号CLK产生相位控制内部时钟信号LCLK。相位控制内部时钟信号LCLK供应到例如I/O接口16，并用作用于确定读取数据的输出定时的定时信号。
内部时钟信号CLK也可被提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号CLK可被提供到命令解码器32。命令解码器32可从命令总线34接收命令信号，且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可通过总线36向DLL电路30提供命令信号，以协调相位控制内部时钟信号LCLK的产生。相位控制内部时钟信号LCLK可用于例如经由IO接口16对数据进行计时。
此外，命令解码器32可对例如读取命令、写入命令、模式寄存器集命令、激活命令等命令进行解码，并且经由总线路径40提供对与所述命令相对应的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每一存储器组12包含组控制块22，所述组控制块22提供必需的解码(例如行解码器和列解码器)以及其它特征，例如定时控制和数据控制，以促进来往于存储器组12的命令的执行。
存储器装置10基于从例如处理器的外部装置接收的命令/地址信号而执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用以容纳命令/地址信号的14位总线(CA<13:0>)。使用时钟信号(Clk_t/和Clk_c)将命令/地址信号定时到命令接口14。命令接口可包含命令地址输入电路20，其配置成经由例如命令解码器32接收和发射命令以提供对存储器组12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使得存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定组12的存取通过命令编码于CA<13:0>总线上。
另外，命令接口14可配置成接收多个其它命令信号。举例来说，可提供裸片终端上的命令/地址(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(RESET_n)重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，MIR信号可用于多路复用信号以使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用以促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14也可用于针对可以检测的某些错误而提供警告信号(ALERT_n)到系统处理器或控制器。举例来说，警告信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可产生其它警告信号。此外，用于从存储器装置10发射警告信号(ALERT_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
可利用上文所论述的命令和计时信号通过经由IO接口16发射和接收数据信号44来将数据发送到存储器装置10且从存储器装置10发送数据。更具体来说，数据可经由数据路径46发送到存储器组12或从存储器组12检索，所述数据路径46包含多个双向数据总线。一般称为DQ信号的数据IO信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5SDRAM存储器装置的某些存储器装置，IO信号可划分成上部和下部字节。举例来说，对于x16存储器装置，可将IO信号划分成对应于例如数据信号的上部和下部字节的上部和下部IO信号(例如，DQ<15:8>和DQ<7:0>)。
为了允许存储器装置10内的较高数据速率，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常称作DQS信号。DQS信号由发送数据的外部处理器或控制器驱动(例如用于写入命令)或由存储器装置10驱动(例如用于读取命令)。对于读取命令，DQS信号有效地是具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t/和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可划分成对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部和下部字节的上部和下部数据选通信号(例如UDQS_t/和UDQS_c；LDQS_t/和LDQS_c)。
阻抗(ZQ)校准信号也可经由IO接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚且用于通过在过程、电压和温度(PVT)值的改变中调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可能影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。这一电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可经由IO接口16提供到存储器装置10。环回信号可在测试或调试阶段期间使用以将存储器装置10设置到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设置存储器装置10以测试存储器装置10的数据输出(DQ)。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用以监视在IO接口16处由存储器装置10捕获的数据。
如将了解，例如电源电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器系统10中。因此，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或另外连接到主机装置)或另外耦合到主机装置。主机装置可包含台式计算机、膝上型计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一个。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一个)。主机装置可以是某一其它种类的电子装置，例如复印机、扫描器、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语(例如本文中所使用的许多其它术语)可以共享一些提及物，并且因此不应当仅借助于列出的其它项目来解释。)
主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或在主机外部的指令来控制主机的操作。
如上文所论述，数据可例如由主机写入到存储器装置10且从存储器装置10读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如DDR5 SDRAM)。在一些实施例中，主机也可包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如存储装置)，例如固态驱动器(solid statedrive，SSD)、多媒体媒体卡(MultimediaMediaCard，MMC)、安全数字(SecureDigital，SD)卡、闪存(CompactFlash，CF)卡或任何其它合适的装置。此外，应了解主机可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、PCI高速(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)，或任何其它合适的接口，以及用以允许用户将数据输入到主机中的一或多个输入装置，例如按钮、开关元件、键盘、光笔、触控笔、鼠标和/或话音辨识系统。主机可以任选地还包含例如耦合到处理器的显示器等输出装置，以及用于与例如因特网等网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。
主机可操作以将数据传输到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据发射，在一些实施例中，I/O接口16可包含操作以从I/O接口16接收及向所述I/O接口16发射DQ信号的数据收发器48。
现转而参考图2，展示说明适合于降低存储器装置10的功率消耗的数据路径架构60的实施例的框图。由于所述图描绘与图1中得出的元件类似的元件，因此用相似编号说明所述类似元件。在描绘的实施例中，可使用DQ板62来传送IO信号(例如图1中展示的DQ<15:8>和DQ<7:0>)到外部装置，例如处理器、场可编程阵列(FPGA)等等。经由DQ板62传送的数据可由独热通信接口50转换以经由数据路径46发射或接收为独热信号。DQ板62可包含在I/O接口16中或通信地连接到I/O接口16。
在描绘的实施例中，数据路径46包含经由中继器66彼此通信地耦合的两个数据结64。数据结64可在数据发射期间经由数据路径46引导数据到存储器组12中/离开存储器组12。因此，每一数据结64可包含多个系统，例如所展示的适合于数据分布的多路复用器68、驱动器70、保持器72和其它系统74。另外，地址板90可经由通信线路76传送。中继器66可用于例如通过提升信号以将数据从一个数据结64转发到另一数据结64来在裸片中跨越更长距离。传送的数据可因此经由数据路径46的一或多个通信线路76移动到存储器组12中或离开存储器组12。
此外，组控制块中的每一个可包含一或多个数据感测放大器(DSA)和/或写入驱动器电路98，其经由数据线102(其也被称作主输入/输出(MIO)线)接收并发送信号到存储器组12的数据存储电路100。DSA和/或写入驱动器电路98可经由数据线96从存储器组12的数据存储电路100接收信号并发送信号到所述数据存储电路100。举例来说，在读取操作期间，来自存储单元电路100的数据可被检索且发送到相应DSA和/或写入驱动器电路98。DSA和/或写入驱动器电路98可随后经由通信线路76提供值。此外，在写入操作期间，由DSA和/或写入驱动器电路98从通信线路76接收的数据可输送到所需存储单元100以存储数据。
可使用各种技术来经由数据线102传送数据到存储器组12及从存储器组12传送数据。在一些实施例中，可使用主输入输出(MIO)线和主输入输出假(MIOF)线来从本地线传送数据。相对于图3描述用于经由MIO线传送数据的技术中的一种。
图3是展示用于在存储器组12与DSA和/或写入驱动器电路98A(来自图2的DSA和/或写入驱动器电路98的实例)之间传送的电路拓朴110A的电路图。DSA和/或写入驱动器电路98A包含DSA 97A和写入驱动器电路99A。在读取操作期间，来自存储器组12的数据存储电路100A(图2的存储电路100的实例)的数据可经由感测放大器112传输到数字线(DL)114上。此外，互补数字线假(DLF)116可基于DL 114上的电压经由互补电路118产生。在这一实例读取操作中，MIO线126和MIOF线127经由DSA 98A预充电到高(HIGH)状态。举例来说，MIO线126和MIOF线127可经充电以相对于地面具有约1.1V、1.2V的电压或另一预置电压。此外，LIO和LIOF线也可预充电到高状态。
在读取高值(例如存储的一值)时，经由DL 114和DLF 116，LIO线122经充电为高且LIOF线124为低(LOW)(例如0V或300mV)。读取选择134接通且晶体管140和142接通，且MIOF线127信号经拉低。DSA 97A可随后检测MIO线126的高状态和/或MIOF线127的低状态，且经由通信线路76发送数据。类似地，在读取低值(例如存储的0值)时，经由DL 114和DLF 116的电荷，LIOF线124经充电为高且LIO线122经驱动为低。也就是说，接通读取选择134和关闭读取选择晶体管142使得MIO线126上的电压基于LIO线122的电荷且MIOF线127上的电压基于LIOF线124的电荷。
此外，在这一实施例中，每一读取使得MIO线126和MIOF线127两者预充电为高，且MIO线126和MIOF线127中的至少一个的电荷放电到地面为低。在写入操作期间，MIO线126和MIOF线127中的一个预充电到高，进一步增大功率消耗。由于一些写入操作可包含写入操作之前的读取操作，因此每一读取和/或写入操作可使得来自MIO线126和MIOF线127(通常称作数据线102)的一些电荷放电到地面。此外，所说明的实施例中的电压摆幅可处于高与低电压之间。
在读取操作期间，所消耗的读取电流的量可基于以下关系：
读取电流
Figure BDA0002415699930000081
其中C是数据线电容乘以位数目，dV是电压中的较小摆幅(例如从低到地面)，且dt是从选定组群存取数据与再次从同一组群存取数据之间的时间量(tCCDL)。类似地，在写入操作期间消耗的电流的关系可为：
写入电流
Figure BDA0002415699930000082
其中C是数据线电容乘以位数目，dV是电压中的完全摆幅(例如从高到低或从低到高)，且dt是从同一组群的写入之间的时间量(tCCDL)。
读取和写入操作可汲取以下描述的平均总电流量：
总平均＝Rd(i)+Wr(i) (3)
如其中IO电容在256位的情况下约为700fF的实例，200mV的较小摆幅电压、1.1V的完全摆幅电压和5ns的tCCDL可得出以下估计：
Figure BDA0002415699930000091
这些数字意图结合以下描述的实施例进行说明，且可使用任何合适的电容、位、电压和tCCDL。
随着存储器组的数目和/或存储单元100的数目增大，数据线102的数目、传送的数据量也可增大。举例来说，使存储器组中的每一个中的存储量加倍可使数据线102的数目加倍。然而，增大的数据线102的数目可在传送数据时增大功率使用。另外，数据线102之间的寄生电容可由于数据线102紧靠彼此放置而增大，导致额外功率损耗。因此，期望用以减小由数据线102消耗的功率量的系统和方法。
此外，如上文所提及，具有裸片上的ECC电路的存储器可执行组合的读取和写入操作。另外，在读取操作期间，设置的位数目可经读取且功耗可相加以读取设置的位数目。举例来说，当在128位编码期间写入在外部接收的64位时，可从存储器读取128位，且128位读取中的64可与在外部接收的64位一起写回到存储器中。
如下文所描述，在另一实施例中，数据线102可利用供应高与低状态之间的功率的电压调节电路。第一数据线可在第一操作期间提供电荷到电压调节电路以减少第一IO线上的电荷。第二数据线可在第二操作期间汲取例如来自第一操作的存储在电压调节电路上的电荷来为第二IO线充电。此外，第一数据线可在高状态与电压调节电路的电压之间的电压范围上操作。第二数据线可在电压调节电路的电压与低状态之间的电压范围上操作。举例来说，如果电压调节电路供应处于约高与低状态之间的中点的电压(以下称作VDD/2(例如中间(MEDIUM)状态))，例如其中高为VDD且低为地面，那么第一数据线和第二数据线中的每一个的电压摆幅与上述实施例相比可约为一半。因此，具有裸片上的ECC电路的存储器可通过使用在读取期间存储的电荷作为在写入期间输送的功率而具有降低的功率消耗。
图4是展示用以在数据存储电路100的另一实例与图2的DSA和/或写入驱动器电路98(以下分别称作数据存储电路100B和DSA 97B和写入驱动器99B)之间传送数据的电路拓朴110B的电路图。来自数据存储电路100B的数据可经由感测放大器112B传输到数字线(DL)200。此外，互补数字线假(DLF)202可经由交叉电路204产生。本地输入/输出(LIO)线208和互补本地输入/输出假(LIOF)线210可从列选择206信号经由晶体管212和214电耦合到DL200和DLF 202。也就是说，在选择所需列以执行读取操作时，LIO线208可经由晶体管212基于DL 200充电到电压，且LIOF线210可经由晶体管214基于DLF 202充电到电压。
如上文所提及，期望减小存储器读取和写入操作期间消耗的功率量。电路拓朴110B包含供应高(例如1.1V、1.2V等)电压信号与低(例如300mV、100mV、0V等)电压信号之间的电压信号的电压调节电路220(例如电压供应器)。在所说明实施例中，电压调节电路220VDD/2为例如1.2V信号的一半，或约0.6V。尽管相对于所说明实施例描述某些电压作为实例，但这些电压仅为实例，且可使用任何合适的电压。
类似于相对于图3描述的MIO线126，DSA 97B可将读取输出(RO)线224预充电到高状态。在读取选择(Rsel)线226为高时，可提供(例如转储)RO线224上的高电荷到电压调节电路220。电压调节电路220可包含一或多个电容器和/或电压调节器。在一些实施例中，一或多个电容器可存储从RO线224输送的电荷，且一或多个电压调节器可将电压调节电路220上的电压调节为处于较低电压与较高电压之间以将电压维持在约VDD/2处(例如在1mV、5mV、10mV、100mV、200mV等内)。在读取操作期间，RO线224可在高电荷与VDD/2之间操作。也就是说，RO线224可在相对于图3描述的读取操作期间摆幅一半而非完全摆幅。
在读取操作期间，DSA 97B可比较所接收的电压且确定所接收的电压是表示高信号还是VDD/2信号。DSA 97B可随后基于接收高信号而输出高信号，或DSA 97B可基于接收VDD/2信号而输出低信号。通信线路76可随后接收所需高或低信号，同时减小由存储器组的数据线102消耗的功率。在写入操作期间，可从通信线路76接收信号，且DSA和/或写入驱动器电路98B可经由电压调节电路228输出所需电荷到写入输入线上。虽然示意性地展示耦合到读取输出线24的电压调节电路220与写入驱动器99B的电压调节电路220分隔开，但电压调节电路220可彼此电耦合以允许电压调节电路经由读取输出线224存储电荷以及提供存储电荷到写入输入线230。也就是说，第一电荷可经由读取输出线224输送到电压调节电路220的电容器，如由到读取输出线224的连接展示，且来自电容器的第二电荷可从电压调节电路220输送到写入输入线230，如由DSA和/或写入驱动器电路98B内的连接展示。输送到写入输入线230的第二电荷可基于从读取输出线224到电压调节电路220的第一电荷(例如部分地从所述第一电荷充电或由所述第一电荷供电)。与在读取和写入两者期间将电荷转储到地面的实施例相比，通过将来自读取输出线224的电荷存储到电压调节电路220的电容器中以及提供来自电压调节电路220的电容器的电荷到写入输入线230，可更好地节省功率。
在写入操作期间，写入输入(WI)线230可从电压调节电路220汲取电荷以取决于待存储在存储电路100B中的值来输出例如VDD/2或接地。也就是说，WI线230可在接地或VDD/2之间摆动以指示待存储在存储器组12中的值。举例来说，充电到VDD/2(例如0.55V)的WI线230电压可指示待存储在存储器组12中的高值，且为接地的WI线230电压可指示待存储在存储器组12中的低值。
通过在LIO线208和Rsel线226为高时转储在读取输出期间的电荷，在WI线230充电到VDD/2时，可在写入操作期间使用转储的电荷。此外，即使RO线224的电荷经转储且WI线230重复地设置成接地，仍可使用与相对于图3描述的实施例相比更少的电流。举例来说，在读取操作期间汲取的电流可包含：
读取电流
Figure BDA0002415699930000111
其中C是数据线102的电容乘以位数目，dV是较小电压摆幅，且dt是tCCDL。此外，在写入操作期间：
写入电流
Figure BDA0002415699930000112
其中C是数据线102A上的电容乘以位数目，dv是完全摆幅期间的VDD/2，且dt是来自(tCCDL)的读取/写入之间的时间量。为确定总平均电流，可使用以下等式：
总平均(i)＝MAX[Rd(i),Wr(i)] (7)
也就是说，在以上实例中，写入操作可使用从读取操作存储的功率，以使得所消耗的电流是所述操作中的每一个的最大值。使用上文所描述的实例数目，读取和写入操作的总平均电流可为：
Figure BDA0002415699930000113
因此，在使用与相对于图3描述的样本数字类似的样本数字的图4的所说明实施例中，总平均电流消耗为约19.7mA，因此得到在读取和写入操作期间消耗的功率降低。
由于包含VDD/2的电压的半摆幅，WI线230可在VDD/2与0V之间操作。如果WI线230在高状态下操作，那么LIO线208经由晶体管240和242的关闭而驱动到低状态。互补电路244可将LIOF线210驱动为到LIO线208的互补信号。举例来说，在LIO处于低状态中时，互补电路244可将LIOF线210驱动为处于高状态。类似于相对于图3的实例，互补电路204可同样将DL200和DLF 202驱动为互补信号。
图5是说明RO线224和WI线230的操作以及读取/写入的值的逻辑表264。在行268中，为零的值是从存储器组12读取的。在这一实例中，LIO被设置成低状态。此外，如上文所提及，RO线预充电到高状态。由于切换器242并不切换，因此RO线可在高状态下保持充电，且DSA 97B可感测高状态并在读取时输出零值。在行270中，LIO被设置成高状态且RO线预充电到高状态。由于LIO被设置成高状态，因此晶体管242可关闭且读取选择226的晶体管可关闭，使得RO将电荷转储到电压调节电路220上。DSA97B可感测VDD/2电荷并在读取时输出一值。在行272中，写入驱动器99B可输出为VDD/2的电压到WI线230上以写入零。在写入期间，用于写入启用线的晶体管可关闭，且由于WI线230具有为VDD/2的电压，因此晶体管242可关闭，使得LIO线208减小到接地，从而导致存储零值。在行274中，写入驱动器99B可将WI线230维持在低状态。在写入启用晶体管244关闭后，WI线230可将LIOF线210控制为处于低状态。互补电路248可将LIO线208控制到高状态以与LIOF线210的低状态相对并使得一写入到存储器组12中。
尽管本公开可以易有各种修改和替代形式，但具体实施例已经在附图中借助于实例展示并且已经在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意图涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读这类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35 U.S.C.112(f)解读这类要素。

Claims (20)

1.一种存储器装置，其包括：
电压调节电路，其配置成供应高信号与低信号之间的电压信号；
第一数据线，其配置成在所述存储器装置的第一操作模式期间提供第一电荷到所述电压调节电路；和
第二数据线，其配置成在所述存储器装置的第二操作模式期间从所述电压调节电路汲取第二电荷以控制所述第二数据线上的电压。
2.根据权利要求1所述的存储器装置，其包括：
存储器组，其包括所述电压调节电路、所述第一数据线、所述第二数据线和配置成感测所述第一数据线上的电压的至少一个数据感测放大器DSA，其中所述第一数据线和所述第二数据线电耦合于所述存储器组与所述数据感测放大器之间。
3.根据权利要求1所述的存储器装置，其中所述第一数据线包括用以从所述存储器装置的存储器提取数据的主读取输入线，其中所述第二数据线包括配置成将数据存储到所述存储器中的主写入输出线。
4.根据权利要求1所述的存储器装置，其中所述电压调节电路包括电容器和电压调节器，其中所述电容器配置成存储从所述第一数据线接收的所述第一电荷且配置成提供所述第二电荷到所述第二数据线以允许所述第二数据线控制所述第二数据线上的所述电压，且其中所述电压调节器配置成维持所述电压调节电路的电压。
5.根据权利要求4所述的存储器装置，其中所述电压调节器配置成将所述电压调节电路的所述电压维持在最小电压与最大电压之间。
6.根据权利要求1所述的存储器装置，其中所述第一操作模式包括执行从所述存储器装置的存储器的读取。
7.根据权利要求1所述的存储器装置，其中所述第二操作模式包括执行到所述存储器装置的存储器中的写入。
8.根据权利要求1所述的存储器装置，其中所述第一数据线配置成保持充电以指示所述存储器装置的零值，且配置成提供电荷到所述电压调节电路以指示所述存储器装置的一值。
9.根据权利要求1所述的存储器装置，其中所述第二数据线配置成经由所述电压调节电路充电以指示待写入到所述存储器装置中的零值，且其中所述第二数据线配置成提供所述低信号以指示待写入到所述存储器装置的存储器中的一值。
10.一种系统，其包括：
处理器；
一或多个存储器装置，其耦合到所述处理器，每一存储器装置包括：
存储器组，其包括存储器存储电路；
数据感测放大器写入驱动器；
电压调节电路，其配置成供应高信号与低信号之间的电压信号；
第一数据线，其耦合到所述数据感测放大器写入驱动器，其中所述第一数据线配置成在第一操作模式期间提供第一电荷到所述电压调节电路；和
第二数据线，其耦合到所述数据感测放大器写入驱动器，其中所述第二数据线配置成在第二操作模式期间从所述电压调节电路汲取第二电荷以控制所述第二数据线上的电压。
11.根据权利要求10所述的系统，其包括本地输入输出LIO线，其中所述LIO线配置成控制所述存储器组的晶体管的操作，以使得所述第一数据线提供所述第一电荷到所述电压调节电路。
12.根据权利要求10所述的系统，其中所述数据感测放大器写入驱动器配置成控制所述第二数据线上的所述电压以操作所述存储器组的晶体管来控制本地输入输出LIO线的所述电压。
13.根据权利要求10所述的系统，其包括本地输入输出LIO线和本地输入输出假LIOF线，所述LIOF线与所述LIO线互补。
14.根据权利要求13所述的系统，其包括数字线DL线和数字线假DLF线，其中所述存储电路配置成经由到所述DL线和所述DLF线的连接接收和发送数据，且其中所述DL线和所述DLF线配置成在接收列选择信号后经由所述LIO线和所述LIOF线接收和发送数据。
15.根据权利要求14所述的系统，其中所述一或多个存储器装置包括所述存储器装置的裸片上的错误校正码ECC电路。
16.一种方法，其包括：
将存储器组的第一数据线充电为处于高状态；
在读取操作期间，将来自所述第一数据线的第一电荷提供到电压调节电路以将来自所述第一数据线的所述第一电荷存储在所述电压调节电路处且控制从所述存储器组读取的值；以及
在写入操作期间，至少部分地基于存储在所述电压调节电路处的所述第一电荷来提供第二电荷到所述存储器组的第二数据线以控制在所述写入操作期间存储的所述值。
17.根据权利要求16所述的方法，其包括：
提供所述第一电荷到所述第一数据线以控制所述第一数据线在所述高状态与低状态之间处于所述高状态或处于中间状态；以及
提供所述第二电荷到所述第二数据线以控制所述第二数据线处于所述中间状态或所述低状态。
18.根据权利要求16所述的方法，其包括基于所述第二数据线的所述第二电荷来控制本地输入输出LIO线的操作。
19.根据权利要求16所述的方法，其中所述电压调节电路配置成经由所述电压调节电路的电容器存储来自所述第一数据线的所述第一电荷，且配置成经由所述电容器上的所述第一电荷提供所述第二电荷到所述第二数据线。
20.根据权利要求16所述的方法，其包括经由本地输入输出LIO的电荷控制所述存储器组的晶体管的操作以控制所述第一数据线的操作。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0516225A2 (en) * 1991-05-30 1992-12-02 STMicroelectronics S.r.l. Precharging circuit of bit line for reading an EPROM memory cell
US20090231939A1 (en) * 2008-03-11 2009-09-17 Kuoyuan Peter Hsu Circuit and Method for a Vdd Level Memory Sense Amplifier
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法
US20150380064A1 (en) * 2014-06-30 2015-12-31 Lattice Semiconductor Corporation Sram with two-level voltage regulator
CN107077302A (zh) * 2014-12-08 2017-08-18 英特尔公司 可调整低摆动存储器接口

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100268430B1 (ko) * 1997-05-24 2000-11-01 윤종용 반도체메모리장치
DE19929095B4 (de) * 1998-06-29 2005-12-08 Fujitsu Ltd., Kawasaki Halbleiterspeichervorrichtung mit übersteuertem Leseverstärker und Halbleitervorrichtung
IT1404186B1 (it) 2011-02-28 2013-11-15 St Microelectronics Srl Regolatore di tensione
US9299395B2 (en) 2012-03-26 2016-03-29 Intel Corporation Methods and systems to selectively boost an operating voltage of, and controls to an 8T bit-cell array and/or other logic blocks
US8947963B2 (en) 2013-01-11 2015-02-03 Apple Inc. Variable pre-charge levels for improved cell stability

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0516225A2 (en) * 1991-05-30 1992-12-02 STMicroelectronics S.r.l. Precharging circuit of bit line for reading an EPROM memory cell
US20090231939A1 (en) * 2008-03-11 2009-09-17 Kuoyuan Peter Hsu Circuit and Method for a Vdd Level Memory Sense Amplifier
CN101866689A (zh) * 2009-04-14 2010-10-20 台湾积体电路制造股份有限公司 小摆幅存储器信号的电路与方法
US20150380064A1 (en) * 2014-06-30 2015-12-31 Lattice Semiconductor Corporation Sram with two-level voltage regulator
CN107077302A (zh) * 2014-12-08 2017-08-18 英特尔公司 可调整低摆动存储器接口

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