CN113314164B - 基于电容的补偿电路 - Google Patents

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Abstract

本申请案涉及一种基于电容的补偿电路。系统和方法可涉及接收计时信号的第一转变的电路。所述电路还可响应于所述计时信号的所述第一转变而启用特征在于电容的补偿电路，且可接收所述计时信号的后续转变。所述电路还可在启用所述补偿电路之后，将所述电容施加到所述计时信号的所述后续转变，以产生特征在于相对于所述计时信号的工作循环经调整的工作循环的经补偿计时信号。

Description

基于电容的补偿电路
技术领域
本公开大体上涉及存储器装置，且明确地说，涉及一种基于电容的补偿电路。
背景技术
本部分旨在向读者介绍可能与以下描述和/或要求保护的本技术的各个方面相关的本技术的各个方面。相信此论述有助于向读者提供背景信息以便于更好地理解本公开的各个方面。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
一般来说，计算系统包含处理电路，例如一或多个处理器或其它合适的组件；以及存储器装置，例如芯片或集成电路。一或多个存储器装置可在存储器模块上使用，例如双列直插式存储器模块(DIMM)，以存储处理电路可存取的数据。举例来说，基于到计算系统的用户输入，处理电路可请求存储器模块检索对应于来自其存储器装置的用户输入的数据。在一些例子中，检索到的数据可包含固件，或可由处理电路执行以实施操作的指令，和/或可包含将用作所述操作的输入的数据。另外，在一些情况下，从所述操作输出的数据可存储在存储器中，例如使得后续能够从所述存储器检索所述数据。
存储器装置的操作速率，包含存储器装置的数据速率已经随时间增加。随着存储器装置的速度增加，出现数据错误的可能性可增加，因为对数据信号进行计时的持续时间减少。此外，符号间干扰(ISI)可另外或替代地将挑战引入到存储器装置操作。ISI可为影响存储器装置的数据时钟信号(DQS信号)的噪声的分量，且因此可改变DQS信号的发射模式。举例来说，ISI可调整DQS信号在逻辑高与逻辑低之间的第一转变的持续时间，使得第一转变的持续时间可不同于后续转变的持续时间。随着许多计时循环过去，此差异本身可校正一些。然而，即使一个计时循环对去往或来自存储器装置的数据进行错误计时也能导致数据错误。因此，可需要更高效的方式来补偿更改DQS信号的ISI。
发明内容
根据本申请案的一方面，提供一种装置。所述装置包括：补偿电路，其特征在于施加到计时信号以产生经补偿的计时信号的电容；以及第一逻辑电路，其经配置以：从外部处理器接收所述计时信号的第一转变，其中所述计时信号包括所述第一转变以及逻辑低阈值电压与逻辑高阈值电压之间的后续转变；以及响应于接收到所述第一转变而将启用信号输出到所述补偿电路，其中所述补偿电路经配置以在所述计时信号的所述第一转变之后，响应于接收到所述启用信号而将所述电容施加到所述计时信号的所述后续转变，以产生所述经补偿的计时信号。
根据本申请案的另一方面，提供一种方法。所述方法包括：接收计时信号的第一转变；响应于所述计时信号的所述第一转变，启用特征在于电容的补偿电路；接收所述计时信号的后续转变；以及在启用所述补偿电路之后，将所述电容施加到所述计时信号的所述后续转变，以产生特征在于相对于所述计时信号的工作循环经调整的工作循环的经补偿计时信号。
根据本申请案的又一方面，提供一种装置。所述装置包括：输入缓冲器，其经配置以从控制电路接收计时信号，其包括第一持续时间的第一转变和第二持续时间的第二转变，其中所述输入缓冲器经配置以增加所述计时信号的振幅；启用电路，其经配置以响应于所述计时信号的所述第一转变而产生启用信号；以及第一补偿电路，其经配置以：从所述启用电路接收所述启用信号；将所述计时信号的所述第二转变从所述第二持续时间调整为所述第一持续时间；以及产生第一经补偿的计时信号，其包括所述第一持续时间的所述第一转变和所述第一持续时间的所述第二转变，其中所述第一经补偿的时钟信号经配置以用于与存储数据或从存储器读取所述数据相关联的存储器操作中。
附图说明
在阅读以下详细描述并且参考附图之后可更好地理解本公开的各个方面，在附图中：
图1是示出根据本公开的实施例的存储器装置的某些特征的简化框图；
图2是根据本公开的实施例的图1的I/O接口的补偿电路和启用电路的电路图；
图3是根据本公开的实施例的图2的补偿电路的实施例的电路图；
图4是根据本公开的实施例用语操作图2的补偿电路和启用电路的过程的流程图；以及
图5是根据本公开的实施例的操作以产生多个经补偿的计时信号以用于读取多个数据位的图2的补偿电路和启用电路的实施例的框图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，在说明书中并未描述实际实现方式的所有特征。应了解，在任何此类实际实施方案的展开中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现研发者的具体目标，例如服从系统相关的和商业相关的约束，所述约束可以从一个实施方案到另一个实施方案变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
本公开的实施例大体上涉及半导体存储器装置的领域。更具体地说，本公开的实施例涉及使用半导体存储器装置的基于电容的补偿电路(例如电路)，以校正所发射的时钟信号(DQS信号)中的失真。举例来说，符号间干扰(ISI)可另外或替代地将失真引入到存储器装置的DQS信号中。校正DQS信号中的失真(例如基于ISI的失真)的一种方式是使用补偿电路。补偿电路可补偿(例如撤销、减轻或偏移)DQS信号(例如计时信号)上的ISI和/或其它失真的效应。
使用存储器装置的补偿电路来执行失真校正，以便补偿存储器装置的接收到的数据计时信号(DQS信号)中的失真可以是有价值的。举例来说，可存在存储器装置不接收DQS信号的持续时间(例如稳定状态或停用状态)，且因此处于闲置周期。在从闲置周期退出时(例如从稳定状态到变换状态的操作切换)，存储器装置可接收DQS信号。在从闲置到切换的改变时，可将失真引入到在相应的数据发射期间至少部分归因于数据发射发生得太快而无法使用传统方法来校正不一致而仍未解决的DQS信号的第一转变。引入到DQS信号的第一转变的失真可传播到后续转变。这可增加出现数据错误的可能性，例如存储器装置在不正确的时间对数据信号进行计时。举例来说，引入到DQS信号的时序的错误，例如通过改变DQS信号的转变的时序，可导致DQS信号不正确地对存储器装置的数据信号进行计时。以此方式，失真的DQS信号可能过早或过迟对数据信号进行计时，从而导致在存储器装置操作中计时和/或使用不准确的或无效的数据。
为了校正失真，存储器装置可使用DQS信号的第一转变来启用补偿电路。一旦启用，补偿电路就可使用电容来减慢DQS信号的后续转变，以与DQS信号的较慢的第一转变匹配。通过调整DQS信号的后续转变来与第一转变匹配，DQS信号的工作循环可改进。通常希望DQS信号是一致的，使得工作循环等于相应时钟循环的总持续时间的50％(例如50/50(高/低))。已模拟本文所论述的系统和方法来示出工作循环从约47％到49.5％的改进，朝所要的50％工作循环改进。
其它补偿失真的方法可包含延长DQS信号的第一转变来与后续转变匹配和/或与所要转变匹配。然而，其它方法可在确定何时激活控制信号和/或电路来延长第一转变时，使用对DQS信号的到达时间的提前了解和/或对后续转变的提前了解(例如将用于计时信号的高周期和计时循环的低周期的持续时间)。实际上，当对第一转变的到达时间的任何预测是不正确的时，可花费相对较大量的电力来等待第一转变的到达(因为如果错过所述到达，那么这些其它方法中可能无法补偿所述第一转变)。举例来说，可使用技术来使到存储器装置的输入处于中点状态，和/或可使用技术来升高所述输入，使得DQS信号的第一转变相对于后续转变调整。然而，与如本文所描述，用以减少在DQS信号的第一转变之后的DQS信号的后续转变的转变持续时间的电量相比，这些技术可不利地使用相对较高量的电力来抢先为驱动电路供电以改变存储器装置的输入。
在DQS信号的第一转变之后使用补偿电路来补偿失真可为对其它补偿失真的方法的改进，因为启用补偿电路可出现在接收到DQS信号之后。举例来说，在接收到DQS信号之后启用补偿电路可减少或消除因为在接收到DQS信号之前为补偿电路供电而浪费电流和/或电力的可能性，且从而改进存储器装置的操作(例如通过在校正DQS信号中的失真时，减少存储器装置所消耗的电力)。
在一些情况下，可产生多个经补偿的DQS信号。举例来说，存储器装置可使用DQS信号来对多个路径上的数据(DQ)信号进行计时。为了产生多个经补偿的DQS信号，多个基于电容的补偿电路可并行操作。基于电容的补偿电路中的每一者可响应于DQS信号的第一转变，在大体上类似的时间接收启用信号，且可操作以基于第一转变来截短后续转变。可使用每一输出经补偿的DQS信号来对发射DQ信号的多个路径进行相应计时。
现在转而参考各图，图1是示出存储器装置10的某些特性的简化框图。具体来说，图1的框图是示出存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(DDR5 SDRAM)装置。与先前各代DDRSDRAM相比，DDR5 SDRAM的各种特征允许降低的功耗、更多的带宽，以及更多的存储容量。
存储器装置10可包含若干存储器存储体12。存储器存储体12可以是例如DDR5SDRAM存储器存储体。存储器存储体12可提供在布置于双列直插式存储器模块(DIMMS)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每个DIMM可包含多个SDRAM存储器芯片(例如，x8或x16存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器存储体12。存储器装置10表示具有若干个存储器存储体12的单个存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器存储体12可进一步被布置成形成存储体组。举例来说，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含16个存储器存储体12，布置成8个存储体群组，每一存储体群组包含2个存储器存储体。对于16Gb DDR5 SDRAM，存储器芯片可例如包含32个存储器存储体12，布置成8个存储体群组，每一存储体群组包含4个存储器存储体。取决于整个系统的应用和设计，可利用存储器装置10上的存储器存储体12的各种其它配置、组织和大小。
存储器装置10可包含命令接口14，其接收来自外部装置(未图示)(例如处理器或控制器)的信号16，并将信号16提供给存储器装置10的其它部分。存储器装置10还可包含输入/输出(I/O)接口18，其经配置以与外部装置交换(例如接收和发射)信号。外部装置(例如处理器或控制器)可经由命令接口14将各种信号16提供给存储器装置10，以促进将写入存储器装置10到或从所述存储器装置读取的数据的发射和接收。
如将了解，命令接口14可包含若干个电路，例如时钟输入电路20和命令地址输入电路22，例如以确保对信号16的恰当处置。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双数据速率(DDR)存储器利用系统时钟信号的差分对，在本文中被称作真时钟信号(Clk_t/)和互补时钟信号(Clk_c)。DDR的正时钟边沿是指上升真时钟信号Clk_t/与下降互补时钟信号Clk_c交叉的点，而负时钟边沿指示下降真时钟信号Clk_t和互补时钟信号Clk_c的上升的转变。命令(例如读取命令、写入命令、刷新命令)通常在时钟信号的正沿上进入，且数据在正和负时钟沿两者上发射或接收。
在一些情况下，每一存储器存储体12包含存储体控制块24，其提供必需的解码(例如行解码器和列解码器)，以及其它特征，例如时序控制和数据控制，以促进进出存储器存储体12的命令的执行。总体而言，存储器存储体12和存储体控制块24可被称作存储器阵列26。
时钟输入电路20接收真时钟信号(Clk_t)和互补时钟信号(Clk_c)，且产生内部时钟信号CLK。内部时钟信号CLK供应给内部时钟产生器28，例如延迟锁定环路(DLL)电路。内部时钟产生器28基于所接收到的内部时钟信号CLK产生相控内部时钟信号LCLK。将相控内部时钟信号LCLK供应到例如I/O接口18，并将其用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK也可提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，可将内部时钟信号CLK提供到命令解码器30。命令解码器30可从命令总线32接收命令信号，并可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器30可经由总线34将命令信号提供到内部时钟产生器28，以协调相控内部时钟信号LCLK的产生。相控内部时钟信号LCLK可用于例如通过I/O接口18对数据进行计时。
此外，命令解码器30可对命令进行解码，例如读取命令、写入命令、模式寄存器设定命令、激活命令等，并经由总线36提供对与所述命令对应的特定存储器存储体12的存取。如将了解，存储器装置10可包含各种其它解码器，例如行解码器和列解码器，以促进对存储器存储体12的存取。
存储器装置10基于从例如处理器的外部装置接收到的命令/地址信号，执行例如读取命令和写入命令的操作。在一个实施例中，命令/地址总线可以是用于容纳命令/地址信号(CA<13:0>)的14位总线。使用时钟信号(Clk_t和Clk_c)将命令/地址信号计时到命令接口14。命令接口14可包含命令地址输入电路22，其接收和发射命令以例如通过命令解码器30提供对存储器存储体12的存取。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器存储体12的存取通过命令编码在CA<13:0>总线上。
另外，命令接口14可经配置以接收若干个其它命令信号。举例来说，可提供命令/地址裸片上终止(CA_ODT)信号以促进存储器装置10内的恰当阻抗匹配。复位命令(RESET_n)可用以例如在加电期间复位命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反转(CAI)信号，其可经提供以例如取决于用于特定存储器装置10的命令/地址路由而反转命令/地址总线上的命令/地址信号CA<13:0>的状态。还可提供镜像(MIR)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，可使用MIR信号来多路复用信号，使得其可调换以用于实现信号到存储器装置10的某些路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(TEN)信号。举例来说，TEN信号可用以使存储器装置10进入测试模式以用于连接性测试。
命令接口14还可用于针对可检测的某些错误将告警信号(ALERT_n)提供到系统处理器或控制器。举例来说，告警信号(ALERT_n)可在检测到循环冗余校验(CRC)错误的情况下从存储器装置10发射。也可产生其它告警信号。此外，用于从存储器装置10发射告警信号(ALERT_n)的总线和引脚可在某些操作期间被用作输入引脚，所述操作例如如上文所描述的使用TEN信号执行的连接性测试模式。
通过I/O接口18发射和接收数据信号38，可利用上文所论述的命令和计时信号，将数据发送到存储器装置10和从所述存储器装置发送数据。更具体地说，数据可经由数据总线42发送到存储器存储体12或从所述存储器存储体检索，所述数据总线可包含一或多个双向数据总线。一般称为DQ信号的数据I/O信号一般在一或多个双向数据总线中发射和接收。对于例如DDR5 SDRAM存储器装置的某些存储器装置，I/O信号可分成上部和下部字节。举例来说，对于x16存储器装置，I/O信号可分成例如对应于数据信号的上部字节和下部字节的上部I/O信号和下部I/O信号(例如，DQ<15:8>和DQ<7:0>)。
为了使用存储器装置10内的较高数据速率发射数据，例如DDR存储器装置的某些存储器装置可利用数据选通信号，通常被称作DQS信号。通过发送数据的外部处理器或控制器(例如，用于写入命令)或通过存储器装置10(例如，用于读取命令)来驱动DQS信号。DQS信号的值可在逻辑低(例如“0”)阈值量(例如电流值、电压值)与逻辑高(例如“1”)阈值量之间转变和/或交替，使得数据输出(DQ)信号在DQS信号的上升沿和/或下降沿上读取、写入和/或通常发射。逻辑低阈值量可近似等于低电压总线(例如接地总线)上所提供的系统低电压，而逻辑高阈值量可近似等于高压总线上所提供的系统高压(例如VCC)。值大约相等可对应于值相差阈值量的电压，所述阈值量例如1伏[V]、2V、3V等等，或以任何较大或较小的粒度，例如1毫伏[mV]、0.5mV等等。
对于读取命令，DQS信号实际上是具有预定模式的额外DQ信号。对于写入命令，DQS信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(Clk_t和Clk_c)，可提供数据选通(DQS)信号作为数据选通信号的差分对(DQS_t/和DQS_c)，以在读取和写入期间提供差分对信令。对于例如DDR5 SDRAM存储器装置的某些存储器装置，DQS信号的差分对可分成上部数据选通信号和下部数据选通信号(例如，UDQS_t和UDQS_c；LDQS_t和LDQS_c)，其对应于例如发送到存储器装置10和从所述存储器装置发送的数据的上部字节和下部字节。
还可通过I/O接口18将阻抗(ZQ)校准信号提供到存储器装置10。可将ZQ校准信号提供到参考引脚，且用以通过跨越过程、电压和温度(PVT)值的改变调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和ODT值。因为PVT特性可影响ZQ电阻器值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻以将输入阻抗校准到已知值。如将了解，精度电阻器一般耦合在存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器充当用于调整内部ODT和IO引脚的驱动强度的参考。
另外，环回信号(LOOPBACK)可通过I/O接口18提供到存储器装置10。环回信号可在测试或调试阶段期间使用，以将存储器装置10设定到其中信号经由同一引脚环回通过存储器装置10的模式中。举例来说，环回信号可用以设定存储器装置10以测试存储器装置10的数据输出。环回可包含数据和选通两者或可能仅包含数据引脚。这一般既定用于监视在I/O接口18处由存储器装置10捕获的数据。
如可了解，各种其它组件,例如电力供应器电路(用于接收外部VDD和VSS信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等，也可并入存储器系统10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征来辅助后续详细描述。
在一些实施例中，存储器装置10可安置于主机装置中(物理上集成到主机装置中或以其它方式连接到主机装置)，或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上计算机、寻呼机、蜂窝电话、个人管理器、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可以是网络节点，例如路由器、服务器或客户端(例如，先前所描述类型的计算机中的一者)。主机装置可为某一其它种类的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视机、机顶盒视频分布或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用以描述系统的这些各种实例的术语，例如本文所使用的许多其它术语，可共享一些提及物，并且因此不应仅仅借助于列出的其它项目来解释。)
主机装置因此可以是基于处理器的装置，其可包含控制主机中的系统功能和请求的处理的处理器，例如，微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机的额外系统元件，使得主机处理器通过执行可存储在主机内或在主机外部的指令而控制主机的操作。
如上文所论述，数据可例如由主机写入到存储器装置10且从所述存储器装置读取，由此存储器装置10充当易失性存储器，例如双数据速率DRAM(例如，DDR5 SDRAM)。在一些实施例中，主机还可包含单独的非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，和/或各种架构的其它类型的快闪存储器(例如，NAND存储器、NOR存储器等)，以及其它类型的存储器装置(例如，存储装置)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、闪存(CF)卡，或任何其它合适的装置。另外，应了解，主机可包含一或多个外部接口，例如通用串行总线(USB)、外围部件互连标准(PCI)、PCI快速(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)，或任何其它合适的接口以及一或多个输入装置，其使用户能够将数据输入到主机中，例如按钮、切换元件、键盘、光笔、触笔、鼠标和/或话音辨识系统。主机可任选地还包含例如耦合到处理器的显示器的输出装置，以及用于与例如因特网的网络介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机的应用，主机可包含许多其它组件。
主机可操作以将数据传送到存储器装置10以用于存储，且可从存储器装置10读取数据以在主机处执行各种操作。因此，为了促进这些数据发射，在一些实施例中，I/O接口18可包含操作以从I/O接口18接收和向所述I/O接口发射DQ信号的数据收发器44。
图2示出可包含在存储器装置10的I/O接口18中和/或存储器装置10内的另一合适位置处的启用电路50和补偿电路52。I/O接口18有时可经由路径54接收启用信号。存储器装置10的控制器可通过经由路径54发射逻辑高信号来断开启用电路50。
当激活时，在满足合适的条件时，启用电路50可经由路径56将启用信号供应到补偿电路52。应注意，除本文所述的其它通路和/或路径之外，路径54和56可由任何合适的导电材料(例如金属迹线和/或接合线路路径)形成。补偿电路52可响应于经由路径56的启用信号而激活，其中当接收到将数据写入到存储器装置10的处理器发送的数据时，可通过存储器装置10激活(例如启用、发射，改变状态)经由路径56的启用信号。应注意，在正从存储器装置10读取数据的情况下，补偿电路52可不在作用中(例如不激活)。当激活时，补偿电路52可将电容添加到数据选通信号(DQS信号)58，例如从发送所述数据(例如，用于写入命令)的外部处理器或控制器接收到的且用以促进存储器装置10读取将写入到存储器存储体中的数据信号(DQ信号)的DQS信号。以此方式，存储器装置10的控制器可接通启用电路50，预期接收DQS信号58，其中启用电路50响应于接收到DQS信号58的第一转变，经由路径56将启用信号发射到补偿电路52。
举例来说，可响应于接收到写入存储器命令而产生经由路径54的启用信号，所述写入存储器命令指示计时信号(例如DQS信号58)即将发射到存储器装置10，用于读取将写入到存储器存储体12中的一或多个DQ信号。经由路径54的启用信号的特征可在于逻辑低电压电平(例如启用＝低(ENABLE＝LOW)状态)，持续写入存储器命令的持续时间和/或持续计时信号用以在一或多个DQ信号中读取以写入到存储器存储体12的持续时间。在写入操作结束时，可去活经由路径54的启用信号(例如启用＝高(ENABLE＝HIGH))，且将其表征为逻辑高电压电平。以此方式，外部处理器可响应于写入存储器命令的产生(例如响应于外部处理器产生写入存储器命令，且将写入存储器命令发射到存储器装置10)，产生DQS信号58的第一转变。在通过路径59上的补偿电路52的调整之后，DQS信号58可从I/O接口18输出，作为经补偿的DQS信号60。经补偿的DQS信号60可用于以相对于使用DQS信号58改进的方式将数据信号合适地写入到存储器装置10。
可包含反相器62(62A、62B、62C、62D)以将其对应的路径上的信号的振幅从逻辑高改变为逻辑低(或从逻辑低改变为逻辑高)，和/或引入额外信号延迟，使得时序如DQS信号所需。举例来说，反相器62可添加额外延迟，或按照使用包含于I/O电路18中的组件适合地进行控制主题工作的方式来改变信号的振幅。
可包含锁存电路64以挂起输出，直到DQS信号58停止为止。如所描绘，锁存电路64可为设定-复位锁存器(SR闩锁器)，且因此可根据表1来表现。应注意，除SR闩锁器之外或代替SR闩锁器，可使用任何合适的逻辑门组合和/或逻辑电路，且在一些情况下，可与其它支持和/或促进逻辑门组合，例如SR锁存器、触发器、门控锁存器、“与非”(NAND)门、“或非”(NOR)门、“或”门、“与”门、“异或”(XOR)门、反相器等的任何组合。
表1
S R Q Qf
0 0 1 1
0 1 1 0
1 0 0 1
1 1 存储器 存储器
记住前述内容，当路径66上的信号为逻辑低时，例如当路径54上的启用信号为逻辑高时，可计算锁存电路64的状态。在此状态下，在DQS信号58的第一转变的时间之前，锁存电路64可接收路径66上的逻辑低信号(例如R＝0)以及路径68上的逻辑高逻辑高(例如S＝1)。此组合可将路径56上来自锁存电路64的输出设定为逻辑低(例如Q＝0)。经由路径56将逻辑低信号提供到补偿电路52，且对应于输出Q的反量(例如Qf)的路径70发射逻辑高信号(例如Qf＝1)。
当经由路径54的启用信号变低(例如被激活，被启用)时，逻辑高信号在路径66上和路径68上发射到锁存电路64(例如R＝1、S＝1)。锁存电路64可继续在路径56上输出先前设定的逻辑低值(例如存储的值Q＝0)。
当接收到DQS信号58时，且当经由路径54的启用信号保持低时，到锁存电路64的输入可改变为S＝1。这可为正连同路径74上的逻辑高信号(其中路径74耦合到系统逻辑高电压供应器(例如VCC))提供给逻辑门72(例如“与”门)的DQS信号58的第一计时转变的结果。来自逻辑门72的输出连同路径54上的逻辑低信号提供给逻辑门76(例如“或非”门)。逻辑门76可输出经反相的逻辑高信号，且因此作为逻辑低信号经由路径78发射。反相器62B可经由路径78接收逻辑低信号，且使逻辑低信号反相以产生经由路径68的逻辑高信号(例如S＝1)。由于这描述了DQS信号58的第一转变，因此锁存电路64可接收同等地S＝1和R＝1的输入的组合，其使锁存电路64准备好将输入值存储到其存储器。
在持续时间之后，DQS信号58在作为逻辑高信号发射之后，作为逻辑低信号发射(例如由于系统时钟转变为通常逻辑高电压值与逻辑低电压值之间的方波信号)。这致使在锁存电路64处接收到的输入在路径68上从S＝1到改变为S＝0。因此操作锁存电路64来存储逻辑高输出，Q＝1，从而启用补偿电路52。
DQS信号58的后续转变(例如S＝1到S＝0到S＝1)可不导致来自锁存电路64的输出的改变，因为锁存电路64从输出从“存储器”到Q＝1且返回到“存储器”(根据表1)改变。为了结束补偿，I/O接口18可接收路径54上的逻辑高信号。路径54发射逻辑高信号可致使路径66发射逻辑低信号R＝0，其又致使反相器62B经由路径68供应逻辑低信号(例如S＝0)，从而致使当锁存电路64发射Q＝0时停用补偿电路52。
因此，如插入的曲线图82中所说明，补偿电路52可在从周期84到周期86的第一转变周期之后，调整DQS信号58的转变周期。这在插入的曲线图88中示出，其中经补偿的DQS信号60具有相等的周期86，因为在第一转变周期之后，DQS信号58的转变周期减小以与第一转变周期(例如周期86)匹配。如将了解，补偿电路52可为可编程的。以此方式，可经由路径80将编程控制信号发射到补偿电路52。应用编程控制信号的不同组合可在将DQS信号58作为经补偿的DQS信号60发射之前，调整施加到所述DQS信号的调整量。
详尽阐述，图3是补偿电路52的实例的电路图。如上文所描述，补偿电路52可接收路径59上的DQS信号，路径56上的启用信号，和/或路径80上的编程控制信号(BitTrim<1:0>)。编程控制信号可控制电容器100(100A、100B、100C)中的哪些调整DQS信号58的转变周期。
当启用补偿电路52时，开关102可各自激活。可响应于影响锁存电路64的输出的同一计时循环来激活或去活这些开关102。每一补偿路径104可大体上彼此同时激活或去活。以此方式，补偿电路52可使用可编程量的电容来调整DQS信号58。每一补偿路径104和/或电容器100中的每一者可彼此并联耦合。应注意，电容器100中的一或多者可实施为晶体管(例如开关)，例如类似于用作开关102的那些晶体管的晶体管。这可被准许，因为一些晶体管的特征在于晶体管的端子之间的泄漏电容。举例来说，当装置中存在作用中信道时，例如当晶体管“接通”启用时，或以其它方式正在晶体管的端子之间传输电流时，晶体管可作为使用栅电容的电容器来操作。利用晶体管的寄生电容可提供合适量的电容。电容器100可具有任何合适的大小。举例来说，电容器110A的大小和/或电容器110B的大小可为用作开关102中的一者的晶体管的宽度的10倍(10X)和长度的10X。
当编程控制信号以第一状态(例如BitTrim＝00)发射时，可施加第一量的电容，例如无电容和/或表征补偿电路52的补偿路径104和/或电路的电容量。当编程控制信号以第二状态(例如BitTrim＝01)发射时，可施加第二量的电容，例如对应于电容器100C的电容值的电容量。当编程控制信号以第二状态(例如BitTrim＝10)发射时，可施加第三量的电容，例如对应于电容器100A和100B的电容值的电容量。此外，当编程控制信号以第三状态(例如BitTrim＝11)发射时，可施加第四量的电容，例如对应于电容器100A、100B和100C的电容值的电容量。在每种情况下，表征补偿电路52的补偿路径104和/或电路的电容量可调整和/或添加到补偿DQS信号58的转变周期的电容量。
举例来说，当被激活时和/或当添加到DQS信号58的发射路径时，每一补偿路径104可添加额外的2皮秒(ps)的延迟。因此，可称经补偿的DQS信号60和DQS信号58的后续持续时间之间的时间差是大致等于2ps与6ps之间的值(例如2ps、4ps、6ps，大体上等于2ps与6ps之间的时间值)的持续时间，和/或为从2ps或6ps的阈值时间量(例如相等1ps、0.5ps等的阈值的时间)。当将电容添加到DQS信号58的发射路径时，计时转变周期可减小。举例来说，DQS信号58处于逻辑低电平或逻辑高电平的持续时间可减少。以此方式，通过使用电容器100A、100B和100C施加到DQS信号58的电容的量可为相对于仅使用电容器100A较大的电容量。
补偿电路52可用作控制环路的一部分，其在操作期间，确定哪一量的电容适合于调整DQS信号58。举例来说，补偿电路52可用作存储器装置10的通电时的起动和/或校准操作的一部分，使得当存储器装置10通电时，补偿电路52经校准以将测试DQS信号58调整成具有较相等的工作循环(例如一致的时钟信号，50％工作循环)。在一些情况下，可在制造工艺期间校准补偿电路52。以此方式，当使用电容器100和开关102添加合适量的电容时，可锁定与合适的电容配置相关联的开关状态。举例来说，开关102可为融合开关，使得一旦在制造期间确定合适的电容配置，就可锁定开光状态，例如通过“熔断”或锁定熔丝以保持开关状态，且因此锁定电容器100中的相应一者是否调整表征补偿电路52的电容。因此，每一电容器100可被称为“熔断-锁定电容器”。
为了进一步详细阐述补偿电路52的操作，图4示出用于操作补偿电路52和启用电路50的过程120的流程图。尽管以特定次序描绘过程120的操作，但应理解，所述操作中的一些或每一者可以与所描绘的次序不同的次序和/或以任何合适的次序执行。
在框122处，可在存储器装置10中，例如在I/O接口18中接收DQS信号58。DQS信号58可为计时信号，其由存储器装置10的外部线路产生，且发射到存储器装置10，以用于到存储器装置10的数据中的计时。在一些情况下，DQS信号58可由存储器装置10产生，且从存储器装置10发射到电路外部，以便准许外部的电路使用DQS信号58来对从存储器装置10出来的数据进行计时输出。有时，当解译DQS信号58的计时状态时，将DQS信号58发射通过输入缓冲器(例如图5的输入缓冲器132)，以将DQS信号58放大到逻辑高水平和逻辑低水平，供存储器装置10和/或供外部电路使用。
在框124处，可启用失真校正电路(例如启用电路50和补偿电路52)。失真校正电路的启用可至少部分地响应于经由路径54发射启用信号而发生。当经由路径54发射启用信号时，且当在启用电路50处接收到DQS信号58的第一转变时，启用电路50激活，且经由路径56将启用信号输出到补偿电路52，同时启用信号继续经由路径54发射。应注意，启用信号作为逻辑高信号还是逻辑低信号发射至少部分地基于用以实施本文所论述的方法的逻辑门、硬件和/或软件的特定组合。
一旦激活，在框126处，补偿电路52就可在接收到DQS信号58的第一计时转变之后，将电容施加到后续转变。为了这样做，经由路径59发射DQS信号，且其可在DQS信号58在反相器62C与反相器62D之间发射期间调整。因此，在调整后，可将DQS信号58输出为经补偿的DQS信号60。应注意，在图中描绘且在本文中描述若干个反相器62，然而应理解，除所述反相器62之外或代替所述反相器，可包含任何数目(例如0、1、2等等)，以便与存储器装置10的信号时序匹配。在一些情况下，可放大经补偿的DQS信号60和/或DQS信号58。
举例来说，在框128处，可放大经补偿的DQS信号60以用于存储器操作中。举例来说，存储器装置10可包含放大电路，例如一或多个输出缓冲器。放大电路可包含在耦合到反相器62D的输出端子(例如反相器62D的下游)之前，且用以在经补偿的DQS信号60在存储器操作中(例如在响应于读取存储器命令执行的存储器读取操作、响应于写入存储器命令执行的存储器写入操作、响应于刷新存储器命令执行的存储器刷新操作中)使用之前调整所述经补偿的DQS信号的振幅。因此，经补偿的DQS信号60在用于对进出存储器装置10的数据进行计时输出之前，振幅可增加和/或值可调整。
在一些情况下，可使用失真校正电路(例如启用电路50和补偿电路52)来产生多个经补偿的DQS信号60。图5示出产生多个经补偿的DQS信号60(60A、60B、60C)的补偿电路52和启用电路50的实施例的框图。当并行读入或读出多个数据位和/或数据路径时，可使用多个经补偿的DQS信号60。举例来说，存储器装置10可使用多个DQS信号来对多个路径上的数据(DQ)信号进行计时。为了产生多个经补偿的DQS信号60，多个基于电容的补偿电路52(52A、52B、52C)可通常并行操作。然而，应注意，多个经补偿的DQS信号60的调整可不并行发生，因为反相器62和/或其它延迟电路可用于导致多个经补偿的DQS信号60的大体上并行输出，以便校正补偿电路52中的相应补偿电路之间的任何发射路径时序差异。
为了详细阐述多个补偿电路52的操作，基于电容的补偿电路中的每一者可接收启用信号，且可操作以基于第一转变截短后续转变。启用电路50可经由路径56到将输出启用信号提供给补偿电路52A、52B和52C中的每一者。启用电路50可响应于经由路径54接收到DQS信号58和启用信号130的第一转变的组合而激活。在一些情况下，路径56可包含延迟电路，例如以延迟输出的启用信号，以致使补偿电路52A、52B和52C中的每一者在大体上类似的时间(例如相同时间)激活。每一输出的经补偿的DQS信号60A、60B和60C可用于分别对发射DQ信号的多个路径进行计时。
有时，输入缓冲器132可在发射DQS信号58之前放大DQS信号58以进行补偿。使用输入缓冲器132来放大DQS信号58可使信号的振幅增加到适合于逻辑门72和/或逻辑门76的电平，以作为逻辑低信号和/或逻辑高信号读取。举例来说，输入缓冲器132可将DQS信号58放大到全轨和/或对应于存储器装置10的全轨量的电压或电流电平。
本公开的技术效应包含准许调整计时信号(例如DQS信号)来补偿例如影响计时信号的工作循环的符号间干扰(ISI)失真的系统和方法。为了改进计时信号，例如通过使计时信号具有大约逻辑高值的持续时间相等(较等于)计时信号具有大约逻辑低值的持续时间(例如大约50％工作循环)，补偿电路可将计时信号的后续转变减少成变为在持续时间上较接近计时信号的第一转变。在一些情况下，计时信号的第一转变可促进补偿电路的启用，从而进一步改进实施这些系统的存储器装置的操作，因为从等待计时信号的第一转变的到达开始消耗较少的电力。在一些情况下，可使用多个补偿电路来产生多个补偿计时信号，其可用于读出或读入并行发射的数据。如所描述，补偿电路可使用电容器来在第一转变之后减慢计时信号的转变，然而可使用其它合适的方法来减慢后续转变。
尽管本公开可易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例示出并且已经在本文中详细描述。然而，应理解，本公开无意限于所公开的特定形式。实际上，本公开意在涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等同物和替代方案。
本文中提出且主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果附加到本说明书的末尾的任何权利要求含有表示为“用于[执行][功能]...的装置”或“用于[执行][功能]...的步骤”的一或多个要素，那么希望根据35U.S.C.112(f)来解读此类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35 U.S.C.112(f)解读这类要素。

Claims (20)

1.一种用于产生信号的装置，其包括：
补偿电路，其特征在于施加到计时信号以产生经补偿的计时信号的电容；以及
第一逻辑电路，其经配置以：
从外部处理器接收所述计时信号的第一转变，其中所述计时信号包括所述第一转变以及逻辑低阈值电压与逻辑高阈值电压之间的后续转变；以及
响应于接收到所述第一转变而将启用信号输出到所述补偿电路，其中所述补偿电路经配置以在所述计时信号的所述第一转变之后，响应于接收到所述启用信号而将所述电容施加到所述计时信号的所述后续转变，以产生所述经补偿的计时信号。
2.根据权利要求1所述的装置，其中所述外部处理器经配置以响应于写入存储器命令的产生而产生所述计时信号的所述第一转变。
3.根据权利要求1所述的装置，其包括第二逻辑电路，所述第二逻辑电路经配置以从所述外部处理器接收所述计时信号的所述第一转变和启用信号，其中所述第一逻辑电路经由所述第二逻辑电路从所述外部处理器接收所述计时信号的所述第一转变。
4.根据权利要求3所述的装置，其中所述第二逻辑电路包括“与”门，其耦合到从所述外部处理器接收所述计时信号的所述第一转变的第一输入和从逻辑高电压供应器接收逻辑高信号的第二输入，且其中所述“与”门经配置以响应于从所述外部处理器的所述计时信号的所述第一转变和所述启用信号，而将信号输出到所述第一逻辑电路。
5.根据权利要求1所述的装置，其包括多个反相器，所述反相器经配置以在产生所述经补偿的计时信号时延迟所述计时信号。
6.根据权利要求1所述的装置，其中所述补偿电路经配置以接收调整所述电容的值的控制信号。
7.根据权利要求6所述的装置，其中所述补偿电路包括：
第一开关，其响应于所述控制信号而激活；以及
第二开关，其响应于来自所述第一逻辑电路的所述启用信号而激活，其中所述第一开关和所述第二开关经配置以将电容器耦合到在激活时发射所述计时信号的路径。
8.根据权利要求7所述的装置，其包括额外补偿电路，所述额外补偿电路经配置以：
从所述第一逻辑电路接收所述启用信号；以及
产生多个经补偿的计时信号，其中所述多个经补偿的计时信号经配置以在写入操作期间供存储器控制器使用，以至少部分地基于所述多个经补偿的计时信号的计时转变，而计时输入将写入到存储器的多个数据位。
9.一种用于产生信号的方法，其包括：
接收计时信号的第一转变；
响应于所述计时信号的所述第一转变，启用特征在于电容的补偿电路；
接收所述计时信号的后续转变；以及
在启用所述补偿电路之后，将所述电容施加到所述计时信号的所述后续转变，以产生特征在于相对于所述计时信号的工作循环经调整的工作循环的经补偿计时信号。
10.根据权利要求9所述的方法，其包括在从处理器接收到逻辑高信号之后，响应于所述计时信号的所述第一转变而产生启用信号，其中所述补偿电路的所述启用包括同时接收所述逻辑高信号和所述计时信号的所述第一转变。
11.根据权利要求10所述的方法，其包括在所述补偿电路处接收控制信号，其中所述控制信号至少部分地通过激活开关以将一或多个电容器耦合到所述计时信号的发射路径，来调整所述电容的值。
12.根据权利要求9所述的方法，其包括使所述计时信号延迟一段时间，其等于影响对应于所述计时信号的数据的延迟。
13.根据权利要求9所述的方法，其包括将所述电容施加到额外计时信号的多个额外后续转变，以产生包括所述经补偿的计时信号在内的多个经补偿的计时信号。
14.根据权利要求13所述的方法，其包括至少部分地基于使用所述多个经补偿的计时信号建立的计时转变，计时输入将写入到存储器阵列的多个数据位。
15.一种用于产生信号的装置，其包括：
输入缓冲器，其经配置以从控制电路接收计时信号，其包括第一持续时间的第一转变和第二持续时间的第二转变，其中所述输入缓冲器经配置以增加所述计时信号的振幅；
启用电路，其经配置以响应于所述计时信号的所述第一转变而产生启用信号；以及
第一补偿电路，其经配置以：
从所述启用电路接收所述启用信号；
将所述计时信号的所述第二转变从所述第二持续时间调整为所述第一持续时间；以及
产生第一经补偿的计时信号，其包括所述第一持续时间的所述第一转变和所述第一持续时间的所述第二转变，其中所述第一经补偿的计时信号经配置以用于与存储数据或从存储器读取所述数据相关联的存储器操作中。
16.根据权利要求15所述的装置，其包括：
第二补偿电路，其经配置以：
在所述第一补偿电路从所述启用电路接收所述启用信号的同时，从所述启用电路接收所述启用信号；
将所述计时信号的所述第二转变从所述第二持续时间调整为所述第一持续时间；以及
产生第二经补偿的计时信号，其包括所述第一持续时间的所述第一转变和所述第一持续时间的所述第二转变，其中所述第一经补偿的计时信号和所述第二经补偿的计时信号经配置以用于与存储数据或从所述存储器读取所述数据相关联的所述存储器操作中。
17.根据权利要求15所述的装置，其中所述启用电路包括逻辑门，所述逻辑门经配置以响应于所述计时信号的所述第一转变和来自所述存储器的电压供应器的逻辑高信号而输出所述启用信号，且其中所述逻辑门包括“与”门、“或”门、“与非”门、“或非”门、“异或”门、反相门，或其任何组合。
18.根据权利要求15所述的装置，其包括多个反相器，所述反相器经配置以在产生所述第一经补偿的计时信号时延迟所述计时信号。
19.根据权利要求18所述的装置，其中所述第一持续时间与所述第二持续时间之间的时间差介于2皮秒ps与6ps之间。
20.根据权利要求15所述的装置，其中安置在所述存储器外的处理器经配置以响应于写入存储器命令、读取存储器命令、刷新存储器命令，或其任何组合的产生而产生所述启用信号。
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