KR100268430B1 - 반도체메모리장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는, 열 방향으로 신장하는 적어도 하나의 비트 라인쌍과; 행 방향으로 신장하는 복수 개의 워드 라인들과; 상기 비트 라인쌍 사이에 병렬로 배열되고 상기 워드 라인들에 각각 대응하는 복수 개의 메모리 셀들과; 적어도 하나의 데이터 라인쌍과; 상기 비트 라인쌍과 상기 데이터 라인쌍 사이에 접속되며, 기입 동작시 인가되는 열 선택 신호들에 응답하여 상기 데이터 라인쌍과 상기 비트 라인쌍을 연결하거나 분리시키기 위한 열 패스 게이트 회로와; 기입 동작 동안에 열 선택 신호에 응답하여 상기 비트 라인쌍 중 하나의 비트 라인 상에 프리 챠아지된 소정 전압 레벨에서 접지 전위로 방전시키기 위한 방전 회로를 포함한다.

Description

반도체 메모리 장치.(semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 짧은 동작 사이클 내에서 고속 데이터 기입 동작이 가능한 스태틱 램던 액세스 메모리(static random access memory) 장치에 관한 것이다.
도 1은 종래 반도체 메모리 장치의 구성을 보여주는 블럭도이다.
도 1을 참조하면, 데이터 기입 동작시 신호 (Yi)와 신호 (PWB)가 활성화되면, 기입 데이터에 따라 데이터 라인들 (DL) 및 (
Figure kpo00001
) 중 하나의 그것상의 전압 레벨이 낮아지고 열 패스 게이트부 (160)를 통해 관련된 비트 라인 상의 레벨 역시 낮아지게 된다. 반면, 다른 비트 라인 및 데이터 라인은 그것들의 전압 레벨이 상승하게 될 것이다. 따라서, 선택되는 메모리 셀에 논리 '0' 또는 논리 '1'의 데이터가 저장된다. 계속해서, 선택 신호 (Yi)와 신호 (PWB)가 비활성화되면, 비트 라인 및 데이터 라인은 다시 원 상태들로 회복된다. 이에 관한 동작 타이밍도가 도 3에 도시되어 있다.
최근 고속 동작이 요구되는 반도체 메모리 장치, 특히 동기형 반도체 메모리에서 동작 사이클 시간(operation cycle time)을 좌우하는 것은 독출 동작 시간이 아니라 셀에 데이터를 저장하는 기입 동작 시간이다. 왜냐하면, 짧은 동작 사이클 시간과 짧은 기입 펄스 폭 내에서 기입 동작이 완료돼야 하고, 기입 펄스 폭과 셀 선택 신호들 사이에 마진을 가져가야하기 때문이다. 결국, 고속 반도체 메모리 장치의 경우, 동작 사이클 시간이 짧아지면 질수록 다음 사이클과의 마진 때문에 기입 펄스 (PWB)의 폭도 짧아져야 한다.
따라서, 비트 라인 상의 전압 레벨이 충분히 떨어지지 못한 상태에서 기입 동작이 완료되기 때문에, 메모리 셀에 데이터를 기입하는 것이 점차 어려워지는 문제점이 생겼다. 이로 인해, 종래 반도체 메모리 장치를 이용하여 데이터를 기입하는 경우 고속 기입 동작을 구현할 수 없다.
따라서 본 발명의 목적은 동작 사이클 시간이 짧아지더라도 고속 기입 동작이 가능한 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치를 보여주는 블럭도;
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 보여주는 블럭도;
도 3은 종래 및 본 발명에 따른 기입 동작시 제어 신호들의 파형 및 기입 결과를 보여주는 타이밍도,
* 도면의 주요부분에 대한 부호의 설명
100 : 메모리 셀 어레이 110 : 비트 라인 로드 및 등화 회로
120 : 감지 증폭기 130 : 데이터 출력 버퍼
140 : 데이터 입력 버퍼 150 : 기입 구동기
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 열 방향으로 신장하는 적어도 하나의 비트 라인쌍과; 행 방향으로 신장하는 복수 개의 워드 라인들과; 상기 비트 라인쌍 사이에 병렬로 배열되고 상기 워드 라인들에 각각 대응하는 복수 개의 메모리 셀들과; 적어도 하나의 데이터 라인쌍과; 상기 비트 라인쌍과 상기 데이터 라인쌍 사이에 접속되며, 기입 동작시 인가되는 제어 신호에 응답하여 상기 데이터 라인쌍과 상기 비트 라인쌍을 연결하거나 분리시키기 위한 스위칭 수단과; 상기 비트 라인쌍 사이에 접속되며, 기입 동작 동안에 상기 제어 신호에 응답하여 상기 비트 라인쌍 중 하나를 방전시키기 위한 방전 수단을 포함한다.
이 실시예에 있어서, 상기 방전 수단은 상기 비트 라인쌍 중 하나의 비트 라인에 접속되는 게이트와 다른 비트 라인과 제 1 접속점 사이에 전류 통로가 형성되는 제 1 MOS 트랜지스터와; 상기 제 1 접속점과 접지 사이에 전류 통로가 형성되고 상기 제어 신호가 인가되는 게이트를 갖는 제 2 MOS 트랜지스터와; 상기 다른 비트 라인에 접속되는 게이트와 상기 비트 라인과 제 2 접속점 사이에 전류 통로가 형성되는 제 3 MOS 트랜지스터와; 상기 제 2 접속점과 접지 사이에 전류 통로가 형성되고 상기 제어 신호가 인가되는 게이트를 갖는 제 4 MOS 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제어 신호는 열 선택 신호이다.
이 실시예에 있어서, 상기 트랜지스터들은 n채널 MOS 트랜지스터들로 구성된다.
본 발명의 다른 특징은, 복수 개의 비트 라인쌍들과; 복수 개의 워드 라인들과; 상기 각 비트 라인쌍 사이에 병렬로 배열되고 상기 워드 라인들에 각각 대응하는 복수 개의 메모리 셀들과; 상기 비트 라인쌍들에 대응하는 복수 개의 데이터 라인쌍들과; 기입 동작 동안에 선택되는 비트 라인쌍에 대응하는 데이터 라인쌍을 외부로부터의 데이터 '1' 또는 '0'에 해당하는 전압들로 구동하기 위한 기입 구동 수단과; 상기 비트 라인쌍들과 상기 데이터 라인쌍들 사이에 각각 접속되며, 기입 동작시 인가되는 열 선택 신호에 응답하여 상기 선택된 비트 라인쌍과 상기 선택된 데이터 라인쌍을 전기적으로 연결시킴으로써 상기 데이터에 해당하는 전압들을 상기 선택된 비트 라인쌍으로 전달하는 스위칭 수단과; 상기 각 비트 라인쌍 사이에 접속되며, 기입 동작 동안에 상기 열 선택 신호에 응답하여 상기 선택된 비트 라인쌍 중 하나를 방전시키기 위한 방전 수단을 포함한다.
이 실시예에 있어서, 상기 방전 수단은 상기 비트 라인쌍 중 하나의 비트 라인에 접속되는 게이트와 다른 비트 라인과 제 1 접속점 사이에 전류 통로가 형성되는 제 1 NMOS 트랜지스터와; 상기 제 1 접속점과 접지 사이에 전류 통로가 형성되고 상기 열 선택 신호가 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터와; 상기 다른 비트 라인에 접속되는 게이트와 상기 비트 라인과 제 2 접속점 사이에 전류 통로가 형성되는 제 3 NMOS 트랜지스터와; 상기 제 2 접속점과 접지 사이에 전류 통로가 형성되고 상기 열 선택 신호가 인가되는 게이트를 갖는 제 4 NMOS 트랜지스터를 포함한다.
이와같은 장치에 의해서, 비트 라인 상의 전압 레벨을 빠르게 접지 전위로 방전할 수 있게 되었다.
이하 본 발명의 구성 및 동작은 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명될 것이다.
도 2를 참조하면, 본 발명의 신규한 스태틱 램 장치는 기입 동작시 비트 라인들 (BL) 및 (
Figure kpo00002
) 중 프리 챠아지 레벨에서 접지 전위로 빠르게 천이시키기 위해 비트 라인들 (BL) 및 (
Figure kpo00003
) 사이에 접속되는 방전 회로(disachrge circuit) (200)을 제공한다. 그 결과, 기입 동작이 수행되는 경우 비트 라인 (BL) 또는 (
Figure kpo00004
) 상의 전압 레벨을 접지 전위로 빠르게 방전시킴으로써 빠른 기입 동작이 가능한 스태틱 램을 구현할 수 있다.
도 2은 본 발명에 따른 반도체 메모리 장치의 블럭도이다. 도 2에서, 메모리 셀 어레이 (100)는 행 방향으로 신장하는 워드 라인들 (WL0)∼(WLn)과 열 방향으로 신장하는 비트 라인쌍 (BL) 및 (
Figure kpo00005
)이 서로 교차되도록 배열되어 있다. 여기서, 상기 비트 라인쌍 (BL) 및 (
Figure kpo00006
)은 도면에는 도시되지 않았지만 행 방향으로 더 많이 배열될 수 있음은 이 분야의 통상적인 지식을 가진 자들에게 자명하다. 그리고, 상기 비트 라인쌍 (BL) 및 (
Figure kpo00007
) 사이에 병렬로 접속된 메모리 셀들 (MC0)∼(MCn)이 제공된다. 아울러, 비트 라인 로드 및 등화 회로 (110)는 비트 라인들 (BL) 및 (
Figure kpo00008
)의 누설 전류(leakage current)를 보상하고 메모리 셀들에 대한 안정적인 동작을 위해 기입/독출 동작이 수행되기 이전에 소정 시간 동안 비트 라인들 (BL) 및 (
Figure kpo00009
)을 전원 전압 (Vcc)으로 프리 챠아지하고 등화한다.
상기 비트 라인 로드 및 등화 회로 (110)은 3 개의 PMOS 트랜지스터들 (1), (2), 및 (3)을 포함한다. 상기 트랜지스터 (1)은 전원 전압이 인가되는 소오스와 비트 라인 (BL)에 접속되는 드레인 및 접지되는 게이트를 갖는다. 상기 트랜지스터 (2)는 전원 전압이 인가되는 소오스와 비트 라인 (
Figure kpo00010
)에 접속되는 드레인 및 접지되는 게이트를 갖는다. 그리고, 상기 트랜지스터 (3)은 상기 비트 라인들 (BL) 및 (
Figure kpo00011
) 사이에 그것의 전류 통로가 형성되고 외부로부터의 신호 (PWRB)가 인가되는 그것의 게이트를 갖는다.
상기 비트 라인 (BL)은 선택 신호들 (Yi) 및 (
Figure kpo00012
)에 각각 제어되는 PMOS 및 NMOS 트랜지스터들 (4A) 및 (5A)을 통해 데이터 라인 (DL)에 접속되고, 상기 비트 라인 (
Figure kpo00013
)은 상기 신호들 (Yi) 및 (
Figure kpo00014
)에 각각 제어되는 PMOS 및 NMOS 트랜지스터들 (4B) 및 (5B)을 통해 데이터 라인 (
Figure kpo00015
)에 접속된다. 데이터 독출 동작시 감지 증폭기 (120)와 데이터 출력 버퍼 (130)를 통해 선택되는 메모리 셀의 데이터를 외부로 출력되며, 상기 감지 증폭기 (120)는 상기 데이터 라인들 (DL) 및 (
Figure kpo00016
)에 접속된다. 반면, 데이터 기입 동작시 데이터 입력 버퍼 (140)와 기입 구동기 (150)를 통해 데이터 라인들 (DL) 및 (
Figure kpo00017
)으로 기입될 데이터가 전달된다.
비트 라인들 (BL) 및 (
Figure kpo00018
) 사이에 접속된 방전 회로 (200)는 기입 동작시 상기 비트 라인들 중 프리 챠아지 레벨에서 접지 전위로 천이되는 그것 상의 레벨을 빠르게 방전시키기 위한 것으로서, 4 개의 NMOS 트랜지스터들 (6), (7), (8), 및 (9)을 포함한다. 상기 트랜지스터 (6)은 상기 비트 라인 (
Figure kpo00019
)에 게이트가 접속되고 비트 라인 (BL)과 접속점 (21) 사이에 전류 통로가 형성되며, 상기 트랜지스터 (7)은 상기 비트 라인 (BL)에 게이트가 접속되고 비트 라인 (
Figure kpo00020
)과 접속점 (22) 사이에 전류 통로가 형성된다. 상기 트랜지스터들 (8) 및 (9)은 그것들의 게이트들로 선택 신호 (Yi)가 각각 인가되며, 상기 각 트랜지스터 (8) 및 (9)는 접속점 (21)과 접지 사이에 그리고 접속점 (22)와 접지 사이에 전류 통로가 형성된다.
도 3은 종래 및 본 발명에 따른 기입 동작을 비교하기 위해 신호들의 레벨들을 보여주는 타이밍도이다. 본 발명에 따른 데이터 기입 동작이 참조 도면들 도 2 및 도 3에 의거하여 이하 상세히 설명될 것이다.
도 3에 도시된 바와같이, 메모리 셀 어레이 (100) 내의 임의의 메모리 셀에 대한 데이터 기입 동작이 시작될 때, 열 선택 신호 (Yi)는 로우 레벨에서 하이 레벨로 천이되고 기입 펄스 신호 (PWB)는 하이 레벨에서 로우 레벨로 천이되면, 데이터 라인 (DL)은 로우 레벨로 천이되고 그리고 열 패스 게이트부 (160)을 통해 상기 데이터 라인 (DL)에 접속된 비트 라인 (BL) 상의 전압이 상기 데이터 라인 (DL)으로 방전된다. 이와 동시에, 상기 열 선택 신호 (Yi)에 의해서 방전 회로 (200) 내의 NMOS 트랜지스터들 (8) 및 (9)이 턴-온된다.
그리고, 비트 라인 (BL)이 로우 레벨로 천이되었기 때문에, 상기 비트 라인 (BL)에 접속된 트랜지스터 (7)는 턴-오프되고 비트 라인 (
Figure kpo00021
)에 접속된 트랜지스터 (8)는 턴-온된다. 그 결과, 비트 라인 (BL)은 트랜지스터들 (6) 및 (8)을 통해 접지된다. 따라서, 기입 동작시 비트 라인 (BL)이 방전 회로 (200) 및 열 패스 게이트부 (160)을 통해 방전되기 때문에 그것의 전압 레벨은 빠르게 그리고 더 낮은 레벨로 천이된다.
이와 같은 일련의 동작에 따라 선택되는 메모리 셀에 논리 '1' 또는 논리 '0'의 데이터를 기입하게 된다. 이후, 상기 신호들 (Yi) 및 (PWB)은 비활성화되고 신호 (PWRB)가 활성화됨에 따라 비트 라인 (BL)은 비트 라인 로드 및 등화 회로 (110)에 의해서 하이 레벨로 천이된다.
데이터 기입 동작시 본 발명에 따른 방전 회로 (200)를 이용함으로써 비트 라인 (BL) 또는 (
Figure kpo00022
)의 전압을 접지 전위로 빠르게 방전시킬 수 있다. 종래 스태틱 램의 경우에 있어서, 비트 라인의 전압은 열 패스 게이트부 (160)를 통해 데이터 라인으로만 방전하였기 때문에 상기 그것들의 로딩이 큰 만큼 비트 라인의 전압을 방전시키는 데 소요되는 시간이 증가할 뿐만아니라 충분히 방전되지 않았다. 이로 인해, 고속 동작이 요구되는 경우 동작 사이클 시간은 짧아지기 때문에 기입 동작 시간 역시 짧아지게 되므로 기입 동작이 수행되지 못하게 되었다. 하지만, 본 발명에 따른 방전 회로 (200)에 의해서 상기한 바와같은 문제점을 극복할 수 있다.
그 결과, 도 3에 도시된 바와같이, 종래의 비트 라인이 천이되는 시간보다 본 발명의 비트 라인이 천이되는 시간이 약 0.7nS 정도 더 빨라짐을 알 수 있다. 또한, 종래와 본 발명에 따른 비트 라인 (BL) 및 데이터 라인 (DL)의 천이되는 레벨이 다름을 알 수 있고, 본 발명의 비트 라인 레벨이 종래의 비트 라인 레벨보다 약 0.25볼트 더 낮아짐을 알 수 있다. 이로써, 짧은 동작 사이클 시간 및 기입 펄스 폭의 조건하에서 본 발명에 따른 스태틱 램은 안정된 기입 동작을 수행할 수 있고, 열 선택 신호 (Yi)와 기입 펄스 (PWB)가 온도, 전원, 그리고 공정에 의해서 서로 어긋나더라도 안정된 기입 동작을 수행할 수 있다.
상기한 바와같이, 데이터 기입 동작시 열 패스 게이트부를 통한 방전 패스와 함께 비트 라인의 레벨을 방전시키기 위한 또 다른 방전 패스를 형성함으로써 고속 동작이 요구되는 반도체 메모리 장치의 동작 사이클 시간이 짧아지더라도 정확하고 빠르게 데이터를 기입할 수 있다.

Claims (6)

  1. 열 방향으로 신장하는 적어도 하나의 비트 라인쌍과;
    행 방향으로 신장하는 복수 개의 워드 라인들과;
    상기 비트 라인쌍 사이에 병렬로 배열되고 상기 워드 라인들에 각각 대응하는 복수 개의 메모리 셀들과;
    적어도 하나의 데이터 라인쌍과;
    상기 비트 라인쌍과 상기 데이터 라인쌍 사이에 접속되며, 기입 동작시 인가되는 제어 신호에 응답하여 상기 데이터 라인쌍과 상기 비트 라인쌍을 연결하거나 분리시키기 위한 스위칭 수단과;
    상기 비트 라인쌍 사이에 접속되며, 기입 동작 동안에 상기 제어 신호에 응답하여 상기 비트 라인쌍 중 하나를 방전시키기 위한 방전 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 방전 수단은
    상기 비트 라인쌍 중 하나의 비트 라인에 접속되는 게이트와 다른 비트 라인과 제 1 접속점 사이에 전류 통로가 형성되는 제 1 MOS 트랜지스터와;
    상기 제 1 접속점과 접지 사이에 전류 통로가 형성되고 상기 제어 신호가 인가되는 게이트를 갖는 제 2 MOS 트랜지스터와;
    상기 다른 비트 라인에 접속되는 게이트와 상기 비트 라인과 제 2 접속점 사이에 전류 통로가 형성되는 제 3 MOS 트랜지스터와;
    상기 제 2 접속점과 접지 사이에 전류 통로가 형성되고 상기 제어 신호가 인가되는 게이트를 갖는 제 4 MOS 트랜지스터를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제어 신호는 열 선택 신호인 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 트랜지스터들은 n채널 MOS 트랜지스터들로 구성되는 반도체 메모리 장치.
  5. 복수 개의 비트 라인쌍들과;
    복수 개의 워드 라인들과;
    상기 각 비트 라인쌍 사이에 병렬로 배열되고 상기 워드 라인들에 각각 대응하는 복수 개의 메모리 셀들과;
    상기 비트 라인쌍들에 대응하는 복수 개의 데이터 라인쌍들과;
    기입 동작 동안에 선택되는 비트 라인쌍에 대응하는 데이터 라인쌍을 외부로부터의 데이터 '1' 또는 '0'에 해당하는 전압들로 구동하기 위한 기입 구동 수단과;
    상기 비트 라인쌍들과 상기 데이터 라인쌍들 사이에 각각 접속되며, 기입 동작시 인가되는 열 선택 신호에 응답하여 상기 선택된 비트 라인쌍과 상기 선택된 데이터 라인쌍을 전기적으로 연결시킴으로써 상기 데이터에 해당하는 전압들을 상기 선택된 비트 라인쌍으로 전달하는 스위칭 수단과;
    상기 각 비트 라인쌍 사이에 접속되며, 기입 동작 동안에 상기 열 선택 신호에 응답하여 상기 선택된 비트 라인쌍 중 하나를 방전시키기 위한 방전 수단을 포함하는 스태틱 램 장치.
  6. 제 5 항에 있어서,
    상기 방전 수단은
    상기 비트 라인쌍 중 하나의 비트 라인에 접속되는 게이트와 다른 비트 라인과 제 1 접속점 사이에 전류 통로가 형성되는 제 1 NMOS 트랜지스터와;
    상기 제 1 접속점과 접지 사이에 전류 통로가 형성되고 상기 열 선택 신호가 인가되는 게이트를 갖는 제 2 NMOS 트랜지스터와;
    상기 다른 비트 라인에 접속되는 게이트와 상기 비트 라인과 제 2 접속점 사이에 전류 통로가 형성되는 제 3 NMOS 트랜지스터와;
    상기 제 2 접속점과 접지 사이에 전류 통로가 형성되고 상기 열 선택 신호가 인가되는 게이트를 갖는 제 4 NMOS 트랜지스터를 포함하는 스태틱 램 장치.
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