KR20040067793A - 번인시험시의 소비전력을 저감하는 반도체 기억장치 - Google Patents

번인시험시의 소비전력을 저감하는 반도체 기억장치 Download PDF

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가부시끼가이샤 르네사스 테크놀로지
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Abstract

번인시험시에 있어서, 센스앰프회로 SA에서의 트랜지스터의 기판전압을 PMOS 기판전압 생성부(100) 및 NMOS 기판전압 생성부(110)로 각각 전환한다. 구체적으로는, 시험시에 있어서 통상시보다도 P채널 MOS 트랜지스터의 기판전압을 높게 한다. 한편, 통상시보다도 N채널 MOS 트랜지스터의 기판전압을 낮게 한다. 이것에 따라, 시험시에 있어서, P채널 MOS 트랜지스터 및 N채널 MOS 트랜지스터의 임계치전압을 높게 할 수 있다. 즉, 턴오프상태에서의 누설전류를 저감할 수 있어, 번인시험시의 소비전력을 저감할 수 있다.

Description

번인시험시의 소비전력을 저감하는 반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE REDUCED IN POWER CONSUMPTION DURING BURN-IN TEST}
본 발명은, 반도체 기억장치에 관한 것으로, 특히 신뢰성 평가를 위한 시험을 실행하는 회로를 구비한 반도체 기억장치에 관한 것이다.
일반적으로, 반도체 기억장치 등의 디바이스의 고장은 3개의 기간으로 대별되고, 시간의 경과에 따라 초기고장기간, 우발고장기간, 마모고장기간 등을 들 수 있다. 초기고장은, 사용 직후에 발생하는 고장으로 디바이스 제작시의 결함이 나타난 것이다. 마진계의 불량은 이 부류에 속한다. 이 불량의 비율은 시간과 동시에 급속히 감소해 간다. 그 후에는 낮은 고장률이 어떤 일정기간 길게 계속되는 우발고장기간에 들어간다. 이윽고 디바이스는 내구수명에 가까워 급격히 고장률이 증대한다. 디바이스는 우발고장기간 내에서 사용하는 것이 바람직하고, 이 영역이 내구기간이 된다. 따라서 디바이스의 신뢰성을 높이기 위해서는 우발고장이 낮게 일정하고, 또한 우발고장기간이 길게 계속되는 것이 요구된다.
한쪽에서, 초기고장을 미리 제거하기 위해 디바이스에 일정시간의 가속동작 에이징(aging)을 행하여 불량품을 제거하는 스크리닝(screening)을 행할 필요성이 있다. 이것을 단기간에 효과적으로 행하기 위해서는, 초기고장률이 시간에 비해 급속히 감소하고, 빠르게 우발고장기간으로 들어가는 것이 바람직하다. 현재 이 스크리닝 수법의 하나로서 일반적으로 고온동작시험(번인(burn-in)시험)이 사용되고 있다. 이것은 실제 디바이스(real device)를 사용하여, 트랜지스터 등의 유전체막을 직접 평가할 수 있는 방식으로, 배선간 쇼트를 비롯하여 모든 불량원인을 고온 또한 고전해의 스트레스를 인가함으로써 가속적으로 현재화시킬 수 있다.
그러나, 이 번인시험에서는, 고전해의 스트레스 즉 고전압을 디바이스에 인가해야 하기 때문에 시험시에서의 소비전력은 매우 크다. 이 점에 대하여, 일례로서 일본특허공개 2000-173296호 공보에서는, 번인시험시에 시험의 검사공정을 단축함으로써 시험시에서의 소비전력을 저감하는 방식이 개시되어 있다.
그렇지만, 상기 방식에서는, 검사공정을 단축하기 위해 특별한 장치 등을 설치할 필요나, 검사공정을 단축하기 위해 복잡한 제어가 필요해지기 어렵다는 문제가 있다.
또한, 최근 디바이스의 고속화와 저전압화의 요구에 따라, 임계치전압이 낮은 트랜지스터(이하, Low-Vth 트랜지스터라고도 칭함)가 일반적으로 회로소자로서 사용되고 있지만, 이 Low-Vth 트랜지스터는 임계치전압이 낮기 때문에 턴오프시의 누설전류가 문제가 된다. 특히, 상기한 번인시험과 같이 고전계의 스트레스를 인가한 경우에는 통상시보다도 더 누설전류가 증대할 우려가 있다.
도 1은 본 발명의 실시예에 따른 반도체 기억장치의 전체 구성도이다.
도 2는 본 발명의 실시예에 따른 메모리셀 어레이 및 그 주변회로의 개념도이다.
도 3은 본 발명의 실시예에 따른 N채널 MOS 트랜지스터에 있어서, 턴온시의 온전류 및 턴오프시의 누설전류를 설명하는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기억장치 2 : 컨트롤회로
3 : 행 선택회로 4 : 열 선택회로
5 : 메모리셀 어레이 6 : 데이터 입출력회로
7 : 제어신호단자 7# : 어드레스 입력단자
8 : 데이터 입출력단자 9 : 입출력 제어회로
10 : 전원단자
본 발명은, 이러한 문제점을 해결하는 것으로서, 간편한 구성에 의해, 번인시험시의 소비전력을 저감하는 것이 가능한 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 행렬형으로 배치된 복수의 메모리셀과, 메모리셀 열에 각각 대응하여 설치되는 복수의 비트선과, 주변회로와, 기판전압 제어회로를 포함한다. 테스트시에 있어서, 복수의 비트선중의 적어도 1개의 비트선에 대하여 통상시보다도 높은 전압인 번인전압이 공급된다. 주변회로는, 적어도 1개의 비트선과 전기적으로 결합되고, 테스트시에 있어서 턴오프하는 적어도 하나의 전계효과형 트랜지스터를 갖는다. 기판전압 제어회로는, 통상시에서, 주변회로에서의 전계효과형 트랜지스터에 대하여 제1 기판전압을 공급하고, 테스트시에 있어서, 전계효과형 트랜지스터에 대하여 제2 기판전압을 공급한다.
본 발명은 이상 설명한 바와 같이, 테스트시에 있어서 턴오프하는 전계효과형 트랜지스터에 있어서, 기판전압 제어회로는, 기판전압을 통상시와 테스트시에 있어서 다르게 한다. 이것에 따라, 턴오프상태에서의 전계효과형 트랜지스터의 임계치전압을 변동시킬 수 있고, 턴오프상태에서의 전계효과형 트랜지스터의 누설전류를 저감할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 연관되어 이해되는 본 발명에 관한 것은 다음의 상세한 설명으로 명백해질 것이다.
[발명의 실시예]
본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 이때, 도면 중 동일 또는 해당부분에는 동일부호를 부착하고, 그 설명은 반복하지 않는다.
도 1을 참조하여, 본 발명의 실시예에 따른 반도체 기억장치(1)는, 커멘드CMD에 응답하여 여러가지의 동작을 실행하기 위해 반도체 기억장치(1)의 내부동작 전체를 제어하는 컨트롤회로(2)와, 행렬형으로 배치된 복수의 메모리셀을 갖는 메모리셀 어레이(5)와, 어드레스 신호 ADD의 행 어드레스 RA를 디코드하여 메모리셀 행의 선택을 실행하는 행 선택회로(3)와, 어드레스 신호 ADD의 열 어드레스 CA를 디코드하여 메모리셀 열의 선택을 실행하는 열 선택회로(4)와, 열 선택회로(4)의 열 선택결과에 따라 메모리셀 어레이(5)의 내부배선과 데이터 신호선 IO를 접속하는 입출력 제어회로(9)와, 데이터 신호선(10)과 데이터 입출력단자(8)와의 사이에서 데이터 DQ의 주고받음을 실행하는 데이터 입출력회로(6)와, 전원단자(10)로부터 통상시에 공급되는 전원전압 VCC, 접지전압 GND 및 테스트시에 공급되는 전원전압 VBI를 받아 내부회로에 필요한 전압을 공급하는 전압제어회로(11)를 구비한다.
또한, 반도체 기억장치(1)는, 어드레스 신호 ADD를 받는 어드레스 입력단자(7#) 및 커멘드 CMD 등의 제어신호의 입력을 받는 제어신호단자(7)를 더 구비한다.
이때, 이하에서는, 신호, 신호선 및 데이터 등의 2진수의 고전압상태 및 저전압상태를 각각 「H」레벨 및 「L」레벨이라고도 칭한다.
도 2를 참조하여, 본 발명의 실시예에 따른 메모리셀 어레이(5)는, 복수의 행렬형으로 집적배치된 메모리셀 MC를 갖는다. 여기서, 메모리셀 어레이(5)의 각각에 행렬형으로 집적배치된 복수의 메모리셀 MC의 행 및 열을, 메모리셀 행 및 메모리셀 열이라고도 각각 칭한다. 메모리셀 어레이(5)는, 2열씩 인접하는 메모리셀 열을 각각 1쌍으로 하고, 1쌍마다 비트선쌍 BLP가 설치된다. 이때, 비트선쌍 BLP는,비트선 BL 및 /BL을 포함하고, 메모리셀 열의 한쪽에 대응하여 비트선 BL이 설치되며, 다른쪽에 대응하여 비트선 /BL이 설치된다. 이때, 본 명세서에서는, 「/」의 기호는 반전, 부정, 상보 등을 지시하는 것으로 한다.
메모리셀 MC는, 데이터 기억을 실행하기 위한 전하유지에 사용되는 커패시터 Cp와, 커패시터 Cp와 비트선 BL(/BL)을 전기적으로 결합하기 위한 액세스소자 ATR을 포함한다. 이때, 커패시터 Cp는, 전압제어회로(11) 내에서 생성되는 셀 플레이트전압 Vcp와 전기적으로 결합되어 있다.
또한, 메모리셀 행에 각각 대응하여 복수의 워드선 WL이 설치되고, 짝수번째의 워드선 WL은, 비트선 BL에 대응하여 설치된다. 한편, 홀수번째의 워드선 WL은, 상보의 비트선 /BL에 대응하여 설치된다.
도 2에서는, 일례로서, 비트선 BL의 메모리셀 MC의 액세스소자 ATR과 워드선 WL0이 전기적으로 결합되어 있다. 또한, 비트선 /BL의 메모리셀 MC의 액세스소자 ATR과 워드선 WL1이 전기적으로 결합되어 있다. 이때, 워드선 WL은, 복수의 워드선을 총괄적으로 표기한 것이다.
또한, 1쌍의 비트선쌍 BLP마다 데이터 판독시 등에 구동하는 센스앰프 SA가 설치된다. 이때, 이 센스앰프 SA는, 입출력 제어회로(9)에 포함되게 한다.
센스앰프 SA는, 트랜지스터 PT1, PT2 및 트랜지스터 NT1, NT2를 포함한다. 이때, 센스앰프 SA는, 고속인 증폭동작이 기대되기 때문에 전술한 Low-Vth 트랜지스터가 사용되고 있다. 트랜지스터 PT1은, 전원공급노드 N0과 출력노드 Nt와의 사이에 배치되고, 그 게이트는 출력노드 /Nt와 전기적으로 결합된다. 트랜지스터 PT2는, 전원공급노드 N0과 출력노드 /Nt와의 사이에 배치되며, 그 게이트는 출력노드 Nt와 전기적으로 결합된다. 트랜지스터 NT1은, 접지전압 GND가 공급되는 노드 N1과 출력노드 Nt와의 사이에 배치되고, 그 게이트는 출력노드 /Nt와 전기적으로 결합된다. 트랜지스터 NT2는, 접지전압 GND가 공급되는 노드 N1과 출력노드 /Nt와의 사이에 배치되며, 그 게이트는 출력노드 Nt와 전기적으로 결합된다.
이 센스앰프 SA는, 소위 크로스 커플형의 센스앰프이고, 출력노드 Nt 및 /Nt에 생기는 전압차를 증폭한다. 즉 출력노드 Nt 및 /Nt의 한쪽 및 다른쪽을 「H」레벨(전원전압 VCC 레벨) 및 「L」레벨(접지전압 GND 레벨)로 설정한다. 이때, 전원공급노드 N0은 전압공급회로(200)와 전기적으로 결합된다.
전압공급회로(200)는, 컨트롤회로(2)로부터의 동작지시에 근거하여, 통상시 및 시험시에 각각 대응하는 전원전압을 전원공급노드 N0에 공급한다. 구체적으로는, 통상시에 있어서는, 전원전압 VCC를 전원공급노드 N0에 공급하고, 시험시에 있어서는, 전원전압 VCC보다도 높은 전원전압 VBI를 공급한다.
또한, 비트선쌍 BLP를 이퀄라이즈함과 동시에 소정레벨로 프리차지하는 프리차지회로 EQC와, 프리차지전압 VBL(=VCC/2)을 공급하는 VBL 발생회로(210)가 더 설치된다.
프리차지 회로 EQC는, 트랜지스터(Tr1∼Tr3)를 포함한다. 트랜지스터 Tr1은, 비트선 BL과 /BL과의 사이에 배치되고, 그 게이트는 제어신호 BLEQ를 전달하는 신호선과 전기적으로 결합된다. 트랜지스터 Tr2는, 비트선 BL과 접속노드 NP와의 사이에 배치되며, 그 게이트는 제어신호 BLEQ가 전달되는 신호선과 전기적으로 결합된다. 트랜지스터 Tr3은, 비트선 /BL과 접속노드 NP와의 사이에 배치되고, 그 게이트는 제어신호 BLEQ를 전달하는 신호선과 전기적으로 결합된다. 접속노드 NP는, VBL 발생회로(210)와 전기적으로 결합된다. 이때, 제어신호 BLEQ(「H」레벨)는 데이터 판독 전에 컨트롤회로(2)에 의해 생성된다.
여기서, 프리차지회로 EQC의 동작에 대하여 설명한다. 프리차지회로 EQC는, 데이터 판독시 등에서 비트선쌍 BLP를 이퀄라이즈함과 동시에 소정레벨로 프리차지한다. 구체적으로는, 데이터 판독 전에 제어신호 BLEQ는, 컨트롤 회로에 의해 「H」레벨로 설정된다. 이것에 따라, 트랜지스터 Tr1∼Tr3은 모두 턴온하고, 비트선 BL 및 /BL이 전기적으로 결합된다. 또한, VBL 발생회로(210)로부터 프리차지전압 VBL(=VCC/2)이 공급되며, 비트선쌍 BLP가 소정레벨로 프리차지된다.
또한, 본 발명의 실시예에 따른 전압제어회로(11)는, 각 P채널 MOS 트랜지스터의 기판전압 Vbp를 생성하는 PMOS 기판전압 생성부(100)와, 각 N채널 MOS 트랜지스터의 기판전압 Vbn을 생성하는 NMOS 기판전압 생성부(110)를 포함한다.
PMOS 기판전압 생성부(100)는, 각 P채널 MOS 트랜지스터의 통상시의 기판전압을 생성하는 Vbp 기준전압 발생회로(101)와, 번인시험시에서의 각 P채널 MOS 트랜지스터의 기판전압을 생성하는 Vbp 시험전압 발생회로(102)와, 각 P채널 MOS 트랜지스터에 공급하는 기판전압을 전환하기 위한 스위치 SWP와, 스위치 SWP에서 출력되는 전압을 받아 각 P채널 MOS 트랜지스터의 기판에 출력하는 OP앰프(103)를 포함한다.
OP앰프 103은, 소위 볼티지 폴로어(voltage follower)형이라 부르는 것으로본 예에서는 Vbp 기준전압 발생회로(101) 또는 Vbp 시험전압 발생회로(102)로부터 출력되는 기판전압의 버퍼회로로서 작용한다.
NMOS 기판전압 생성부(110)는, 각 N채널 MOS 트랜지스터의 통상시의 기판전압을 생성하는 Vbn 기준전압 발생회로(111)와, 번인시험시에서의 각 N채널 MOS 트랜지스터의 기판전압을 생성하는 Vbn 시험전압 발생회로(112)와, 각 N채널 MOS 트랜지스터에 공급하는 기판전압을 전환하기 위한 스위치 SWN과, 스위치 SWN으로부터 출력되는 전압을 받아 각 N채널 MOS 트랜지스터의 기판에 출력하는 OP앰프(113)를 포함한다. 전술한 바와 같이 OP앰프(113)는, Vbn 기준전압 발생회로(111) 및 Vbn 시험전압 발생회로(112)가 생성하는 기판전압의 버퍼회로로서 작용한다.
본 실시예에서, Vbp 기준전압 발생회로(101)는, 일례로서 1.7V의 전압을 기판전압으로서 생성하고, Vbp 시험전압 발생회로(102)는, 3.7V의 전압을 기판전압으로서 생성한다. Vbn 기준전압 발생회로(111)는, 일례로서 10.7V의 전압을 기판전압으로서 생성하고, Vbn 시험전압 발생회로(112)는, -2.7V의 전압을 기판전압으로서 생성한다.
여기서, 번인시험시에서의 본 발명의 실시예에 따른 메모리 어레이 및 주변회로의 동작에 대하여 설명한다.
일례로서, 본 발명의 실시예에서는, 번인시험시에 센스앰프 SA를 사용하여 비트선 BL, /BL에 인가하는 경우에 대하여 설명한다. 즉, 전압공급회로(200)로부터 공급되는 고전압과 저전압(접지전압 GND)이 비트선 BL, /BL에 인가된다.
구체적으로는, 센스앰프 SA를 동작시키기 위해 소정의 메모리셀에 대하여 소정의 데이터기록을 실행하고, 그 소정의 메모리셀의 데이터판독을 실행함으로써 센스앰프 SA를 동작시킨다.
우선, 워드선 WL0에 대응하는 메모리셀 MC에 데이터 「1」의 데이터 기록을 실행한다.
구체적으로는, 데이터 입출력회로(6)는, 외부로부터의 데이터 DQ(「1」)의 입력에 응답하여 데이터 신호선 IO에 기록데이터를 전달한다. 입출력 제어회로(9)는, 데이터 신호선(10)에 전달된 기록데이터를 열 선택회로(4)로부터의 열 선택결과에 근거하여 선택된 비트선쌍 BLP 중 비트선 BL 및 상보의 비트선 /BL에 전달한다.
본 예에서는, 비트선 BL, /BL을 「H」레벨 및 「L」레벨로 각각 설정한다. 다음에, 행 선택회로(3)는, 행 선택결과에 따라 복수의 워드선 WL 중 1개를 선택한다. 본 예에서는, 워드선 WL0이 활성화되게 한다. 이것에 따라, 워드선 WL0에 대응하는 메모리셀 MC의 액세스소자 ATR이 턴온하고, 커패시터 Cp와 비트선 BL이 전기적으로 결합된다. 이것에 따라, 커패시터 Cp에 전하를 충전하며, 워드선 WL0에 대응하는 메모리셀 MC에 데이터 「1」을 기록할 수 있다. 본 예에서는, 커패시터 Cp에 전하를 충전한 경우와 하지 않았던 경우를 각각 데이터 「1」 및 「0」에 대응하여 설명하였지만 이것에 한정되지 않고 반전한 데이터 「0」 및 「1」에 대응하여 설명하는 것도 가능하다.
다음에, 워드선 WL0에 대응하는 메모리셀 MC의 데이터 판독을 실행한다. 여기서 데이터 판독 전의 전술한 비트선쌍 BLP의 프리차지에 대하여 설명한다. 구체적으로는, 제어신호 BLEQ가 「H」레벨로 설정된다. 이것에 따라, 비트선쌍 BLP는, 이퀄라이즈되어 전압 VCC/2 레벨로 설정된다. 다음에, 행 선택회로(3)의 행 선택결과에 근거하여 복수의 워드선 WL 중 1개가 선택된다. 본 예에서는, 워드선 WL0이 활성화되게 한다. 그렇다면, 커패시터 Cp와 비트선 BL이 전기적으로 결합되어, 출력노드 Nt의 전압레벨이 전하를 갖는 커패시터 Cp에 의해 상승한다.
이것에 따라, 센스앰프 SA에서, 출력노드 Nt가 출력노드 /Nt보다도 높아지기 때문에, 트랜지스터 PT1 및 NT2가 턴온한다. 따라서, 출력노드 Nt와 전압공급회로 200이 전기적으로 결합된다. 본 실시예에서는, 번인시험시에 통상시의 전원전압 VCC보다도 높은 전원전압 VBI가 비트선 BL에 공급된다. 한편, 출력노드 /Nt와 접지전압 GND가 전기적으로 결합되어, 상보의 비트선 /BL에는 접지전압 GND가 공급된다.
따라서, 비트선 BL, /BL에는 번인시험시에 고전계의 스트레스를 걸 수 있다. 이때, 센스앰프 SA에서, 트랜지스터 NT1 및 트랜지스터 PT2는, 턴오프상태이다. 따라서, 턴오프시의 누설전류가 생긴다. 구체적으로는, 트랜지스터 NT1에는, 누설전류 NMOS-Ioff가 흐른다. 또한, 트랜지스터 PT2에는, 누설전류 PMOS-Ioff가 흐른다.
도 3을 사용하여, 본 발명의 실시예에 따른 N채널 MOS 트랜지스터에 있어서, 턴온시의 온전류 및 턴오프시의 누설전류를 설명하는 도면이다.
세로축은 전류량 Ids(A:암페어)로 한다. 또한, 횡축은 전압레벨(V:볼트)로 한다.
도 3의 실선으로 표시되는 바와 같이, 통상시의 트랜지스터의 온전류는 전압레벨의 상승에 있어서 있는 소정의 값이 흐른다. 한편, 통상시의 누설전류는 전압레벨의 상승시에 일정 비율로 상승한다.
번인시험시의 트랜지스터의 누설전류에 대해서는, 도 3의 점선으로 표시되는 바와 같이, 동작환경이 고온인 점 및 공급되는 전압이 고전압인 점에 기인하여 통상시의 누설전류보다도 높은 비율로 상승한다. 따라서, 번인시험시에 공급되는 전원전압 VBI에 따른, 트랜지스터의 누설전류는 결코 무시할 수 없는 전류량이 흐른다.
본 실시예에서는, 번인시험시에 컨트롤회로(2)로부터의 동작지시에 따른 스위치 SWP 및 SWN의 스위칭동작에 의해, 각 트랜지스터에 대하여 공급하는 기판전압의 전압레벨을 각각 전환한다. 구체적으로는 번인시험시에서, 스위치 SWP는, Vbp 시험전압 발생회로(102)와 OP앰프(103)를 전기적으로 접속한다. 또한, 스위치 SWN은, Vbn 시험전압 발생회로(112)와 OP앰프(113)를 전기적으로 접속한다.
번인시험시에 있어서는, Vbn 시험전압 발생회로(112)를 사용하여 N채널 MOS 트랜지스터의 기판전압을 통상시의 기판전압보다도 더 하강시킨다. 이것에 의해, N채널 MOS 트랜지스터의 기판전압의 절대치에 해당하는 기판 바이어스에 의해 MOS 트랜지스터의 임계치전압이 변화된다. 구체적으로는, 기판 바이어스가 증대하면 기판의 공핍층이 넓어져, 이온화한 도너가 증가하고, 동일한 채널전하를 유기하는 데 여분인 게이트 전계가 필요하게 되기 때문에 임계치전압을 높게 할 수 있다.
따라서, 번인시험시에 있어서 각 N채널 MOS 트랜지스터의 임계치전압을 높게 함으로써, 도 3의 점선에 표시되는 바와 같이 턴오프상태의 트랜지스터의 누설전류를 저감할 수 있다. 즉, 센스앰프 SA에서의 트랜지스터 NT1의 누설전류를 저감할 수 있다.
또한, P채널 MOS 트랜지스터에 대해서는, Vbp 시험전압 발생회로(102)를 사용하여 통상시의 기판전압보다도 높은 기판전압을 P채널 MOS 트랜지스터에 공급한다. 이것에 따라, 상기 N채널 MOS 트랜지스터와 같이 기판 바이어스를 증대시킬 수 있어, 임계치전압을 높게 할 수 있다.
이것에 따라, 번인시험시에 있어서, 각 P채널 MOS 트랜지스터의 임계치전압을 높게 함으로써, 턴오프상태의 트랜지스터의 누설전류를 저감할 수 있다. 즉, 센스앰프 SA에서의 트랜지스터 PT2의 누설전류를 저감할 수 있다. 즉, Low-Vth 트랜지스터로 구성되는 센스앰프 SA의 동작고속성을 담보하면서, 번인시에서의 소비전력을 저감할 수 있다.
마찬가지로, 비트선쌍 BLP를 프리차지하는 프리차지회로 PRC에서도 누설전류를 저감하는 것이 가능하다.
구체적으로는, 시험시에 있어서는, 제어신호 BLEQ는, 「L」레벨로 설정되고, 각 트랜지스터 Tr1∼Tr3은, 전부 턴오프상태로 설정된다.
따라서, 번인시험시에 있어서는, 비트선 BL 및 /BL과의 사이에 스트레스가 인가된 경우, 프리차지회로 EQC 내의 트랜지스터 Tr1에 누설전류가 생기게 된다. 또한, 트랜지스터 TR2 및 TR3에서도, 소스 및 드레인 사이에서, 스트레스가 인가되기 때문에 누설전류가 생긴다.
따라서, 이 트랜지스터 Tr1∼Tr3의 기판전압을 상기에서 설명한 바와 같이Vbn 시험전압 발생회로(112)에서의 번인시험시에서의 기판전압으로 전환하여 공급한다.
이것에 의해, 상기에서 설명한 바와 같이 트랜지스터 Tr1∼Tr3의 누설전류를 저감할 수 있다.
또한, 본 실시예에서는, 메모리셀의 액세스소자 ATR에 대해서도 번인시험시에 기판전압을 전환하여 공급함으로써, 상기에서 설명한 바와 같이 누설전류를 저감할 수 있다. 이때, 상기에서는, 센스앰프 SA, 프리차지회로 PRC 및 액세스소자 ATR에서의 트랜지스터의 누설전류를 저감하는 구성에 대하여 설명하였지만, 이것에 한정되지 않고, 다른 주변회로의 트랜지스터에 대해서도 동일하게 적응가능하다.
본 실시예에 따른 구성은, 번인시험시에 있어서, 각 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터의 기판전압을 번인시험시 사용의 기판전압으로 전환하는 간편한 구성에 의해, 각 N채널 MOS 트랜지스터 및 P채널 MOS 트랜지스터의 임계치전압을 모두 높게 할 수 있다. 이것에 따라, 턴오프되어 있는 트랜지스터의 누설전류를 저감하고, 복잡한 제어를 하지 않고 간편하게 번인시험시에서의 전체의 소비전력을 저감할 수 있다.
이때, 본 예에서는, 메모리셀 어레이(5)가 상보의 비트선 BL, /BL을 갖는 구성에 대하여 설명하였지만 이것에 한정되지 않고, 상보의 비트선 /BL를 사용하지 않으며, 메모리셀 열에 대응하여 비트선 BL만이 배치되는 구성에 대해서도 적용가능하다.
본 발명을 상세하게 설명하여 나타냈지만, 이것은 예시를 위한 것으로서, 한정적인 것에 지나지 않고, 발명의 본질과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
본 발명은 이상 설명한 바와 같이, 테스트시에 있어서 턴오프하는 전계효과형 트랜지스터에 있어서, 기판전압 제어회로는, 기판전압을 통상시와 테스트시에 있어서 다르게 한다. 이것에 따라, 턴오프상태에서의 전계효과형 트랜지스터의 임계치전압을 변동시킬 수 있어, 턴오프상태에서의 전계효과형 트랜지스터의 누설전류를 저감할 수 있다.

Claims (3)

  1. 반도체 기억장치에 있어서, 행렬형으로 배치된 복수의 메모리셀과,
    메모리셀 열에 각각 대응하여 설정되는 복수의 비트선을 구비하고,
    테스트시에 있어서, 상기 복수의 비트선 중 적어도 1개의 비트선에 대하여 통상시보다도 높은 전압인 번인전압이 공급되며,
    상기 적어도 1개의 비트선과 전기적으로 결합되고, 상기 테스트시에 있어서 턴오프하는 적어도 하나의 전계효과형 트랜지스터를 포함하는 주변회로와,
    상기 통상시에 있어서, 상기 주변회로에서의 상기 전계효과형 트랜지스터에 대하여 제1 기판전압을 공급하고, 상기 테스트시에 있어서, 상기 전계효과형 트랜지스터에 대하여 제2 기판전압을 공급하기 위한 기판전압 제어회로를 더 구비한 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 기판전압 제어회로는,
    상기 제1 기판전압을 생성하는 제1 기판전압 생성회로와,
    상기 제2 기판전압을 생성하는 제2 기판전압 생성회로와,
    상기 테스트시에, 상기 전계효과형 트랜지스터에 대하여 테스트 지시에 응답하여 상기 제1 및 제2 기판전압 생성회로를 전환하여 출력하는 전환회로를 포함한것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 전계효과형 트랜지스터는, 제1 및 제2 도전형의 전계효과형 트랜지스터의 한쪽에 해당하고,
    기판전압 제어회로는, 상기 제1 도전형의 전계효과형 트랜지스터의 상기 제1 기판전압을 상기 제2 기판전압보다도 높게 함과 동시에, 상기 제2 도전형의 전계효과형 트랜지스터의 상기 제1 기판전압을 상기 제2 기판전압보다도 낮게 설정한 것을 특징으로 하는 반도체 기억장치.
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