JP2000173296A - 半導体記憶装置及びその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体記憶装置における検査工程を短縮でき
るようにし、また、バーンイン検査工程において、消費
電力を低減できるようにする。 【解決手段】 複数のメモリセルアレイＭＣＡ００〜Ｍ
ＣＡ２３ごとに、複数のワード線ＷＬｙ（ｎ）のうちの
１本のワード線を一括して選択し、選択した１本のワー
ド線を活性化する。その後、活性化したワード線により
選択されたメモリセルに所定データを書き込み、所定デ
ータの値が確定する前の確定前データを、選択されたメ
モリセルからビット線ＢＬ（ｍ）を通して各センスアン
プＳＡ００〜ＳＡ３３に読み出した後、該センスアンプ
ＳＡ００〜ＳＡ３３を活性化する。続いて、複数のワー
ド線ＷＬｙ（ｎ）のうちの残りのワード線を活性化し、
活性化されたワード線によって選択されたメモリセル
に、確定された所定データを一括に書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、検査データの書き
込み時間を短縮でき、また、バーンイン検査時の消費電
力を低減できる半導体記憶装置及びその検査方法に関す
る。

【０００２】

【従来の技術】半導体記憶装置の記憶容量が４メガビッ
トや１６メガビットから６４メガビット、さらには２５
６メガビットへと増加するに伴って、半導体記憶装置の
検査時間が増大している。この検査工数の増大により製
造コストがますます膨らみ、製造上の大きな問題となっ
ている。ここでいう検査には、バーンイン（Ｂ／Ｉ）検
査をも含んでいる。

【０００３】従来、半導体記憶装置の動作確認の検査、
すなわち、書き込み及び読み出しの検査時間の短縮を図
る方法として、複数のメモリセルのすべてに、ローデー
タの０パターン（ＴＰＬ−０）又はハイデータの１パタ
ーン（ＴＰＬ−１）を書き込んだり、隣接間のデータト
ポロジーが互いに反転してなるチェッカーパターン（Ｃ
ＨＫ）等を書き込んだりする作業を、１回又は数回の動
作で実現することが考えられている（特開平６−２９０
５８７号公報）。

【０００４】以下、前記公報に開示されている従来の半
導体記憶装置の検査方法について図面を参照しながら説
明する。

【０００５】図２４に示すように、従来の半導体記憶装
置は、ビット線ＢＬと該ビット線ＢＬの相補線であるビ
ット相補線／ＢＬとからなるｍ対のビット線対ＢＬ，／
ＢＬと、ｍ対のビット線対のうちの第１群に属するビッ
ト線対と接続された第１のセンスアンプ（ＳＡ）１０１
と、ｍ対のビット線対のうちの第２群に属するビット線
対と接続された第２のセンスアンプ１０２と、該第１の
センスアンプ１０１及び第２のセンスアンプ１０２とに
挟まれ、複数のメモリセルを有するメモリセルアレイ１
０３と、ｎ本のワード線ＷＬと接続され、各メモリセル
を制御するロウデコーダ（ＲＯＷ−ＤＥＣ）１０４とを
備えている。ここで、ｍ及びｎは正の整数とする。

【０００６】このように構成された半導体記憶装置の検
査方法は、まず、あらかじめ外部から指定されたロウ
（行）アドレスのメモリセルに所定データを書き込んで
おく。

【０００７】次に、指定されたロウアドレスのワード線
ＷＬを活性化することにより、該ワード線ＷＬと接続さ
れたメモリセルと、該メモリセルと接続されたビット線
対ＢＬ，／ＢＬとの間で電荷の再配分を行ない、ここで
生じる電位差をそれぞれ接続された第１のセンスアンプ
１０１又は第２のセンスアンプ１０２を用いて増幅す
る。このとき、各ビット線対ＢＬ，／ＢＬには互いに相
補なデータが確定される。

【０００８】次に、活性化されていない残りのワード線
ＷＬのうちの１本又は複数本を活性化し、このとき活性
化されたワード線ＷＬに接続されているメモリセルに対
して、第１のセンスアンプ１０１又は第２のセンスアン
プ１０２により確定されたデータを書き込む。これによ
り、メモリセルアレイ１０３単位で一括に所定データを
書き込みことができる。

【０００９】また、前記公報は、センスアンプのシェア
ードゲートを制御することにより、選択されたワード線
ＷＬと接続されたメモリセルアレイと、センスアンプを
共有して隣接するメモリセルアレイとに同時にデータを
書き込めることも開示している。

【００１０】さらに、複数のメモリセルアレイの各ビッ
ト線間をそれぞれ接続するデータバスを設けることによ
り、すべてのメモリセルアレイに同時に一括してデータ
を書き込むことをも開示している。

【００１１】

【発明が解決しようとする課題】しかしながら、前記従
来の半導体記憶装置の検査方法のように、ロウアドレス
ストローブ（／ＲＡＳ）の１周期内でアクセスされたワ
ード線ＷＬを活性化し、その後、アクセスされたワード
線ＷＬを有するメモリセルアレイの残りのワード線ＷＬ
を活性化する方法では、センスアンプにより区画された
メモリセルアレイの個数分だけ書き込み動作を繰り返さ
なければならない。このため、検査対象の半導体記憶装
置の記憶容量が極めて大きい場合に、半導体チップ全体
の検査を行なうには書き込み回数の低減を十分に図れな
いという問題がある。

【００１２】また、シェアードゲートを制御することに
より、互いに隣接するメモリセルアレイにデータを書き
込む方法の場合でも、通常のメモリでは８個か１６個に
メモリセルアレイが区画されている。また、シンクロナ
スメモリ等の場合は、メモリがバンクという独立して制
御される単位に区画されているため、チップ全体に所定
データを書き込むには、複数回の書き込み動作を繰り返
す必要がある。

【００１３】また、外部から選択されたロウアドレスに
よりワード線ＷＬを選択的に活性化し、活性化されたワ
ード線ＷＬと接続されたメモリセルアレイのセンスアン
プによりデータを確定し、その後、確定したデータをデ
ータバスを用いて他のメモリセルアレイに伝達する方法
は、メモリセルアレイ間を接続するデータバスが新たに
必要となるため、レイアウトを行なう際に面積的に非常
に不利となる。

【００１４】本発明は、前記従来の問題を解決し、検査
工程を短縮できるようにすることを第１の目的とし、ま
た、バーンイン検査工程において、消費電力を低減でき
るようにすることを第２の目的とする。

【００１５】

【課題を解決するための手段】前記第１の目的を達成す
るため、本発明に係る第１の半導体記憶装置は、それぞ
れが、複数のワード線、複数のビット線及び複数のメモ
リセルを有する複数のメモリセルアレイと、複数のメモ
リセルアレイの各ビット線と接続されたセンスアンプと
を備えた半導体記憶装置を前提とし、複数のメモリセル
アレイごとに、複数のワード線のうちの一部のワード線
を一括して選択し、選択した一部のワード線を活性化す
る第１のワード線活性化手段と、活性化したワード線に
より選択されたメモリセルに所定データを書き込むデー
タ書き込み手段と、所定データの値が確定する前の確定
前データを、選択されたメモリセルからビット線を通し
てセンスアンプに読み出すデータ読み出し手段と、確定
前データの値が確定して所定データとなるようにセンス
アンプを活性化するセンスアンプ活性化手段と、複数の
メモリセルアレイごとに、複数のワード線のうちの残部
のワード線の少なくとも１本を活性化することにより、
活性化したワード線によって選択されたメモリセルに、
確定した所定データを一括に書き込む第２のワード線活
性化手段とを備えている。

【００１６】第１の半導体記憶装置によると、各メモリ
セルアレイのそれぞれに対して、複数のワード線のうち
の一部のワード線を活性化することにより、該一部のメ
モリセルに所望のデータを書き込む。その後、書き込ま
れたデータをビット線に読み出し、読み出したデータ値
を確定する。続いて、複数のワード線の残部の少なくと
も１本を活性化することにより、確定したデータが、残
部のいずれかのワード線及び確定した値を有するビット
線と接続されたメモリセルに一括に、例えば、コラムバ
ー状に書き込まれる。

【００１７】また、複数のワード線のうちの一部とは、
１本でもよく複数本であってもよい。但し、１本とする
場合には、この１本のワード線に不具合が生じた場合に
検査を行なえないが、複数本の場合には確実に行なえ
る。

【００１８】第１の半導体記憶装置において、センスア
ンプ活性化手段が、通常動作時にセンスアンプを駆動す
る通常用駆動トランジスタと、通常用駆動トランジスタ
と並列に接続され、検査時にセンスアンプを駆動する検
査用駆動トランジスタとを有していることが好ましい。
このようにすると、検査用のトランジスタに、通常動作
時の動作パターン以外の動作を独立に行なわせることが
できる。

【００１９】この場合において、検査用駆動トランジス
タが、通常用駆動トランジスタよりもトランジスタサイ
ズが小さいことが好ましい。このようにすると、メモリ
セルアレイごとにセンスアンプが設けられている場合
に、すべてのセンスアンプが活性化したとしても、検査
用駆動トランジスタは通常用駆動トランジスタよりも電
流駆動能力が小さいため、各センスアンプに流れる瞬時
電流を低減できる。

【００２０】第１の半導体記憶装置において、センスア
ンプ活性化手段が、センスアンプを駆動する駆動トラン
ジスタと、該駆動トランジスタのゲート電圧を制御する
電圧制御手段とを有していることが好ましい。このよう
にすると、メモリセルアレイごとにセンスアンプが設け
られている場合に、すべてのセンスアンプが活性化した
としても、駆動トランジスタの電流駆動能力を通常動作
時よりも小さくできるため、瞬時電流を低減できる。

【００２１】本発明に係る第２の半導体記憶装置は、前
記第１の目的を達成し、それぞれが第１のビット線及び
第２のビット線からなる複数のビット線対と、第１のビ
ット線と接続された複数のメモリセルからなる第１のメ
モリセル群と、第２のビット線と接続された複数のメモ
リセルからなる第２のメモリセル群と、第１のメモリセ
ル群の各メモリセルを制御する複数のワード線からなる
第１のワード線群と、第２のメモリセル群の各メモリセ
ルを制御する複数のワード線からなる第２のワード線群
と、第１のワード線群及び第２のワード線群と接続さ
れ、第１のワード線群又は第２のワード線群のいずれか
一方を活性化するロウデコーダとを備えている。

【００２２】第２の半導体記憶装置によると、互いに対
をなす第１のビット線及び第２のビット線のそれぞれに
接続された第１のメモリセル群及び第１のワード線群、
第２のメモリセル群及び第２のワード線群、並びにロウ
デコーダを備えているため、ロウデコーダで第１のワー
ド線群又は第２のワード線群のいずれか一方を活性化
し、続いて、選択されたビット線群の容量がメモリセル
の容量分だけ大きくなることを用いて、第１のビット線
群と第２のビット線群との電位を確定させる。その後、
すべてのワード線を同時に活性化することにより、後か
ら活性化したワード線群により選択されたメモリセル群
に、該メモリセル群と接続されているビット線から、確
定した電位のデータを一括に書き込むことができる。第
２の半導体記憶装置は、複数のビット線対ごとの電位差
を感知し増幅するセンスアンプをさらに備えていること
が好ましい。このようにすると、活性化されたワード線
により選択されたメモリセル群のビット線対の電位（デ
ータ）が確実に確定されるため、この後に、非選択のワ
ード線群を活性化すると、後から活性化されたメモリセ
ル群にも確定したデータを一括に書き込むことができ
る。

【００２３】第２の半導体記憶装置は、複数のビット線
対ごとに、ビット線対の電位をほぼ等しくするイコライ
ズプリチャージとビット線対のインピーダンスの制御と
を行なうビット線イコライズプリチャージ回路とをさら
に備えていることが好ましい。このようにすると、活性
メモリセル群にあらかじめ蓄積されていたデータに関わ
らず、第１のビット線と第２のビット線とを同電位にす
ることができる。その結果、先に選択されたワード線群
と接続された活性メモリセル群及び非選択のワード線群
と接続された非活性メモリセル群に対してビット線対間
でセンス（増幅）動作を行なえば、活性メモリセル群の
容量は非活性メモリセル群の容量と比べてメモリセルが
持つセル容量分だけ大きくなる。従って、第１のビット
線及び第２のビット線の互いのビット線容量が非平衡と
なるため、第１のビット線及び第２のビット線のうち、
一方がハイレベルとなり、他方がローレベルとなる。こ
れにより、あらかじめ、所望のデータを書き込まなくて
も、ビット線対にハイレベル又はローレベルのデータ値
を確定させられる。

【００２４】本発明に係る第１の半導体記憶装置の検査
方法は、前記第１の目的を達成するため、それぞれが、
複数のワード線、複数のビット線及び複数のメモリセル
を有する複数のメモリセルアレイと、複数のメモリセル
アレイの各ビット線と接続されたセンスアンプとを備え
た半導体記憶装置の検査方法を前提とし、複数のメモリ
セルアレイごとに、複数のワード線のうちの一部のワー
ド線を一括して選択し、選択した一部のワード線を活性
化する第１のワード線活性工程と、活性化したワード線
により選択されたメモリセルに所定データを書き込むデ
ータ書き込み工程と、所定データの値が確定する前の確
定前データを、選択されたメモリセルからビット線を通
してセンスアンプに読み出すデータ読み出し工程と、確
定前データの値が確定して所定データとなるようにセン
スアンプを活性化するセンスアンプ活性化工程と、複数
のメモリセルアレイごとに、複数のワード線のうちの残
部のワード線の少なくとも１本を活性化することによ
り、活性化したワード線により選択されたメモリセル
に、確定した所定データを一括に書き込む第２のワード
線活性化工程とを備えている。

【００２５】第１の半導体記憶装置の検査方法は、本発
明の第１の半導体記憶装置を用いた検査方法であって、
各メモリセルアレイのそれぞれに対して、複数のワード
線のうちの一部のワード線を活性化することにより、該
一部のメモリセルに所望のデータを書き込み、その後、
センスアンプによりビット線に読み出したデータの値を
確定する。続いて、複数のワード線の残部の少なくとも
１本を活性化することにより、確定したデータが、残部
のいずれかのワード線及び確定した値を有するビット線
と接続されたメモリセルに一括に、例えば、コラムバー
として書き込まれる。

【００２６】第１の半導体記憶装置の検査方法におい
て、センスアンプ活性化工程が、通常動作時とは異なる
駆動トランジスタを用いてセンスアンプを活性化する工
程を含むことが好ましい。

【００２７】本発明に係る第２の半導体記憶装置の検査
方法は、前記第１の目的を達成するため、それぞれが第
１のビット線及び第２のビット線からなる複数のビット
線対と、第１のビット線と接続された複数のメモリセル
からなる第１のメモリセル群と、第２のビット線と接続
された複数のメモリセルからなる第２のメモリセル群
と、第１のメモリセル群の各メモリセルを制御する複数
のワード線からなる第１のワード線群と、第２のメモリ
セル群の各メモリセルを制御する複数のワード線からな
る第２のワード線群とを備えた半導体記憶装置の検査方
法を対象とし、第１のワード線群及び第２のワード線群
のうちの一方を活性化する初期ワード線活性化工程と、
活性化されたワード線と接続されているメモリセル群の
ビット線対に対して増幅動作を行なうビット線対増幅工
程と、第１のワード線群及び第２のワード線群のうちの
他方を活性化する後期ワード線活性化工程とを備えてい
る。

【００２８】第２の半導体記憶装置の検査方法は、本発
明の第２の半導体記憶装置を用いた検査方法であって、
まず、第１のワード線群及び第２のワード線群のうちの
一方を活性化することにより、第１のメモリセル群又は
第２のメモリセル群を活性化しておき、活性化されたメ
モリセル群のビット線対に対して増幅動作を行なう。こ
れにより、先に活性化したメモリセル群のビット線対の
データが確定するため、この後に、非活性のワード線群
を活性化すると、後から活性化したメモリセル群にも確
定したデータを一括に書き込むことができる。

【００２９】第２の半導体記憶装置の検査方法は、初期
ワード線活性化工程とビット線対増幅工程との間に、ビ
ット線対間の電位をほぼ等しくするイコライズプリチャ
ージと、ビット線対のハイインピーダンス化とを行なう
工程をさらに備えていることが好ましい。このようにす
ると、あらかじめメモリセルに蓄積されていたデータの
値に関わらず、第１のビット線と第２のビット線とを同
電位にできる。

【００３０】本発明に係る第３の半導体記憶装置の検査
方法は、前記第２の目的を達成するため、それぞれが、
複数のワード線、複数のビット線及び複数のメモリセル
を有する複数のメモリセルアレイを備えた半導体記憶装
置の検査方法を対象とし、各メモリセルアレイにおける
メモリセルの大部分に、各ビット線ごとに同一のデータ
を書き込むデータ書き込み工程と、複数のワード線のう
ち、データが書き込まれたメモリセルと接続されたワー
ド線を活性化するワード線活性化工程とを備えている。

【００３１】第３の半導体記憶装置の検査方法による
と、各メモリセルアレイごとに、複数のメモリセルの大
部分にビット線単位で同一のデータを書き込んだ後、デ
ータが書き込まれたメモリセルと接続されたワード線を
活性化すると、センスアンプを動作させることなく、デ
ータが書き込まれたメモリセルのビット線の電位が、書
き込まれたデータの所定値に近づく。

【００３２】本発明に係る第４の半導体記憶装置の検査
方法は、前記第２の目的を達成するため、それぞれが、
複数のワード線、複数のビット線対及び複数のメモリセ
ルを有する複数のメモリセルアレイと、複数のメモリセ
ルアレイの各ビット線対と接続されたセンスアンプと、
センスアンプを駆動するセンスアンプ駆動回路と、複数
のビット線対をイコライズするイコライズ回路とを備え
た半導体記憶装置の検査方法を対象とし、各メモリセル
アレイの複数のメモリセルに、ビット線対で互いに相補
となるようにデータを書き込むデータ書き込み工程と、
センスアンプ駆動回路を動作不可状態とするセンスアン
プ駆動回路不可工程と、イコライズ回路を動作不可状態
とするイコライズ回路不可工程と、複数のワード線のう
ちの大部分を活性化するワード線活性化工程とを備えて
いる。

【００３３】第４の半導体記憶装置の検査方法による
と、各メモリセルアレイの複数のメモリセルの大部分に
ビット線対で互いに相補となるデータを書き込んだ後、
センスアンプ駆動回路及びイコライズ回路を共に動作不
可状態（ディセーブル）とする。この後、複数のワード
線のうちの大部分を活性化するため、センスアンプを動
作させることなく、データが書き込まれたメモリセルの
ビット線対の電位が、書き込まれたデータの所定値に近
づく。

【００３４】第４の半導体記憶装置の検査方法は、ワー
ド線活性化工程よりも後に、センスアンプ駆動回路を動
作可能状態とすることにより、センスアンプを活性化す
る工程をさらに備えていることが好ましい。

【００３５】本発明に係る第５の半導体記憶装置の検査
方法は、前記第２の目的を達成するため、それぞれが、
複数のワード線、複数のビット線対及び複数のメモリセ
ルを有する複数のメモリセルアレイと、複数のメモリセ
ルアレイの各ビット線対と接続されたセンスアンプと、
センスアンプを駆動するセンスアンプ駆動回路と、複数
のビット線対をイコライズするイコライズ回路とを備え
た半導体記憶装置の検査方法を対象とし、各メモリセル
アレイの複数のメモリセルに、ビット線対で互いに同一
となるようにデータを書き込むデータ書き込み工程と、
センスアンプ駆動回路を動作不可状態とするセンスアン
プ駆動回路不可工程と、イコライズ回路を動作不可状態
とするイコライズ回路不可工程と、複数のワード線のう
ちの大部分を活性化するワード線活性化工程とを備えて
いる。

【００３６】第５の半導体記憶装置の検査方法による
と、各メモリセルアレイの複数のメモリセルの大部分に
ビット線対で互いに同一となるデータを書き込んだ後、
センスアンプ駆動回路及びイコライズ回路を共に動作不
可状態とする。この後、複数のワード線のうちの大部分
を活性化するため、センスアンプを動作させることな
く、データが書き込まれたメモリセルのビット線対の電
位が、書き込まれたデータの所定値に近づく。

【００３７】第５の半導体記憶装置の検査方法は、ワー
ド線活性化工程よりも後に、イコライズ回路を動作可能
とする工程をさらに備えていることが好ましい。このよ
うにすると、ビット線対間で電位差が生じていても、イ
コライズ回路により同電位となるので、両ビット線にお
けるバーンインストレスが均等となる。さらに、例えば
ＴＰＬ−０時にビット線を完全に振幅させられるので、
通常のバーンイン検査と同等のストレスを印加できる。

【００３８】第５の半導体記憶装置の検査方法は、デー
タ書き込み工程よりも前に、ビット線対に書き込むデー
タと対応する値を用いてビット線対のプリチャージを行
なう工程をさらに備えていることが好ましい。

【００３９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００４０】図１は本発明の第１の実施形態に係る半導
体記憶装置の全体構成を概略的に示している。図１に示
すように、メモリセルアレイＭＣＡ１は、図示はしてい
ないが、互いに交差する複数のワード線、複数のビット
線対、及びこれらのワード線及びビット線対により選択
される複数のメモリセルを有している。メモリセルＭＣ
Ａ１の周辺部には、ビット線対と接続され、ビット線対
間の電位差を増幅して各メモリセルに保持されているデ
ータを確定するセンスアンプＳＡ１と、ワード線と接続
され、外部から入力されたロウアドレス信号Ａ０〜Ａｘ
をデコードする第１及び第２のワード線活性化手段とし
てのロウデコーダＲＤＥＣ１とが設けられている。

【００４１】センスアンプＳＡ１は、センスアンプ活性
化手段としてのセンスアンプ制御回路ＳＡＣＴＲＬ１に
よって制御されると共に、ビット線対のデータはデータ
書き込み及び読み出し手段としてのデータ入出力回路Ｄ
Ｑを通して外部とアクセスされる。

【００４２】第１及び第２のワード線活性化手段として
のロウアドレスプリデコーダＲＰＤＥＣ１は、ロウアド
レス信号Ａ０〜Ａｘを受け、プリデコードしたデータＲ
ＤｙをロウデコーダＲＤＥＣ１に出力し、ロウデコーダ
ＲＤＥＣ１は受けたＲＤｙをデコードしワード線を指定
するデータＷＬｎを生成して出力する。

【００４３】また、通常動作モードとテスト（検査）モ
ードとを判定するテストモード判定回路ＴＪ１を備えて
おり、該テストモード判定回路ＴＪ１はテストモードに
遷移したときにテストモード信号ＴＥ１を出力する。

【００４４】テストモード信号ＴＥ１は、テストモード
制御回路ＴＣ１に入力されており、ワード線の活性化方
法（活性化する順序等）を指示するためにロウアドレス
プリデコーダＲＰＤＥＣ１に入力され、また、センスア
ンプＳＡ１の駆動方法を指示するためにセンスアンプ制
御回路ＳＡＣＴＲＬ１４に入力される。

【００４５】図２は本発明の第１の実施形態に係る半導
体記憶装置における複数のメモリセルアレイのレイアウ
ト構成を示している。図２に示すように、半導体基板上
に、例えば、アレイ状に配置された１２個のメモリセル
アレイＭＣＡ００〜ＭＣＡ２３と、該メモリセルアレイ
同士のコラム方向の間及び外側の領域に配置された１６
個のセンスアンプＳＡ００〜ＳＡ３３とが形成されてい
る。

【００４６】第１のメモリセルアレイＭＣＡ００には、
第１のビット線対ＢＬ０（１），／ＢＬ０（１）〜第ｍ
のビット線対ＢＬ０（ｍ），／ＢＬ０（ｍ）が設けられ
ており、例えば、奇数番目のビット線対は第１のセンス
アンプＳＡ００と接続され、偶数番目のビット線対は第
５のセンスアンプＳＡ１０と接続されている。

【００４７】同様に、第５のメモリセルアレイＭＣＡ１
０には、第１のビット線対ＢＬ１（１），／ＢＬ１
（１）〜第ｍのビット線対ＢＬ１（ｍ），／ＢＬ１
（ｍ）が設けられており、奇数番目のビット線対は第５
のセンスアンプＳＡ１０と接続され、偶数番目のビット
線対は第９のセンスアンプＳＡ２０と接続されている。

【００４８】第１のメモリセルアレイＭＣＡ００〜第４
のメモリセルアレイＭＣＡ０３には、ロウ方向に延び且
つ各ビット線対ＢＬ，／ＢＬと交差する第１のワード線
ＷＬ０（１）〜第ｎのワード線ＷＬ０（ｎ）が設けられ
ており、各ワード線ＷＬ０には第１のロウデコーダＲＯ
Ｗ−ＤＥＣ００が接続されている。

【００４９】同様に、第５のメモリセルアレイＭＣＡ１
０〜第８のメモリセルアレイＭＣＡ１３には、ロウ方向
に延び且つ各ビット線対ＢＬ，／ＢＬと交差する第１の
ワード線ＷＬ１（１）〜第ｎのワード線ＷＬ１（ｎ）が
設けられており、各ワード線ＷＬ１には第２のロウデコ
ーダＲＯＷ−ＤＥＣ１０が接続されている。第３のロウ
デコーダ２０も同様に、第９のメモリセルアレイＭＣＡ
２０〜第１２のメモリセルアレイＭＣＡ２３のワード線
ＷＬ２（１）〜第ｎのワード線ＷＬ２（ｎ）と接続され
ている。ここで、添え字のｎ及びｍは正の整数とする。

【００５０】各ロウデコーダＲＯＷ−ＤＥＣ００〜ＲＯ
Ｗ−ＤＥＣ２０には、ロウアドレス信号Ａ０〜Ａｘと、
テストモード時に各ロウデコーダを制御し、第１のワー
ド線活性化信号である制御信号ＴＥ１と、残りのワード
線ＷＬを同時に活性化させる第２のワード線活性化信号
である制御信号ＡＷＬとが入力される。

【００５１】図３は本発明の第１の実施形態に係る半導
体記憶装置における、図１に示すロウデコーダＲＤＥＣ
１とロウアドレスプリデコーダＲＰＤＥＣ１とテストモ
ード制御回路ＴＣ１との機能構成を示している。ここ
で、図２に示すロウデコーダＲＯＷ−ＤＥＣは、ロウデ
コーダＲＤＥＣ１とロウアドレスプリデコーダＲＰＤＥ
Ｃ１とを併せた構成である。図３に示すように、ロウア
ドレスプリデコーダＲＰＤＥＣ１において、アドレス信
号Ａ０がＡ０プリデコーダによってプリデコード信号Ｐ
Ａ０Ｒとその相補信号／ＰＡ０Ｒとにプリデコードされ
る。プリデコード信号ＰＡ０Ｒは、テストモード制御回
路ＴＣ１からの制御信号ＴＥ１との間で否定積（ＮＡＮ
Ｄ）が演算され、デコード信号Ａ０Ｒとして出力され
る。一方、プリデコード信号／ＰＡ０Ｒは、テストモー
ド制御回路ＴＣ１からの制御信号ＡＷＬとの間でＮＡＮ
Ｄが演算され、デコード信号／Ａ０Ｒとして出力され
る。

【００５２】また、アドレス信号Ａ１〜Ａｘは、Ａ１〜
Ａｘプリデコーダによってデコードされ、ＰＲＤ０〜Ｐ
ＲＤ２^x のプリデコード信号として出力され、これらの
プリデコード信号のうち、信号ＰＲＤ０は制御信号ＴＥ
１との間でＮＡＮＤが演算され、デコード信号ＲＤ０と
して出力され、プリデコード信号ＰＲＤ１〜ＰＲＤ２^x
は制御信号ＡＷＬとの間でＮＡＮＤが演算され、それぞ
れデコード信号ＲＤ１〜ＲＤ２^x として出力される。こ
こで、ＰＲＤ２^x は、例えばｘが４のときにはＰＲＤ１
６を表わす。

【００５３】次に、ロウデコーダＲＤＥＣ１において、
デコード信号Ａ０Ｒ又はその相補信号／Ａ０Ｒと、デコ
ード信号ＲＤ０〜ＲＤ２^x との間でＮＡＮＤが演算され
ることによりデコードし、ワード線ＷＬｙ（１）〜ＷＬ
ｙ（ｎ）のうちのいずれかを選択する。ここで、ワード
線の添え字ｙは、図２に示す複数のロウデコーダＲＯＷ
−ＤＥＣのうちのｙ（但し、ｙ＝０，１，２）番目を表
わす。

【００５４】図４は本発明の第１の実施形態に係る半導
体記憶装置におけるメモリセルアレイとセンスアンプと
その周辺回路の部分構成を示している。図４に示すよう
に、例えば、それぞれがスイッチトランジスタとキャパ
シタとからなるメモリセルＭＣ０１，ＭＣ０２，ＭＣ１
１及びＭＣ１２が配置されているとする。メモリセルＭ
Ｃ０１には、第１のビット線ＢＬ０１が接続され、スイ
ッチトランジスタのゲートとなる第１のワード線ＷＬ０
１が接続されている。同様に、メモリセルＭＣ０２に
は、第１のビット線ＢＬ０１と相補な第１のビット相補
線／ＢＬ０１と第２のワード線ＷＬ０２が接続されてい
る。また、メモリセルＭＣ１１には、第２のビット線Ｂ
Ｌ１１と第３のワード線ＷＬ１１とが接続され、メモリ
セルＭＣ１２には、第２のビット線ＢＬ１１と相補な第
２のビット相補線／ＢＬ１１と第４のワード線ＷＬ１２
とが接続されている。

【００５５】第１のビット線対ＢＬ０１，／ＢＬ０１
は、互いのゲートを共有する２つのｎ型ＭＯＳトランジ
スタからなる第１のシェアードゲートＳＧ０１を介して
ビット線プリチャージイコライズ回路ＢＥＱ０１及びセ
ンスアンプＳＡ０１と接続されている。また、第２のビ
ット線対ＢＬ１１，／ＢＬ１１は第２のシェアードゲー
トＳＧ１１を介してビット線プリチャージイコライズ回
路ＢＥＱ０１及びセンスアンプＳＡ０１と接続されてい
る。第１のシェアードゲートＳＧ０１とビット線プリチ
ャージイコライズ回路ＢＥＱ０１との間には、書き込み
時にに各ビット線対の電位を反転させ、読み出し時や待
機時にハイインピーダンスとなるＹスイッチＹＳＷ０１
が接続されている。

【００５６】センスアンプＳＡ０１には、第１のセンス
アンプ駆動信号ＳＡＰ及び第２のセンスアンプ駆動信号
ＳＡＮが入力される。

【００５７】センスアンプＳＡ０１には、図１に示すセ
ンスアンプ制御回路ＳＡＣＴＲＬ１の一部であって、ゲ
ートにトランジスタ制御信号ＳＡＰＢを受け、ソースに
電源電圧ＶＩＮＴが印加され、ドレインがセンスアンプ
ＳＡ０１と接続された通常時のセンスアンプ駆動用の通
常用ｐ型駆動トランジスタＰＭＯＳ０１と、ゲートにテ
ストモード時のトランジスタ制御信号ＳＡＰＢ＿ＴＥＳ
Ｔを受け、ソースに電源電圧ＶＩＮＴが印加され、ドレ
インがセンスアンプＳＡ０１と接続されたテストモード
時のセンスアンプ駆動用のテスト用ｐ型駆動トランジス
タＰＭＯＳ０２とが接続されている。

【００５８】また、センスアンプＳＡ０１には、センス
アンプ制御回路ＳＡＣＴＲＬ１の一部であって、ゲート
にトランジスタ制御信号ＳＡＮＢを受け、ソースに接地
電圧が印加され、ドレインがセンスアンプＳＡ０１と接
続された通常時のセンスアンプ駆動用の通常用ｎ型駆動
トランジスタＮＭＯＳ０１と、ゲートにテストモード時
のトランジスタ制御信号ＳＡＮＢ＿ＴＥＳＴを受け、ソ
ースに接地電圧が印加され、ドレインがセンスアンプＳ
Ａ０１と接続されたテストモード時のセンスアンプ駆動
用のテスト用ｎ型駆動トランジスタＮＭＯＳ０２とが接
続されている。

【００５９】ビット線プリチャージイコライズ回路ＢＥ
Ｑ０１は、ビット線イコライズプリチャージ制御信号Ｅ
Ｑを受け、該信号ＥＱがオンとなることにより、第１の
ビット線対ＢＬ０１，／ＢＬ０１又は第２のビット線対
ＢＬ１１，／ＢＬ１１をビット線プリチャージ電位ＶＢ
ＬＰにイコライズする。

【００６０】以下、前記のように構成された半導体記憶
装置の検査方法を図面に基づいて説明する。

【００６１】図５は本発明の第１の実施形態に係る半導
体記憶装置の検査方法のタイミングチャートを示してい
る。

【００６２】まず、図２に示す各メモリセルアレイＭＣ
Ａ００〜ＭＣＡ２３におけるワード線ＷＬｙ（１）〜Ｗ
Ｌｙ（ｎ）のうち、ロウデコーダＲＯＷ−ＤＥＣ００〜
２０ごとに適当な１本をそれぞれ選択して、選択された
ワード線と接続されているメモリセルに、例えば、ロー
データである“０”を書き込む。いま、選択されたワー
ド線がＷＬ０（１），ＷＬ１（１），ＷＬ２（１）とす
ると、これらのワード線ＷＬ０（１），ＷＬ１（１），
ＷＬ２（１）により選択されるメモリセルは、すべて、
ビット相補線／ＢＬではなくビット線ＢＬと接続されて
いる。

【００６３】次に、半導体記憶装置をテストモードとす
る。具体的には、外部からコマンドを入力して装置内の
モードレジスタを変更したり、装置にテストモード設定
用の入力パッドを設けておき、該入力パッドから制御信
号を入力したりする等を行なえばよい。テストモード時
には、各ロウデコーダＲＯＷ−ＤＥＣ００〜ＲＯＷ−Ｄ
ＥＣ２０が、接続された各メモリセルアレイＭＣＡ００
〜ＭＣＡ２３に対していずれか１本のワード線ＷＬが同
時期に活性化されるようになる。

【００６４】次に、図５に示すように、テストモード制
御回路ＴＣ１の制御信号ＴＥ１をローレベルにすると、
図３に示すデコード信号Ａ０Ｒ及びＲＤ０のみがハイレ
ベルとなるため、あらかじめローデータを書き込んだメ
モリセルに接続されているワード線ＷＬ０（１），ＷＬ
１（１）及びＷＬ２（１）が活性化する。このとき、選
択された各メモリセルのデータは該メモリセルに接続さ
れているビット線ＢＬ０（１）〜ＢＬ０（ｍ）に読み出
され、これらビット線ＢＬ０（１）〜ＢＬ０（ｍ）にそ
れぞれ接続されているセンスアンプＳＡ００〜ＳＡ３３
に伝達される。

【００６５】次に、図５に示すように、テストモード時
のトランジスタ制御信号ＳＡＰＢ＿ＴＥＳＴ及びＳＡＮ
Ｂ＿ＴＥＳＴをオンとして、図４に示すテスト用ｐ型駆
動トランジスタＰＭＯＳ０２とテスト用ｎ型駆動トラン
ジスタＮＭＯＳ０２を活性化させて、図２に示すすべて
のセンスアンプＳＡ００〜ＳＡ３３をセンス動作させる
ことにより、読み出された確定前データをビット線ＢＬ
側をローレベルに且つビット相補線／ＢＬ側をハイレベ
ルに確定する。

【００６６】次に、図５に示すように、ビット線対Ｂ
Ｌ，／ＢＬ間のデータが確定した後、テストモード制御
回路ＴＣ１の制御信号ＡＷＬをローレベルにすることに
より、非活性状態であった残りのワード線ＷＬｙ（２）
〜ＷＬｙ（ｎ）を活性化する。これにより、活性化され
たワード線ＷＬｙ（２）〜ＷＬｙ（ｎ）に接続されてい
るメモリセルのうち、ビット線ＢＬに接続されているメ
モリセルにはローデータが、ビット相補線／ＢＬに接続
されているメモリセルにはハイデータが一括して書き込
まれる。ここでは、残りのワード線ＷＬｙ（２）〜ＷＬ
ｙ（ｎ）のすべてを同時に活性化したが、複数回に分割
して活性化してもよい。

【００６７】次に、図５に示すように、制御信号ＴＥ１
及びＡＷＬを立ち上げ、すべてのワード線ＷＬｙ（１）
〜ＷＬｙ（ｎ）を非活性化状態とし、テスト用ｐ型駆動
トランジスタＰＭＯＳ０２及びテスト用ｎ型駆動トラン
ジスタＮＭＯＳ０２をオフとし、ビット線プリチャージ
イコライズ回路ＢＥＱ０１により各ビット線対をイコラ
イズする。

【００６８】以上説明したように、本実施形態による
と、ロウデコーダＲＤＥＣ１に、複数のメモリセルアレ
イを備えた半導体記憶装置における各メモリセルアレイ
に一本ずつのワード線を活性化するＡ０プリデコーダ
と、残りのワード線のうちの少なくとも１本を活性化す
るＡ１〜Ａｘプリデコーダとを有する回路を設けること
のみにより、チップ全体にコラムバー状に一括してデー
タを書き込むことが可能となる。

【００６９】従って、複数のメモリセルアレイごとに、
一本のワード線を選択して所望のデータを書き込み、そ
の後、書き込まれたデータをビット線対間に読み出して
データ値を確定する。続いて、残りのワード線の少なく
とも１本のワード線を活性化することにより、後から選
択されたメモリセルに、ビット線から確定したデータ値
（電位）を一括して書き込む。これにより、記憶容量が
極めて大きい半導体記憶装置であっても、検査データの
書き込み時間を大幅に短縮できる。従って、例えば、リ
フレッシュ回数をｎとすると、データ書き込み時間が２
／ｎとなり、書き込み時間を短縮できる。

【００７０】また、メモリセルの配置が図２に示すよう
な場合には、書き込まれたデータパターンはコラムバー
でもあり、一方、任意のメモリセルに着目すると、その
メモリセルに近接するメモリセルのデータトポロジーは
逆転しているため、チェッカーパターンでもあることが
分かる。

【００７１】その上、センスアンプ制御回路ＳＡＣＴＲ
Ｌ１に、通常用ｐ型駆動トランジスタＰＭＯＳ０１及び
通常用ｎ型トランジスタＮＭＯＳ０１とそれぞれ並列に
接続されたテスト用ｐ型駆動トランジスタＰＭＯＳ０２
及びテスト用ｎ型駆動トランジスタＮＭＯＳ０２を新た
に設け、該テスト用駆動トランジスタのサイズを通常用
駆動トランジスタのサイズよりも小さくして、これらの
テスト用トランジスタの電流駆動能力を低下させること
により、センスアンプＳＡ００〜ＳＡ３３が同時に動作
したときの瞬時電流を減らすることができるので、半導
体記憶装置に過負荷による損傷を与えるおそれがない。

【００７２】また、テスト用ｐ型駆動トランジスタＰＭ
ＯＳ０２及びテスト用ｎ型駆動トランジスタＮＭＯＳ０
２は、センスアンプのアレイ列ごとに、例えば、センス
アンプＳＡ００〜ＳＡ０３にＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとを一つずつ付加するだけでよく、
容易に実現できる。

【００７３】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００７４】図６は本発明の第２の実施形態に係る半導
体記憶装置における複数のメモリセルアレイのレイアウ
ト構成を示している。図６において、図２に示す構成要
素と同一の構成要素には同一の符号を付すことにより説
明を省略する。

【００７５】第１の実施形態との差異は、あらかじめデ
ータを書き込むためのワード線を１本ではなく複数本選
択することと、センスアンプ制御回路ＳＡＣＴＲＬ１の
一部に、検査用駆動トランジスタを設ける代わりに、通
常用駆動トランジスタのゲート電圧を制御することとで
ある。

【００７６】従って、図６に示すように、制御信号ＴＥ
１に代えて制御信号ＴＥ２を用い、テストモード時のト
ランジスタ制御信号ＳＡＰＢ＿ＴＥＳＴに代えて第１の
ＴＥＳＴ信号ＴＥ２１と、ＳＡＮＢ＿ＴＥＳＴに代えて
第２のＴＥＳＴ信号ＴＥ２２とを用いる。

【００７７】図７は本発明の第２の実施形態に係る半導
体記憶装置におけるロウデコーダＲＤＥＣ１とロウアド
レスプリデコーダＲＰＤＥＣ１とテストモード制御回路
ＴＣ１との機能構成を示している。図７において、図３
に示す構成要素と同一の構成要素には同一の符号を付す
ことにより説明を省略する。図７に示すように、本実施
形態に係るロウアドレスプリデコーダＲＰＤＥＣ１は、
第１のワード線活性化信号である制御信号ＴＥ２を受け
て複数のワード線を活性化するために、Ａ０プリデコー
ダのプリデコード信号ＰＡ０Ｒ，／ＰＡ０Ｒとの間でＮ
ＡＮＤ演算が実行されると共にＡ１〜Ａｘプリデコーダ
のプリデコード信号のうちのＰＲＤ０及びＰＲＤ１との
間でＮＡＮＤ演算が実行される。残りのプリデコード信
号ＰＲＤ２〜ＰＲＤ２^x は制御信号ＡＷＬとの間でＮＡ
ＮＤ演算が実行される。

【００７８】図８は本発明の第１の実施形態に係るメモ
リセルアレイとセンスアンプとその周辺回路の部分構成
を示している。図８において、図４に示す構成要素と同
一の構成要素には同一の符号を付すことにより説明を省
略する。図８に示すように、本実施形態に係るセンスア
ンプ活性化手段は、第１のテスト信号ＴＥ２１を受け、
センスアンプＳＡ０１を駆動するｐ型駆動トランジスタ
ＰＭＯＳ０１のゲート電圧を制御するＳＡＰＢ制御回路
ＣＴＲＬ０１と、第２のテスト信号ＴＥ２２を受け、セ
ンスアンプＳＡ０１を駆動するｎ型駆動トランジスタＮ
ＭＯＳ０１のゲート電圧を制御するＳＡＮＢ制御回路Ｃ
ＴＲＬ０２とを有している。

【００７９】以下、前記のように構成された半導体記憶
装置の検査方法を図面に基づいて説明する。

【００８０】図９は本発明の第２の実施形態に係る半導
体記憶装置の検査方法のタイミングチャートを示してい
る。

【００８１】まず、図６に示す各メモリセルアレイＭＣ
Ａ００〜ＭＣＡ２３におけるワード線ＷＬｙ（１）〜Ｗ
Ｌｙ（ｎ）のうち、ロウデコーダＲＯＷ−ＤＥＣ００〜
２０ごとに適当な複数本をそれぞれ選択する。一例とし
て、各メモリセルアレイＭＣＡ００〜ＭＣＡ２３のＷＬ
０（１）〜ＷＬ０（４）， ＷＬ１（１）〜ＷＬ１
（４）， ＷＬ２（１）〜ＷＬ２（４）を選択する。ま
た、書き込みデータは、ビット線ＢＬ側がローレベルで
且つビット相補線側がハイレベルとなるように、ワード
線ＷＬ０（１），ＷＬ０（３），ＷＬ１（１），ＷＬ１
（３），ＷＬ２（１）及びＷＬ２（３）に選択されるメ
モリセルに“０”を書き込み、ワード線ＷＬ０（２），
ＷＬ０（４），ＷＬ１（２），ＷＬ１（４），ＷＬ２
（２）及びＷＬ２（４）に選択されるメモリセルに
“１”を書き込む。

【００８２】このような書き込みパターン以外にも、ビ
ット線ＢＬに接続されたメモリセルのみをアクセスする
ように、ＷＬｙ（１），ＷＬｙ（３），ＷＬｙ（５），
ＷＬｙ（７），…，ＷＬｙ（２ｍ−１）に、“１”又は
“０”を書き込んでもよい。

【００８３】次に、半導体記憶装置をテストモードに遷
移させる。図７のロウアドレスプリデコーダＲＰＤＥＣ
１に示すように、テストモード時には、各ロウデコーダ
ＲＯＷ−ＤＥＣ００〜２０が、それぞれ接続されたメモ
リセルアレイＭＣＡ００〜ＭＣＡ２３に対していずれも
４本のワード線ＷＬを同時期に活性化できるようにな
る。

【００８４】次に、図９に示すように、テストモード制
御回路ＴＣ１の制御信号ＴＥ２をローとすると、ワード
線のうちのＷＬｙ（１）〜ＷＬｙ（４）が選択され活性
化するため、これらのワード線ＷＬｙ（１）〜ＷＬｙ
（４）に選択された各メモリセルのデータは該メモリセ
ルに接続されているビット線ＢＬ０（１）〜ＢＬ０
（ｍ）に読み出され、これらビット線ＢＬ０（１）〜Ｂ
Ｌ０（ｍ）にそれぞれ接続されているセンスアンプＳＡ
００〜ＳＡ３３に伝達される。

【００８５】ここで、各センスアンプＳＡ００〜ＳＡ３
３に読み出された電位確定前のデータは、ビット線プリ
チャージ電位ＶＢＬＰと比べて、メモリセル容量をＣＳ
とし、ビット線容量をＣＢとすると、メモリセルの電荷
とビット線の電荷との電荷再結合により、ビット線ＢＬ
の電位が２ＣＳ・ＶＩＮＴ／（ＣＢ＋ＣＳ）だけ小さく
なる。逆に、ビット相補線／ＢＬの電位は２ＣＳ・ＶＩ
ＮＴ／（ＣＢ＋ＣＳ）だけ高くなる。なお、ここでは、
ビット線プリチャージ電位ＶＢＬＰ及びメモリセルプレ
ート電位ＶＣＰは電源電位ＶＩＮＴの約２分の１とす
る。

【００８６】次に、図９に示すように、トランジスタ制
御信号ＳＡＰＢの電位をローレベルに且つトランジスタ
制御信号ＳＡＮＢの電位をハイレベルに変化させて、図
８に示すｐ型駆動トランジスタＰＭＯＳ０１及びｎ型駆
動トランジスタＮＭＯＳ０１を活性化させることによ
り、第１のセンスアンプ駆動信号ＳＡＰの電位をハイレ
ベルに且つ第２のセンスアンプ駆動信号ＳＡＮの電位を
ローレベルに遷移させる。これにより、図６に示すすべ
てのセンスアンプＳＡ００〜ＳＡ３３において、選択さ
れたビット線ＢＬがローレベルに、選択されたビット相
補線／ＢＬがハイレベルとなる。

【００８７】このとき、ＳＡＰＢ制御回路ＣＴＲＬ０１
及びＳＡＮＢ制御回路ＣＴＲＬ０２は、それぞれのトラ
ンジスタ制御信号ＳＡＰＢ，ＳＡＮＢを相対的に緩やか
に変化させる。このようにすると、テストモード時に、
センスアンプ駆動用のｐ型駆動トランジスタＰＭＯＳ０
１及びｎ型駆動トランジスタＮＭＯＳ０１の各ゲート・
ソース間電圧ＶＧＳが緩やかに変化するため、これら駆
動トランジスタＰＭＯＳ０１，ＮＭＯＳ０１がそれぞれ
徐々にオン状態となるので、全センスアンプＳＡ００〜
ＳＡ３３が一斉に駆動する際の瞬時電流を抑制できる。

【００８８】なお、トランジスタ制御信号ＳＡＰＢ，Ｓ
ＡＮＢの電位を緩やかに変化させることにより瞬時電流
を抑制したが、トランジスタ制御信号ＳＡＰＢ，ＳＡＮ
Ｂを段階的に変化させてもよい。

【００８９】次に、図９に示すように、ビット線対Ｂ
Ｌ，／ＢＬ間のデータが確定した後、テストモード制御
回路ＴＣ１の制御信号ＡＷＬをローレベルにすることに
より、非活性状態であった残りのワード線ＷＬｙ（５）
〜ＷＬｙ（ｎ）を活性化する。このようにすると、活性
化されたワード線ＷＬｙ（５）〜ＷＬｙ（ｎ）に接続さ
れているメモリセルのうち、ビット線ＢＬに接続されて
いるメモリセルにはローデータが、ビット相補線／ＢＬ
に接続されているメモリセルにはハイデータが一括して
書き込まれる。ここでは、残りのワード線ＷＬｙ（５）
〜ＷＬｙ（ｎ）のすべてを同時に活性化したが、複数回
に分割して活性化してもよい。

【００９０】次に、図９に示すように、制御信号ＴＥ２
及びＡＷＬを立ち上げ、すべてのワード線ＷＬｙ（１）
〜ＷＬｙ（ｎ）を非活性化状態とし、ｐ型駆動トランジ
スタＰＭＯＳ０１及びｎ型駆動トランジスタＮＭＯＳ０
１をオフとし、ビット線プリチャージイコライズ回路Ｂ
ＥＱ０１により各ビット線対をイコライズする。

【００９１】以上説明したように、本実施形態による
と、半導体記憶装置が有する複数のメモリセルアレイの
すべてに、複数のワード線を一度に活性化させることに
より、検査用の所定データを書き込み、その後、書き込
まれたデータをセンスアンプに読み出す際は、活性化さ
れた複数のワード線と接続されたメモリセルから読み出
す。このようにすると、初期ワード線活性化信号である
制御信号ＴＥ２により活性化される複数のワード線のな
かに、例えば、ビットＢＬ線に接続された一のメモリセ
ルと、該一のメモリセルと隣接し且つビット相補線／Ｂ
Ｌに接続された他のメモリセルとが互いにショートして
いるような場合であっても、センスアンプＳＡに読み出
されたビット線対ＢＬ，／ＢＬの電位を確実に確定する
ことができる。

【００９２】すなわち、図１０（ａ）の１つのメモリセ
ルアレイＭＣＡを例にとると、最初に選択されるワード
線ＷＬｙ（１）と接続されているメモリセルに不具合が
生じていない場合には、ワード線ＷＬｙ（１）に活性化
されるメモリセルにハイデータを書き込むと、その後の
一括書き込み時には、図１０（ｂ）に示すように、すべ
てのメモリセルに対してコラムバー状にデータを書き込
める。一方、図１０（ｃ）に示すように、最初に選択さ
れるワード線ＷＬｙ（１）と接続されているメモリセル
に不具合が生じている場合には、図１０（ｄ）に示すよ
うに、期待値と異なるデータの反転が生じてしまう可能
性がある。

【００９３】しかしながら、本実施形態によると、最初
に活性化するワード線ＷＬを複数本とし、同時に読み出
すメモリセルからの電荷量を多くする。本実施形態のよ
うに、ワード線ＷＬを４本同時に活性化する場合には、
互いに隣接する２本のワード線ＷＬによって選択される
メモリセルがショートしていたとしても、他の２本のワ
ード線ＷＬにより、ビット線ＢＬの電位は−ＣＳ・ＶＩ
ＮＴ／（ＣＢ＋ＣＳ）分、ビット相補線／ＢＬの電位は
ＣＳ・ＶＩＮＴ／（ＣＢ＋ＣＳ）分が変化することか
ら、所望のデータパターンを書き込める。

【００９４】さらに、本実施形態は、センスアンプ駆動
用のトランジスタＰＭＯＳ０１，ＮＭＯＳ０１のゲート
・ソース間電圧を、テストモード時に通常モード時より
も小さくなるように制御するＳＡＰＢ制御回路ＣＴＲＬ
０１とＳＡＮＢ制御回路ＣＴＲＬ０２とを備えている。
このため、複数のメモリセルに対して一括に検査を行な
えるように、複数のセンスアンプを同時に活性化するに
もかかわらず、各センスアンプに生じる瞬時電流の増大
を抑制できる。

【００９５】従って、例えば、最初に、トランジスタＰ
ＭＯＳ０１，ＮＭＯＳ０１のゲート・ソース間電圧ＶＧ
Ｓを電源電圧ＶＩＮＴの２分の１程度で動作させ、その
後、電源電圧ＶＩＮＴにまで昇圧すれば、各センスアン
プＳＡ００からＳＡ３３に流れる瞬時電流を確実に抑制
できる。

【００９６】また、ｐ型駆動トランジスタＰＭＯＳ０１
のトランジスタ制御信号ＳＡＰＢと、ｎ型駆動トランジ
スタＮＭＯＳ０１のトランジスタ制御信号ＳＡＮＢと
の、オフ状態からオン状態へ変わる遷移時間をそれぞれ
十分に長くすることによっても同様の効果を期待でき
る。

【００９７】その上、本実施形態によると、センスアン
プになんら回路変更を行なわなくてもよく、レイアウト
面積に影響を与えない （第３の実施形態）以下、本発明の第３の実施形態につ
いて図面を参照しながら説明する。

【００９８】図１１は本発明の第３の実施形態に係る半
導体記憶装置における複数のメモリセルアレイのレイア
ウト構成を示している。図１１において、図２に示す構
成部材と同一の構成部材には同一の符号を付すことによ
り説明を省略する。図１１に示すように、各ロウデコー
ダＲＯＷ−ＤＥＣ００〜ＲＯＷ−ＤＥＣ２０には、複数
のワード線ＷＬｙ（１）〜ＷＬ（ｎ）の活性化パターン
を決定する第１のワード線活性化信号、第２のワード線
活性化信号ＴＥ１０２及び第３のワード線活性化信号Ｔ
Ｅ１０３が入力されている。

【００９９】図１２は本発明の第３の実施形態に係る半
導体記憶装置におけるロウデコーダＲＤＥＣ１とロウア
ドレスプリデコーダＲＰＤＥＣ１とテストモード制御回
路ＴＣ１との機能構成を示している。図１２に示すよう
に、第１のワード線活性化信号ＴＥ１０１は、テストモ
ード時に各メモリセルアレイＭＣＡ００〜ＭＣＡ２３ご
とにビット線ＢＬに接続されたメモリセルをアクセスす
る１本のワード線ＷＬを活性化する。第２のワード線活
性化信号ＴＥ１０２は、テストモード時に各メモリセル
アレイＭＣＡ００〜ＭＣＡ２３ごとにビット相補線／Ｂ
Ｌに接続されたメモリセルをアクセスする１本のワード
線ＷＬｙを活性化する。第３のワード線活性化信号ＴＥ
１０３は、第１のワード線活性化信号ＴＥ１０１又は第
２のワード線活性化信号ＴＥ１０２によって１本のワー
ド線ＷＬｙが活性化された状態に基づいて、残りのワー
ド線ＷＬｙのいずれかを選択的に活性化する。

【０１００】このような構成を採ると、図１３に示すよ
うなメモリセルの配列を持つメモリセルアレイを備えた
半導体記憶装置の検査にも適用できる。図１３に示すよ
うに、メモリセルアレイには、４対のビット線対ＢＬｚ
１，／ＢＬｚ１〜ＢＬｚ４，／ＢＬｚ４と、これらビッ
ト線対ＢＬｚ１，／ＢＬｚ１〜ＢＬｚ４，／ＢＬｚ４と
それぞれ交差する８本のワード線ＷＬｙ（１）〜ＷＬｙ
（８）が設けられている。

【０１０１】ワード線ＷＬｙ（１），ＷＬｙ（２），Ｗ
Ｌｙ（５）及びＷＬｙ（６）は、ビット線ＢＬｚ１，Ｂ
Ｌｚ２，ＢＬｚ３及びＢＬｚ４と接続されたメモリセル
１Ａ，１Ｂを選択し、ワード線ＷＬｙ（３），ＷＬｙ
（４），ＷＬｙ（７）及びＷＬｙ（８）は、ビット相補
線／ＢＬｚ１，／ＢＬｚ２，／ＢＬｚ３及び／ＢＬｚ４
と接続されたメモリセル２Ａ，２Ｂを選択する。

【０１０２】ここでは、図１３に示すように、ワード線
ＷＬｙ（１），ＷＬｙ（３），ＷＬｙ（５）及びＷＬｙ
（７）に選択されるメモリセル１Ａ，２Ａにハイデータ
が書き込まれ、ワード線ＷＬｙ（２），ＷＬｙ（４），
ＷＬｙ（６）及びＷＬｙ（８）に選択されるメモリセル
１Ｂ，２Ｂにローデータが書き込まれてなるチェッカー
パターンを表わしている。

【０１０３】以下、図１２に示すロウデコーダＲＯＷ−
ＤＥＣと図１３に示すメモリセルアレイを有する半導体
記憶装置の検査方法を図面に基づいて説明する。

【０１０４】図１４は本発明の第３の実施形態に係る半
導体記憶装置の検査方法のタイミングチャートを示して
いる。

【０１０５】まず、ワード線ＷＬｙ（１）により選択さ
れた各メモリセル１Ａにハイデータを書き込むと共に、
ワード線ＷＬｙ（２）により選択された各メモリセル１
Ｂにローデータを書き込む。このように、ビット線対Ｂ
Ｌｚ，／ＢＬｚのうち、ビット線ＢＬと接続されたメモ
リセル１Ａ，１Ｂをアクセスするワード線ＷＬｙ
（１），ＷＬｙ（２）を２本選択し、選択されたメモリ
セル１Ａ，１Ｂに互いに相補なデータを書き込む。

【０１０６】次に、テストモードに遷移し、図１４に示
すように、第１のワード線活性化信号ＴＥ１０１を立ち
下げて、図１２に示すＲＯＷ−ＤＥＣを用いてワード線
ＷＬｙ（１）を活性化し、ワード線ＷＬｙ（１）により
選択されたメモリセル１Ａのデータを各センスアンプＳ
Ａ００〜ＳＡ３３に読み出してセンス動作を開始する。
ここで、複数のセンスアンプを同時に動作させるときの
瞬時電流を抑制するため、第１の実施形態で示したよう
なトランジスタ制御信号ＳＡＰＢ＿ＴＥＳＴ及びＳＡＮ
Ｂ＿ＴＥＳＴによって制御されるテスト用駆動トランジ
スタを有するセンスアンプ制御回路ＳＡＣＴＲＬ１を用
いる。このとき、ワード線ＷＬｙ（１）に選択されてい
るメモリセル１Ａはビット線ＢＬｚに接続されているた
め、センス動作後はビット線ＢＬｚ側がハイレベルに、
ビット相補線／ＢＬｚ側がローレベルに確定する。

【０１０７】次に、図１４に示すように、ワード線ＷＬ
ｙ（１）を活性化した状態で第３のワード線活性化信号
ＴＥ１０３を立ち下げることにより、ビット線ＢＬｚと
接続され且つハイデータを書き込むメモリセル１Ａを選
択するワード線ＷＬｙ（５）と、ビット線／ＢＬｚと接
続され且つローデータを書き込むメモリセル２Ｂを選択
するワード線ＷＬｙ（４），ＷＬｙ（８）とを活性化す
る。

【０１０８】次に、図１４に示すように、第１のワード
線活性化信号ＴＥ１０１及び第３のワード線活性化信号
ＴＥ１０３を立ち上げた後、第２のワード線活性化信号
ＴＥ１０２を立ち下げることにより、図１２に示すＲＯ
Ｗ−ＤＥＣを用いてワード線ＷＬｙ（２）を活性化し、
活性化したワード線ＷＬｙ（２）により選択されたメモ
リセル１Ｂのデータを各センスアンプＳＡ００〜ＳＡ３
３に読み出してセンス動作を開始する。ここでも、セン
スアンプ制御回路ＳＡＣＴＲＬ１には、トランジスタ制
御信号ＳＡＰＢ＿ＴＥＳＴ及びＳＡＮＢ＿ＴＥＳＴを用
いる。この場合は、センス動作後にビット線ＢＬｚ側が
ローレベルに、ビット相補線／ＢＬｚ側がハイレベルに
確定する。

【０１０９】次に、図１４に示すように、ワード線ＷＬ
ｙ（２）を活性化した状態で第３のワード線活性化信号
ＴＥ１０３を立ち下げることにより、ビット線ＢＬｚと
接続され且つローデータを書き込むメモリセル１Ｂを選
択するワード線ＷＬｙ（６）と、ビット線／ＢＬｚと接
続され且つハイデータを書き込むメモリセル２Ａを選択
するワード線ＷＬｙ（３），ＷＬｙ（７）とを活性化す
る。

【０１１０】その後、図１４に示すように、第２のワー
ド線活性化信号ＴＥ１０２及び第３のワード線活性化信
号ＴＥ１０３を立ち上げて、活性化したワード線ＷＬｙ
（２），ＷＬｙ（３），ＷＬｙ（６）及びＷＬｙ（７）
を非活性状態とする。

【０１１１】以上説明したように、本実施形態による
と、ビット線対ＢＬｚ，／ＢＬｚのうち、ビット線ＢＬ
と接続されたメモリセル１Ａ、１Ｂをアクセスするワー
ド線ＷＬｙを２本選択し、選択されたメモリセル１Ａ、
１Ｂに互いに相補なデータを書き込む。その後、選択さ
れた２本のワード線ＷＬｙのうちの一方により選択され
たメモリセルのデータをビット線対ＢＬｚ，／ＢＬｚに
読み出し、データを確定した後、ビット線対ＢＬｚ，／
ＢＬｚにそれぞれ接続されている他のメモリセルに対し
て確定したデータを書き込む。同様に、選択された２本
のワード線ＷＬｙのうちの他方により選択されたメモリ
セルのデータをビット線対ＢＬｚ，／ＢＬｚに読み出
し、データを確定した後、ビット線対ＢＬｚ，／ＢＬｚ
にそれぞれ接続されている他のメモリセルに対して確定
したデータを書き込む。これにより、図１３に示すよう
な構成のメモリセルアレイであっても、複数のメモリセ
ルアレイに、複数のチェッカーパターンを２回の書き込
み動作で一括に書き込むことができる。

【０１１２】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。

【０１１３】図１５は本発明の第４の実施形態に係る半
導体記憶装置の構成を示している。図１５に示すよう
に、（ｋ＋１）対のビット線対ＢＬ（ｋ），／ＢＬ
（ｋ）（ｋ＝０，１，…，ｋ）と、ビット線対ＢＬ
（ｋ），／ＢＬ（ｋ）と交差する（ｍ＋１）本のワード
線ＷＬ（ｍ）（ｍ＝０，１，…，ｍ）とが基板上に配置
されている。

【０１１４】各ワード線ＷＬｍ及びビット線対ＢＬ
（ｋ），／ＢＬ（ｋ）の交差部にはメモリセルＭＣｍ
（ｋ）が設けられている。メモリセルＭＣｍ（ｋ）（ｍ
＝０，３，４，７，…，ｍ）は、ゲートがワード線ＷＬ
ｍに接続され、ドレインがビット線ＢＬ（ｋ）に接続さ
れたスイッチトランジスタと、該スイッチトランジスタ
のソースと接続されたキャパシタとからなる。また、メ
モリセルＭＣｍ（ｋ）（ｍ＝１，２，５，６，…，ｍ−
１）は、ゲートがワード線ＷＬｍに接続され、ドレイン
がビット相補線／ＢＬ（ｋ）に接続されたスイッチトラ
ンジスタと、該スイッチトランジスタのソースと接続さ
れたキャパシタとからなる。ここで、ｍ＝０，３，４，
７，…，ｍのワード線ＷＬｍを第１のワード線群と呼
び、ｍ＝１，２，５，６，…，ｍ−１のワード線ＷＬｍ
を第２のワード線群と呼ぶ。

【０１１５】各ビット線対ＢＬ（ｋ），／ＢＬ（ｋ）に
は、メモリセルＭＣｍ（ｋ）から読み出された確定前の
データを増幅するセンスアンプＳＡ（ｋ）と、ビット線
対ＢＬ（ｋ），／ＢＬ（ｋ）をプリチャージ電位ＶＢＬ
Ｐにイコライズするビット線イコライズプリチャージ回
路ＢＰ（ｋ）とが接続されている。

【０１１６】センスアンプ制御回路Ｔ１は、第１のセン
スアンプ駆動信号ＳＡＰ及び第２のセンスアンプ駆動信
号ＳＡＮにより各センスアンプＳＡ（ｋ）を制御すると
共に、イコライズ信号／ＥＱにより各ビット線イコライ
ズプリチャージ回路ＢＰ（ｋ）を制御する。

【０１１７】各ワード線ＷＬｍはロウデコーダＴ２と接
続され、ロウデコーダＴ２はロウアドレスプリデコード
回路Ｔ３と接続されている。

【０１１８】ロウアドレスプリデコード回路Ｔ３には、
外部から入力されるロウアドレス信号Ａ０〜Ａｎ、該ロ
ウアドレス信号をラッチするための制御信号／ＲＡＳ及
びテストモード信号／ＴＥが入力される。

【０１１９】テストモード判定回路Ｔ４は制御信号／Ｒ
ＡＳを受け、テストモード信号／ＴＥをセンスアンプ制
御回路Ｔ１及びロウアドレスプリデコード回路Ｔ３に出
力する。ここで、テストモード判定回路Ｔ４は公知の回
路構成であるため、詳細な説明は省略する。

【０１２０】センスアンプ制御回路Ｔ１において、テス
トモード信号／ＴＥがローレベル（オン状態）にあると
きにイコライズ信号／ＥＱをローレベル（オフ状態）と
するタイミングは、ワード線ＷＬｍが活性化するタイミ
ングとセンスアンプＳＡ（ｋ）が起動するタイミングと
の間である。

【０１２１】図１６は本実施形態に係るロウデコーダＴ
２及びロウアドレスプリデコーダＴ３の回路構成を示し
ている。図１６に示すように、ロウアドレスプリデコー
ダＴ３は、ロウアドレス信号Ａ０及びＡ１〜Ａｎが入力
され、テストモード判定回路Ｔ４からのテストモード信
号／ＴＥが入力されると、内部の遅延回路により遅延信
号／ＴＥＤを生成する。ロウアドレス信号Ａ０が入力さ
れると、プリデコードの結果、第１のプリデコード信号
ＰＡ０Ｒとその相補信号／ＰＡ０Ｒが出力される。第１
のプリデコード信号ＰＡ０Ｒ，／ＰＡ０Ｒは、待機時に
ハイレベルであり、活性化時には選択される側がローレ
ベルとなる。さらに、第１のプリデコード信号ＰＡ０
Ｒ，／ＰＡ０Ｒは、遅延信号／ＴＥＤとのＮＡＮＤ演算
が実行されて第１のデコード信号Ａ０Ｒとその相補信号
／Ａ０Ｒを出力する。

【０１２２】一方、ロウアドレス信号Ａ１〜Ａｎはプリ
デコードの結果、第２のプリデコード信号ＰＲＤ０〜Ｐ
ＲＤ２ⁿ が出力される。第２のプリデコード信号ＰＲＤ
０〜ＰＲＤ２ⁿ は待機時にハイレベルとなり、活性化時
には、ロウアドレス信号Ａ１〜Ａｎのうちのいずれか１
つの入力値に応じた一の信号が選択されてローレベルと
なる。さらに、第２のプリデコード信号ＰＲＤ０〜ＰＲ
Ｄ２ⁿ は、テストモード信号／ＴＥとのＮＡＮＤ演算が
実行されて第２のデコード信号ＲＤ０〜ＲＤ２ⁿ として
出力され、それぞれロウデコーダＴ２に入力される。

【０１２３】ロウデコーダＴ２において、第１のデコー
ド信号Ａ０Ｒ，／Ａ０Ｒと第２のデコード信号ＲＤ０〜
ＲＤ２ⁿ との論理組み合わせによって各ワード線ＷＬｍ
の出力を制御する。

【０１２４】以下、前記のように構成された半導体記憶
装置の検査方法を図面に基づいて説明する。

【０１２５】図１７は本発明の第４の実施形態に係る半
導体記憶装置の検査方法のタイミングチャートを示して
いる。

【０１２６】まず、図１７に示すように、テストモード
信号／ＴＥを立ち下げてテストモードに遷移させる。そ
の結果、図１６に示すロウアドレスプリデコード回路Ｔ
３において、制御信号／ＲＡＳによりロウアドレス信号
Ａ０〜Ａｎがラッチされる。続いて、ロウアドレス信号
Ａ１〜Ａｎはプリデコードされた後、テストモード信号
／ＴＥ信号がローレベルであるため、第２のプリデコー
ド信号ＰＲＤ０〜ＰＲＤ２ⁿ の値に関わらず第２のデコ
ード信号ＲＤ０〜ＲＤ２ⁿ はすべてハイレベルとなる。
ここで、ロウアドレス信号Ａ０がハイレベルであれば、
第１のプリデコード信号ＰＡ０Ｒはローレベルとなり、
その相補信号／ＰＡ０Ｒはハイレベルのままである。

【０１２７】従って、第１のデコード信号Ａ０Ｒ，／Ａ
０ＲのうちのＡ０Ｒのみがハイレベルとなるため、図１
６に示すロウデコーダＴ２において、初期ワード線活性
化工程として、第１のデコード信号Ａ０Ｒに制御される
第１のワード線群ＷＬ０，ＷＬ３，ＷＬ４，ＷＬ７，
〜，ＷＬｍのみが活性化される。この第１のワード線群
の活性化によって、メモリセルＭＣ０（ｋ），ＭＣ３
（ｋ），ＭＣ４（ｋ），ＭＣ７（ｋ），〜，ＭＣｍ
（ｋ）がビット線ＢＬ（ｋ）と接続される。このように
すると、図１５に示すように、これらのメモリセルＭＣ
０（ｋ），ＭＣ３（ｋ），ＭＣ４（ｋ），ＭＣ７
（ｋ），〜，ＭＣｍ（ｋ）は各スイッチトランジスタが
各キャパシタと導通状態であり、一方、ビット相補線／
ＢＬ（ｋ）と接続されたメモリセルＭＣ１（ｋ），ＭＣ
２（ｋ），ＭＣ５（ｋ），ＭＣ６（ｋ），〜，ＭＣｍ
（ｋ）の各スイッチトランジスタは非導通状態となる。

【０１２８】このような状態では、ビット線ＢＬ（ｋ）
とビット相補線／ＢＬ（ｋ）との容量の差が非常に大き
くなる。例えば、ビット線容量を２００ｆＦ、メモリセ
ル容量を２０ｆＦとし、ｋの値を２５６とすると、ビッ
ト相補線／ＢＬ（ｋ）の容量が２００ｆＦであるのに対
し、ビット線ＢＬ（ｋ）の容量は２７６０ｆＦとなり、
ビット線ＢＬ（ｋ）とビット相補線／ＢＬ（ｋ）との容
量比はおよそ１４倍もあり、十分にアンバランス（非平
衡）である。

【０１２９】次に、図１７に示すように、イコライズ信
号／ＥＱを立ち下げ、ビット線対をハイインピーダンス
状態とした後、一般的なセンスアンプのように第２のセ
ンスアンプ駆動信号ＳＡＮをローレベルに遷移させ、そ
の後、第１のセンスアンプ駆動信号ＳＡＰをハイレベル
に遷移させる。

【０１３０】このとき、第１のワード線群が活性化され
ている間にもイコライズ信号／ＥＱがオン状態であるた
め、ビット線対ＢＬ（ｋ），／ＢＬ（ｋ）は共に同電位
のＶＢＬＰとなっている。この状態で各センスアンプＳ
Ａ（ｋ）を活性化させると、各ビット線対ＢＬ（ｋ），
／ＢＬ（ｋ）はビット線間の容量がアンバランスのまま
増幅される。従って、ビット線対が同電位且つビット線
間容量がアンバランスであるため、接地電源を供給する
第２のセンスアンプ駆動信号ＳＡＮが、電源電圧を供給
する第１のセンスアンプ駆動信号ＳＡＰよりも先に起動
すれば、ビット線容量が小さいビット相補線／ＢＬ
（ｋ）が、ビット線容量が大きいビット線ＢＬ（ｋ）に
比べローレベルとなりやすい。その結果、ビット線ＢＬ
（ｋ）がハイレベルに且つビット相補線／ＢＬ（ｋ）が
ローレベルに増幅される。これにより、ビット線対ＢＬ
（ｋ），／ＢＬ（ｋ）間の電位が確定することにより、
メモリセルＭＣ０（ｋ），ＭＣ３（ｋ），ＭＣ４
（ｋ），ＭＣ７（ｋ），〜，ＭＣｍ（ｋ）にはハイデー
タが書き込まれる。

【０１３１】次に、図１７に示すように、図１６に示す
ロウアドレスプリデコード回路Ｔ３の遅延回路からテス
トモード信号／ＴＥの遅延信号／ＴＥＤが出力されるた
め、第１のプリデコード信号の相補信号／Ａ０Ｒはハイ
レベルとなるので、後期ワード線活性化工程として、第
２のワード線群ＷＬ１，ＷＬ２，ＷＬ５，ＷＬ６，〜，
ＷＬｍ−１がそれぞれハイレベルとなって活性化され
る。従って、すべてのビット線対ＢＬ（ｋ），／ＢＬ
（ｋ）の電位は確定しているため、それぞれビット相補
線／ＢＬ（ｋ）と接続されているメモリセルＭＣ１
（ｋ），ＭＣ２（ｋ），ＭＣ５（ｋ），ＭＣ６（ｋ），
〜，ＭＣｍ−１（ｋ）にはローデータが書き込まれるこ
とになる。その後、ワード線ＷＬｍを非活性状態とした
時点で書き込みが完了する。

【０１３２】このように、本実施形態によると、最初に
ビット線ＢＬ（ｋ）とビット相補線／ＢＬ（ｋ）との間
に容量差が生じるようにワード線ＷＬｍを活性化させ、
このビット線間の容量差を用いてセンス動作させること
により、ビット線間の電位差を確定する。次に、確定し
た電位差をメモリセルにそれぞれ書き込むため、あらか
じめ検査データをメモリセルに書き込むことなく、複数
のメモリセルに一括に検査データを書き込むことができ
る。従って、例えば、リフレッシュ回数をｎとすると、
データ書き込み時間が２／ｎとなり、書き込み時間を短
縮できる。

【０１３３】なお、本実施形態においては、テストモー
ド時に、イコライズ信号／ＥＱをオフ状態とするタイミ
ングをワード線ＷＬｍが活性化するタイミングとセンス
アンプＳＡ（ｋ）が起動するタイミングとの間に設定し
ている。これにより、ビット線ＢＬ（ｋ）及びビット相
補線／ＢＬ（ｋ）のうち容量が大きい方がハイデータと
なる。しかしながら、イコライズ信号／ＥＱを通常のタ
イミング、すなわち、ワード線ＷＬｍを活性化する前に
オフ状態とする場合には、メモリセルＭＣｍ（ｋ）に残
っている電荷量によってワード線ＷＬｍ活性化後のビッ
ト線ＢＬ（ｋ）の電位が確定するため、第１の実施形態
のように、あらかじめ所望のデータを書き込めば一括書
き込みが可能となる。

【０１３４】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。

【０１３５】本実施形態は、ワード線一括立ち上げを行
なうバーンイン（Ｂ／Ｉ）ストレス印加方法であって、
検査時の低消費電力化を図る半導体記憶装置及びその検
査方法である。

【０１３６】図１８は本発明の第５の実施形態に係る半
導体記憶装置の部分構成を示している。図１８におい
て、図３に示す周辺回路の構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。図１８
に示すように、本半導体記憶装置は、ｎ本のワード線Ｗ
Ｌｙ（ｎ）とｍ対のビット線対ＢＬｍ，／ＢＬｍと、各
ワード線ＷＬｙ（ｎ）と各ビット線対ＢＬｍ，／ＢＬｍ
との交差部にメモリセルとを有するメモリセルアレイＭ
ＣＡ５１と、ビット線対ＢＬｍ，／ＢＬｍ（ｍ＝１，
３，５，…）と接続された第１のセンスアンプ５１と、
ビット線対ＢＬｍ，／ＢＬｍ（ｍ＝２，４，６，…）と
接続された第２のセンスアンプ５２とを備えている。こ
こでは、図示の都合上、メモリセルアレイにＭＣＡ５１
のみを図示しているが、複数のメモリセルアレイを想定
している。

【０１３７】本実施形態に係るテストモード制御回路Ｔ
Ｃ１は、テストモード時に活性化され、各センスアンプ
ＳＡ５１，ＳＡ５２を駆動する第１のテスト信号ＴＥ５
１及び第２のテスト信号ＴＥ５２をセンスアンプ制御回
路ＳＡＣＴＲＬ１に出力すると共に、全ワード線活性化
信号ＡＷＬをロウアドレスプリデコード回路ＰＲＤＥＣ
１に出力する。

【０１３８】以下、前記のように構成された半導体記憶
装置の検査方法を図面に基づいて説明する。

【０１３９】図１９は本発明の第５の実施形態に係る半
導体記憶装置の検査方法のタイミングチャートを示して
いる。メモリセルアレイＭＣＡ５１のすべてのメモリセ
ルについて、一のビット線ＢＬに接続されたメモリセル
には、一のトポロジーのデータ（いわゆるコラムバー）
を書き込む。例えば、メモリセルアレイＭＣＡ５１のセ
ル配置が図１３（ａ）及び（ｂ）と同等であって、図２
０（ａ）に示す構成の場合に、ビット線ＢＬに接続され
たメモリセル１Ａ，１Ｂにローデータを、ビット相補線
／ＢＬに接続されたメモリセル２Ａ，２Ｂにハイデータ
を書き込むとする。また、図２０（ｂ）は、（ａ）にお
けるビット線ＢＬに接続されたメモリセル１Ａ，１Ｂの
データと、ビット相補線／ＢＬに接続されたメモリセル
２Ａ，２Ｂのデータとをすべて反転させたデータトポロ
ジーである。

【０１４０】ここでは、図２０（ａ）に示すトポロジー
の場合を説明する。

【０１４１】まず、図１９に示すように、全ワード線活
性化信号ＡＷＬを立ち下げて活性化し、全ワード線ＷＬ
ｙを立ち上げ、ビット線ＢＬとビット相補線／ＢＬへの
電化の再分配を行なう。

【０１４２】ここで、ビット線容量をＣＢとし、メモリ
セル容量をＣＳとして、例えば、ビット線容量ＣＢのメ
モリセル容量ＣＳに対する比の値（ＣＢ／ＣＳ）を１０
とする。また、電源電圧をＶＩＮＴとし、セルプレート
電圧ＶＣＰをＶＩＮＴ／２とし、ビット線プリチャージ
電圧ＶＢＬＰをＶＩＮＴ／２とし、メモリセルのハイデ
ータの書き込み電圧をＶＩＮＴとし、ローデータの書き
込み電圧を０Ｖ（ボルト）とする。さらに、一本のビッ
ト線ＢＬにはｘ個のメモリセルが接続されているとす
る。但し、ｘは１２８又は２５６程度の数である。

【０１４３】従って、一組のビット線対ＢＬ，／ＢＬに
着目すると、全ワード線ＷＬｙが一括して選択された後
のビット線ＢＬの電位は、５ＶＩＮＴ／（１０＋ｘ）と
なる。その結果、例えば、ｘを１２８、電源電圧ＶＩＮ
Ｔを２Ｖとすると、０．０７Ｖとなることが分かる。一
方、ビット相補線ＢＬ／の電位は（１０＋２ｘ）ＶＩＮ
Ｔ／（２（１０＋ｘ））となり、２Ｖ−０．０７Ｖ＝
１．９３Ｖとなることが分かる。

【０１４４】このように、あらかじめ、すべてのメモリ
セルにコラムバー状にデータを書き込んでおき、すべて
のワード線ＷＬｙを一括に立ち上げると、センスアンプ
ＳＡ５１，ＳＡ５２を駆動することなく、該センスアン
プＳＡ５１，ＳＡ５２を駆動した場合の約９３％の電圧
振幅を得られることが分かる。この後、図１９に示すよ
うに、第１のテスト信号ＴＥ５１及び第２のテスト信号
ＴＥ５２を共に活性化し、各センスアンプＳＡ５１，Ｓ
Ａ５２を駆動することにより、電圧振幅が１００％とな
るまでにビット線対ＢＬ，／ＢＬを動作させてもよい。

【０１４５】通常、メモリセルアレイがセンスアンプ列
によって１６個に区画されている構成の場合には、通常
動作時において、そのうちの２列のセンスアンプ列が動
作する。これに対し、本実施形態に係る検査方法を用い
ると、１７列のセンスアンプが同時に動作することにな
る。しかし、この場合でも全体の消費電流は通常動作時
と比較して、１メモリセルアレイ当たり７％の電流が低
減するため、全体で約６０％（＝７％×１７／２）の消
費電流を減らすことが可能となる。すなわち、ワード線
一括立ち上げ時に、すべてのセンスアンプを駆動させて
も、センス動作による瞬時電流は通常時の値より小さく
することができる。

【０１４６】以下、図２１に示すメモリセルの模式的な
断面図を参照しながら、バーンイン時にメモリセルのど
の部分がストレスを受けるかについて説明する。図２１
に示すように、例えば、シリコンからなる基板１１に
は、ゲート絶縁膜１２を介してゲートとなるワード線Ｗ
Ｌが設けられている。

【０１４７】基板１１の上部におけるゲート長方向には
ｎ⁺ 型ドレイン領域１３及び第１のｎ型ソース領域１４
Ａが形成され、分離領域１５を挟み第１のｎ型ソース領
域１４Ａと隣接するように第２のｎ型ソース領域１４Ｂ
が形成されている。

【０１４８】ｎ⁺ 型ドレイン領域１３上にはコンタクト
２１及びビット線ＢＬが設けられ手いる。

【０１４９】第１のｎ型ソース領域１４Ａ及び第２のｎ
型ソース領域１４Ｂ上にはそれぞれ第１のキャパシタセ
ルＣＳ１及び第２のキャパシタセルＣＳ２が設けられ、
第１のキャパシタセルＣＳ１上には第１の上部電極ＳＳ
１が、第２のキャパシタセルＣＳ２上には第２の上部電
極ＳＳ２が設けられ、第１の上部電極ＳＳ１及び第２の
上部電極ＳＳ２はこれらの上に設けられたセルプレート
により電気的に接続されている。

【０１５０】ここで、ワード線ＷＬの電位がハイレベル
にあるとする。このとき、ビット線ＢＬを０Ｖとしてロ
ーデータを書き込むと、ｎ⁺ 型ドレイン領域１３と第１
のｎ型ソース領域１４Ａとの電位も０Ｖとなるため、ワ
ード線（ゲート）ＷＬとｎ⁺型ドレイン領域１３及びワ
ード線（ゲート）ＷＬと第１のｎ型ソース領域１４Ａと
のそれぞれの間に第１のストレス３１が印加されること
になる。

【０１５１】次に、ビット線ＢＬをＶＩＮＴとしてハイ
データを書き込むと、基板１１と第１のｎ型ソース領域
１４Ａ及び基板１１と第２のｎ型ソース領域１４Ｂとの
それぞれの間に第２のストレス３２が印加される。通常
の半導体記憶装置のメモリセル領域はデータ保持時間を
確保するために基板電位を−１Ｖ程度としており、ハイ
データを書き込むと、基板１１と各ソース領域１４Ａ，
１４ｂとの界面に生じた結晶欠陥に起因する不良をスク
リーニングできる。

【０１５２】次に、第１の上部電極ＳＳ１をハイレベル
としたまま、図示されていないワード線を活性化するこ
とにより、第１の上部電極ＳＳ１と隣接する第２の上部
電極ＳＳ２をローレベルとなるように設定する。これ
は、一般的にはチェッカーパターンやコラムバーパター
ン等により実現できる。このようにすると、隣接メモリ
セル間の第３のストレス３３を印加することができる。
すなわち、図２０（ａ）及び（ｂ）に示すように、ビッ
ト線ＢＬとビット相補線／ＢＬとの電位が異なるため、
ワード線ＷＬｙ方向に互いに隣接するメモリセル同士に
対してストレスを印加できる。

【０１５３】このように、本実施形態においては、あら
かじめメモリセルアレイのすべてのメモリセルにコラム
バー状にデータを書き込んでおき、センス動作時の瞬時
電流値を極力小さくする構成について述べたが、本実施
形態に係るメモリセルアレイと異なるメモリアーキテク
チャの場合にはセンス動作時の瞬時電流値は異なってく
る。従って、メモリアーキテクチャによっては、あらか
じめデータをすべてのメモリセルに書き込まなくても、
ワード線一括立ち上げ時のセンス動作による瞬時電流値
を通常動作時と同程度に抑えることが可能となる。

【０１５４】本実施形態は、ワード線の一括立ち上げを
行なってバーンイン相当のストレス印加を行なう際に、
センス動作による瞬時電流を抑制することである。従っ
て、バーンインの効率を考えると、通常のバーンインに
おいては、ビット線対ＢＬ，／ＢＬは完全振幅するのに
対し、図２０（ａ）及び（ｂ）に示したように、センス
アンプを駆動しない場合においては、ビット線対ＢＬ，
／ＢＬの振幅が約７％小さくなる。

【０１５５】このことを考慮すると、通常のバーンイン
検査に相当するストレスを印加をするには、ワード線Ｗ
Ｌｙ当たりの印加時間を約７％長くする必要がある。

【０１５６】しかしながら、図１９のタイミングチャー
トに示すように、第１のセンスアンプ駆動信号ＳＡＰ及
び第２のセンスアンプ駆動信号ＳＡＮを活性化させてセ
ンス動作を行なうことにより、ビット線対ＢＬ，／ＢＬ
の電位を完全振幅させることができるため、ストレス印
加時間を延長する必要はない。

【０１５７】以上述べてきたように、本実施形態による
と、ワード線一括立ち上げ技術を用いるバーンインスト
レス印加方法に関し、あらかじめ所定数のメモリセルに
所望のデータを書き込んでおき、一括立ち上げ時にセン
スアンプを駆動することなく９０パーセント以上のスト
レス印加を行なえるようになる。

【０１５８】これにより、本実施形態は、図１８に示す
ような通常のロウデコーダＲＤＥＣ１に、テストモード
時にすべてのワード線ＷＬｙを同時に活性化するよう
に、テストモード制御回路ＴＣ１及びロウアドレスプリ
デコード回路ＰＲＤＥＣ１を付加するだけで実現可能と
なる。さらに、テストモード時に第１のセンスアンプＳ
Ａ５１及び第２のセンスアンプＳＡ５２を駆動するセン
スアンプ制御回路ＳＡＣＴＲＬ１を付加すれば、検査時
間を延長することなく、ビット線対ＢＬ，／ＢＬが１０
０％の振幅となる効率的なバーンイン検査を実施でき
る。

【０１５９】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。

【０１６０】図２２は本発明の第６の実施形態に係る半
導体記憶装置におけるメモリセルアレイとセンスアンプ
とその周辺回路との部分構成を示している。図２２にお
いて、図４に示す構成用要素と同一の構成要素には同一
の符号を付すことにより説明を省略する。また、図示は
していないが、メモリセルアレイＭＣＡ５１、テストモ
ード制御回路ＴＣ１及びロウアドレスプリデコード回路
ＰＲＤＥＣ１は第５の実施形態と同等とする。

【０１６１】図４に示す周辺回路との差異は、ビット線
プリチャージイコライズ回路ＢＥＱ０１にプリチャージ
電位ＶＢＬＰを供給するＶＢＬＰ供給線と接続されたビ
ット線電位発生回路ＶＢＬＰ０１を有している点であ
る。

【０１６２】ビット線電位発生回路ＶＢＬＰ０１は、通
常モード時は、電位ＶＢＬＰ（＝ＶＩＮＴ／２）を出力
する一方、テストモード時は、第１の制御信号ＶＢＬＰ
＿０Ｖを受けて０Ｖを出力し、また、第２の制御信号Ｖ
ＢＬＰ＿ＶＩＮＴを受けてＶＩＮＴを出力する。

【０１６３】本実施形態においても、メモリセルアレイ
の構成が図２３（ａ）及び（ｂ）に示す構成であり、こ
こでは、図２３（ａ）に示す書き込みパターンでバーン
イン検査を効率よく行なえる検査方法を説明する。

【０１６４】まず、メモリセルアレイのすべてのメモリ
セルにローデータを書き込む。この状態で、ワード線Ｗ
Ｌｙを一括して立ち上げると、ビット線ＢＬとビット相
補線／ＢＬの電位は、セル数及び電位が第５の実施形態
と同等とすると、いずれも０．０７Ｖ程度となる。な
お、本実施形態においては、この後も第１のセンスアン
プＳＡ５１及び第２のセンスアンプＳＡ５２を駆動させ
ない。これは、ビット線対ＢＬ，／ＢＬ間においては、
０Ｖ近傍でわずかな電位差が起こり得るため、この電位
差がセンス動作によって０ＶとＶＩＮＴと増幅されるの
で、ビット線ＢＬ及びビット相補線／ＢＬの両方を同時
に０Ｖに設定できないからである。

【０１６５】このことは、図２３（ｂ）の場合も同様で
あり、ビット線ＢＬ，ビット相補線／ＢＬ線ともほぼＶ
ＩＮＴに設定でき、このときもセンス動作は行なわな
い。

【０１６６】ところで、バーンインの効率を考えると、
通常のバーンインの場合には、ビット線対ＢＬ，／ＢＬ
は完全振幅するのに対し、図２３（ａ）及び（ｂ）の場
合は、ビット線対ＢＬ，／ＢＬの振幅が約７％小さくな
る。従って、前述したように、通常のバーンイン相当の
ストレスと同等のストレスを印加をするには、ワード線
１本当たりの印加時間を約７％長くする必要がある。

【０１６７】また、印加時間を長くする替わりに、本実
施形態に係るビット線電位発生回路ＶＢＬＰ０１を用い
てプリチャージ電位ＶＢＬＰの値をコントロールするこ
とによりビット線対ＢＬ，／ＢＬをそれぞれ完全に振幅
させることができる。

【０１６８】すなわち、モードレジスタ等を用いて、例
えば図２３（ａ）に示すパターンとなるテストモードが
入力されたときに、プリチャージ電位ＶＢＬＰの値が０
Ｖとなるように構成しておく。次に、すべてのワード線
ＷＬｙを活性化し、且つ、すべてのビット線ＢＬ及びビ
ット相補線／ＢＬをほぼ０Ｖとする。その後、ビット線
プリチャージイコライズ回路ＢＥＱ０１を活性化させる
ことにより、ビット線対ＢＬ，／ＢＬの電位を互いに等
しくし、且つ、ビット線対ＢＬ，／ＢＬの電位を０Ｖと
する。

【０１６９】同様に、図２３（ｂ）に示す書き込みパタ
ーンの場合には、モードレジスタ等によりテストモード
が設定された時点で、プリチャージ電位ＶＢＬＰの電位
をＶＩＮＴにまで引き上げるようにする。

【０１７０】なお、図２２に示すビット線プリチャージ
イコライズ回路ＢＥＱ０１がｎＭＯＳトランジスタによ
り構成されている場合には、該ｎＭＯＳトランジスタの
ゲートを制御しているイコライズ信号ＥＱに、ＶＩＮＴ
よりも高い電位の電源、例えば、内部昇圧電源ＶＰＰを
用いるなどすることにより、ｎＭＯＳトランジスタの出
力をＶＩＮＴとすることができる。

【０１７１】本実施形態の特徴として、ワード線一括立
ち上げ技術を用いるバーンインストレス印加方法に関
し、あらかじめ所定数のメモリセルに、すべてローデー
タ又はハイデータを書き込んでおき、ローデータの場合
には、ビット線プリチャージイコライズ回路ＢＥＱ０１
をプリチャージ電位ＶＢＬＰが０Ｖとなるように動作さ
せる。これにより、読み出したビット線ＢＬ及びビット
相補線／ＢＬを共に０Ｖにできる。同様に、ハイデータ
の場合には、ビット線プリチャージイコライズ回路ＢＥ
Ｑ０１をプリチャージ電位ＶＢＬＰがＶＩＮＴとなるよ
うに動作させて、読み出したビット線ＢＬ及びビット相
補線／ＢＬを共にＶＩＮＴにできる。

【０１７２】これにより、第５の実施形態と同様の回路
構成に対して、周辺回路にＶＢＬＰの出力を制御するビ
ット線電位発生回路ＶＢＬＰ０１を付加することによ
り、メモリコアを変更することなく、ビット線対ＢＬ，
／ＢＬの電位を容易に且つ確実にＶＩＮＴ又は０Ｖとす
ることができる。

【０１７３】本実施形態の場合は、センスアンプを駆動
しないため、さらに低消費電力化を図ることができる。

【０１７４】

【発明の効果】本発明の第１の半導体記憶装置及びその
検査方法によると、ワード線の一部を活性化して一部の
メモリセルにデータを書き込んでおき、ビット線に読み
出したこれらのデータ値を確定する。続いて、ビット線
に確定したデータを複数のワード線の残部の少なくとも
１本を活性化することにより、この確定したデータが、
残部のいずれかのワード線と接続され且つ確定した値を
有するビット線と接続されたメモリセルに一括に書き込
まれる。これにより、複数のメモリセルアレイに一括し
てデータを書き込めるので、リフレッシュ回数をｎとす
ると、データ書き込み時間が２／ｎとなり、書き込み時
間を短縮できる。

【０１７５】第１の半導体記憶装置において、センスア
ンプ活性化手段が、通常動作時にセンスアンプを駆動す
る通常用駆動トランジスタと、通常用駆動トランジスタ
と並列に接続され、検査時にセンスアンプを駆動する検
査用駆動トランジスタとを有していると、該検査用駆動
トランジスタに通常動作時の動作パターン以外の動作を
独立に行なわせることができる。さらに、検査用駆動ト
ランジスタが、通常用駆動トランジスタよりもトランジ
スタサイズが小さいと、メモリセルアレイごとにセンス
アンプが設けられている場合に、すべてのセンスアンプ
が活性化したとしても、検査用駆動トランジスタは通常
用駆動トランジスタよりも電流駆動能力が小さいため、
瞬時電流を低減できるので、半導体記憶装置に過負荷に
よる損傷を与えるおそれがない。

【０１７６】第１の半導体記憶装置において、センスア
ンプ活性化手段が、センスアンプを駆動する駆動トラン
ジスタと、該駆動トランジスタのゲート電圧を制御する
電圧制御手段とを有していると、メモリセルアレイごと
にセンスアンプが設けられている場合に、すべてのセン
スアンプが活性化したとしても、駆動トランジスタの電
流駆動能力を通常動作時よりも小さくできるため、各セ
ンスアンプの駆動時に生じる瞬時電流を低減できる。

【０１７７】本発明の第２の半導体記憶装置及びその検
査方法によると、第１のワード線群又は第２のワード線
群のいずれか一方を活性化し、これにより選択されたビ
ット線群の容量がメモリセルの容量分だけ大きくなるこ
とを用いて、第１のビット線群と第２のビット線群との
電位を確定させる。続いて、後から活性化したワード線
群により選択されたメモリセル群に、該メモリセル群と
接続されているビット線から、この確定した電位のデー
タをコラムバー状に一括に書き込める。このため、複数
のメモリセルアレイに一括してデータを書き込めるの
で、リフレッシュ回数をｎとすると、データ書き込み時
間が２／ｎとなり、書き込み時間を短縮できる。

【０１７８】第２の半導体記憶装置は、複数のビット線
対ごとの電位差を感知し増幅するセンスアンプをさらに
備えていると、活性化されたワード線により選択された
メモリセル群のビット線対の電位（データ）が確実に確
定されるため、この後に、非選択のワード線群を活性化
すると、後から活性化されたメモリセル群にも確定した
データを一括に書き込むことができる。

【０１７９】第２の半導体記憶装置は、複数のビット線
対ごとに、ビット線対の電位をほぼ等しくするイコライ
ズプリチャージとビット線対のインピーダンスの制御と
を行なうビット線イコライズプリチャージ回路とをさら
に備えていると、第１のビット線と第２のビット線とを
同電位にすることができる。さらに、活性メモリセル群
の容量は非活性メモリセル群の容量と比べてメモリセル
が持つセル容量分だけ大きくなるため、第１のビット線
及び第２のビット線のうち、一方がハイレベルとなり、
他方がローレベルとなるので、あらかじめ、所望のデー
タを書き込まなくても、ビット線対にハイレベル又はロ
ーレベルのデータ値を確定できる。

【０１８０】第２の半導体記憶装置の検査方法は、初期
ワード線活性化工程とビット線対増幅工程との間に、ビ
ット線対間の電位をほぼ等しくするイコライズプリチャ
ージと、ビット線対のハイインピーダンス化とを行なう
工程をさらに備えていると、あらかじめメモリセルに蓄
積されていたデータの値に関わらず、第１のビット線と
第２のビット線とを同電位にできる。従って、活性化さ
れたメモリセル群のビット線と非活性のメモリセル群の
ビット線との間の容量が非平衡な状態でビット線対の増
幅動作を行なうため、該ビット線間のデータ値が確定
し、後から活性化したメモリセル群に一括してデータを
確実に書き込める。

【０１８１】本発明の第３の半導体記憶装置の検査方法
によると、各メモリセルアレイごとに、複数のメモリセ
ルの大部分にビット線単位で同一のデータを書き込んだ
後、データが書き込まれたメモリセルと接続されたワー
ド線を活性化すると、センスアンプを動作させることな
く、データが書き込まれたメモリセルのビット線の電位
が、書き込まれたデータの所定値に近づく。このため、
バーンイン検査時の瞬時電流を低減しながら半導体記憶
装置にバーンインストレスを印加できる。

【０１８２】本発明の第４の半導体記憶装置の検査方法
によると、各メモリセルアレイの複数のメモリセルの大
部分に、ビット線対で互いに相補となるデータを書き込
んだ後、センスアンプ駆動回路及びイコライズ回路を共
にディセーブルとする。この後、複数のワード線のうち
の大部分を活性化するため、センスアンプを動作させる
ことなく、データが書き込まれたメモリセルのビット線
対の電位が書き込まれたデータの所定値に近づく。この
ため、バーンイン検査時の瞬時電流を低減しながら半導
体記憶装置にバーンインストレスを印加できる。

【０１８３】第４の半導体記憶装置の検査方法は、ワー
ド線活性化工程よりも後に、センスアンプ駆動回路を動
作可能状態とすることにより、センスアンプを活性化す
る工程をさらに備えていると、データが書き込まれたメ
モリセルのビット線対の電位を書き込まれたデータの所
定値にまで完全振幅させられるため、半導体記憶装置に
十分なバーンインストレスを印加できるようになる。

【０１８４】本発明の第５の半導体記憶装置の検査方法
によると、各メモリセルアレイの複数のメモリセルの大
部分に、ビット線対で互いに同一となるデータを書き込
んだ後、センスアンプ駆動回路及びイコライズ回路を共
に動作不可状態とする。この後、複数のワード線のうち
の大部分を活性化するため、センスアンプを動作させる
ことなく、データが書き込まれたメモリセルのビット線
対の電位が、書き込まれたデータの所定値に近づく。こ
のため、バーンイン検査時の瞬時電流を低減しながら半
導体記憶装置にバーンインストレスを印加できる。

【０１８５】第５の半導体記憶装置の検査方法は、ワー
ド線活性化工程よりも後に、イコライズ回路を動作可能
とする工程をさらに備えていると、ビット線対間で電位
差が生じていても、イコライズ回路により同電位となる
ので、通常のバーンイン検査と同等のストレスを印加で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体記憶装置
を概略的に示す全体構成図である。

【図２】本発明の第１の実施形態に係る半導体記憶装置
における複数のメモリセルアレイを示す構成図である。

【図３】本発明の第１の実施形態に係る半導体記憶装置
におけるロウデコーダ、ロウアドレスプリデコーダ及び
テストモード制御回路を示す構成図である。

【図４】本発明の第１の実施形態に係る半導体記憶装置
における周辺回路を示す部分構成図である。

【図５】本発明の第１の実施形態に係る半導体記憶装置
の検査方法のタイミングチャートを示す図である。

【図６】本発明の第２の実施形態に係る半導体記憶装置
における複数のメモリセルアレイを示す構成図である。

【図７】本発明の第２の実施形態に係る半導体記憶装置
におけるロウデコーダ、ロウアドレスプリデコーダ及び
テストモード制御回路を示す構成図である。

【図８】本発明の第２の実施形態に係る半導体記憶装置
における周辺回路を示す部分構成図である。

【図９】本発明の第２の実施形態に係る半導体記憶装置
の検査方法のタイミングチャートを示す図である。

【図１０】本発明の第２の実施形態に係る半導体記憶装
置の検査方法の優位性を示すためのメモリセルアレイに
データを書き込む様子を示す図である。

【図１１】本発明の第３の実施形態に係る半導体記憶装
置における複数のメモリセルアレイを示す構成図であ
る。

【図１２】本発明の第３の実施形態に係る半導体記憶装
置におけるロウデコーダ、ロウアドレスプリデコーダ及
びテストモード制御回路を示す構成図である。

【図１３】本発明の第３の実施形態に係る半導体記憶装
置におけるメモリセルアレイを示す平面構成図である。

【図１４】本発明の第３の実施形態に係る半導体記憶装
置の検査方法のタイミングチャートを示す図である。

【図１５】本発明の第４の実施形態に係る半導体記憶装
置を示す構成図である。

【図１６】本発明の第４の実施形態に係る半導体記憶装
置におけるロウデコーダ及びロウアドレスプリデコーダ
を示す構成図である。

【図１７】本発明の第４の実施形態に係る半導体記憶装
置の検査方法のタイミングチャートを示す図である。

【図１８】本発明の第５の実施形態に係る半導体記憶装
置を示す構成図である。

【図１９】本発明の第５の実施形態に係る半導体記憶装
置の検査方法のタイミングチャートを示す図である。

【図２０】（ａ）及び（ｂ）は本発明の第５の実施形態
に係る半導体記憶装置におけるメモリセルアレイを示す
平面構成図である。

【図２１】本発明の第５の実施形態に係る半導体記憶装
置を示す部分断面構成図である。

【図２２】本発明の第６の実施形態に係る半導体記憶装
置における周辺回路を示す部分構成図である。

【図２３】（ａ）及び（ｂ）は本発明の第６の実施形態
に係る半導体記憶装置におけるメモリセルアレイを示す
平面構成図である。

【図２４】従来の半導体記憶装置におけるメモリセルア
レイを示す平面構成図である。

【符号の説明】

ＷＬ ワード線 ＢＬ ビット線 ／ＢＬ ビット相補線 Ａ０〜Ａｘ ロウアドレス信号 ＳＡＰＢ トランジスタ制御信号（通常時） ＳＡＮＢ トランジスタ制御信号（通常時） ＳＡＰＢ＿ＴＥＳＴ トランジスタ制御信号（テスト
時） ＳＡＮＢ＿ＴＥＳＴ トランジスタ制御信号（テスト
時） ＳＡＰ 第１のセンスアンプ駆動信号 ＳＡＮ 第２のセンスアンプ駆動信号 ＶＢＬＰ プリチャージ電位 ＥＱ イコライズ信号 ＰＭＯＳ０１ 通常用ｐ型駆動トランジスタ ＮＭＯＳ０１ 通常用ｎ型駆動トランジスタ ＰＭＯＳ０２ テスト用ｐ型駆動トランジスタ ＮＭＯＳ０２ テスト用ｎ型駆動トランジスタ ＴＥ１ 制御信号（第１のワード線活性化信号） ＴＥ２ 制御信号（第１のワード線活性化信号） ＡＷＬ 制御信号（第２のワード線活性化信号） ＴＥ２１ 第１のＴＥＳＴ信号 ＴＥ２２ 第２のＴＥＳＴ信号 ＴＥ１０１ 第１のワード線活性化信号 ＴＥ１０２ 第２のワード線活性化信号 ＴＥ１０３ 第３のワード線活性化信号 Ａ０〜Ａｎ ロウアドレス信号 １Ａ メモリセル １Ｂ メモリセル ２Ａ メモリセル ２Ｂ メモリセル ＭＣＡ５１ メモリセルアレイ ＡＷＬ 全ワード線活性化信号 ＴＥ５１ 第１のＴＥＳＴ信号 ＴＥ５２ 第２のＴＥＳＴ信号 １１ 基板 １２ ゲート絶縁膜 １３ ｎ⁺ 型ドレイン領域 １４Ａ 第１のｎ型ソース領域 １４Ｂ 第２のｎ型ソース領域 ２１ コンタクト ＣＳ１ 第１のキャパシタセル ＣＳ２ 第２のキャパシタセル ＳＳ１ 第１の上部電極 ＳＳ２ 第２の上部電極 ３１ 第１のストレス ３２ 第２のストレス ３３ 第３のストレス

フロントページの続き (72)発明者 縣 政志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G032 AA07 AB02 AC03 AE06 AE07 AE08 AG01 AK01 AK14 AK15 5B024 AA01 AA15 BA05 BA07 BA09 BA13 CA16 EA02 5B025 AD03 AD06 AD11 AD16 AE06 AE09 5L106 AA01 DD06 DD35 EE02 FF01 GG03 GG05 9A001 BB05 LL05

Claims (17)

【特許請求の範囲】
1. 【請求項１】 それぞれが、複数のワード線、複数のビ
   ット線及び複数のメモリセルを有する複数のメモリセル
   アレイと、前記複数メモリセルアレイの各ビット線と接
   続されたセンスアンプとを備えた半導体記憶装置におい
   て、 前記複数のメモリセルアレイごとに、前記複数のワード
   線のうちの一部のワード線を一括して選択し、選択した
   一部のワード線を活性化する第１のワード線活性化手段
   と、 活性化したワード線により選択されたメモリセルに所定
   データを書き込むデータ書き込み手段と、 前記所定データの値が確定する前の確定前データを、選
   択されたメモリセルから前記ビット線を通して前記セン
   スアンプに読み出すデータ読み出し手段と、 前記確定前データの値が確定して前記所定データとなる
   ように前記センスアンプを活性化するセンスアンプ活性
   化手段と、 前記複数のメモリセルアレイごとに、前記複数のワード
   線のうちの残部のワード線の少なくとも１本を活性化す
   ることにより、活性化したワード線によって選択された
   メモリセルに、確定した所定データを一括に書き込む第
   ２のワード線活性化手段とを備えていることを特徴とす
   る半導体記憶装置。
2. 【請求項２】 前記センスアンプ活性化手段は、 通常動作時に前記センスアンプを駆動する通常用駆動ト
   ランジスタと、 前記通常用駆動トランジスタと並列に接続され、検査時
   に前記センスアンプを駆動する検査用駆動トランジスタ
   とを有していることを特徴とする請求項１に記載の半導
   体記憶装置。
3. 【請求項３】 前記検査用駆動トランジスタは、前記通
   常用駆動トランジスタよりもトランジスタサイズが小さ
   いことを特徴とする請求項２に記載の半導体記憶装置。
4. 【請求項４】 前記センスアンプ活性化手段は、 前記センスアンプを駆動する駆動トランジスタと、 前記駆動トランジスタのゲート電圧を制御する電圧制御
   手段とを有していることを特徴とする請求項１に記載の
   半導体記憶装置。
5. 【請求項５】 それぞれが第１のビット線及び第２のビ
   ット線からなる複数のビット線対と、 前記第１のビット線と接続された複数のメモリセルから
   なる第１のメモリセル群と、 前記第２のビット線と接続された複数のメモリセルから
   なる第２のメモリセル群と、 前記第１のメモリセル群の各メモリセルを制御する複数
   のワード線からなる第１のワード線群と、 前記第２のメモリセル群の各メモリセルを制御する複数
   のワード線からなる第２のワード線群と、 前記第１のワード線群及び第２のワード線群と接続さ
   れ、前記第１のワード線群又は第２のワード線群のいず
   れか一方を活性化するロウデコーダとを備えていること
   を特徴とする半導体記憶装置。
6. 【請求項６】 前記複数のビット線対ごとの電位差を感
   知し増幅するセンスアンプをさらに備えていることを特
   徴とする請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記複数のビット線対ごとに、ビット線
   対の電位をほぼ等しくするイコライズプリチャージとビ
   ット線対のインピーダンスの制御とを行なうビット線イ
   コライズプリチャージ回路とをさらに備えていることを
   特徴とする請求項５に記載の半導体記憶装置。
8. 【請求項８】 それぞれが、複数のワード線、複数のビ
   ット線及び複数のメモリセルを有する複数のメモリセル
   アレイと、前記複数のメモリセルアレイの各ビット線と
   接続されたセンスアンプとを備えた半導体記憶装置の検
   査方法において、 前記複数のメモリセルアレイごとに、前記複数のワード
   線のうちの一部のワード線を一括して選択し、選択した
   一部のワード線を活性化する第１のワード線活性工程
   と、 活性化したワード線により選択されたメモリセルに所定
   データを書き込むデータ書き込み工程と、 前記所定データの値が確定する前の確定前データを、選
   択されたメモリセルから前記ビット線を通して前記セン
   スアンプに読み出すデータ読み出し工程と、 前記確定前データの値が確定して前記所定データとなる
   ように前記センスアンプを活性化するセンスアンプ活性
   化工程と、 前記複数のメモリセルアレイごとに、前記複数のワード
   線のうちの残部のワード線の少なくとも１本を活性化す
   ることにより、活性化したワード線によって選択された
   メモリセルに、確定した所定データを一括に書き込む第
   ２のワード線活性化工程とを備えていることを特徴とす
   る半導体記憶装置の検査方法。
9. 【請求項９】 前記センスアンプ活性化工程は、 通常動作時とは異なる駆動トランジスタを用いて前記セ
   ンスアンプを活性化する工程を含むことを特徴とする請
   求項８に記載の半導体記憶装置の検査方法。
10. 【請求項１０】 それぞれが第１のビット線及び第２の
    ビット線からなる複数のビット線対と、前記第１のビッ
    ト線と接続された複数のメモリセルからなる第１のメモ
    リセル群と、前記第２のビット線と接続された複数のメ
    モリセルからなる第２のメモリセル群と、前記第１のメ
    モリセル群の各メモリセルを制御する複数のワード線か
    らなる第１のワード線群と、前記第２のメモリセル群の
    各メモリセルを制御する複数のワード線からなる第２の
    ワード線群とを備えた半導体記憶装置の検査方法であっ
    て、 前記第１のワード線群及び第２のワード線群のうちの一
    方を活性化する初期ワード線活性化工程と、 活性化されたワード線と接続されているメモリセル群の
    ビット線対に対して増幅動作を行なうビット線対増幅工
    程と、 前記第１のワード線群及び第２のワード線群のうちの他
    方を活性化する後期ワード線活性化工程とを備えている
    ことを特徴とする半導体記憶装置の検査方法。
11. 【請求項１１】 前記初期ワード線活性化工程と前記ビ
    ット線対増幅工程との間に、 前記ビット線対間の電位をほぼ等しくするイコライズプ
    リチャージと、前記ビット線対のハイインピーダンス化
    とを行なう工程をさらに備えていることを特徴とする請
    求項１０に記載の半導体記憶装置の検査方法。
12. 【請求項１２】 それぞれが、複数のワード線、複数の
    ビット線及び複数のメモリセルを有する複数のメモリセ
    ルアレイを備えた半導体記憶装置の検査方法であって、 前記各メモリセルアレイにおける前記メモリセルの大部
    分に、各ビット線ごとに同一のデータを書き込むデータ
    書き込み工程と、 前記複数のワード線のうち、前記データが書き込まれた
    メモリセルと接続されたワード線を活性化するワード線
    活性化工程とを備えていることを特徴とする半導体装置
    の検査方法。
13. 【請求項１３】 それぞれが、複数のワード線、複数の
    ビット線対及び複数のメモリセルを有する複数のメモリ
    セルアレイと、前記複数のメモリセルアレイの各ビット
    線対と接続されたセンスアンプと、前記センスアンプを
    駆動するセンスアンプ駆動回路と、前記複数のビット線
    対をイコライズするイコライズ回路とを備えた半導体記
    憶装置の検査方法であって、 前記各メモリセルアレイの前記複数のメモリセルに、ビ
    ット線対で互いに相補となるようにデータを書き込むデ
    ータ書き込み工程と、 前記センスアンプ駆動回路を動作不可状態とするセンス
    アンプ駆動回路不可工程と、 前記イコライズ回路を動作不可状態とするイコライズ回
    路不可工程と、 前記複数のワード線のうちの大部分を活性化するワード
    線活性化工程とを備えていることを特徴とする半導体記
    憶装置の検査方法。
14. 【請求項１４】 前記ワード線活性化工程よりも後に、 前記センスアンプ駆動回路を動作可能状態とすることに
    より、前記センスアンプを活性化する工程をさらに備え
    ていることを特徴とする請求項１３に記載の半導体記憶
    装置の検査方法。
15. 【請求項１５】 それぞれが、複数のワード線、複数の
    ビット線対及び複数のメモリセルを有する複数のメモリ
    セルアレイと、前記複数のメモリセルアレイの各ビット
    線対と接続されたセンスアンプと、前記センスアンプを
    駆動するセンスアンプ駆動回路と、前記複数のビット線
    対をイコライズするイコライズ回路とを備えた半導体記
    憶装置の検査方法であって、 前記各メモリセルアレイの前記複数のメモリセルに、ビ
    ット線対で互いに同一となるようにデータを書き込むデ
    ータ書き込み工程と、 前記センスアンプ駆動回路を動作不可状態とするセンス
    アンプ駆動回路不可工程と、 前記イコライズ回路を動作不可状態とするイコライズ回
    路不可工程と、 前記複数のワード線のうちの大部分を活性化するワード
    線活性化工程とを備えていることを特徴とする半導体記
    憶装置の検査方法。
16. 【請求項１６】 前記ワード線活性化工程よりも後に、 前記イコライズ回路を動作可能とする工程をさらに備え
    ていることを特徴とする請求項１５に記載の半導体記憶
    装置の検査方法。
17. 【請求項１７】 前記データ書き込み工程よりも前に、 前記ビット線対に書き込むデータと対応する値を用いて
    前記ビット線対のプリチャージを行なう工程をさらに備
    えていること特徴とする請求項１５に記載の半導体記憶
    装置の検査方法。