CN115798562B

CN115798562B - 一种存储阵列故障检测方法、装置和存储介质

Info

Publication number: CN115798562B
Application number: CN202310102276.XA
Authority: CN
Inventors: 齐灿
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Minke Storage Technology Shanghai Co ltd
Priority date: 2023-02-13
Filing date: 2023-02-13
Publication date: 2023-04-28
Anticipated expiration: 2043-02-13
Also published as: CN115798562A

Abstract

本公开涉及集成电路领域，公开了一种存储阵列故障检测方法、装置和存储介质。检测方法包括：按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元分别被写入相反值；根据第一数据列表，将每条位线接入对应的电位；使每条位线处于浮空状态；将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据；从待测存储阵列中读取检测数据；将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。这样，采用本公开实施例能够增大位线之间的压差，从而，便于检测待测存储阵列的漏电缺陷。

Description

一种存储阵列故障检测方法、装置和存储介质

技术领域

本公开涉及集成电路领域，具体涉及一种存储阵列故障检测方法、装置和存储介质。

背景技术

随着DRAM芯片工艺微缩程度越来越高，位线与位线的间距、位线与字线的间距、位线与存储电容连接的间距都在变得越来越小，较小的间距使得位线与它们之间发生漏电缺陷的风险越来越大。为了提高产出颗粒的质量，以及，反馈并提升工艺水平，需要有效且准确地检测位线的漏电缺陷。

发明内容

有鉴于此，本公开实施例提供了一种存储阵列故障检测方法、装置和存储介质，能够对漏电缺陷进行检测。

本发明的技术方案是这样实现的：

本公开实施例提供了一种存储阵列故障检测方法，检测方法包括：按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元分别被写入相反值；根据第一数据列表，将每条位线接入对应的电位；使每条位线处于浮空状态；将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据；从待测存储阵列中读取检测数据；将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。

上述方案中，在第一数据列表或第二数据列表中，每条位线对应的数据相同，相邻两条位线对应的数据相反；每条位线在第一数据列表中对应的数据，与其在第二数据列表中对应的数据相反。

上述方案中，待测存储阵列还包括多个感测放大器、多个均衡器、多条互补位线和多条字线；每条位线与每条互补位线，对应连接于每个感测放大器的两端，并且，对应连接于每个均衡器的两端；多个存储单元对应连接于多条字线。

上述方案中，根据第一数据列表，将每条位线接入对应的电位，包括：关闭每个感测放大器；若存储单元写入的初始数据为低电平，则将其连接的位线连接到电源；若存储单元写入的初始数据为高电平，则将其连接的位线接地；等待第一时间，以使每条位线的电位保持稳定。

上述方案中，使每条位线处于浮空状态，包括：关闭每个均衡器，以及，断开每条位线所连入的电位，以使每条位线处于浮空状态。

上述方案中，将每条位线和其连接的存储单元进行电荷共享，包括：激活第m条字线；m为自然数；等待第二时间，以使每条位线和第m条字线连接的存储单元进行电荷共享；关闭第m条字线。

上述方案中，从待测存储阵列中读取检测数据，包括：打开每个感测放大器和每个均衡器；再次激活第m条字线，以读取第m条字线对应的检测数据；关闭第m条字线。

上述方案中，在读取第m条字线对应的检测数据之后，读取检测数据的方法，还包括：按照第一数据列表，向第m条字线连接的存储单元写入初始数据；通过检测方法，得到下一条字线对应的检测数据，直至所有字线对应的检测数据都被读取，以获得待测存储阵列的检测数据。

上述方案中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，包括：若检测数据与第二数据列表的数据均相同，则待测存储阵列不存在漏电。

上述方案中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若两条相邻位线所对应的检测数据，与对应在第二数据列表的数据相反，则该两条位线之间发生漏电。

上述方案中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若一条位线与任一字线交叠上的检测数据保持高电平，且位线与其他字线交叠上的检测数据保持低电平，且与该条位线相邻的位线上的检测数据，与对应在第二数据列表的数据完全相同，则该条位线与字线之间发生漏电。

上述方案中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若两个相邻存储单元所对应的检测数据，与对应在第二数据列表的数据相反；则两个相邻存储单元之间发生漏电。

上述方案中，检测方法还包括：按照第二数据列表，向待测存储阵列写入初始数据，以获得对应的检测数据；将检测数据与第一数据列表进行比对，判断待测存储阵列的漏电状态。

本公开实施例还提供了一种检测装置，检测装置包括：写入模块，按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元分别被写入相反值；控制模块，用于根据第一数据列表，将每条位线接入对应的电位；并且，用于使每条位线处于浮空状态；以及，用于将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据；读取模块，用于从待测存储阵列中读取检测数据；判断模块，用于将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。

本公开实施例还提供了一种检测装置，检测装置包括：存储器，用于存储可执行指令；处理器，用于执行存储器中存储的可执行指令时，实现上述方案中的检测方法。

本公开实施例还提供了一种存储介质，存储有可执行指令，用于引起处理器执行时，实现上述方案中的检测方法。

本公开实施例中，检测方法包括：按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元分别被写入相反值；根据第一数据列表，将每条位线接入对应的电位；使每条位线处于浮空状态；将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据；从待测存储阵列中读取检测数据；将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。这样，相较于相关技术，采用本公开实施例，相邻位线之间的漏电效应，位线与字线之间的漏电效应，位线与存储单元之间的漏电效应都能得到加强，从而，提高了漏电缺陷的检测能力。

附图说明

图1为本公开实施例提供的检测方法的流程示意图一；

图2为本公开实施例提供的待测存储阵列的结构示意图一；

图3为本公开实施例提供的待测存储阵列的结构示意图二；

图4为本公开实施例提供的待测存储阵列的结构示意图三；

图5为本公开实施例提供的待测存储阵列的信号示意图一；

图6为本公开实施例提供的待测存储阵列的信号示意图二；

图7为本公开实施例提供的检测方法的流程示意图二；

图8为本公开实施例提供的检测方法的流程示意图三；

图9为本公开实施例提供的检测装置的结构示意图一；

图10为本公开实施例提供的检测装置的结构示意图二。

具体实施方式

为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

图1是本公开实施例提供的检测方法的一个可选的流程示意图，将结合图1示出的步骤进行说明。

S101、按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元分别被写入相反值。

图2是本公开实施例提供的待测存储阵列的一个可选的结构示意图，本公开实施例中，参考图2，待测存储阵列10包括了多条字线WL_0~WL_m和多条位线BL_0~BL_n。待测存储阵列10中还包括了多个存储单元（Cell）100。一条位线和一条字线的交叉点处，设置有一个存储单元100；并且该存储单元100分别电连接这条位线和这条字线。多条位线BL_0~BL_n和多条字线WL_0~WL_m分别按照其对应的序号依次排布。

需要说明的是，图2中多条互补位线BLB_0~BLB_n用于提供参考电位，以便于读取位线BL_0~BL_n的数据。多条互补位线BLB_0~BLB_n与多条位线BL_0~BL_n一一对称。多条互补位线BLB_0~BLB_n和多条互补字线WLB_0~WLB_m，与存储单元100的连接方式可以参照多条字线WL_0~WL_m和多条位线BL_0~BL_n进行理解。

表1是一种可选的第一数据列表，如表1所示，第一数据列表中多条位线BL_0~BL_n中标号为奇数的位线所记录的值为“0”，多条位线BL_0~BL_n中标号为偶数的位线所记录的值为“1”。也就是说，第一数据列表中每条位线所记录的值相同，相邻两条位线所记录的值相反。表1

本公开实施例中，结合表1和图2，将表1和图2示出的多条位线BL_0~BL_n中标号为奇数的位线记作奇数位线BL_odd，标号为偶数的位线记作偶数位线BL_even。

那么，按照第一数据列表（表1），向待测存储阵列10写入数据，则多条奇数位线BL_odd所对应的存储单元100被写入“0”，即：多条奇数位线BL_odd所对应的存储单元100的初始数据为低电平或低电平数据；多条偶数位线BL_even所对应的存储单元100被写入“1”，即：多条偶数位线BL_even所对应的存储单元100的初始数据为高电平或高电平数据。也就是说，连接于相邻位线的存储单元100分别被写入相反值。

这样，连接于相邻位线的存储单元100分别为被写入低电平和高电平，从而，连接于相邻位线的存储单元100之间具有足够的电压差；进而，相邻位线的存储单元100更容易因为漏电而发生电压变化，也即更容易检测出存储单元与存储单元之间的漏电。

S102、根据第一数据列表，将每条位线接入对应的电位。

本公开实施例中，结合表1和图2，若存储单元100写入的初始数据为低电平，则将其连接的位线连接到电源；若存储单元100写入的初始数据为高电平，则将其连接的位线接地。

那么，根据第一数据列表（表1），多条奇数位线BL_odd对应的存储单元100的电平为低电平，因而，将多条奇数位线BL_odd接入电源，即：多条奇数位线BL_odd连接于高电平（高电位）；多条偶数位线BL_even对应的存储单元100的电平为高电平，将多条偶数位线BL_even接地，即：多条偶数位线BL_even连接于低电平（低电位）。也就是说，存储单元100与其对应的位线的电平相反。同时，第一数据列表中相邻两条位线所记录的值相反，因而，相邻位线分别被接入低电平和高电平。

这样，存储单元与其对应的位线的电平相反，从而，在后续步骤中，能够通过存储单元的电压变化来确定待测存储阵列是否发生漏电；并且，在字线未被激活时，存储单元与其连接的位线之间存在足够的电压差，从而，位线与存储单元之间发生漏电时，位线更容易因为漏电而发生电压变化，也即更容易检测出位线与存储单元之间的漏电缺陷。

同时，相邻位线分别被接入低电位和高电位，从而，相邻位线之间具有足够的电压差；进而，相邻位线更容易因为漏电而发生电压变化，也即更容易检测出位线与位线之间的漏电缺陷。并且，相邻位线之间的压差约等于VARY，相较于相关技术，提高了相邻位线之间的压差，能够进一步放大位线上的漏电缺陷，也即更容易检测出漏电缺陷。

另外，未处于激活状态的字线，其电位为低电平。这样，接入高电平的位线与未处于激活状态的字线之间存在足够的电压差，从而，位线与字线之间发生漏电时，位线更容易因为漏电而发生电压变化，也即更容易检测出位线与字线之间的漏电缺陷。

也就是说，相较于相关技术，采用本公开实施例，相邻位线之间的漏电效应，位线与字线之间的漏电效应，位线与存储单元之间的漏电效应都能得到加强，也即更容易检测出漏电缺陷。

S103、使每条位线处于浮空状态。

本公开实施例中，每条位线处于浮空状态是指：切断每条位线与其他部分的电连接，使位线成为孤立的电容器。这样，每条位线的电压取决于其存储的电荷量。

图4示出了本公开实施例提供的待测存储阵列的一个可选的结构示意图，需要说明的是，图4中仅示例出了序号为0的位线BL_0与其互补位线BLB_0，以及，序号为1的位线BL_1与其互补位线BLB_1，与待测存储阵列10中其他结构的连接关系。剩余的位线与其他部分的连接关系可以参考图4中的位线BL_0与互补位线BLB_0进行理解。

本公开实施例中，结合图2和图4，每条位线均连接有一个第一电容器C_BL。待测存储阵列10还包括多个均衡器EQ（Equalizer）和多个感测放大器SA（Sense Amplifier），标号为0的位线BL_0与其互补位线BLB_0连接于一个均衡器EQ和一个感测放大器SA。相应地，多条位线BL_0~BL_n与其对应的多条互补位线BLB_0~BLB_n，对应连接多个均衡器EQ和多个感测放大器SA。

也就是说，每条位线连接有均衡器EQ和感测放大器SA。因此，关闭每个均衡器EQ和关闭每个感测放大器SA，并断开S102步骤中每条位线所连入的电位，从而，切断每条位线与其他部分的电连接，即：每条位线处于浮空状态。这样，在后续的步骤中，若待测存储阵列存在漏电缺陷，位线更容易因为漏电而发生电压变化，也即更容易检测出漏电缺陷。

S104、将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据。

本公开实施例中，参考图2，激活一条字线，该条字线对应的多个存储单元100，与其对应的多条位线BL_0~BL_m进行电荷共享。由于存储单元100的初始数据与其所对应的位线所接入的电平相反，在电荷共享过程中，位线会对存储单元100进行反写，即：将存储单元100的初始数据改写为相反值。例如，存储单元100的初始数据为“0”，其对应的位线接入的电位为高电平V_ARY，反写成功后，存储单元100中的检测数据为“1”。

进一步地，在待测存储阵列10存在漏电缺陷的情况下，位线会因为漏电而发生电压变化，从而，会造成反写失败，检测数据与初始数据的值一致。例如，存储单元100的初始数据为“0”，其对应的位线接入的电位为高电平V_ARY，若该条位线因漏电而电压下降，会导致存入存储单元100的“1”的电压不够高，该条位线对存储单元100的反写失败，存储单元100的检测数据为“0”。

另外，在待测存储阵列10不存在漏电缺陷的情况下，存储单元100所存储的初始数据会被反写为相反值，即：存储单元100的检测数据与其初始数据不一致。

也就是说，将处于浮空状态的每条位线和其连接的存储单元进行电荷共享，处于浮空状态的位线能够对存储单元进行反写，以使存储单元中的初始数据转变为检测数据。这样，待测存储阵列是否存在漏电缺陷对应不同的反写结果，从而，能够通过检测数据检测出待测存储阵列的漏电缺陷。

S105、从待测存储阵列中读取检测数据。

本公开实施例中，结合图2和图4，打开每个感测放大器SA和每个均衡器EQ，而后，逐条激活多条字线WL_0~WL_m读出对应的存储单元100的检测数据，从而得到待测存储阵列10的多个检测数据。

S106、将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。

表2是一个可选的第二数据列表（COLSTRIPE2），参考表2，多条位线BL_0~BL_n中标号为奇数的位线所记录的值为“0”，多条位线BL_0~BL_n中标号为奇数的位线所记录的值为“1”。第一数据列表中位线所记录的数据为“0”时，第二数据列表中对应的位线所记录的数据为“1”。也就是说，第二数据列表中每条位线对应的数据与第一数据列表中的数据相反。表2

本公开实施例中，结合表1和表2，按照第一数据列表对待测存储阵列进行写入、接入电位以及共享电荷等操作后，若待测存储阵列不存在漏电缺陷，则所有检测数据为初始数据的相反值，如第二数据列表（表2）中所示。反之，若待测存储阵列存在漏电缺陷，则漏电缺陷对应的部分检测数据会与第二数据列表中对应位置的数据存在差异。例如，参考表1，对应位线BL_1和字线WL_1的存储单元的初始数据为“0”，若该存储单元100对应的位线BL_1与其他位线，或者，与字线之间存在漏电缺陷，则该存储单元100的检测数据为“0”，与表2中的数据“1”不一致。因此，可以将检测数据与第二数据列表进行比对，以判断待测存储阵列的漏电状态。

可以理解的是，按照第一数据列表，向待测存储阵列写入初始数据以及将每条位线接入对应的电位。这样，相较于相关技术，采用本公开实施例，相邻位线之间的漏电效应，位线与字线之间的漏电效应，位线与存储单元之间的漏电效应都能得到加强，从而，提高了漏电缺陷的检测能力。

本公开的一些实施例中，在第一数据列表或第二数据列表中，每条位线对应的数据相同，相邻两条位线对应的数据相反；每条位线在第一数据列表中对应的数据，与其在第二数据列表中对应的数据相反。

本公开实施例中，以表1和表2为例，在第一数据列表（表1）中，标号为奇数的位线的数据均为“0”，标号为偶数的位线的数据均为“1”。在第二数据列表（表2）中，标号为奇数的位线的数据均为“1”，标号为偶数的位线的数据均为“0”。也就是说，在第一数据列表或第二数据列表中，每条位线对应的数据相同，相邻两条位线对应的数据相反；每条位线在第一数据列表中对应的数据，与其在第二数据列表中对应的数据相反。

本公开的一些实施例中，待测存储阵列还包括多个感测放大器、多个均衡器、多条互补位线和多条字线；每条位线与每条互补位线，对应连接于每个感测放大器的两端，并且，对应连接于每个均衡器的两端；多个存储单元对应连接于多条字线。

本公开实施例中，结合图2和图4，待测存储阵列10还包括多个感测放大器SA、多个均衡器EQ、多条互补位线BLB_0~BLB_n和多条字线WL_0~WL_m。位线BL_0~BL_n与每条互补位线BLB_0~BLB_n均连接有一个第一电容器C_BL。序号为0的位线BL_0与其对应的互补位线BLB_0之间，连接有一个感测放大器SA，也连接有一个均衡器EQ。也就是说，每条位线与每条互补位线，对应连接于每个感测放大器SA的两端，并且，对应连接于每个均衡器EQ的两端；多个存储单元100对应连接于多条字线。

本公开实施例中，结合图2和图4，每个感测放大器SA包括四个晶体管，分别为第一晶体管101、第二晶体管102、第三晶体管103和第四晶体管104，其中，第一晶体管101和第三晶体管103均为PMOS（Positive channel Metal Oxide Semiconductor，P型金属氧化物半导体）晶体管，第二晶体管102和第四晶体管104均为NMOS（Negative channel Metal OxideSemiconductor，N型金属氧化物半导体）晶体管。以序号为0的位线BL_0与其对应的互补位线BLB_0之间的感测放大器SA为例进行说明，第一晶体管101的栅极连接于互补位线BLB_0，第一晶体管101的漏极连接于位线BL_0，第一晶体管101的源极连接于第二电源PCS。第三晶体管103的栅极连接至位线BL_0，第三晶体管103的漏极连接于互补位线BLB_0，第三晶体管103的源极连接于第二电源PCS。第二晶体管102的栅极连接于互补位线BLB_0，第二晶体管102的漏极连接于位线BL_0，第二晶体管102的源极连接于第一电源NCS。第四晶体管104的栅极连接至位线BL_0，第四晶体管104的漏极连接于互补位线BLB_0，第四晶体管104的源极连接于第一电源NCS。相应地，多个感测放大器SA连接至对应的位线和互补位线。从而，每条位线与每条互补位线，对应连接于每个感测放大器SA的两端。

本公开实施例中，结合图2和图4，第十晶体管110的源极连接于电压VSS，第十晶体管110的栅极连接于控制信号SAEN，第十晶体管110的漏极连接于第一电源NCS。第十二晶体管112的漏极和第十三晶体管113的漏极连接于第十一晶体管111的源极。第十一晶体管111的栅极连接于控制信号SAPEB，第十二晶体管112的栅极连接于控制信号SAP1B，第十三晶体管113的栅极连接于控制信号SAP2B。第十二晶体管112的源极连接于电压VDD，第十三晶体管113的源极连接于电压VBLH。

本公开实施例中，结合图2和图4，第五晶体管105和第六晶体管106的栅极均连接至控制写入和读取的控制信号YS，第五晶体管105的源极和漏极分别连接于位线BL_0和第一本地输入输出线LIO。第六晶体管106的源极和漏极分别连接于位线BL_1和第二本地输入输出线LIO’。从而，通过控制写入和读取的控制信号YS产生CSL列选择信号，以打开对应的位线。

本公开实施例中，结合图2和图4，每个均衡器EQ包括三个晶体管，分别为第七晶体管107、第八晶体管108和第九晶体管109，第七晶体管107、第八晶体管108和第九晶体管109均为NMOS晶体管。针对连接于位线和互补位线之间的均衡器EQ，以序号为0的位线BL_0与其对应的互补位线BLB_0之间的感测放大器SA为例进行说明，第七晶体管107、第八晶体管108和第九晶体管109的栅极连接于控制信号BLEQ，第八晶体管108和第九晶体管109的源极连接于位线预充电压VBLP（Voltage of Bit Line Precharge）。第七晶体管107的源极连接于位线BL_0，第七晶体管107的漏极连接于互补位线BLB_0。第八晶体管108的漏极连接于位线BL_0，第九晶体管109的漏极位线BL_0。相应地，多个均衡器EQ连接至对应的位线和互补位线。从而，每条位线与每条互补位线对应连接于每个均衡器EQ的两端。

另外，针对连接于第十晶体管110和第十一晶体管111的均衡器EQ，第七晶体管107的源极连接于第一电源NCS和第十晶体管110的漏极，第七晶体管107的漏极连接于第十一晶体管111的漏极和第二电源PCS。第七晶体管107、第八晶体管108和第九晶体管109的栅极连接于控制信号BLEQ，第八晶体管108和第九晶体管109的源极连接于位线预充电压VBLP（Voltage of Bit Line Precharge）。第八晶体管108的漏极连接于第十晶体管110的漏极和第一电源NCS，第九晶体管109的漏极连接于第十一晶体管111的漏极和第二电源PCS。

本公开实施例中，结合图2和图4，读取检测数据时，感测放大器SA和均衡器EQ打开，此时，控制信号SAEN接高电位；控制信号SAP1B接低电位，控制信号SAP2B和控制信号SAPEB接高电位，从而，第一电源NCS接低电位Vss，第二电源PCS接VBLH。感测放大器SA关闭时，控制信号SAEN连接于低电位，控制信号BLEQ接高电位，第一电源NCS和第二电源PCS连接于位线预充电压VBLP。将控制信号BLEQ短接到电压VBLH，均衡器EQ能够将位线预充电压VBLP传输到多条位线BL_0~BL_n和多条互补位线BLB_0~BLB_n。

在本公开的一些实施例中，可以通过步骤S201~S203来实现图1示出的S102，将结合各步骤进行说明。

S201、关闭每个感测放大器。

S202、若存储单元写入的初始数据为低电平，则将其连接的位线连接到电源；若存储单元写入的初始数据为高电平，则将其连接的位线接地。

本公开实施例中，参考图2，关闭每个感测放大器SA，若多条奇数位线BL_odd对应的存储单元100的电平为低电平，则将多条奇数位线BL_odd接入电源，即：多条奇数位线BL_odd连接于高电平。相应地，若多条偶数位线BL_even对应的存储单元100的电平为高电平，则将多条偶数位线BL_even接地，即：多条偶数位线BL_even连接于低电平。也就是说，将位线接入对应的电位。

S203、等待第一时间，以使每条位线的电位保持稳定。

图5和图6是本公开实施例提供的待检测阵列的可选的信号示意图，图5和图6中横轴表示时间，纵轴表示电压。其中，图5示出了奇数位线BL_odd的波形变化，图6示出了偶数位线BL_even的波形变化。图5和图6中SA Off指令和EQ Off指令之间为Q2阶段；Q1阶段示出了图1中S101步骤的波形变化；Q2阶段示出了图1中S102步骤的波形变化。

需要说明的是，图5中示出的V_{BL_odd}和图6中示出的V_{BL_even}用于比对存储单元以及其对应的位线的电压变化。图5中的V’_{BL_odd}示出了奇数位线电压在不同漏电状态下的电压变化，图6中的V’_{BL_even}示出了偶数位线电压在不同漏电状态下的电压变化，其中，L1和L3为待测存储阵列不存在漏电缺陷的电压变化曲线；L2和L4为待测存储阵列存在漏电缺陷的电压变化曲线。CSL列选择信号用于打开对应的位线。图5和图6中的WL为字线的电压变化曲线。

本公开实施例中，结合图5和图6，基于SA Off的指令，关闭每个感测放大器SA。而后，在第一时间T1内，奇数位线BL_odd的电压V_{BL_odd}逐渐上升为高电平，并保持在高电平；偶数位线BL_even的电压V_{BL_even}逐渐降低为低电平，并保持在低电平。这样，位线接入对应的电位后，等待第一时间后，位线的电压才能够与其被接入电位一致，从而，避免对后续的漏电缺陷检测造成干扰。

需要说明的是，图5中示例出的奇数位线BL_odd和图6示例出的偶数位线BL_even可以是相邻的两条位线，互补位线也可以参照图5和图6奇数位线BL_odd和偶数位线BL_even进行理解。PRE为预充电（Precharge）指令；WRT为写入操作指令，RED为读取操作指令；CSL为控制位线激活的列选择信号；ACT为用于控制字线的激活指令。

在本公开的一些实施例中，关闭每个均衡器，以及，断开每条位线所连入的电位，以使每条位线处于浮空状态。

本公开实施例中，参考图2和图4，关闭每个均衡器EQ，以及，断开每条位线BL_0~BL_n所连入的电位，即：断开电源以及接地端与多条位线BL_0~BL_n之间的连接。这样，多条位线BL_0~BL_n未连接于任何部分，即：每条位线BL_0~BL_n处于浮空状态。

图3为本公开实施例提供的待测存储阵列10中存储单元100的结构示意图。本公开实施例中，参考图3，每个存储单元100包括第二电容器SC（Storage Capacitor，SC）和存取晶体管AT（Access Transistor），存取晶体管AT的栅极与字线WL相连，漏极与位线BL相连，源极与第二电容器SC相连。字线WL上的电压信号能够控制存取晶体管AT的打开或关闭，进而通过位线BL读取存储在第二电容器SC中的数据信息，或者通过位线BL将数据信息写入到第二电容器SC中进行存储。

本公开实施例中，参考图3，由于第二电容器SC与其对应的位线WL进行了电荷共享，位线BL的电位随之发生了变化，如公式（1）所示：

（1）；

公式（1）中，V_BL为电荷共享前的位线电位，V_{BL_}为电荷共享后的位线电位，C_BL为每根位线上的等效电容（位线与位线之间的电容），奇/偶位线的等效电容是一致的。C_cell为第二电容器SC的电容，V_cell为第二电容器SC电荷共享前的电位。

本公开实施例中，结合图2和图3，若多条奇数位线BL_odd控制的第二电容器SC被写入“1”，则多条奇数位线BL_odd接入了低电平Vss，例如Vss的值为0。因此，针对每条奇数位线BL_odd，公式（1）中，V_BL等于Vss，V_cell等于V_ARY。从而，在电荷共享后，奇数位线BL_odd的电压V_{BL_odd}如公式（2）所示：

（2）；

公式（2）中，C_BL为每根位线上的等效电容，C_cell为连接于奇数位线的存储单元中的第二电容器SC的电容。V_ARY表征第一电容器和第二电容器的电平差值，其与高电平V_ARY具有相等的值，因此用V_ARY表示。

同时，多条偶数位线BL_even控制的第二电容器SC被写入“0”，多条偶数位线BL_even接入了高电平V_ARY。因此，针对每条偶数位线BL_even，公式（1）中，V_BL等于V_ARY，V_cell等于Vss。从而，在电荷共享后，偶数位线BL_even的电压V_{BL_even}如公式（3）所示：

（3）；

公式（3）中，C_BL为每根位线上的等效电容，C_cell为连接于偶数位线的存储单元中的第二电容器SC的电容。V_ARY表征第一电容器和第二电容器的电平差值，其与高电平V_ARY具有相等的值，因此用V_ARY表示。

从而，一条奇数位线BL_odd和一条偶数位线BL_even的电压差∆V_BL，如公式（4）所示：

（4）；

公式（4）中，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容。V_ARY为高电平的值。

由公式（5）可知，由于第二电容器SC的电容Ccell远远小于C_BL，例如，C_BL：C_cell＝6：1。因此，一条奇数位线BL_odd和一条偶数位线BL_even的电位差∆V_BL约等于高电平V_ARY的值。这样，相较于相关技术，采用本公开实施例提高了相邻位线之间的电压差，从而，位线与位线之间的漏电效应能够得到加强，也即更容易检测出漏电缺陷。

本公开的一些实施例中，可以通过步骤S301~S303来实现图1示出的S104，将结合各步骤进行说明。

S301、激活第m条字线；m为自然数。

S302、等待第二时间，以使每条位线和第m条字线连接的存储单元进行电荷共享。

S303、关闭第m条字线。

图5和图6中EQ On且SA On指令和EQ Off指令之间为Q3阶段，Q3阶段示出了图1中S104步骤的波形变化；Q4阶段示出了图1中S105步骤的波形变化。

本公开实施例中，结合图5和图6，在Q3阶段，基于激活指令ACT，一条字线被打开。而后，当待测存储阵列存在漏电缺陷时，奇数位线BL_odd的电压V_{BL_odd}如L2所示：相较于L1，待测存储阵列存在漏电缺陷时的奇数位线BL_odd的电压下降较为明显；偶数位线BL_even的电压如L4所示：相较于L3，待测存储阵列存在漏电缺陷时的偶数位线BL_even的电压上升较为明显；并且，当待测存储阵列不存在漏电缺陷时，奇数位线BL_odd对应的存储单元的电压V_{cell_odd}由低电平转变为高电平，偶数位线BL_even对应的存储单元的电压V_{cell_odd}由高电平转变为低电平。也就是说，待测存储阵列是否存在漏电缺陷对应不同的反写结果，从而，能够通过检测数据与初始数据的差异检测出待测存储阵列的漏电缺陷。

本公开实施例中，结合图5和图6，在T2时间内，经历一段时间后，存储单元的电压才上升至高电平，即：位线完成反写操作；并且，当待测存储阵列存在漏电缺陷时，奇数位线BL_odd的电压V_{BL_odd}和偶数位线BL_even的电压V_{BL_even}均缓缓下降，经历一段时间后，曲线L1和曲线L2才有明显的差值，曲线L3和曲线L4才有明显的差值。也就是说，等待第二时间后，才能避免对位线的反写操作造成干扰。

可以理解的是，在激活第m条字线后，等待第二时间，每条位线和第m条字线连接的存储单元进行电荷共享；而后，再关闭第m条字线。这样，等待第二时间后，初始数据才能转化为检测数据，从而，避免对漏电缺陷检测造成干扰。

本公开实施例中，结合图3和图4，当写入数据时，第二电容器SC的第一端连接至电压V_plt，并且此时V_plt为位线写入数据过程中的电压V_{plt_W}，此时，一条位线BL以及其所对应的存储单元100的总电荷量Q₀如公式（5）所示：

（5）；

其中，V_BLP为位线预充电压，V_{plt_W}为位线写入数据过程中的电压，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容，V_cell为第二电容器SC的电压。

本公开实施例中，结合图3和图4，当读取数据时，第二电容器SC的第一端连接至电压V_plt，并且此时V_plt为位线写入数据过程中的电压V_{plt_R}，此时，一条位线BL以及其所对应的存储单元100的总电荷量Q_R如公式（6）所示：

（6）；

其中，V_BLP为位线预充电压，V_{plt_R}为位线读取数据过程中的电压，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容，为位线电压变化值。

进一步地，共享电荷操作前后，电荷量未发生变化，因此，Q₀等于Q_R。从而，位线电压变化值如公式（7）所示：

（7）；

公式（7）中，V_BLP为位线预充电压，V_{plt_W}为位线写入数据过程中的电压，V_{plt_R}为位线读取数据过程中的电压，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容，V_cell为第二电容器SC的电压。

从而，当存储单元100所存储的初始数据为“1”时，电荷共享后的Vcell等于高电平V_ARY，此时，位线电压变化值如公式（8）所示：

（8）；

公式（8）中，V_BLP为位线预充电压，V_{plt_W}为位线写入数据过程中的电压，V_{plt_R}为位线读取数据过程中的电压，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容。进而，对于该位线，公式（1）中的V_{BL_}等于公式（8）中的位线电压变化值与该位线电压V_BL之和。

当存储单元100所存储的初始数据为“0”时，电荷共享后的V_cell等于低电平V_SS，此时，位线电压变化值如公式（9）所示：

（9）；

公式（9）中，V_BLP为位线预充电压，V_{plt_W}为位线写入过程中的电压，V_{plt_R}为位线读取过程中的电压，C_BL为每根位线上的等效电容，C_cell为第二电容器SC的电容。进而，对于该位线，公式（1）中的V_{BL_}等于公式（9）中的位线电压变化值与该位线电压V_BL之和。

也就是说，在共享电荷操作后，每条位线的电压取决于该条位线与其所对应的存储单元的总电荷量。

本公开的一些实施例中，可以通过图7示出的S401~S403来实现图1示出的S105，将结合各步骤进行说明。

S401、打开每个感测放大器和每个均衡器。

S402、再次激活第m条字线，以读取第m条字线对应的检测数据。

S403、关闭第m条字线。

本公开实施例中，参考图2和图4，打开每个感测放大器SA和每个均衡器EQ，再次激活第m条字线WL_m，以读取第m条字线对应的检测数据。

也就是说，一条字线完成电荷共享后，读取其对应的检测数据；并且，在读取检测数据前，打开每个感测放大器和每个均衡器，避免对读取检测数据操作造成干扰。

本公开的一些实施例中，可以通过图7示出的S404~S405来实现图1示出的S105，将结合各步骤进行说明。

S404、按照第一数据列表，向第m条字线连接的存储单元写入初始数据。

本公开实施例中，结合表1和图2，按照第一数据列表，向第m条字线WL_m连接的存储单元100写入初始数据，从而，确保该条字线所对应的初始数据与第一数据列表中一致，避免读取第m条字线WL_m的操作对后续步骤造成干扰。

S405、通过检测方法，得到下一条字线对应的检测数据，直至所有字线对应的检测数据都被读取，以获得待测存储阵列的检测数据。

本公开实施例中，按照图1中的步骤S103~S106逐条读取剩余字线对应的检测数据，直至所有字线对应的检测数据都被读取，从而，获得待测存储阵列对应的所有检测数据。例如，参考图2，在读取第m条字线WL_m的检测数据以及写入初始数据后，通过图7示出的S401~S405步骤逐条读取剩余字线对应的检测数据，从而，得到待测存储阵列10对应的多个检测数据；其中，第m条字线WL_m可以是多条字线WL_0~WL_m中的任意一条字线。

本公开的一些实施例中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，包括：若检测数据与第二数据列表的数据均相同，则待测存储阵列不存在漏电。

本公开实施例中，若检测数据与第二数据列表的数据均相同，即：所有存储单元都反写成功，则待测存储阵列10不存在漏电。

本公开的一些实施例中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若两条相邻位线所对应的检测数据，与对应在第二数据列表的数据相反，则该两条位线之间发生漏电。

本公开实施例中，若位线与位线之间存在漏电，随着漏电的进行，接入高电平的位线的电压会随之缓缓下降，接入低电平的位线的电压会随之缓缓上升；从而，会导致共享电荷过程中存入存储单元100的“0”电位不够低，存入存储单元100的“1”电位不够高。在读取过程中，接入高电平的位线所对应的存储单元100的“1”读取失败，接入低电平的位线所对应的存储单元100的“0”读取失败，即：该两条位线所对应的检测数据均与第二数据列表中的数据均相反。也就是说，若两条相邻位线所对应的检测数据，与对应在第二数据列表的数据相反，则该两条位线之间发生漏电。

本公开的一些实施例中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若一条位线与任一字线交叠上的检测数据保持高电平，且位线与其他字线交叠上的检测数据保持低电平，且与该条位线相邻的位线上的检测数据，与对应在第二数据列表的数据完全相同，则该条位线与字线之间发生漏电。

本公开实施例中，若一条字线与一条位线之间存在漏电，并且，该条位线接入高电平，则，在共享电荷过程中，接入高电平的该条位线就会被未处于激活状态的字线从而高电平拉低到低电平，使其无法将数据“1”改写到该条位线所对应的存储单元中，最后读取“1”失败，例如，字线未激活状态的电压为-0.2V，高电平可以为1V。反之，其他位线与字线之间不存在漏电，则其他位线对应的检测数据均与第二数据列表中的值一致。例如，读取的待测存储阵列的检测数据可以如表3所示：位线BL_3对应的检测数据均为“0”（除与字线WL_6交叠的检测数据外），与第二数据列表（表2）中对应的数据均相反。表3

并且，在读取字线WL_6上的数据时，因为字线WL_6上的电压会变成高电压，由此字线WL_6与位线BL_3控制的存储单元会被拉至高电位，从而将该存储单元内的数据由低电平拉高至高电平。也就是说，该存储单元内的数据被改写为高电平数据，位线BL_3和字线WL_6的交叠的检测数据会始终保持为高电平。由于位线BL_3与其他字线（除字线WL_6之外的字线）均未发生漏电，从而使得位线BL_3与这些字线交叠上的检测数据始终为低电平数据。

也就是说，若一条所述位线与任一字线交叠上的检测数据保持高电平，且所述位线与其他字线交叠上的检测数据保持低电平，且与该条所述位线相邻的位线上的检测数据，与对应在所述第二数据列表的数据完全相同，则该条所述位线与所述字线之间发生漏电。

本公开的另外一些实施例中，当任一位线被接入低电平时，当该位线与任一字线漏电时，则该位线上的电平始终保持为低电平（该位线上的检测数据为低电平数据），当读取该字线时，该字线被施加高电位，电位被分享至该位线上，从而使得字线与该位线交叠的检测数据由低电平数据转变成高电平数据。

本公开的一些实施例中，将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态，还包括：若两个相邻存储单元所对应的检测数据，与对应在第二数据列表的数据相反；则两个相邻存储单元之间发生漏电。

本公开实施例中，如果两个存储单元（该两个存储单元连接至相邻位线）之间发生漏电，那么当写入初始数据时，两个存储单元的初始数据会同时为“1”或者同时为“0”，并且，在位线接入对应的电位的过程中，两个存储单元的初始数据在共享电荷过程中被反写的“1”电位不够高，或者被反写的“0”电位不够低，即：该两个存储单元所对应的检测数据于第二数据列表中的数据相反。也就是说，若两个相邻存储单元所对应的检测数据，与对应在第二数据列表的数据相反；则两个相邻存储单元之间发生漏电。

例如，读取的待测存储阵列的检测数据可以如表4所示：对应位线BL_1和字线WL_2的存储单元的检测数据为“0”，与第二数据列表（表2）中对应的数据相反；对应位线BL_2和字线WL_2的存储单元的检测数据为“1”，与第二数据列表（表2）中对应的数据相反；并且，位线BL_1与位线BL_2剩余检测数据与第二数据列表（表2）中数据一致。从而，可以推断出该两个存储单元之间发生了漏电。表4

本公开的一些实施例中，检测方法还包括：按照第二数据列表，向待测存储阵列写入初始数据，以获得对应的检测数据；将检测数据与第一数据列表进行比对，判断待测存储阵列的漏电状态。

本公开实施例中，参考图2，未处于激活状态的字线，其电位为低电平。因此，接入低电平的位线与字线之间的漏电缺陷，不会使位线电压发生变化，检测数据也不会发生变化，从而，接入低电平的位线与字线之间的缺陷不能被检测出来。因此，本公开实施例还需要按照表2示出的第二数据列表，向待测存储阵列10写入初始数据，以及，按照表2示出的第二数据列表，将多条位线BL_0~BL_n接入对应的电位，即：将存入奇数位线BL_odd和偶数位线BL_even控制的存储单元100的初始数据互换，同时将奇数位线BL_odd和偶数位线BL_even接入的电位互换。这样，所有的位线都写入“0”，并接入了高电位，从而，能够对所有字线与位线之间的漏电缺陷进行检测。

本公开实施例中，参照图1中的步骤S103~S106以及图7中的步骤S401~S405，获得按照第二数据列表进行写入初始数据等操作的对应的检测数据。也就是说，按照第二数据列表，向待测存储阵列写入初始数据，逐条读取每条字线所对应的检测数据，以获得待测存储阵列对应的所有检测数据；进而，将检测数据与第一数据列表进行比对，判断待测存储阵列的漏电状态。

图8是本公开实施例提供的检测方法的一个可选的流程示意图，需要说明的是，图8中CBR为自刷新操作；BGR为初始数据，例如，图中BGR后的数据为COLSTRIPE1，则表明按照第一数据列表向待测存储阵列写入初始数据。

本公开实施例中，参考图8，检测方法包括：

S501、按照第一数据列表（即图8中的COLSTRIPE1），向待测存储阵列10写入初始数据。

本公开实施例中，可以按照表1示出的第一数据列表，采取逐行写入的方式，向待测存储阵列写入初始数据。

S502、进行自刷新操作CBR。

S503、关闭每个感测放大器SA（对应图8上方的SA Off）。

本公开实施例中，可以按照表1示出的第一数据列表，将多条位线接入对应的电位，即：将奇数位线BL_odd接入高电平V_ARY，将偶数位线BL_even接入低电平V_SS；等待第一时间，以使位线电压上升并保持其对应的电位。

S504、关闭每个均衡器EQ（即图8上方的EQ Off）。

本公开实施例中，关闭每个均衡器EQ，以使多条位线处于浮空状态。

S505、激活第m条字线WL_m。

本公开实施例中，激活第m条字线WL_m，存储单元将会与浮空状态的位线进行电荷共享，对存储单元进行反写。等待第一时间后，关闭该条字线。

S506、打开感测放大器SA和均衡器EQ（即图8上方的EQ On且SA On）。

S507、再次激活第m条字线WL_m，以读取第m条字线WL_m对应的检测数据。

S508、循环上述S501至S507的步骤，逐条读取剩余字线所对应的检测数据，直至获取待测存储阵列的所有检测数据。

本公开实施例中，每次关闭字线后，需要进行一次预充电操作（Precharge）。在读取每条字线所对应的检测数据后，仅需要该条字线对应的初始数据写入对应的存储单元。

S509、按照第二数据列表（即图8中的COLSTRIPE2），向待测存储阵列写入初始数据。

本公开实施例中，按照表2示出的第二数据列表，采取逐行写入的方式，向待测存储阵列写入初始数据。

S510、进行自刷新操作CBR。

S511、关闭每个感测放大器SA（对应图8下方的SA Off）。

本公开实施例中，按照表2示出的第二数据列表，将多条位线接入对应的电位，即：将奇数位线BL_odd接入低电平V_SS，将偶数位线BL_even接入高电平V_ARY。

S511、激活第m条字线WL_m。

S512、打开感测放大器SA和均衡器EQ（对应图8下方的EQ On且SA On）。

S513、激活第m条字线WL_m，读取第m条字线WL_m对应的检测数据。

S514、循环上述S509至S513的步骤，逐条读取剩余字线所对应的检测数据，直至获取待测存储阵列的所有检测数据。

图9为本公开实施例提供的检测装置的一个可选的结构示意图。参考图9，本公开实施例还提供了一种检测装置200，包括：

写入模块201，按照第一数据列表，向待测存储阵列写入初始数据；其中，待测存储阵列包括多个存储单元和多条位线；连接于相邻位线的存储单元100分别被写入相反值。

控制模块202，用于根据第一数据列表，将每条位线接入对应的电位；并且，用于使每条位线处于浮空状态；以及，用于将每条位线和其连接的存储单元进行电荷共享，以使存储单元中的初始数据转变为检测数据。

读取模块203，用于从待测存储阵列中读取检测数据。

判断模块204，用于将检测数据与第二数据列表进行比对，判断待测存储阵列的漏电状态。

本公开的一些实施例中，参考图9，写入模块201还用于按照第二数据列表，向待测存储阵列写入初始数据。

本公开的一些实施例中，参考图9，待测存储阵列还包括多个感测放大器、多个均衡器、多条互补位线和多条字线；每条位线与每条互补位线，对应连接于每个感测放大器的两端，并且，对应连接于每个均衡器的两端；多个存储单元对应连接于多条字线。

本公开的一些实施例中，参考图9，控制模块202还用于关闭每个均衡器，以及，断开每条位线所连入的电位，以使每条位线处于浮空状态。

本公开的一些实施例中，参考图9，控制模块202还用于激活第m条字线，等待第二时间，以使每条位线和第m条字线连接的存储单元进行电荷共享；以及，关闭第m条字线。m为自然数。

本公开的一些实施例中，参考图9，当按照第二数据列表向待测存储阵列写入初始数据时，控制模块202还用于将对应的初始数据转化为检测数据。

本公开的一些实施例中，参考图9，读取模块203还用于打开每个感测放大器和每个均衡器，再次激活第m条字线，以读取第m条字线对应的检测数据；以及，关闭第m条字线。

本公开的一些实施例中，参考图9，在读取第m条字线对应的检测数据之后，读取模块203还用于按照第一数据列表，向第m条字线连接的存储单元写入初始数据；以及，通过检测方法，得到下一条字线对应的检测数据，直至所有字线对应的检测数据都被读取，以获得待测存储阵列的检测数据。

本公开的一些实施例中，参考图9，当按照第二数据列表向待测存储阵列写入初始数据时，读取模块203还用于读取对应的检测数据。

本公开的一些实施例中，参考图9，判断模块204还用于进行如下判断：若检测数据与第二数据列表的数据均相同，则待测存储阵列不存在漏电。

本公开的一些实施例中，参考图9，判断模块204还用于进行如下判断：若两条相邻位线所对应的检测数据，与对应在第二数据列表的数据相反，则该两条位线之间发生漏电。

本公开的一些实施例中，参考图9，判断模块204还用于进行如下判断：若一条位线所对应的检测数据，与对应在第二数据列表的数据相反；并且，与该条位线相邻的位线的检测数据，与对应在第二数据列表的数据完全相同；且，任一字线上所对应的检测数据与对应在第二数据列表中的数据相反，则该条位线与字线之间发生漏电。

本公开的一些实施例中，参考图9，判断模块204还用于进行如下判断：若两个相邻存储单元所对应的检测数据，与对应在第二数据列表的数据相反；则两个相邻存储单元之间发生漏电。

本公开的一些实施例中，参考图9，当按照第二数据列表向待测存储阵列写入初始数据时，判断模块204还用于将检测数据与第一数据列表进行比对，判断待测存储阵列的漏电状态。

图10为本申请实施例提供的检测装置200的一个可选的结构示意图，参考图10，检测装置200的硬件实体包括：存储器205、处理器206和通信接口207。处理器206通常控制检测装置200的总体操作。通信接口207可以使检测装置200通过网络与其他装置或设备通信。存储器205配置为存储由处理器206可执行的指令和应用，还可以缓存待处理器206以及检测装置200中各模块待处理或已经处理的数据（例如，图像数据、音频数据、语音通信数据和视频通信数据），可以通过闪存（FLASH）或随机访问存储器（Random Access Memory，RAM）实现。

需要说明的是，本申请实施例中，如果以软件功能模块的形式实现上述的芯片测试方法，并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。基于这样的理解，本公开实施例的技术方案本质上或者说对相关技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得检测装置200（可以是个人计算机、服务器、或者网络设备等）执行本申请各个实施例所述方法的全部或部分。而前述的存储介质包括：U盘、移动硬盘、只读存储器（Read OnlyMemory，ROM）、磁碟或者光盘等各种可以存储程序代码的介质。这样，本申请实施例不限制于任何特定的硬件和软件结合。

本公开实施例提供一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述检测装置对应的方法中的步骤。

这里需要指出的是：以上存储介质和设备实施例的描述，与上述方法实施例的描述是类似的，具有同方法实施例相似的有益效果。对于本申请存储介质和设备实施例中未披露的技术细节，请参照本申请方法实施例的描述而理解。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims

1.一种存储阵列故障检测方法，其特征在于，所述检测方法包括：

按照第一数据列表，向待测存储阵列写入初始数据；其中，所述待测存储阵列包括多个存储单元和多条位线；连接于相邻所述位线的所述存储单元分别被写入相反值；

根据所述第一数据列表，将每条所述位线接入对应的电位；其中，若所述存储单元写入的所述初始数据为低电平，则将其连接的所述位线连接到电源；若所述存储单元写入的所述初始数据为高电平，则将其连接的所述位线接地；

使每条所述位线处于浮空状态；

将每条所述位线和其连接的所述存储单元进行电荷共享，以使所述存储单元中的所述初始数据转变为检测数据；

从所述待测存储阵列中读取所述检测数据；

将所述检测数据与第二数据列表进行比对，判断所述待测存储阵列的漏电状态。

2.根据权利要求1所述的检测方法，其特征在于，

在所述第一数据列表或所述第二数据列表中，每条所述位线对应的数据相同，相邻两条所述位线对应的数据相反；

每条所述位线在所述第一数据列表中对应的数据，与其在所述第二数据列表中对应的数据相反。

3.根据权利要求1所述的检测方法，其特征在于，所述待测存储阵列还包括多个感测放大器、多个均衡器、多条互补位线和多条字线；

每条所述位线与每条所述互补位线，对应连接于每个所述感测放大器的两端，并且，对应连接于每个所述均衡器的两端；

多个所述存储单元对应连接于多条所述字线。

4.根据权利要求3所述的检测方法，其特征在于，根据所述第一数据列表，将每条所述位线接入对应的电位，包括：

关闭每个所述感测放大器；

若所述存储单元写入的所述初始数据为低电平，则将其连接的所述位线连接到电源；若所述存储单元写入的所述初始数据为高电平，则将其连接的所述位线接地；

等待第一时间，以使每条所述位线的所述电位保持稳定。

5.根据权利要求3所述的检测方法，其特征在于，使每条所述位线处于浮空状态，包括：

关闭每个所述均衡器，以及，断开每条所述位线所连入的电位，以使每条所述位线处于浮空状态。

6.根据权利要求3所述的检测方法，其特征在于，将每条所述位线和其连接的所述存储单元进行电荷共享，包括：

激活第m条所述字线；m为自然数；

等待第二时间，以使每条所述位线和第m条所述字线连接的所述存储单元进行电荷共享；

关闭第m条所述字线。

7.根据权利要求6所述的检测方法，其特征在于，从所述待测存储阵列中读取所述检测数据，包括：

打开每个所述感测放大器和每个所述均衡器；

再次激活第m条所述字线，以读取第m条所述字线对应的所述检测数据；

关闭第m条所述字线。

8.根据权利要求7所述的检测方法，其特征在于，在读取第m条所述字线对应的所述检测数据之后，读取所述检测数据的方法，还包括：

按照第一数据列表，向第m条所述字线连接的所述存储单元写入所述初始数据；

通过所述检测方法，得到下一条所述字线对应的所述检测数据，直至所有所述字线对应的所述检测数据都被读取，以获得所述待测存储阵列的所述检测数据。

9.根据权利要求1所述的检测方法，其特征在于，将所述检测数据与第二数据列表进行比对，判断所述待测存储阵列的漏电状态，包括：

若所述检测数据与第二数据列表的数据均相同，则所述待测存储阵列不存在漏电。

10.根据权利要求1所述的检测方法，其特征在于，将所述检测数据与第二数据列表进行比对，判断所述待测存储阵列的漏电状态，还包括：

若两条相邻所述位线所对应的检测数据，与对应在所述第二数据列表的数据相反，则该两条所述位线之间发生漏电。

11.根据权利要求1所述的检测方法，其特征在于，

将所述检测数据与第二数据列表进行比对，判断所述待测存储阵列的漏电状态，还包括：

若一条所述位线与任一字线交叠上的检测数据保持高电平，且所述位线与其他字线交叠上的检测数据保持低电平，且与该条所述位线相邻的位线上的检测数据，与对应在所述第二数据列表的数据完全相同，

则该条所述位线与所述字线之间发生漏电。

12.根据权利要求1所述的检测方法，其特征在于，

若两个相邻所述存储单元所对应的检测数据，与对应在所述第二数据列表的数据相反；则两个相邻所述存储单元之间发生漏电。

13.根据权利要求2所述的检测方法，其特征在于，所述检测方法还包括：

按照所述第二数据列表，向待测存储阵列写入初始数据，以获得对应的所述检测数据；

将所述检测数据与所述第一数据列表进行比对，判断所述待测存储阵列的漏电状态。

14.一种检测装置，其特征在于，包括：

写入模块，按照第一数据列表，向待测存储阵列写入初始数据；其中，所述待测存储阵列包括多个存储单元和多条位线；连接于相邻所述位线的所述存储单元分别被写入相反值；

控制模块，用于根据所述第一数据列表，将每条所述位线接入对应的电位；并且，用于使每条所述位线处于浮空状态；以及，用于将每条所述位线和其连接的所述存储单元进行电荷共享，以使所述存储单元中的所述初始数据转变为检测数据；其中，若所述存储单元写入的所述初始数据为低电平，则将其连接的所述位线连接到电源；若所述存储单元写入的所述初始数据为高电平，则将其连接的所述位线接地；

读取模块，用于从所述待测存储阵列中读取所述检测数据；

判断模块，用于将所述检测数据与第二数据列表进行比对，判断所述待测存储阵列的漏电状态。

15.一种检测装置，其特征在于，包括：

存储器，用于存储可执行指令；

处理器，用于执行所述存储器中存储的可执行指令时，实现权利要求1至13任一项所述的检测方法。

16.一种存储介质，其特征在于，存储有可执行指令，用于引起处理器执行时，实现权利要求1至13任一项所述的检测方法。